特許 7537065 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-13

(45)【発行日】2024-08-21

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240814BHJP

   H01L 27/088 20060101ALI20240814BHJP

【ＦＩ】

H01L21/76 N

H01L27/088 331A

【請求項の数】 14

(21)【出願番号】P 2023033546

(22)【出願日】2023-03-06

(65)【公開番号】P2024101972

(43)【公開日】2024-07-30

【審査請求日】2023-03-06

(31)【優先権主張番号】112102171

(32)【優先日】2023-01-18

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】599039843

【氏名又は名称】聯華電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】王 家麟

(72)【発明者】

【氏名】江 品宏

(72)【発明者】

【氏名】邱 達偉

(72)【発明者】

【氏名】呂 佳紋

(72)【発明者】

【氏名】▲黄▼ 偉倫

(72)【発明者】

【氏名】林 岳璋

【審査官】宇多川 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１０２４０８（ＵＳ，Ａ１）

【文献】米国特許第１１４０４３０５（ＵＳ，Ｂ１）

【文献】特表２０２０－５３６３９４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、当該半導体構造は、
第１のデバイス領域と、該第１のデバイス領域に近接する第２のデバイス領域とを含む基板と、
該基板内の前記第１のデバイス領域と前記第２のデバイス領域との間の第１のトレンチ絶縁構造体と、を含み、
該第１のトレンチ絶縁構造体は、前記第１のデバイス領域内の第１の下面と、前記第２のデバイス領域内の第２の下面とを含み、前記第１の下面は前記第２の下面より低く、前記第１のトレンチ絶縁構造体は、前記第１のデバイス領域内の第１の上面と、前記第２のデバイス領域内の第２の上面とを含み、前記第１の上面は、前記第２の上面と同一平面上にあり、
前記第１のデバイス領域内の前記基板の上面が、前記第２のデバイス領域内の前記基板の上面よりも低く、
当該半導体構造は、
前記第１のデバイス領域内の前記基板の前記上面上の第１のゲート酸化物層と、
前記第２のデバイス領域内の前記基板の前記上面上の第２のゲート酸化物層と、をさらに含み、
前記第１のゲート酸化物層は前記第２のゲート酸化物層より厚く、
前記第２のゲート酸化物層の上面が、前記第１のデバイス領域内の前記第１のトレンチ絶縁構造体の前記第１の上面と、前記第２のデバイス領域内の前記第１のトレンチ絶縁構造体の前記第２の上面と同一平面上にあり、前記第２のゲート酸化物層は前記第１の上面及び前記第２の上面に亘って延びる、
半導体構造。

【請求項2】

前記第１のデバイス領域は中電圧デバイス領域であり、前記第２のデバイス領域は入力／出力（Ｉ／Ｏ）デバイス領域である、請求項１に記載の半導体構造。

【請求項3】

前記第１のゲート酸化物層は約２００～２２０オングストロームの厚さを有しており、前記第２のゲート酸化物層は約３０～６０オングストロームの厚さを有する、請求項１に記載の半導体構造。

【請求項4】

前記第２のデバイス領域に近接する第３のデバイス領域と、
前記基板内の前記第３のデバイス領域と前記第２のデバイス領域との間の第２のトレンチ絶縁構造体と、をさらに含み、
前記第２のトレンチ絶縁構造体は、前記第２のデバイス領域内の第３の下面と、前記第３のデバイス領域内の第４の下面とを含み、前記第３の下面は、前記第４の下面と同一平面上にあり、前記第２のトレンチ絶縁構造体は、前記第２のデバイス領域内の第３の上面と、前記第３のデバイス領域内の第４の上面とを含み、前記第３の上面は、前記第４の上面より低い、請求項１に記載の半導体構造。

【請求項5】

前記第３のデバイス領域は１．２Ｖデバイス領域である、請求項４に記載の半導体構造。

【請求項6】

前記第３のデバイス領域に近接する第４のデバイス領域と、
前記基板内の前記第３のデバイス領域と前記第４のデバイス領域との間の第３のトレンチ絶縁構造体と、をさらに含み、
前記第３のトレンチ絶縁構造体は、前記第３のデバイス領域内の第５の下面と、前記第４のデバイス領域内の第６の下面とを含み、前記第５の下面は、前記第６の下面と同一平面上にあり、前記第３のトレンチ絶縁構造体は、前記第３のデバイス領域内の第５の上面と、前記第４のデバイス領域内の第６の上面とを含み、前記第５の上面は、前記第６の上面より高い、請求項４に記載の半導体構造。

【請求項7】

前記第４のデバイス領域は、低電圧又はＳＲＡＭデバイス領域である、請求項６に記載の半導体構造。

【請求項8】

半導体構造を形成するための方法であって、当該方法は、
第１のデバイス領域と、該第１のデバイス領域に近接する第２のデバイス領域とを含む基板を提供するステップと、
前記基板内の前記第１のデバイス領域と前記第２のデバイス領域との間に第１のトレンチ絶縁構造体を形成するステップと、を含み、
該第１のトレンチ絶縁構造体は、前記第１のデバイス領域内の第１の下面と、前記第２のデバイス領域内の第２の下面とを含み、前記第１の下面は前記第２の下面よりも低く、前記第１のトレンチ絶縁構造体は、前記第１のデバイス領域内の第１の上面と、前記第２のデバイス領域内の第２の上面とを含み、前記第１の上面は、前記第２の上面と同一平面上にあり、
前記第１のデバイス領域内の前記基板の上面が、前記第２のデバイス領域内の前記基板の上面よりも低く、
当該方法は、
前記第１のデバイス領域内の前記基板の前記上面に第１のゲート酸化物層を形成するステップと、
前記第２のデバイス領域内の前記基板の前記上面上に第２のゲート酸化物層を形成するステップと、をさらに含み、
前記第１のゲート酸化物層は前記第２のゲート酸化物層よりも厚く、
前記第２のゲート酸化物層の上面が、前記第１のデバイス領域内の前記第１のトレンチ絶縁構造体の前記第１の上面と、前記第２のデバイス領域内の前記第１のトレンチ絶縁構造体の前記第２の上面と同一平面上にあり、前記第２のゲート酸化物層は前記第１の上面及び前記第２の上面に亘って延びる、
方法。

【請求項9】

前記第１のデバイス領域は中電圧デバイス領域であり、前記第２のデバイス領域は入出力（Ｉ／Ｏ）デバイス領域である、請求項８に記載の方法。

【請求項10】

前記第１のゲート酸化物層は約２００～２２０オングストロームの厚さを有しており、前記第２のゲート酸化物層は約３０～６０オングストロームの厚さを有する、請求項８に記載の方法。

【請求項11】

前記第２のデバイス領域に近接して第３のデバイス領域を形成するステップと、
前記基板内の前記第３のデバイス領域と前記第２のデバイス領域との間に第２のトレンチ絶縁構造体を形成するステップと、をさらに含み、
前記第２のトレンチ絶縁構造体は、前記第２のデバイス領域内の第３の下面と、前記第３のデバイス領域内の第４の下面とを含み、前記第３の下面は、前記第４の下面と同一平面上にあり、前記第２のトレンチ絶縁構造体は、前記第２のデバイス領域内の第３の上面と、前記第３のデバイス領域内の第４の上面とを含み、前記第３の上面は、前記第４の上面より低い、請求項８に記載の方法。

【請求項12】

前記第３のデバイス領域は１．２Ｖデバイス領域である、請求項１１に記載の方法。

【請求項13】

前記第３のデバイス領域に近接して第４のデバイス領域を形成するステップと、
前記基板内の前記第３のデバイス領域と前記第４のデバイス領域との間に第３のトレンチ絶縁構造体を形成するステップと、をさらに含み、
該第３のトレンチ絶縁構造体は、前記第３のデバイス領域内の第５の下面と、前記第４のデバイス領域内の第６の下面とを含み、前記第５の下面は、前記第６の下面と同一平面上にあり、前記第３のトレンチ絶縁構造体は、前記第３のデバイス領域内の第５の上面と、前記第４のデバイス領域内の第６の上面とを含み、前記第５の上面は、前記第６の上面より高い、請求項１１に記載の方法。

【請求項14】

前記第４のデバイス領域は、低電圧又はＳＲＡＭデバイス領域である、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の技術分野に関し、特に改良した半導体構造及びその製造方法に関する。

【背景技術】

【0002】

半導体集積回路技術の発展は日進月歩であり、新世代の製品の回路設計は前世代のものよりも小さく複雑になっている。一部の製品では、集積回路内に異なる閾値電圧及び／又は動作電圧を有する半導体デバイスが必要であり、半導体デバイスの構造は、異なる閾値電圧及び／又は動作電圧を実現するために互いに異なる場合がある。例えば、相対的に厚いゲート酸化物層を使用して、相対的に高い電圧領域で半導体デバイスの動作電圧を高めることができ、相対的に高い電圧領域の部分と相対的に低い電圧領域の部分との間の高低差をそれに応じて生成することができる。高低差は、関連する製造プロセスで問題を引き起こす可能性があり、製造歩留まりに悪影響を及ぼす可能性がある。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許出願公開第２００３／０２３５９６４号公報

【文献】米国特許第６，４５５，４０５号

【文献】米国特許第６，４６８，０９９号

【文献】米国特許第８，５４６，２６８号

【発明の概要】

【0004】

本発明の１つの目的は、従来技術の欠陥又は欠点を解決する、改良した半導体構造及びその製造方法を提供することである。

【0005】

本発明の一態様は、半導体構造を提供し、半導体構造は、第１のデバイス領域と、第１のデバイス領域に近接する第２のデバイス領域とを含む基板と、基板内の第１のデバイス領域と第２のデバイス領域との間の第１のトレンチ絶縁（isolation：分離）構造体と、を含む。第１のトレンチ絶縁構造体は、第１のデバイス領域内の第１の下面と、第２のデバイス領域内の第２の下面とを含む。第１の下面は第２の下面よりも低い。第１のトレンチ絶縁構造体は、第１のデバイス領域内の第１の上面と、第２のデバイス領域内の第２の上面とを含む。第１の上面は、第２の上面と同一平面上にある。

【0006】

いくつかの実施形態によれば、第１のデバイス領域は中電圧デバイス領域であり、第２のデバイス領域は入出力（Ｉ／Ｏ）デバイス領域である。

【0007】

いくつかの実施形態によれば、第１のデバイス領域内の基板の上面が、第２のデバイス領域内の基板の上面よりも低い。

【0008】

いくつかの実施形態によれば、半導体構造は、第１のデバイス領域内の基板の上面上の第１のゲート酸化物層と、第２のデバイス領域内の基板の上面上の第２のゲート酸化物層と、をさらに含み、第１のゲート酸化物層は第２のゲート酸化物層よりも厚い。

【0009】

いくつかの実施形態によれば、第１のゲート酸化物層は約２００～２２０オングストロームの厚さを有しており、第２のゲート酸化物層は約３０～６０オングストロームの厚さを有する。

【0010】

いくつかの実施形態によれば、第２のゲート酸化物層の上面が、第２のデバイス領域内の第１のトレンチ絶縁構造体の第２の上面と同一平面上にある。

【0011】

いくつかの実施形態によれば、半導体構造は、第２のデバイス領域に近接する第３のデバイス領域と、基板内の第３のデバイス領域と第２のデバイス領域との間の第２のトレンチ絶縁構造体と、をさらに含み、第２のトレンチ絶縁構造体は、第２のデバイス領域内の第３の下面と、第３のデバイス領域内の第４の下面とを含み、第３の下面は、第４の下面と同一平面上にある。

【0012】

いくつかの実施形態によれば、第３のデバイス領域は１．２Ｖデバイス領域である。

【0013】

いくつかの実施形態によれば、半導体構造は、第３のデバイス領域に近接する第４のデバイス領域と、基板内の第３のデバイス領域と第４のデバイス領域との間の第３のトレンチ絶縁構造体と、をさらに含み、第３のトレンチ絶縁構造体は、第３のデバイス領域内の第５の下面と、第４のデバイス領域内の第６の下面とを含み、第５の下面は、第６の下面と同一平面上にある。

【0014】

いくつかの実施形態によれば、第４のデバイス領域は、低電圧又はＳＲＡＭデバイス領域である。

【0015】

本発明の別の態様は、半導体構造を形成するための方法を提供する。第１のデバイス領域と、第１のデバイス領域に近接する第２のデバイス領域とを含む基板が提供される。基板内の第１のデバイス領域と第２のデバイス領域との間に第１のトレンチ絶縁構造体が形成される。第１のトレンチ絶縁構造体は、第１のデバイス領域内の第１の下面と、第２のデバイス領域内の第２の下面とを含む。第１の下面は第２の下面よりも低い。第１のトレンチ絶縁構造体は、第１のデバイス領域内の第１の上面と、第２のデバイス領域内の第２の上面とを含む。第１の上面は、第２の上面と同一平面上にある。

【0016】

いくつかの実施形態によれば、第１のデバイス領域は中電圧デバイス領域であり、第２のデバイス領域は入出力（Ｉ／Ｏ）デバイス領域である。

【0017】

いくつかの実施形態によれば、第１のデバイス領域内の基板の上面が、第２のデバイス領域内の基板の上面よりも低い。

【0018】

いくつかの実施形態によれば、この方法は、第１のデバイス領域内の基板の上面に第１のゲート酸化物層を形成するステップと、第２のデバイス領域内の基板の上面に第２のゲート酸化物層を形成するステップと、をさらに含み、第１のゲート酸化物層は、第２のゲート酸化物層よりも厚い。

【0019】

いくつかの実施形態によれば、第１のゲート酸化物層は約２００～２２０オングストロームの厚さを有しており、第２のゲート酸化物層は約３０～６０オングストロームの厚さを有する。

【0020】

いくつかの実施形態によれば、第２のゲート酸化物層の上面が、第２のデバイス領域内の第１のトレンチ絶縁構造体の第２の上面と同一平面上にある。

【0021】

いくつかの実施形態によれば、この方法は、第２のデバイス領域に近接して第３のデバイス領域を形成するステップと、基板内の第３のデバイス領域と第２のデバイス領域との間に第２のトレンチ絶縁構造体を形成するステップと、をさらに含み、第２のトレンチ絶縁構造体は、第２のデバイス領域内の第３の下面と、第３のデバイス領域内の第４の下面とを含み、第３の下面は、第４の下面と同一平面上にある。

【0022】

いくつかの実施形態によれば、第３のデバイス領域は１．２Ｖデバイス領域である。

【0023】

いくつかの実施形態によれば、この方法は、第３のデバイス領域に近接して第４のデバイス領域を形成するステップと、基板内の第３のデバイス領域と第４のデバイス領域との間に第３のトレンチ絶縁構造体を形成するステップと、をさらに含み、第３のトレンチ絶縁構造体は、第３のデバイス領域内の第５の下面と、第４のデバイス領域内の第６の下面とを含み、第５の下面は、第６の下面と同一平面上にある。

【0024】

いくつかの実施形態によれば、第４のデバイス領域は、低電圧又はＳＲＡＭデバイス領域である。

【0025】

本発明のこれら及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読めば、当業者には確実に明らかになるであろう。

【図面の簡単な説明】

【0026】

【図1】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図2】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図3】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図4】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図5】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図6】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図7】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図8】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図9】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図10】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図11】本発明の一実施形態による半導体構造を製造するための方法を示す概略図である。

【図12】本発明の一実施形態による半導体構造の概略断面図であり、第４のデバイス領域のシリコン酸化物層の上面が、領域同士の間の高低差の表示を容易にするために、水平基準面として点線で示している。

【発明を実施するための形態】

【0027】

本開示の以下の詳細な説明では、本明細書の一部を形成し、本発明を実施することができる特定の実施形態を例として示す添付の図面を参照する。これらの実施形態は、当業者が本発明を実施できるように十分に詳細に説明している。

【0028】

他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的、論理的、及び電気的な変更を行うことができる。従って、以下の詳細な説明は限定と見なすべきではなく、本明細書に含まれる実施形態は、添付の特許請求の範囲によって規定される。

【0029】

図１～図１１を参照されたい。これらの図は、本発明の一実施形態による半導体構造１の製造方法を示す概略図である。例えば、半導体構造１は、２２ｎｍ埋込み高電圧デバイス又はプロセスプラットフォームに適している可能性がある。図１に示されるように、基板１００が提供される。例えば、基板１００は、シリコン基板等の半導体基板であってもよい。シリコン酸化物パッド層１０２及びシリコン窒化物パッド層１０４が基板１００に形成される。本発明の一実施形態によれば、基板１００は、第１のデバイス領域ＲＡ１、第１のデバイス領域ＲＡ１に近接する第２のデバイス領域ＲＡ２、第２のデバイス領域ＲＡ２に近接する第３のデバイス領域ＲＡ３、及び第３のデバイス領域ＲＡ３に近接する第４のデバイス領域ＲＡ４を含む。

【0030】

本発明の一実施形態によれば、例えば、第１のデバイス領域ＲＡ１は中電圧（ＭＶ）デバイス領域であり、第２のデバイス領域ＲＡ２は入出力（Ｉ／Ｏ）デバイス領域である。本発明の一実施形態によれば、例えば、第３のデバイス領域ＲＡ３は１．２Ｖデバイス領域であり得る。本発明の一実施形態によれば、例えば、第４のデバイス領域ＲＡ４は、低電圧（ＬＶ）デバイス領域又はスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス領域であり得る。

【0031】

次に、フォトレジストパターンＰＲ１をシリコン窒化物パッド層１０４に形成し、フォトレジストパターンＰＲ１は開口部ＯＰ１を有しており、第１のデバイス領域ＲＡ１のシリコン窒化物パッド層１０４を露出させる。エッチング処理を利用して、第１のデバイス領域ＲＡ１のシリコン窒化物パッド層１０４及びシリコン酸化物パッド層１０２を、開口部ＯＰ１を介して除去して基板１００を露出させる。

【0032】

図２に示されるように、次に、フォトレジストパターンＰＲ１を除去する。次に、熱酸化処理を実行して、基板１００の第１のデバイス領域ＲＡ１にシリコン酸化物層１０６を形成する。本発明の一実施形態によれば、例えば、シリコン酸化物層１０６の厚さは約４２０オングストロームである。このとき、第１のデバイス領域ＲＡ１の基板１００の上面Ｓ１は、周囲の基板１００の上面より低く、約２１０オングストロームの段差Ｈ１を形成する。

【0033】

図３に示されるように、ウェットエッチング処理等のエッチング処理を実行して、基板１００上のシリコン酸化物パッド層１０２及びシリコン窒化物パッド層１０４を除去する。

【0034】

図４に示されるように、次に、シリコン酸化物パッド層１０８及びシリコン窒化物パッド層（図示せず）を基板１００に形成した後に、シャロートレンチ絶縁処理を行う。第１のトレンチ絶縁構造体ＴＩ１が、基板１００内の第１のデバイス領域ＲＡ１と第２のデバイス領域ＲＡ２との間に形成され、第２のトレンチ絶縁構造体ＴＩ２が、基板１００内の第２のデバイス領域ＲＡ２と第３のデバイス領域ＲＡ３との間に形成され、第３のトレンチ絶縁構造体ＴＩ３が、基板１００内の第３のデバイス領域ＲＡ３と第４のデバイス領域ＲＡ４との間に形成される。次に、シリコン窒化物パッド層を除去する。

【0035】

本発明の一実施形態によれば、第１のトレンチ絶縁構造体ＴＩ１は、第１のデバイス領域ＲＡ１の第１の下面ＢＳ１と、第２のデバイス領域ＲＡ２の第２の下面ＢＳ２とを含む。第１の下面ＢＳ１は第２の下面ＢＳ２より低く、これにより、第１のデバイス領域ＲＡ１と第２のデバイス領域ＲＡ２との間に約２１０オングストロームの段差Ｈ２を形成する。

【0036】

本発明の一実施形態によれば、第２のトレンチ絶縁構造体ＴＩ２は、第２のデバイス領域ＲＡ２の第３の下面ＢＳ３と、第３のデバイス領域ＲＡ３の第４の下面ＢＳ４とを含む。第３の下面ＢＳ３及び第４の下面ＢＳ４は同一平面上にある。本発明の一実施形態によれば、第３のトレンチ絶縁構造体ＴＩ３は、第３のデバイス領域ＲＡ３の第５の下面ＢＳ５と、第４のデバイス領域ＲＡ４の第６の下面ＢＳ６とを含む。第５の下面ＢＳ５及び第６の下面ＢＳ６は同一平面上にある。

【0037】

図５に示されるように、次に、フォトレジストパターンＰＲ２を基板１００に形成し、フォトレジストパターンＰＲ２は開口部ＯＰ２を有しており、第１のデバイス領域ＲＡ１及び第２のデバイス領域ＲＡ２のシリコン酸化物パッド層１０８、第１のトレンチ絶縁構造体ＴＩ１、及び第２のデバイス領域ＲＡ２内のトレンチ絶縁構造体ＴＩ２を露出させる。エッチング処理を使用して、第１のデバイス領域ＲＡ１及び第２のデバイス領域ＲＡ２のシリコン酸化パッド層１０８を、開口部ＯＰ２を介して除去し、基板１００を露出させる。このとき、第２のトレンチ絶縁構造体ＴＩ２は、第２のデバイス領域ＲＡ２と第３のデバイス領域ＲＡ３との間に段差Ｈ３を形成する。その後、フォトレジストパターンＰＲ２を除去する。

【0038】

図６に示されるように、次に、中電圧ゲート酸化物層プロセス、例えば原位置での（in-situ）蒸気発生（ＩＳＳＧ）プロセスを実行し、原子層堆積（ＡＬＤ）プロセス等の堆積プロセスを実行して、第１のデバイス領域ＲＡ１から第４の領域ＲＡ４にそれぞれシリコン酸化物層２１０～２４０を形成する。本発明の一実施形態によれば、例えば、第１のデバイス領域ＲＡ１のシリコン酸化物層２１０及び第２のデバイス領域ＲＡ２のシリコン酸化物層２２０の厚さは、約１４０オングストロームの厚さのＩＳＳＧシリコン酸化物層と、約７０オングストロームの厚さのＡＬＤシリコン酸化物層とを含めて約２１０オングストロームであり得る。第１のデバイス領域ＲＡ１のシリコン酸化物層２１０は、中電圧ゲート酸化物層として機能する。

【0039】

本発明の一実施形態によれば、例えば、第３のデバイス領域ＲＡ３のシリコン酸化物層２３０及び第４のデバイス領域ＲＡ４のシリコン酸化物層２４０の厚さは、約４９オングストロームの厚さのシリコン酸化物パッド層１０８、約１４０オングストロームの厚さのＩＳＳＧシリコン酸化物層、及び約７０オングストロームの厚さのＡＬＤシリコン酸化物層を含めて約２５９オングストロームであり得る。

【0040】

このとき、第１のデバイス領域ＲＡ１の基板１００の上面Ｓ１は、第２のデバイス領域ＲＡ２の基板１００の上面Ｓ２より僅かに低い。第２のデバイス領域ＲＡ２の基板１００の上面Ｓ２は、第３のデバイス領域ＲＡ３の基板１００の上面Ｓ３よりも僅かに低い。例えば、上面Ｓ２は上面Ｓ３より約３０オングストロームだけ低い。第３のデバイス領域ＲＡ３の基板１００の上面Ｓ３は、第４のデバイス領域ＲＡ４の基板１００の上面Ｓ４と同一平面上にある。

【0041】

図７に示されるように、次に、フォトレジストパターンＰＲ３を基板１００に形成し、フォトレジストパターンＰＲ３は開口部ＯＰ３を有しており、第２のデバイス領域ＲＡ２、第３のデバイス領域ＲＡ３、及び第４のデバイス領域ＲＡ４を露出させる。反応性イオンエッチング（ＲＩＥ）又は化学的酸化物除去エッチング等のエッチング処理を使用して、シリコン酸化物層２２０～２４０の部分的な厚さをエッチングして、開口部ＯＰ３を介して除去する。その後、フォトレジストパターンＰＲ３を除去する。このとき、第２のデバイス領域ＲＡ２のシリコン酸化物層２２０の厚さは約９０オングストロームであり、第３のデバイス領域ＲＡ３のシリコン酸化物層２３０の厚さ及び第４のデバイス領域ＲＡ４のシリコン酸化物層２４０の厚さは、約１４０オングストロームである。

【0042】

図８に示されるように、次に、フォトレジストパターンＰＲ４を基板１００に形成し、フォトレジストパターンＰＲ４は開口部ＯＰ４を有しており、第３のデバイス領域ＲＡ３及び第４のデバイス領域ＲＡ４を露出させる。シリコン酸化物層２３０～２４０は、バッファ酸化物エッチング（ＢＯＥ）又は類似のウェットエッチング処理等のエッチング処理を使用することによって、開口部ＯＰ４を介して完全に除去される。その後、フォトレジストパターンＰＲ４を除去する。

【0043】

図９に示されるように、酸化処理を実行して、約１５．５オングストロームの厚さのシリコン酸化物層２３１及びシリコン酸化物層２４１を、基板１００上の第３のデバイス領域ＲＡ３及び第４のデバイス領域ＲＡ４にそれぞれ形成する。

【0044】

図１０に示されるように、次に、フォトレジストパターンＰＲ５を基板１００に形成し、フォトレジストパターンＰＲ５は、開口部ＯＰ５ａ、及びＯＰ５ｂを有しており、第２のデバイス領域ＲＡ２及び第４のデバイス領域ＲＡ４をそれぞれ露出させる。第４のデバイス領域ＲＡ４のシリコン酸化物層２４１と、第２のデバイス領域ＲＡ２のシリコン酸化物層２２０の一部の厚さとを、希フッ酸（ＤＨＦ）等のウェットエッチング処理を使用してエッチング除去する。このとき、第２のデバイス領域ＲＡ２のシリコン酸化物層２２０の残りの厚さは約５０オングストロームである。その後、フォトレジストパターンＰＲ５を除去する。第２のデバイス領域ＲＡ２のシリコン酸化物層２２０は、入出力（Ｉ／Ｏ）デバイスのゲート酸化物層として機能する。

【0045】

図１１に示されるように、酸化処理を実行して、基板１００の第４のデバイス領域ＲＡ４にシリコン酸化物層２４２を形成する。本発明の一実施形態によれば、例えば、シリコン酸化物層２４２は、約８オングストロームの厚さを有する。第４のデバイス領域ＲＡ４のシリコン酸化物層２４２は、低電圧デバイス又はＳＲＡＭデバイスのゲート酸化物層として機能する。

【0046】

図１２を参照されたい。この図では、第４のデバイス領域ＲＡ４のシリコン酸化物層２４２の上面は、領域同士の間の高低差を分かりやすく示すために、水平基準面として点線Ｐで示している。第１のトレンチ絶縁構造体ＴＩ１は、第１のデバイス領域ＲＡ１の第１の上面ＴＳ１と、第２のデバイス領域ＲＡ２の第２の上面ＴＳ２とをさらに含む。第１の上面ＴＳ１及び第２の上面ＴＳ２は、同一平面上にあり、点線Ｐによって示される水平基準面より約２０オングストローム上にある。

【0047】

本発明の一実施形態によれば、第１のデバイス領域ＲＡ１の基板１００の上面Ｓ１は、第２のデバイス領域ＲＡ２の基板１００の上面Ｓ２より低い。本発明の一実施形態によれば、例えば、第１のデバイス領域ＲＡ１の基板１００の上面Ｓ１は、点線Ｐで示される水平基準面より約２００オングストロームだけ低い。本発明の一実施形態によれば、例えば、第２のデバイス領域ＲＡ２の基板１００の上面Ｓ２は、点線Ｐで示される水平基準面より約３０オングストロームだけ低い。本発明の一実施形態によれば、シリコン酸化物層２１０はシリコン酸化物層２２０よりも厚い。本発明の一実施形態によれば、シリコン酸化物層２１０は２００～２２０オングストロームの厚さを有しており、シリコン酸化物層２２０は３０～６０オングストロームの厚さを有する。本発明の一実施形態によれば、シリコン酸化物層２２０の上面２２０ａは、第２のデバイス領域ＲＡ２の第１のトレンチ絶縁構造体ＴＩ１の第２の上面ＴＳ２と同一平面上にある。

【0048】

当業者は、本発明の教示を保持しながら、装置及び方法の多数の修正及び変更を行うことができることを容易に理解するであろう。従って、上記の開示は、添付の特許請求の範囲のよってのみ限定されると解釈すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】