特許7537769シリアルインタフェース回路、その制御方法、プログラム、通信モジュール及び通信装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-13
(45)【発行日】2024-08-21
(54)【発明の名称】シリアルインタフェース回路、その制御方法、プログラム、通信モジュール及び通信装置
(51)【国際特許分類】
H04L 47/62 20220101AFI20240814BHJP
H04L 13/08 20060101ALI20240814BHJP
【ＦＩ】
H04L47/62
H04L13/08
【請求項の数】
10
(21)【出願番号】P 2022002879
(22)【出願日】2022-01-12
(65)【公開番号】P2023102411
(43)【公開日】2023-07-25
【審査請求日】2023-05-12
(73)【特許権者】
【識別番号】000227205
【氏名又は名称】ＮＥＣプラットフォームズ株式会社
(74)【代理人】
【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
(74)【代理人】
【識別番号】100098648
【弁理士】
【氏名又は名称】内田 潔人
(72)【発明者】
【氏名】森本 智純
【審査官】中川 幸洋
(56)【参考文献】
【文献】特表２００８－５２７９２２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０３２５３７０（ＵＳ，Ａ１）
【文献】特開２０１６－０４０８５７（ＪＰ，Ａ）
【文献】特開２００８－０６６８１７（ＪＰ，Ａ）
【文献】特開２００８－０４２５０４（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／００３１２６２（ＵＳ，Ａ１）
【文献】特開平１１－２２５３１５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ４７／６２
Ｈ０４Ｌ １３／０８
(57)【特許請求の範囲】
【請求項1】
ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路であって、前記データ通信部は、更に、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含み、
前記タイミング制御部は、前記通信回線の側の通信速度が低下された場合、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するよう、構成されている、
シリアルインタフェース回路。
【請求項2】
請求項１に記載のシリアルインタフェース回路において、前記所定のデータ量は、前記ユーザ側装置の側の通信速度についての１パケットの最大データ量に相当すること
を特徴とする、シリアルインタフェース回路。
【請求項3】
請求項１又は２に記載のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
で求められること、
但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線の側の通信速度、ＶＵはユーザ側装置の側の通信速度であること
を特徴とする、シリアルインタフェース回路。
【請求項4】
請求項１～３の何れかに記載のシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されていること
を特徴とする、シリアルインタフェース回路。
【請求項5】
請求項１～４の何れかに記載のシリアルインタフェース回路において、前記データ通信部は、更に、前記通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含むこと
を特徴とする、シリアルインタフェース回路。
【請求項6】
ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法であって、前記通信回線の側の通信速度が低下されたとき、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するステップ、
を含む、
制御方法。
【請求項7】
コンピュータに、請求項６に記載の制御方法を実行させるプログラム。
【請求項8】
請求項１～５の何れかに記載のシリアルインタフェース回路を含む、通信モジュール。
【請求項9】
請求項８に記載の通信モジュールを含む、通信装置。
【請求項10】
ルータとして構成されていることを特徴とする、請求項９に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、シリアルインタフェース回路、その制御方法、プログラム、通信モジュール及び通信装置に関する。
【背景技術】
【0002】
通信回線とユーザ側装置との間のデータ通信を媒介するルータ等の通信装置は複数の通信速度に対応しており、通信回線の側の通信速度とユーザ側装置の側の通信速度との間で速度差が生じることがある。
【0003】
この場合、従来は、通信装置の送信側及び受信側に夫々設けられたバッファによってこの速度差を吸収することによって、異なる通信速度間でのデータ通信を可能にしている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００３－２４９９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
以下の分析は本発明者によってなされたものである。
【0006】
しかしながら、とりわけＸＦＩインタフェース等の高速シリアル通信に用いられるインタフェース、例えば図６に示したようなユーザ側装置１５からデータを受信する送信側送信部１１、送信側送信部１１からデータを受信しかつ通信回線１６へデータを送信する送信側受信部１２、通信回線１６からデータを受信する受信側送信部１３、及び、受信側送信部１３からデータを受信しかつユーザ側装置１５へデータを送信する受信側受信部１４を含むシリアルインタフェースにおいて、通信回線１６の側の通信速度（ないし通信プロトコル）を１０ＧＢＡＳＥ－Ｔ（１０Ｇｂｐｓ）から１０００ＢＡＳＥ－Ｔ（１Ｇｂｐｓ）へ変更した場合、送信側送信部１１と送信側受信部１２との間で送信されるデータの通信量が１０００ＢＡＳＥ－Ｔの最大速度である１Ｇｂｐｓより過大に低下することがある。
【0007】
これは以下に基づくと考えられる：通信回線１６の側の通信速度を送信側送信部１１と送信側受信部１２との間の通信速度より遅くする場合、送信側送信部１１からのパケットのデータ量を通信回線１６の側の通信速度と同等以下に制御する必要があるため、通常は、オーバーフローを回避するために、受信側送信部１３と受信側受信部１４の間で制御パケットを送信する；しかしながら、この制御パケットを受信した際に、送信側送信部１１が適切に動作することなく送信を続けることにより、送信側受信部１２が備えるバッファにおいてオーバーフローが発生し、そのため、送信側送信部１１が本来必要とするよりも過剰に送信を抑制してしまう。その結果、通信回線１６の側の通信速度に対する通信量の過大な低下が発生する。
【0008】
本開示の課題は、通信回線の側の通信速度の低下による通信量の低下を低減することに貢献する、シリアルインタフェース回路、その制御方法、プログラム、通信モジュール及び通信装置を提供することである。
【課題を解決するための手段】
【0009】
本開示の第１の視点により、ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路が提供される。前記シリアルインタフェース回路において、
前記データ通信部は、更に、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含み、
前記タイミング制御部は、前記通信回線の側の通信速度が低下された場合、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するよう、構成されている（形態１）。
本開示の第２の視点により、シリアルインタフェース回路の制御方法が提供される。但し、前記シリアルインタフェース回路は、ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含む。
前記制御方法は、
前記通信回線の側の通信速度が低下されたとき、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するステップ、
を含む（形態６）。
本開示の第３の視点により、コンピュータに、本発明の制御方法を実行させるプログラムが提供される（形態７）。
本開示の第４の視点により、本発明のシリアルインタフェース回路を含む、通信モジュールが提供される（形態８）。
本開示の第５の視点により、本発明の通信モジュールを含む、通信装置が提供される（形態９）。
なお、上記のプログラムは、コンピュータが読み取り可能な（非トランジエントな）記憶媒体に記録することができる。即ち、本発明は、通常はハードウェアによって具現されるが、コンピュータプログラム製品として具現されることも可能である。プログラムは、コンピュータ装置に入力装置又は外部から通信インタフェースを介して入力され、記憶装置に記憶されて、プロセッサを所定のステップないし処理に従って駆動させ、必要に応じ中間状態を含めその処理結果を段階毎に表示装置を介して表示することができ、あるいは通信インタフェースを介して、外部と交信することができる。そのためのコンピュータ装置は、一例として、典型的には互いにバスによって接続可能なプロセッサ、記憶装置、入力装置、通信インタフェース、及び必要に応じ表示装置を備える。
前記データ通信部は、更に、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含み、
前記タイミング制御部は、前記通信回線の側の通信速度が低下された場合、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するよう、構成されている（形態１）。
本開示の第２の視点により、シリアルインタフェース回路の制御方法が提供される。但し、前記シリアルインタフェース回路は、ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含む。
前記制御方法は、
前記通信回線の側の通信速度が低下されたとき、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するステップ、
を含む（形態６）。
本開示の第３の視点により、コンピュータに、本発明の制御方法を実行させるプログラムが提供される（形態７）。
本開示の第４の視点により、本発明のシリアルインタフェース回路を含む、通信モジュールが提供される（形態８）。
本開示の第５の視点により、本発明の通信モジュールを含む、通信装置が提供される（形態９）。
なお、上記のプログラムは、コンピュータが読み取り可能な（非トランジエントな）記憶媒体に記録することができる。即ち、本発明は、通常はハードウェアによって具現されるが、コンピュータプログラム製品として具現されることも可能である。プログラムは、コンピュータ装置に入力装置又は外部から通信インタフェースを介して入力され、記憶装置に記憶されて、プロセッサを所定のステップないし処理に従って駆動させ、必要に応じ中間状態を含めその処理結果を段階毎に表示装置を介して表示することができ、あるいは通信インタフェースを介して、外部と交信することができる。そのためのコンピュータ装置は、一例として、典型的には互いにバスによって接続可能なプロセッサ、記憶装置、入力装置、通信インタフェース、及び必要に応じ表示装置を備える。
【0010】
形態１のシリアルインタフェース回路において、前記所定のデータ量は、前記ユーザ側装置の側の通信速度についての１パケットの最大データ量に相当することが可能である（形態２）。
形態１又は２のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
で求められること、
但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線の側の通信速度、ＶＵはユーザ側装置の側の通信速度であることが可能である（形態３）。
形態１～３の何れかのシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されていることが可能である（形態４）。
形態１～４の何れかのシリアルインタフェース回路において、前記データ通信部は、更に、前記通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含むことが可能である（形態５）。
形態９の通信装置はルータとして構成されていることが可能である（形態１０）。
形態１又は２のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
で求められること、
但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線の側の通信速度、ＶＵはユーザ側装置の側の通信速度であることが可能である（形態３）。
形態１～３の何れかのシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されていることが可能である（形態４）。
形態１～４の何れかのシリアルインタフェース回路において、前記データ通信部は、更に、前記通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含むことが可能である（形態５）。
形態９の通信装置はルータとして構成されていることが可能である（形態１０）。
【発明の効果】
【0011】
本開示ないしその各視点は、通信回線の側の通信速度の低下による通信量の低下を低減することに貢献することができる。
【図面の簡単な説明】
【0012】
【図1】本開示のシリアルインタフェース回路の一実施形態の構成の一例。
【図2】本開示のシリアルインタフェース回路の一実施形態の動作の一例のフローチャート。
【図3】本開示のシリアルインタフェース回路の一実施形態の動作の一例のタイミングイメージ。
【図4】本開示のシリアルインタフェース回路の一実施形態の動作の他の一例のタイミングイメージ。
【図5】ハードウェア資源の構成の一例を模式的に示したブロック図。
【図6】従来技術のシリアルインタフェース回路の構成の一例。
【発明を実施するための形態】
【0013】
以下に、本開示の概要について説明する。なお、この概要に付記した図面参照符号は、専ら本開示の理解を助けるためのものであり、本開示を図示の態様に限定することは意図していない。また、各図におけるブロック間の接続線は、双方向及び単方向の双方を含む。一方向矢印は、信号、情報、データ等の流れを模式的に示すものであり、双方向性を排除するものではない。更に、各図におけるブロック間の接続は有線又は無線方式の何れでも可能である。更に、プログラムはコンピュータ装置を介して実行され、コンピュータ装置は、例えば、プロセッサ、記憶装置、入力装置、通信インタフェース、及び必要に応じ表示装置を備え、コンピュータ装置は、通信インタフェースを介して装置内又は外部の機器（コンピュータを含む）と、有線、無線を問わず、交信可能に構成される。
【0014】
なお、本開示における「シリアルインタフェース」は、ＸＦＩインタフェース等の高速シリアル通信に利用可能な任意のシリアルインタフェースを含む。
【0015】
また、本開示における「通信装置」は、典型的には、ブロードバンドルータ、ホームゲートウェイ装置等であるが、これらに限定されず、一方の側でインターネット等の「通信回線」に接続されかつ他方の側で「ユーザ側装置」に接続され、これら「通信回線」と「ユーザ側装置」との間のデータ通信を媒介し、少なくとも「通信回線」の側において通信速度ないし通信プロトコルが変更可能な任意の通信装置を含む。
【0016】
更に、本開示における「ユーザ側装置」は、「通信回線」から見てシリアルインタフェース回路ないし通信モジュールを含む通信装置のユーザ側に位置するという意味での相対的な概念であり、典型的には、例えばＰＣ（Personal Computer）、タブレット、ＰＤＡ（Personal Digital Assistant）、スマートフォン等のユーザ装置ないしユーザ端末であるが、これに限定されない。例えば「通信装置」が無線ＬＡＮ（Local Area Network）装置である場合の子機ないし中継機も「ユーザ側装置」に含まれ得る。
【0017】
更に、本開示において、「接続」は、無線方式及び有線方式の何れも含み得る。
【0018】
（実施形態）
図１は、本開示のシリアルインタフェース回路の一実施形態の構成の一例を示す。なお、この例では、シリアルインタフェース回路は、ルータ等の通信装置に組み込まれる通信モジュールを構成するハードウェアとして具現されている。
図１は、本開示のシリアルインタフェース回路の一実施形態の構成の一例を示す。なお、この例では、シリアルインタフェース回路は、ルータ等の通信装置に組み込まれる通信モジュールを構成するハードウェアとして具現されている。
【0019】
シリアルインタフェース回路は、ユーザ側装置７からデータを受信する送信側送信部１と、送信側送信部１からデータを受信し、通信回線８へデータを送信する送信側受信部２と、送信側送信部１と送信側受信部２の間に設けられかつ送信側送信部１と送信側受信部２の夫々に接続されたタイミング制御部３と、タイミング制御部３に接続されたタイミング制御部用バッファ４と、通信回線８からデータを受信する受信側送信部５と、受信側送信部５に接続され、受信側送信部５からデータを受信し、ユーザ側装置７へデータを送信する受信側受信部６を含むデータ通信部を含む。
【0020】
送信側受信部２と受信側送信部５は、例えば、同一の又は別々のＰＨＹ（PHYsical layer）デバイスないしチップとして構成可能である。
【0021】
送信側送信部１とタイミング制御部３と受信側受信部６は、例えば、別々のプロセッサとして構成可能である。但し、送信側送信部１と受信側受信部６は同一のプロセッサとしても構成可能である。なお、プロセッサとしては、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processor Unit）、ＧＰＵ（Graphics Processing Unit）等を用いることができる。
【0022】
なお、図１において、この種のシリアルインタフェース回路が一般的に備える構成要素については、記載を省略した。例えば、送信側受信部２が備えている内部バッファについての記載は省略した。
【0023】
（動作例）
以下に、図１～図４を参照して、シリアルインタフェース回路がＸＦＩインタフェース回路として構成された例について、本開示の動作を説明する。図２は本開示のシリアルインタフェース回路の一実施形態の動作の一例のフローチャート、図３は本開示のシリアルインタフェース回路の一実施形態の動作の一例のタイミングイメージ、図４は本開示のシリアルインタフェース回路の一実施形態の動作の他の一例のタイミングイメージを示す。
以下に、図１～図４を参照して、シリアルインタフェース回路がＸＦＩインタフェース回路として構成された例について、本開示の動作を説明する。図２は本開示のシリアルインタフェース回路の一実施形態の動作の一例のフローチャート、図３は本開示のシリアルインタフェース回路の一実施形態の動作の一例のタイミングイメージ、図４は本開示のシリアルインタフェース回路の一実施形態の動作の他の一例のタイミングイメージを示す。
【0024】
なお、この例では、ユーザ側装置７の側の通信速度は１０ＧＢＡＳＥ－Ｘ（１０Ｇｂｐｓ）、通信回線８の側の低下された通信速度は１０００ＢＡＳＥ－Ｔ（１Ｇｂｐｓ）であるものとする。
【0025】
また、この例では、タイミング制御部３は、その内部において１０ＧＢＡＳＥ－Ｘの１パケットの最大データ量（Ｅｔｈｅｒｎｅｔ（登録商標）の場合は１５１８バイト）毎にトリガ用の基準パルスとして１パルス生成する。
【0026】
更に、この例では、タイミング制御部用バッファ４のメモリサイズないし容量は、数パケットから数十パケットである。
【0027】
まず、通信回線８の側の通信速度が１０００ＢＡＳＥ－Ｔ（１Ｇｂｐｓ）に低下されると（図２のステップＳ１参照）、タイミング制御部３は、送信側送信部１からのデータ（図３（ａ）、図４（ａ）参照）をタイミング制御部用バッファ４に取り込む（図２のステップＳ２、図３（ｂ）、図４（ｂ）参照）。
【0028】
そして、タイミング制御部３は、低下された通信回線８の側の通信速度とユーザ側装置７の側の通信速度とに基づいて送信可能なデータ量を決定し（図２のステップＳ３参照）、この送信可能なデータ量のデータを、上記基準パルスのタイミングを利用して、タイミング制御部用バッファ４から送信側受信部２へ送信する（図２のステップＳ４、図３（ｃ）、図４（ｃ）参照）。
【0029】
ここで、送信可能なデータ量は、例えば、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
として求められることが可能である。但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置７の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線８の側の通信速度、ＶＵはユーザ側装置７の側の通信速度である。
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
として求められることが可能である。但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置７の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線８の側の通信速度、ＶＵはユーザ側装置７の側の通信速度である。
【0030】
この例では、基準パルス間のデータ量の１／１０（１Ｇｂｐｓ／１０Ｇｂｐｓ）が送信可能なデータ量の目安となり、この送信可能なデータ量（この例では基準パルス間のデータ量の１／１０）を超えない範囲で１つのパルスでデータを送信し、この範囲を超えた場合には次のパルスまでデータの送信を停止する。
【0031】
具体的には、送信可能なデータ量は基準パルス間の送信可のデータ範囲（図３（ｃ）、図４（ｃ）参照）に対応し、タイミング制御部用バッファ４にバッファされた複数のパケットは夫々１つの送信可のデータ範囲に割り当てられて、送信側受信部２へ順番に送信される（図３（ｃ）参照）。他方、送信可のデータ範囲に対して小さいパケットが送信される場合は、１つの送信可のデータ範囲に、そのデータ量を超えない範囲内で、複数のパケットが割り当てられて、送信側受信部２へ順番に送信される（図４（ｃ）参照）。
【0032】
なお、図３（ｃ）及び図４（ｃ）においては、送信可能なデータ量と送信されるべきパケットの関係をより良く表すために、基準パルス間において、送信可のデータ領域は送信不可のデータ領域より長く記載されているが、この例では、実際には、前者の長さは後者の長さの１／１０である。
【0033】
このように、本開示によれば、高速シリアル通信用のシリアルインタフェース回路に、具体的には、送信側送信部と送信側受信部の間にタイミング制御部及びタイミング制御部に接続されたタイミング制御部用バッファを追加してデータの送信を制御することにより、通信回線側の通信速度の低下によって引き起こされるデータの通信量の低下を抑制ないし改善することができる。
【0034】
なお、パルスによっては、通信回線８の側の通信速度を一時的に超過する場合があり得る。しかしながら、上記の通り、送信側受信部２は通常はその内部に数パケットから数十パケットの受信バッファを有するため、オーバーフローの発生は回避され得る。一時的に超過する場合でも、次のパルスによって送信されるデータ量を送信可能なデータ量（この例では基準パルス間のデータ量の１／１０）以下に減らすことによって、複数のパルスをまとめて考慮した場合におけるトータルで目標のレートになるよう調整することができる。
【0035】
また、送信側送信部１から通信回線８の側の通信速度を超過するレートで送信し続ける場合、送信側受信部２の受信バッファやタイミング制御部用バッファ４がオーバーフローしてしまう。しかしながら、この場合は、タイミング制御部３は、送信側送信部１（ＣＰＵ等の制御デバイス）に対して割り込み信号を送信し、強制的に、送信側送信部１からのデータ送信を一時的に停止させることによって、これらのバッファのオーバーフローを抑制することができる。
【0036】
なお、上記実施形態における制御に関連する構成要素は、いわゆるハードウェア資源（情報処理装置、コンピュータ）により構成することができ、図５に例示する構成を備えたものを用いることができる。例えば、ハードウェア資源１００は、内部バス１０４により相互に接続される、プロセッサ１０１、メモリ１０２、ネットワークインタフェース１０３等を備える。
【0037】
なお、図５に示す構成は、ハードウェア資源１００のハードウェア構成を限定する趣旨ではない。ハードウェア資源１００は、図示しないハードウェア（例えば、入出力インタフェイス）を含んでもよい。あるいは、装置に含まれるプロセッサ１０１等のユニットの数も図５の例示に限定する趣旨ではなく、例えば、複数のプロセッサ１０１がハードウェア資源１００に含まれていてもよい。プロセッサ１０１には、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processor Unit）、ＧＰＵ（Graphics Processing Unit）等を用いることができる。
【0038】
メモリ１０２には、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）等を用いることができる。
【0039】
ネットワークインタフェース１０３には、例えば、ＬＡＮ（Local Area Network）カード、ネットワークアダプタ、ネットワークインタフェイスカード等を用いることができる。
【0040】
ハードウェア資源１００の機能は処理モジュールにより実現されることができる。当該処理モジュールは、例えば、メモリ１０２に格納されたプログラムをプロセッサ１０１が実行することで実現される。また、そのプログラムは、ネットワークを介してダウンロードするか、あるいは、プログラムを記憶した記憶媒体を用いて、更新することができる。さらに、上記処理モジュールは、半導体チップにより実現されてもよい。即ち、上記処理モジュールが行う機能は、何らかのハードウェアにおいてソフトウェアが実行されることによって実現できればよい。
【0041】
なお、上記においては、シリアルインタフェース回路のデータ通信部の送信側について説明したが、データ通信部の受信側についても同様に構成可能である。具体的には、データ通信部の受信側送信部５と受信側受信部６の間に、タイミング制御部用バッファが接続されたタイミング制御部を設けることにより、ユーザ側装置７の側の通信速度が通信回線８の側の通信速度より低下した場合に、受信側送信部５からのデータないしデータパケットを上記と同様にタイミング制御部用バッファに取り込むことによって、ユーザ側装置７の側の通信速度の低下を抑制することも可能である。
【0042】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
［付記１］ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記通信回線の側の通信速度が、とりわけユーザ側装置の側の通信速度よりも、低下された場合、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するよう、構成されている。
［付記２］上記のシリアルインタフェース回路において、前記所定のデータ量は、前記ユーザ側装置の側の通信速度についての１パケットの最大データ量に相当する。
［付記３］上記のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
で求められる。但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線の側の通信速度、ＶＵはユーザ側装置の側の通信速度である。
［付記４］上記のシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されている。
［付記５］上記のシリアルインタフェース回路において、前記データ通信部は、更に、前記通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含む。
［付記６］ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記通信回線の側の通信速度が、とりわけユーザ側装置の側の通信速度よりも、低下されたとき、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するステップ、
を含む。
［付記７］コンピュータに、上記の制御方法を実行させるプログラム。
［付記８］上記のシリアルインタフェース回路を含む、通信モジュール。
［付記９］上記の通信モジュールを含む、通信装置。
［付記１０］上記の通信装置はルータとして構成されている。
［付記１１］上記のシリアルインタフェース回路において、前記送信側受信部はその内部に受信バッファを含む。
［付記１２］通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記受信側受信部と前記受信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記ユーザ側装置の側の通信速度が、とりわけ通信回線の側の通信速度よりも、低下された場合、前記受信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記通信回線の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記ユーザ側装置の側の通信速度と前記通信回線の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記受信側受信部へ送信するよう、構成されている。
［付記１３］上記のシリアルインタフェース回路において、前記所定のデータ量は、前記通信回線の側の通信速度についての１パケットの最大データ量に相当する。
［付記１４］上記のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＵ／ＶＮ）
で求められる。但し、Ｗは送信可能なデータ量、ＷＭＡＸは通信回線の側の通信速度についての１パケットの最大データ量、ＶＮは通信回線の側の通信速度、ＶＵは低下されたユーザ側装置の側の通信速度である。
［付記１５］上記のシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されている。
［付記１６］通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、前記受信側受信部と前記受信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記ユーザ側装置の側の通信速度が、とりわけ通信回線の側の通信速度よりも、低下されたとき、前記受信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記通信回線の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記ユーザ側装置の側の通信速度と前記通信回線の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記受信側受信部へ送信するステップ、
を含む。
［付記１７］コンピュータに、上記の制御方法を実行させるプログラム。
［付記１８］上記のシリアルインタフェース回路を含む、通信モジュール。
［付記１９］上記の通信モジュールを含む、通信装置。
［付記２０］上記の通信装置はルータとして構成されている。
［付記２１］上記のシリアルインタフェース回路において、前記受信側受信部はその内部に受信バッファを含む。
［付記２２］通信回線及びユーザ側装置の一方からデータを受信する受信部と、前記受信部からデータを受信しかつ通信回線及びユーザ側装置の他方へデータを送信する送信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記受信部と前記送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記送信部の側の通信速度が前記受信部の側の通信速度よりも低下された場合、前記受信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記受信部の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記送信部の側の通信速度と前記受信部の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信部へ送信するよう、構成されている。
［付記２３］通信回線及びユーザ側装置の一方からデータを受信する受信部と、前記受信部からデータを受信しかつ通信回線及びユーザ側装置の他方へデータを送信する送信部と、前記受信部と前記送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記送信部の側の通信速度が前記受信部の側の通信速度よりも低下されたとき、前記受信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記受信部の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記送信部の側の通信速度と前記受信部の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信部へ送信するステップ、
を含む。
［付記１］ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記通信回線の側の通信速度が、とりわけユーザ側装置の側の通信速度よりも、低下された場合、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するよう、構成されている。
［付記２］上記のシリアルインタフェース回路において、前記所定のデータ量は、前記ユーザ側装置の側の通信速度についての１パケットの最大データ量に相当する。
［付記３］上記のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＮ／ＶＵ）
で求められる。但し、Ｗは送信可能なデータ量、ＷＭＡＸはユーザ側装置の側の通信速度についての１パケットの最大データ量、ＶＮは低下された通信回線の側の通信速度、ＶＵはユーザ側装置の側の通信速度である。
［付記４］上記のシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されている。
［付記５］上記のシリアルインタフェース回路において、前記データ通信部は、更に、前記通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含む。
［付記６］ユーザ側装置からデータを受信する送信側送信部と、前記送信側送信部からデータを受信しかつ通信回線へデータを送信する送信側受信部と、前記送信側受信部と前記送信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記通信回線の側の通信速度が、とりわけユーザ側装置の側の通信速度よりも、低下されたとき、前記送信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記ユーザ側装置の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記通信回線の側の通信速度と前記ユーザ側装置の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信側受信部へ送信するステップ、
を含む。
［付記７］コンピュータに、上記の制御方法を実行させるプログラム。
［付記８］上記のシリアルインタフェース回路を含む、通信モジュール。
［付記９］上記の通信モジュールを含む、通信装置。
［付記１０］上記の通信装置はルータとして構成されている。
［付記１１］上記のシリアルインタフェース回路において、前記送信側受信部はその内部に受信バッファを含む。
［付記１２］通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記受信側受信部と前記受信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記ユーザ側装置の側の通信速度が、とりわけ通信回線の側の通信速度よりも、低下された場合、前記受信側送信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記通信回線の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記ユーザ側装置の側の通信速度と前記通信回線の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記受信側受信部へ送信するよう、構成されている。
［付記１３］上記のシリアルインタフェース回路において、前記所定のデータ量は、前記通信回線の側の通信速度についての１パケットの最大データ量に相当する。
［付記１４］上記のシリアルインタフェース回路において、前記送信可能なデータ量は、
Ｗ＝ＷＭＡＸ×（ＶＵ／ＶＮ）
で求められる。但し、Ｗは送信可能なデータ量、ＷＭＡＸは通信回線の側の通信速度についての１パケットの最大データ量、ＶＮは通信回線の側の通信速度、ＶＵは低下されたユーザ側装置の側の通信速度である。
［付記１５］上記のシリアルインタフェース回路において、前記タイミング制御部は、更に、前記送信可能なデータ量を超えない範囲において、１つ又は複数のパケットを１つのパルスに割り当てるよう、構成されている。
［付記１６］通信回線からデータを受信する受信側送信部と、前記受信側送信部からデータを受信しかつユーザ側装置へデータを送信する受信側受信部と、前記受信側受信部と前記受信側送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記ユーザ側装置の側の通信速度が、とりわけ通信回線の側の通信速度よりも、低下されたとき、前記受信側送信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記通信回線の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記ユーザ側装置の側の通信速度と前記通信回線の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記受信側受信部へ送信するステップ、
を含む。
［付記１７］コンピュータに、上記の制御方法を実行させるプログラム。
［付記１８］上記のシリアルインタフェース回路を含む、通信モジュール。
［付記１９］上記の通信モジュールを含む、通信装置。
［付記２０］上記の通信装置はルータとして構成されている。
［付記２１］上記のシリアルインタフェース回路において、前記受信側受信部はその内部に受信バッファを含む。
［付記２２］通信回線及びユーザ側装置の一方からデータを受信する受信部と、前記受信部からデータを受信しかつ通信回線及びユーザ側装置の他方へデータを送信する送信部と、を含むデータ通信部を含むシリアルインタフェース回路。
前記データ通信部は、更に、前記受信部と前記送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む。
前記タイミング制御部は、前記送信部の側の通信速度が前記受信部の側の通信速度よりも低下された場合、前記受信部からのデータを前記タイミング制御部用バッファに取り込むよう、前記受信部の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するよう、及び、前記基準パルスのタイミングを利用して、低下された前記送信部の側の通信速度と前記受信部の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信部へ送信するよう、構成されている。
［付記２３］通信回線及びユーザ側装置の一方からデータを受信する受信部と、前記受信部からデータを受信しかつ通信回線及びユーザ側装置の他方へデータを送信する送信部と、前記受信部と前記送信部の間に設けられたタイミング制御部と、前記タイミング制御部に接続されたタイミング制御部用バッファを含む、データ通信部を含むシリアルインタフェース回路の制御方法。
該制御方法は、
前記送信部の側の通信速度が前記受信部の側の通信速度よりも低下されたとき、前記受信部からのデータを前記タイミング制御部用バッファに取り込むステップ、
前記受信部の側の通信速度に基づいて決定される所定のデータ量毎にトリガ用の基準パルスを生成するステップ、及び、
前記基準パルスのタイミングを利用して、低下された前記送信部の側の通信速度と前記受信部の側の通信速度とに基づいて決定される送信可能なデータ量のデータを前記タイミング制御部用バッファから前記送信部へ送信するステップ、
を含む。
【0043】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択（部分的削除を含む）が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0044】
１ 送信側送信部
２ 送信側受信部
３ タイミング制御部
４ タイミング制御部用バッファ
５ 受信側送信部
６ 受信側受信部
７ ユーザ側装置
８ 通信回線
１１ 送信側送信部
１２ 送信側受信部
１３ 受信側送信部
１４ 受信側受信部
１５ ユーザ側装置
１６ 通信回線
１００ ハードウェア資源
１０１ プロセッサ
１０２ メモリ
１０３ ネットワークインタフェース
１０４ 内部バス
２ 送信側受信部
３ タイミング制御部
４ タイミング制御部用バッファ
５ 受信側送信部
６ 受信側受信部
７ ユーザ側装置
８ 通信回線
１１ 送信側送信部
１２ 送信側受信部
１３ 受信側送信部
１４ 受信側受信部
１５ ユーザ側装置
１６ 通信回線
１００ ハードウェア資源
１０１ プロセッサ
１０２ メモリ
１０３ ネットワークインタフェース
１０４ 内部バス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】