(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-13
(45)【発行日】2024-08-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 99/00 20230101AFI20240814BHJP
H10B 20/25 20230101ALI20240814BHJP
H10B 61/00 20230101ALI20240814BHJP
G06F 11/10 20060101ALI20240814BHJP
G06F 11/18 20060101ALI20240814BHJP
G06F 12/00 20060101ALI20240814BHJP
G06F 12/02 20060101ALI20240814BHJP
G11C 29/00 20060101ALI20240814BHJP
G11C 29/44 20060101ALI20240814BHJP
H01L 21/822 20060101ALI20240814BHJP
H01L 27/04 20060101ALI20240814BHJP
【ＦＩ】
H10B99/00 461
H10B20/25
H10B61/00
G06F11/10 604
G06F11/18 660
G06F12/00 597Z
G06F12/02 510A
G11C29/00 410
G11C29/44
H01L27/04 F
H01L27/04 V
【請求項の数】
2
(21)【出願番号】P 2021088976
(22)【出願日】2021-05-27
(65)【公開番号】P2022181808
(43)【公開日】2022-12-08
【審査請求日】2023-08-30
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】松原 謙
(72)【発明者】
【氏名】伊藤 孝
(72)【発明者】
【氏名】倉藤 崇
(72)【発明者】
【氏名】帶刀 恭彦
(72)【発明者】
【氏名】斉藤 朋也
(72)【発明者】
【氏名】神田 明彦
【審査官】小山 満
(56)【参考文献】
【文献】特開２００８－０６５４３０（ＪＰ，Ａ）
【文献】特開２０１９－１０９９５６（ＪＰ，Ａ）
【文献】特開２００９－２６６２５８（ＪＰ，Ａ）
【文献】特開２０１６－２２５００７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２０５３９６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０２８５７２２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００８／００５９７０３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１８０１７３（ＵＳ，Ａ１）
【文献】欧州特許出願公開第０３４９６１０２（ＥＰ，Ａ１）
【文献】米国特許出願公開第２００９／０２６２５７４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３５０１７８（ＵＳ，Ａ１）
【文献】欧州特許出願公開第０３０９８８１５（ＥＰ，Ａ１）
【文献】国際公開第２０１８／１３２２１９（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ９９／００
Ｈ１０Ｂ ２０／２５
Ｈ１０Ｂ ６１／００
Ｇ０６Ｆ １１／１０
Ｇ０６Ｆ １１／１８
Ｇ０６Ｆ １２／００
Ｇ０６Ｆ １２／０２
Ｇ１１Ｃ ２９／００
Ｇ１１Ｃ ２９／４４
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
ロジック回路と、メモリと、
記憶装置と、
を備え、
前記記憶装置は、
はんだリフロー前に特殊情報が書き込まれる第１特殊情報用の記憶領域と、
前記はんだリフロー後に更新用の特殊情報が書き込まれる第２特殊情報用の記憶領域と、
データ用の記憶領域と、
を備え、
少なくとも前記第１特殊情報用の記憶領域は、ＭＲＡＭ(Magnetoresistive Random Access Memory)をＯＴＰ(One Time Programable)セルとして使用するＭＲＡＭ－ＯＴＰセルで構成され、
前記第１特殊情報用の記憶領域には、前記ＯＴＰセルを破壊して書き込みを行い、
前記第２特殊情報用の記憶領域および前記データ用の記憶領域は、前記ＭＲＡＭ－ＯＴＰセルで構成され、
前記第２特殊情報用の記憶領域および前記データ用の記憶領域には、前記ＯＴＰセルを破壊せずに書き込みを行う、
半導体装置。
【請求項2】
ロジック回路と、
メモリと、
記憶装置と、
を備え、
前記記憶装置は、
はんだリフロー前に特殊情報が書き込まれる第１特殊情報用の記憶領域と、
前記はんだリフロー後に更新用の特殊情報が書き込まれる第２特殊情報用の記憶領域と、
データ用の記憶領域と、
を備え、
少なくとも前記第１特殊情報用の記憶領域は、ＭＲＡＭ(Magnetoresistive Random Access Memory)をＯＴＰ(One Time Programable)セルとして使用するＭＲＡＭ－ＯＴＰセルで構成され、
前記第１特殊情報用の記憶領域には、前記ＯＴＰセルを破壊して書き込みを行い、
前記第２特殊情報用の記憶領域に、前記第１特殊情報用の記憶領域および前記第２特殊情報用の記憶領域のいずれを使用するかを選択するスワップビットを記憶するスワップビット用の記憶領域が設けられ、
外部から受信した更新用の特殊情報が前記第２特殊情報用の記憶領域に書き込まれた場合には、前記第２特殊情報用の記憶領域を選択する前記スワップビットが前記スワップビット用の記憶領域に記憶される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
不揮発性メモリおよびロジックが混載されたＳｏＣ（System on a Chip）は、さまざまな電子機器に搭載されている。例えば、特許文献１には、ロジックと不揮発性メモリである磁気抵抗メモリ（ＭＲＡＭ）とを混載した半導体装置が開示されている。
【0003】
特許文献１には、半導体記憶装置に磁気抵抗メモリを用いる場合に、データの書き換え可能回数とデータの保持期間との双方を適切に確保することが可能な技術が開示されている。具体的には、半導体記憶装置は、第１磁気抵抗メモリと第２磁気抵抗メモリとを備え、対象ロジック部と第１磁気抵抗メモリと第２磁気抵抗メモリとが１つの半導体チップに形成され、第１磁気抵抗メモリは、第２磁気抵抗メモリよりも保磁力が大きい旨記載されている。
【0004】
また、特許文献２には、耐熱性が高く、より安定したデータ保持特性を備えた相変化メ
モリ素子が示される。具体的には、相変化メモリ素子を構成する元素の組成（含有量）を適正化することで、高い耐熱性と、安定したデータ保持特性とを実現している。
モリ素子が示される。具体的には、相変化メモリ素子を構成する元素の組成（含有量）を適正化することで、高い耐熱性と、安定したデータ保持特性とを実現している。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０２０－２０５３２９号公報
【文献】国際公開第２００８／０１０２９０号
【発明の概要】
【発明が解決しようとする課題】
【0006】
不揮発性メモリおよびロジックを混載するＳｏＣの製造過程では、はんだリフローが実施される。しかしながら、はんだリフローの実施中、不揮発性メモリは非常に高温になるため、リフローによってデータが保持できない可能性がある。
【0007】
このため、従来では、リテンション特性の高い、すなわちデータ保持特性が高い不揮発性メモリが用いられてきた。しかしながら、リテンション特性を高くするためには、メモリセルを大きくする必要があるため、チップ面積の増大や、製造コストの増大を招くこととなる。また、メモリセルを大きくすることで、書き込み電流が増加する。
【0008】
一方、メモリセルが破壊型ＯＴＰ(One Time Programable)セルで構成された不揮発性メモリ（One Time Programable memory）を用いることも可能である。しかしながら、ＯＴＰセルを用いた不揮発性メモリでは１回しか書き込みができないため、デバッグ段階等でのフレキシブルな使用が困難である。また、ＯＴＰセルを用いた場合にも、メモリセルサイズが大きく、チップ面積や、製造コストが増大するという問題がある。
【0009】
本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、製造コストの増大を抑えつつ、リテンション特性の低下を抑え、フレキシブルに使用することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、ロジック回路と、揮発性メモリと、記憶装置と、を備えている。記憶装置は、はんだリフロー前に特殊情報が書き込まれる第１特殊情報用の記憶領域と、はんだリフロー後に更新用の特殊情報が書き込まれる第２特殊情報用の記憶領域と、データ用の記憶領域と、を備えている。第１特殊情報用の記憶領域は、はんだリフロー後もデータが保持されているリフロー耐性が高いメモリセルで構成される。第２特殊情報用の記憶領域およびデータ用の記憶領域は、はんだリフロー中にデータが保持されない可能性があるリフロー耐性が低いメモリセルで構成される。
【発明の効果】
【0011】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、製造コストの増大を抑えつつフレキシブルに使用することが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施の形態１に係る半導体装置の概要を示すブロック図である。
【図2】本発明の実施の形態１の変形例に係る記憶装置の構成の一例を示す図である。
【図3】本発明の実施の形態２に係る半導体装置の構成の一例を示すブロック図である。
【図4】本発明の実施の形態２に係るリフレッシュ方法を説明する図である。
【図5】本発明の実施の形態３に係るリフレッシュ方法を説明する図である。
【図6】本発明の実施の形態４に係るＭＲＡＭ－ＯＴＰセルの特性を例示する図である。
【図7】本発明の実施の形態５に係る半導体装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するためのすべての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0014】
（実施の形態１）
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の構成の一例を示すブロック図である。半導体装置１は、ロジック回路および組み込み不揮発性メモリ(Embedded Non-Volatile Memory)等が混載されたワンチップのシステムＬＳＩである。半導体装置１は、図１に示すように、ロジック回路１０、メモリ２０、記憶装置３０を備えている。
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の構成の一例を示すブロック図である。半導体装置１は、ロジック回路および組み込み不揮発性メモリ(Embedded Non-Volatile Memory)等が混載されたワンチップのシステムＬＳＩである。半導体装置１は、図１に示すように、ロジック回路１０、メモリ２０、記憶装置３０を備えている。
【0015】
ロジック回路１０は、例えば、ＭＣＵ(Memory Control Unit)やＣＰＵ(Central Processing Unit)等のハードウェアである。ロジック回路１０は、例えばメモリ２０に保持された各種プログラムやパラメータ等を読み込み実行することで、各種機能ブロックをソフトウェアで実現する。また、ロジック回路１０は、一部の機能をハードウェアで実現してもよいし、すべての機能をハードウェアで実現してもよい。
【0016】
メモリ２０は、例えばＳＲＡＭ(Static Random Access Memory)等の揮発性メモリである。メモリ２０は、例えば、プログラムやパラメータ、ロジック回路１０の演算結果等の各種情報を一時的に保持する。なお、これらの情報は、ロジック回路１０のキャッシュ（図示は省略）に保持されてもよい。
【0017】
記憶装置３０は、各種情報を記憶する装置である。記憶装置３０は、例えば、フラッシュメモリや抵抗変化型の不揮発性メモリで構成される。抵抗変化型の不揮発性メモリとしては、例えば、ＭＲＡＭ(Magnetoresistive RAM)、ＰＲＡＭ（Phase-change RAM)、ＲｅＲＡＭ(Resistive RAM)等が挙げられる。
【0018】
ところで、半導体装置１の製造過程において、はんだリフローの工程が行われる。はんだリフローでは、記憶装置を含む半導体装置が高温状態になるため、メモリセルの構成によってはリテンション特性が低下することがある。例えばメモリセルサイズを大きくすれば、リテンション特性の低下を抑えることができるが、前述したように、チップ面積や製造コストが増大するというデメリットがある。
【0019】
そこで、本実施の形態では、各記憶領域の用途に応じて、リフロー耐性の高いメモリセルと、リフロー耐性の低いメモリセルとを使い分けることとする。なお、リフロー耐性の高いメモリセルとは、はんだリフロー後もデータが保持されているメモリセルであり、リフロー耐性の低いメモリセルとは、はんだリフロー中にデータが保持されない可能性があるメモリセルである。なお、リフロー耐性は、例えば、ＰＲＡＭを例とすると、特許文献２に示されるように、メモリ素子を構成する元素の組成（含有量）によって変化する。
【0020】
図１に示すように、記憶装置３０は、第１特殊情報用の記憶領域３１、第２特殊情報用の記憶領域３３、データ用の記憶領域３５を備えている。
【0021】
第１特殊情報用の記憶領域３１は、例えば初期コード等の特殊情報を記憶する記憶領域である。当該特殊情報（初期コード）は、例えばトリミング情報等を含んでもよい。当該特殊情報は、はんだリフロー前に記憶領域３１に書き込まれる。記憶領域３１は、特殊情報を保持する必要がある。このため、第１特殊情報用の記憶領域３１には、リフロー耐性の高いメモリセルが用いられる。
【0022】
一方、第２特殊情報用の記憶領域３３は、例えば更新用コード等の特殊情報を記憶する記憶領域である。更新用コードは、半導体装置１が実装された装置や機器の運用中に提供されるコードである。すなわち、更新用コードは、はんだリフローの後に書き込まれる。このため、第２特殊情報用の記憶領域３３には、リフロー耐性の高いメモリセルは必要なく、リフロー耐性の低いメモリセルが用いられる。これにより、チップ面積の増大や、製造コストの増大を抑えることが可能となる。なお、第２特殊情報用の記憶領域３３の容量は、第１特殊情報用の記憶領域３１と同じでもよい。
【0023】
第１特殊情報用の記憶領域３１および第２特殊情報用の記憶領域３３に書き込まれるコードは、例えば半導体装置１の最終顧客用のコードである。
【0024】
データ用の記憶領域３５は、通常時の各種データを記憶する記憶領域である。データ用の記憶領域３５は、半導体装置１が実装された装置や機器の運用中に使用される。また、データ用の記憶領域３５は、書き換え頻度が高い記憶領域である。このため、データ用の記憶領域３５にも、リフロー耐性の高いメモリセルは必要なく、リフロー耐性の低いメモリセルが用いられる。これにより、チップ面積の増大や、製造コストの増大を抑えることが可能となる。また、データ用の記憶領域３５への書き込み電流を低減させることが可能となる。なお、データ用の記憶領域３５は、不揮発性メモリに限らず、揮発性メモリで代用することも可能である。この場合、データ用の記憶領域３５を揮発性メモリであるメモリ２０に設ければよい。
【0025】
＜本実施の形態による主な効果＞
本実施の形態によれば、はんだリフロー前に所定の初期コード等の特殊情報が書き込まれる第１特殊情報用の記憶領域３１には、リフロー耐性の高いメモリセルが用いられ、はんだリフロー後に更新用コードやデータが書き込まれる第２特殊情報用の記憶領域３３には、リフロー耐性の低いメモリセルが用いられる。また、データ用の記憶領域３５にも、リフロー耐性の低いメモリセルが用いられる。このような構成によれば、リフロー耐性の高いメモリセルの個数を最小限にすることができ、製造コストの増大を抑えることが可能となる。また、半導体装置のシステム全体として、リテンション特性の低下が抑えられる。また、書き換え可能なメモリセルが用いられるので、デバッグ段階等でのコードやデータ等の書き換えが可能であり、フレキシブルに使用することが可能となる。
本実施の形態によれば、はんだリフロー前に所定の初期コード等の特殊情報が書き込まれる第１特殊情報用の記憶領域３１には、リフロー耐性の高いメモリセルが用いられ、はんだリフロー後に更新用コードやデータが書き込まれる第２特殊情報用の記憶領域３３には、リフロー耐性の低いメモリセルが用いられる。また、データ用の記憶領域３５にも、リフロー耐性の低いメモリセルが用いられる。このような構成によれば、リフロー耐性の高いメモリセルの個数を最小限にすることができ、製造コストの増大を抑えることが可能となる。また、半導体装置のシステム全体として、リテンション特性の低下が抑えられる。また、書き換え可能なメモリセルが用いられるので、デバッグ段階等でのコードやデータ等の書き換えが可能であり、フレキシブルに使用することが可能となる。
【0026】
［変形例］
次に、本実施の形態の変形例について説明する。図２は、本発明の実施の形態１の変形例に係る記憶装置の構成の一例を示す図である。図２に示すように、本変形例では、第１特殊情報用の記憶領域３１Ａの容量が第２特殊情報用の記憶領域３３より大きい。具体的には、本変形例では、第１特殊情報用の記憶領域３１Ａは、図１の第１特殊情報用の記憶領域３１に別の記憶領域３２が追加された構成となっている。追加された記憶領域３２には、リフロー耐性の高いメモリセルが用いられる。
次に、本実施の形態の変形例について説明する。図２は、本発明の実施の形態１の変形例に係る記憶装置の構成の一例を示す図である。図２に示すように、本変形例では、第１特殊情報用の記憶領域３１Ａの容量が第２特殊情報用の記憶領域３３より大きい。具体的には、本変形例では、第１特殊情報用の記憶領域３１Ａは、図１の第１特殊情報用の記憶領域３１に別の記憶領域３２が追加された構成となっている。追加された記憶領域３２には、リフロー耐性の高いメモリセルが用いられる。
【0027】
前述したように、第１特殊情報用の記憶領域３１および第２特殊情報用の記憶領域３３には、例えば半導体装置１の最終顧客用のコードが特殊情報として書き込まれるが、記憶領域３２には、例えばサードパーティー用のコード等が特殊情報として書き込まれる。サードパーティー用のコードは更新する必要がないため、記憶領域３２に対応する記憶領域を第２特殊情報用の記憶領域３３に設ける必要はない。
【0028】
この構成によれば、サードパーティー用の特殊情報を記憶領域３２に記憶して使用することが可能となる。
【0029】
（実施の形態２）
次に、実施の形態２について説明する。本実施の形態では、はんだリフロー後に特殊情報用の記憶領域に記憶されたデータ（特殊情報）のリフレッシュが行われる。
次に、実施の形態２について説明する。本実施の形態では、はんだリフロー後に特殊情報用の記憶領域に記憶されたデータ（特殊情報）のリフレッシュが行われる。
【0030】
【0031】
図３のロジック回路１０は、後述する特殊情報用の記憶領域１３１のＥＣＣ(Error Correction Code)訂正に関わる制御を行うコントローラＣＴＬを有する。コントローラＣＴＬは、ハードウェア、ソフトウェア、ハードウェアとソフトウェアとを組み合わせた構成のいずれでもよい。
【0032】
記憶装置１３０は、特殊情報用の記憶領域１３１、データ用の記憶領域３５を備えている。特殊情報用の記憶領域１３１は、例えば初期コード等の特殊情報を記憶する記憶領域である。ただし、特殊情報用の記憶領域１３１には、リフロー耐性の低いメモリセルが用いられる。この点、実施の形態１で述べた第１特殊情報用の記憶領域３１とは構成が異なる。したがって、本実施の形態では、記憶装置１３０の各記憶領域（１３１、３５）には、リフロー耐性の低いメモリセルのみが用いられる。
【0033】
しかしながら、特殊情報用の記憶領域１３１に特殊情報が書き込まれた状態ではんだリフローが行われると、特殊情報用の記憶領域１３１に特殊情報が保持されない可能性がある。そこで、本実施の形態では、はんだリフロー後、特殊情報用の記憶領域１３１のリフレッシュが行われる。
【0034】
＜リフレッシュ＞
次に、特殊情報用の記憶領域１３１のリフレッシュについて説明する。図４は、本発明の実施の形態２に係るリフレッシュ方法を説明する図である。図４には、記憶装置１３０、メモリ２０、コントローラＣＴＬが示されている。
次に、特殊情報用の記憶領域１３１のリフレッシュについて説明する。図４は、本発明の実施の形態２に係るリフレッシュ方法を説明する図である。図４には、記憶装置１３０、メモリ２０、コントローラＣＴＬが示されている。
【0035】
はんだリフロー後、コントローラＣＴＬは、メモリ２０を制御し、特殊情報用の記憶領域１３１から特殊情報をメモリ２０へ読み出す。そして、コントローラＣＴＬは、メモリ２０に読み出した特殊情報に対するＥＣＣ訂正を行い、メモリ２０が保持する特殊情報を訂正済の特殊情報に更新する。そして、コントローラＣＴＬは、訂正済の特殊情報を特殊情報用の記憶領域１３１に書き込む。このように、特殊情報用の記憶領域１３１のリフレッシュが行われる。
【0036】
＜本実施の形態による主な効果＞
本実施の形態によれば、はんだリフロー後、特殊情報用の記憶領域１３１のリフレッシュが行われる。これにより、特殊情報用の記憶領域１３１にリフロー耐性の低いメモリセルを用いても、半導体装置のシステム全体として、リテンション特性の低下を抑えることが可能となる。
本実施の形態によれば、はんだリフロー後、特殊情報用の記憶領域１３１のリフレッシュが行われる。これにより、特殊情報用の記憶領域１３１にリフロー耐性の低いメモリセルを用いても、半導体装置のシステム全体として、リテンション特性の低下を抑えることが可能となる。
【0037】
また、リフロー耐性の低いメモリセルのみで記憶装置１３０を構成することができ書き込み電流を低減させることができる。
【0038】
（実施の形態３）
次に、実施の形態３について説明する。
次に、実施の形態３について説明する。
【0039】
本実施の形態に係る半導体装置の構成は、図３と同様である。ただし、本実施の形態では、はんだリフロー後のリフレッシュ方法が実施の形態２とは異なる。
【0040】
図５は、本発明の実施の形態３に係るリフレッシュ方法を説明する図である。図５にも、記憶装置１３０、メモリ２０、コントローラＣＴＬが示されている。図５に示すように、データ用の記憶領域３５には、多重化データ用の記憶領域１３５ｂが設定される。多重化データ用の記憶領域１３５ｂには、はんだリフロー前に、多重化した特殊情報が書き込まれる。多重化した特殊情報として、例えば３値多数決により多重化されたもの等が挙げられる。なお、図５には、１つの多重化領域のみが示されているが、複数箇所に設けられてもよい。
【0041】
はんだリフロー後、コントローラＣＴＬは、記憶装置１３０（特殊情報用の記憶領域１３１、多重化データ用の記憶領域１３５ｂ）およびメモリ２０を制御し、特殊情報用の記憶領域１３１から特殊情報をメモリ２０へ読み出す。また、コントローラＣＴＬは、多重化データ用の記憶領域１３５ｂから多重化した特殊情報をメモリ２０へ読み出す。
【0042】
そして、コントローラＣＴＬは、メモリ２０に読み出した特殊情報に対するＥＣＣ訂正、および多重化した特殊情報（例えば３値多数決により多重化した特殊情報）によるエラー訂正（３値多数決訂正）を行う。そして、コントローラＣＴＬは、メモリ２０が保持する特殊情報を訂正済の特殊情報に更新する。そして、コントローラＣＴＬは、訂正済の特殊情報を特殊情報用の記憶領域１３１に書き込む。このように、特殊情報用の記憶領域１３１のリフレッシュが行われる。
【0043】
なお、リフレッシュ後の多重化データ用の記憶領域１３５ｂは、通常のデータ記憶領域として開放される。
【0044】
本実施の形態によれば、ＥＣＣ訂正および多重化した特殊情報によるエラー訂正が行われる。これにより、はんだリフロー後の特殊情報のＢＥＲ(Bit Error Rate)が高くても適切にエラー訂正が可能となる。
【0045】
なお、複数の多重化データ記憶領域は、同じ列アドレス上に設けられても構わない。ただし、例えば、リフロー耐性がメモリアレイの場所によって異なるような場合、リフロー耐性が弱い場所に多重化データ用の記憶領域が集中しないよう、例えば、複数の多重化データ用の記憶領域が、互いに異なる列アドレス上に設けられてもよい。
【0046】
（実施の形態４）
次に、実施の形態４について説明する。本実施の形態の半導体装置は、例えば図１のような構成である。ただし、本実施の形態では、記憶装置３０のメモリセルに、ＭＲＡＭをＯＴＰセルとして使用するＭＲＡＭ－ＯＴＰセルが用いられる。
次に、実施の形態４について説明する。本実施の形態の半導体装置は、例えば図１のような構成である。ただし、本実施の形態では、記憶装置３０のメモリセルに、ＭＲＡＭをＯＴＰセルとして使用するＭＲＡＭ－ＯＴＰセルが用いられる。
【0047】
図６は、本発明の実施の形態４に係るＭＲＡＭ－ＯＴＰセルの特性を例示する図である。図６の横軸はメモリセルであるＭＲＡＭ－ＯＴＰセルの抵抗値であり、図６の縦軸は各抵抗値をもつＭＲＡＭ－ＯＴＰセルの累積度数である。
【0048】
図６に示すように、メモリセルは、抵抗閾値Ｒｔｈ付近を境に高抵抗状態と低抵抗状態とが区別される。例えば、メモリセルは、抵抗値が抵抗閾値Ｒｔｈより高ければ高抵抗状態であり、抵抗値が抵抗閾値Ｒｔｈより低ければ低抵抗状態である。
【0049】
図６のＬ１は、メモリセルが高抵抗状態であるときの特性を示している。メモリセルが高抵抗状態のとき、ＯＴＰセルは破壊されていない。図６のＬ２は、ＯＴＰセルが破壊されずにメモリセルが低抵抗状態（非破壊による低抵抗状態）であるときの特性を示している。図６のＬ３は、ＯＴＰセルが破壊されてメモリセルが低抵抗状態（破壊による低抵抗状態）であるときの特性を示している。
【0050】
なお、破壊による低抵抗状態を想定したメモリセルには、ＯＴＰセルの破壊のために大電流が流れる。このため、この領域付近では、周辺抵抗を低くすることが望ましい。あるいは、周辺抵抗が低い領域にＯＴＰセルを配置しても良い。
【0051】
図６に示すように、ＭＲＡＭ－ＯＴＰセルを用いる場合、ＯＴＰセルが非破壊による低抵抗状態となるように書き込む第１モードと、ＯＴＰセルが破壊による低抵抗状態となるように書き込む第２モードとがある。第１モードを用いると、高抵抗状態と非破壊による低抵抗状態との間でデータの書き換えが可能である。例えば、前述のデータ用の記録領域３５や第１特殊情報用の記憶装置３１や第２特殊情報用の記憶領域３３において、自由にデータを書き換えたい場合には、第１モードでの書き込みが行われる。
【0052】
一方、第２モードを用いると、高抵抗状態または非破壊による低抵抗状態からＯＴＰセルを破壊して破壊による低抵抗状態に切り換わる。例えば、前述の第１特殊情報用の記憶領域３１のように、完全に固定してもよいデータ（初期コード等）を書き込む場合には、第２モードで書き込みが行われてもよい。
【0053】
読み出し動作は、高抵抗状態であるメモリセルと非破壊による低抵抗状態であるメモリセルとに基づいて、抵抗値の閾値Ｒｔｈが律速される。このため、１種類の読み出しモードのみで、読み出し動作を実施することが可能である。
【0054】
本実施の形態によれば、２つの書き込みモードを切り替える（設ける）ことで、ＭＲＡＭ－ＯＴＰをフレキシブルに書き換えて使用することができる。これにより、ＯＴＰセルを用いた場合でもメモリセルをフレキシブルに使用することが可能となる。
【0055】
（実施の形態５）
次に、実施の形態５について説明する。本実施の形態では、第２特殊情報用の記憶領域にスワップビット用の記憶領域が設けられる。
次に、実施の形態５について説明する。本実施の形態では、第２特殊情報用の記憶領域にスワップビット用の記憶領域が設けられる。
【0056】
図７は、本発明の実施の形態５に係る半導体装置の構成の一例を示すブロック図である。半導体装置２０１の記録装置２３０は、図７に示すように、第１特殊情報用の記憶領域３１、第２特殊情報用の記憶領域２３３、データ用の記憶領域３５を備えている。
【0057】
第１特殊情報用の記憶領域３１は、例えばＭＲＡＭ－ＯＴＰセルで構成される。第１特殊情報用の記憶領域３１には、例えば初期コード等の特殊情報が前述の第２モードにより書き込まれている。すなわち、書き込みが行われた後の第１特殊情報用の記憶領域３１のメモリセルでは、ＯＴＰセルが破壊されている。これにより、第１特殊情報用の記憶領域３１のリフロー耐性が高くなっている。
【0058】
一方、第２特殊情報用の記憶領域２３３には、リフロー耐性が低いメモリセルが用いられる。第２特殊情報用の記憶領域２３３は、例えば、ＭＲＡＭ－ＯＴＰセルで構成されてもよいし、それ以外の不揮発性メモリで構成されてもよい。第２特殊情報用の記憶領域２３３は、スワップビットを記憶するスワップビット用の記憶領域２３３Ｃを備えている。
【0059】
スワップビットとは、第１特殊情報用の記憶領域３１および第２特殊情報用の記憶領域２３３のいずれを使用するかを選択する情報である。通常は、スワップビット記憶領域２３３Ｃのスワップビットが「０」に設定され、第１特殊情報用の記憶領域３１が使用される。これは、リフロー耐性（リテンション特性）を考慮したもので、リフロー耐性の高いメモリセルを有する第１特殊情報用の記憶領域３１が選択される。
【0060】
一方、外部から受信した更新用の特殊情報は、第２特殊情報用の記憶領域２３３に書き込まれる。しかし、第１特殊情報用の記憶領域３１には、ＯＴＰセルを破壊することで特殊情報が書き込まれているため、データを更新することができない。すなわち、第２特殊情報用の記憶領域２３３に書き込まれた更新用の特殊情報を、第１特殊情報用の記憶領域３１に書き込んで更新することができない。
【0061】
この場合、スワップビット用の記憶領域２３３Ｃのスワップビットを「１」に設定することで、第２特殊情報用の記憶領域２３３が選択されるようにする。そして、第２特殊情報用の記憶領域２３３に書き込まれた更新用の特殊情報が用いられる。このように、本実施の形態では、通常は第１特殊情報用の記憶領域３１が選択されるが、更新用の特殊情報を外部から受信した場合には第２特殊情報用の記憶領域２３３が選択される。
【0062】
本実施の形態によれば、ＯＴＰセルを破壊することで特殊情報が書き込まれ、更新用の特殊情報を外部から受信した場合でも、第１特殊情報用の記憶領域３１から第２特殊情報用の記憶領域２３３に切り換えて、更新用の特殊情報を使用することが可能となる。
【0063】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0064】
１、１０１、２０１…半導体装置、１０…ロジック回路、２０…メモリ、３０、１３０、２３０…記憶装置、３１…第１特殊情報用の記憶領域、３３、２３３…第２特殊情報用の記憶領域、３５…データ用の記憶領域、１３５ｂ…多重化データ用の記憶領域、２３３ｃ…スワップビット用の記憶領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】