特許 7538097 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-13

(45)【発行日】2024-08-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240814BHJP

   H01L 29/812 20060101ALI20240814BHJP

   H01L 29/778 20060101ALI20240814BHJP

   H01L 21/822 20060101ALI20240814BHJP

   H01L 27/04 20060101ALI20240814BHJP

   H01L 25/00 20060101ALI20240814BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 H

H01L27/04 P

H01L25/00 B

【請求項の数】 10

(21)【出願番号】P 2021148365

(22)【出願日】2021-09-13

(65)【公開番号】P2023041166

(43)【公開日】2023-03-24

【審査請求日】2023-09-13

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】杉山 亨

(72)【発明者】

【氏名】吉岡 啓

(72)【発明者】

【氏名】洪 洪

(72)【発明者】

【氏名】磯部 康裕

(72)【発明者】

【氏名】小林 仁

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０２０－１８２０００（ＪＰ，Ａ）

【文献】特開２０１５－０５６５６４（ＪＰ，Ａ）

【文献】特開２０１０－１０３２３６（ＪＰ，Ａ）

【文献】国際公開第２０１９／１６３２０５（ＷＯ，Ａ１）

【文献】特開２０２１－１２５６６９（ＪＰ，Ａ）

【文献】特開２００１－１２７０９９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

第１端子と、
第２端子と、
前記第２端子と電気的に接続された基板と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられ、前記第１端子と電気的に接続された第１ドレイン電極と、前記窒化物半導体層上に設けられ、前記第２端子と電気的に接続された第１ソース電極と、前記第１ドレイン電極と前記基板との間の基板容量と、を有する第１チップと、
前記第１ドレイン電極と前記第２端子との間における前記基板容量を含む経路に直列に接続された抵抗部と、
を備える半導体装置。

【請求項2】

前記第１チップの前記第１ソース電極と電気的に接続された第２ソース電極と、前記第２端子と電気的に接続された第２ドレイン電極と、を有する第２チップをさらに備える請求項１に記載の半導体装置。

【請求項3】

前記第１チップは、ノーマリオン型のＨＥＭＴ（High Electron Mobility Transistor）を含み、
前記第２チップは、ノーマリオフ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含む請求項２に記載の半導体装置。

【請求項4】

前記第１チップを搭載し、前記基板と接合されたダイパッドをさらに備える請求項１～３のいずれか１つに記載の半導体装置。

【請求項5】

前記抵抗部は、前記ダイパッドと前記第２端子との間に電気的に接続されたチップ抵抗器を含む請求項４に記載の半導体装置。

【請求項6】

前記ダイパッドは、前記第２端子を兼ね、
前記抵抗部は、前記基板と前記ダイパッドとを接合する接合部材を含む請求項４に記載の半導体装置。

【請求項7】

前記抵抗部は、前記第１チップ上に設けられ、ワイヤによって前記ダイパッド及び前記第２端子と電気的に接続されている請求項４に記載の半導体装置。

【請求項8】

前記抵抗部は、前記基板または前記窒化物半導体層に設けられた抵抗層を含む請求項１～４のいずれか１つに記載の半導体装置。

【請求項9】

前記基板は、シリコン基板である請求項１～８のいずれか１つに記載の半導体装置。

【請求項10】

前記抵抗部の抵抗は、前記基板の抵抗よりも高い請求項１～９のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

パワーデバイスとして、例えば、窒化ガリウム（ＧａＮ）を用いた横型のＨＥＭＴ（High Electron Mobility Transistor）が用いられている。このようなＧａＮデバイス特有の現象としてスイッチング中にオン抵抗が上がってしまうことがある。これを抑制するため、ＧａＮデバイスにおいて基板をソース電位にすることがある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－７８５７０号公報

【文献】特許第５６６８７０７号公報

【文献】特許第５０９９２４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ドレイン電極と基板との間の基板容量に起因するリンギングを抑制することができる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、第１端子と、第２端子と、前記第２端子と電気的に接続された基板と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられ、前記第１端子と電気的に接続された第１ドレイン電極と、前記窒化物半導体層上に設けられ、前記第２端子と電気的に接続された第１ソース電極と、前記第１ドレイン電極と前記基板との間の基板容量と、を有する第１チップと、前記第１ドレイン電極と前記第２端子との間における前記基板容量を含む経路に直列に接続された抵抗部と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１～第４実施形態の半導体装置の等価回路図である。

【図2】第１実施形態の半導体装置の模式平面図である。

【図3】図２におけるＡ－Ａ断面を表す模式断面図である。

【図4】第１～第３、第５～第７実施形態の第１チップの模式断面図である。

【図5】第２実施形態の半導体装置の模式平面図である。

【図6】図５におけるＢ－Ｂ断面を表す模式断面図である。

【図7】第３実施形態の半導体装置の模式平面図である。

【図8】第４実施形態の第１チップの模式断面図である。

【図9】第５～第８実施形態の半導体装置の等価回路図である。

【図10】第５実施形態の半導体装置の模式平面図である。

【図11】図１０におけるＣ－Ｃ断面を表す模式断面図である。

【図12】第６実施形態の半導体装置の模式平面図である。

【図13】図１２におけるＤ－Ｄ断面を表す模式断面図である。

【図14】第７実施形態の半導体装置の模式平面図である。

【図15】第９実施形態の半導体装置の等価回路図である。

【図16】（ａ）は、図１５の回路を用いたシミュレーションによるＶｄｓの波形図であり、（ｂ）は、そのときのＩｄの波形図である。

【図17】（ａ）は、図１５の回路を用いたシミュレーションによるＶｄｓの波形図であり、（ｂ）は、そのときのＩｄの波形図である。

【図18】（ａ）は、図１５の回路を用いたシミュレーションによるＶｄｓの波形図であり、（ｂ）は、そのときのＩｄの波形図である。

【図19】（ａ）は、図１５の回路を用いたシミュレーションによるＶｄｓの波形図であり、（ｂ）は、そのときのＩｄの波形図である。

【図20】図１５の回路を用いたシミュレーションによるゲート抵抗Ｒｇとスイッチング損失Ｅｏｎとの関係を示すグラフである。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。

【0008】

［第１実施形態］
第１実施形態の半導体装置１について、図１～図４を参照して説明する。

【0009】

図１に示すように、半導体装置１は、第１端子１１と、第２端子１２と、第１チップ３０と、第２チップ２０とを有する。第１チップ３０と第２チップ２０は、第１端子１１と第２端子１２との間にカスコード接続されている。

【0010】

第１チップ３０は、例えば、ゲートに入力信号がない場合にオンとなるノーマリオン型のＨＥＭＴ（High Electron Mobility Transistor）を含む。

【0011】

図４に示すように、第１チップ３０は、基板３１と、基板３１上に設けられた第１半導体層４０を有する。第１半導体層４０は、第１窒化物半導体層４１と第２窒化物半導体層４２とのヘテロ接合構造を有する。基板３１上に第１窒化物半導体層４１が設けられ、第１窒化物半導体層４１上に第２窒化物半導体層４２が設けられている。第２窒化物半導体層４２は、第１窒化物半導体層４１よりもバンドギャップが大きい。例えば、第１窒化物半導体層４１はアンドープのＧａＮ層であり、第２窒化物半導体層４２はＡｌＧａＮ層である。第１窒化物半導体層４１における第２窒化物半導体層４２との界面付近に二次元電子ガス３６が形成される。

【0012】

第２窒化物半導体層４２上に、第１ドレイン電極３２と第１ソース電極３３が設けられている。第１ドレイン電極３２及び第１ソース電極３３は、第２窒化物半導体層４２に接している。第２窒化物半導体層４２上であって第１ドレイン電極３２と第１ソース電極３３との間の領域に、絶縁膜３５を介して、第１ゲート電極３４が設けられている。

【0013】

基板３１は、例えば、シリコン基板である。基板３１の抵抗値は、例えば、１ｍΩ・ｃｍ以上１Ω・ｃｍ以下である。第１チップ３０は、第１ドレイン電極３２と基板３１との間に基板容量Ｃｂｄを有する。

【0014】

図２及び図３に示すように、半導体装置１は、さらに、ダイパッド１３、第１ゲート端子１４、第２ゲート端子１６、及び電源端子１５を有する。第１端子１１、第２端子１２、ダイパッド１３、第１ゲート端子１４、第２ゲート端子１６、及び電源端子１５は、金属部材であるリードフレームを構成する。リードフレーム、第１チップ３０、及び第２チップ２０は、樹脂によって覆われ、パッケージングされる。

【0015】

第１チップ３０は、ダイパッド１３上に搭載されている。第１チップ３０の基板３１が、接合部材５１によって、ダイパッド１３に接合されている。接合部材５１の材料は、例えば、半田、Ａｇペーストなどである。

【0016】

第１チップ３０の第１ドレイン電極３２は、ワイヤＷによって、第１端子１１と電気的に接続されている。第１チップ３０の第１ソース電極３３は、ワイヤＷによって、電源端子１５と電気的に接続されている。第１チップ３０の第１ゲート電極３４は、ワイヤＷによって、第１ゲート端子１４と電気的に接続されている。

【0017】

第２チップ２０は、ゲートに入力信号がない場合にオフとなるノーマリオフ型であり、例えば、ｐ型チャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含む。

【0018】

第２チップ２０は、第２半導体層２１と、第２半導体層２１の厚さ方向における一方の面に設けられた第２ドレイン電極２２と、第２半導体層２１の厚さ方向における他方の面に設けられた第２ソース電極２３と、前記他方の面に設けられた第２ゲート電極２４とを有する。第２半導体層２１は、例えばシリコン層であり、ｐ型のチャネルを含む。第２チップ２０は、第２半導体層２１の厚さ方向（第２ドレイン電極２２と第２ソース電極２３とを結ぶ縦方向）に電流が流れる縦型デバイスである。

【0019】

第２チップ２０は、第２端子１２上に搭載されている。第２チップ２０の第２ドレイン電極２２が、例えば、はんだなどの接合部材によって、第２端子１２に接合されている。第２ドレイン電極２２は、第２端子１２と電気的に接続されている。

【0020】

第２チップ２０の第２ソース電極２３は、ワイヤＷによって、電源端子１５及び第１チップ３０の第１ソース電極３３と電気的に接続されている。第２チップ２０の第２ゲート電極２４は、ワイヤＷによって、第２ゲート端子１６と電気的に接続されている。第１チップ３０の第１ソース電極３３は、第２チップ２０を介して、第２端子１２と電気的に接続されている。

【0021】

図１に示すように、半導体装置１は、第１チップ３０の第１ドレイン電極３２と、第２端子１２との間における基板容量Ｃｂｄを含む経路に直列に接続された抵抗部Ｒを有する。抵抗部Ｒは寄生抵抗ではなく意図的に上記経路に挿入した抵抗部である。例えば、抵抗部Ｒの抵抗は、第１チップ３０の基板３１の抵抗よりも高い。

【0022】

第１実施形態の半導体装置１は、抵抗部Ｒとして、図２に示すチップ抵抗器６１を含む。チップ抵抗器６１は、第１チップ３０の基板３１と接合されたダイパッド１３と、第２端子１２との間に電気的に接続されている。

【0023】

第１チップ３０の基板容量Ｃｂｄと、ワイヤや配線等の寄生インダクタンスとが直列共振を起こすと、ドレイン電流のリンギングの一因になる。通常、こうしたリンギングを抑制するには、大きな外付けゲート抵抗を挿入して、ｄＶ/ｄｔ（スイッチング過渡期に発生する単位時間当たりのドレイン・ソース間の電圧変化量）を下げている。ただし、ｄＶ/ｄｔが下がるとスイッチング損失が増加し、回路効率が低下する。

【0024】

本実施形態によれば、第１チップ３０の第１ドレイン電極３２と、第２端子１２との間における基板容量Ｃｂｄを含む経路に直列に抵抗部Ｒを接続する。抵抗部Ｒは、基板容量ＣｂｄとＲＣスナバ回路を構成する。基板容量Ｃｂｄと寄生インダクタンスとの直列共振のエネルギーは、抵抗部Ｒ（スナバ抵抗）で消費（吸収）され、ドレイン電流のリンギングを抑制することができる。

【0025】

ドレイン電流のリンギングを抑制することで、ゲート抵抗を低減して、高いｄＶ/ｄｔでの安定動作が可能となる。結果的に、スイッチング損失が低減し、回路効率の向上につながる。

【0026】

以下、他の実施形態について説明する。他の実施形態において、第１実施形態と同じ構成には同じ符号を付し、その詳細な説明は省略する。他の実施形態においても、第１実施形態と同様に、第１チップ３０の第１ドレイン電極３２と、第２端子１２との間における基板容量Ｃｂｄを含む経路に抵抗部Ｒが直列に接続されている。したがって、他の実施形態においても、基板容量Ｃｂｄと寄生インダクタンスとの直列共振のエネルギーは、抵抗部Ｒ（スナバ抵抗）で消費（吸収）され、ドレイン電流のリンギングを抑制することができる。

【0027】

［第２実施形態］
第２実施形態の半導体装置２について、図５及び図６を参照して説明する。

【0028】

第２実施形態においては、第２端子１２上に、第１チップ３０及び第２チップ２０が搭載されている。すなわち、第２端子１２は、第１チップ３０を搭載するダイパッドも兼ねている。第１チップ３０の基板３１が、接合部材５１によって、第２端子１２に接合されている。第２実施形態における抵抗部Ｒは、基板３１と、第２端子１２（ダイパッドを兼ねる）とを接合する接合部材５１を含む。抵抗部Ｒとしての接合部材５１の材料としては、例えば、Ａｇの割合を減らしたＡｇペーストが好ましい。

【0029】

［第３実施形態］
第３実施形態の半導体装置３について、図７を参照して説明する。

【0030】

第３実施形態における抵抗部６２は、第１チップ３０上に設けられている。抵抗部６２は、ワイヤＷによってダイパッド１３及び第２端子１２と電気的に接続されている。抵抗部６２の材料は、例えば、第１チップ３０上に形成された薄膜抵抗である。または、図４に示す第１ドレイン電極３２及び第２ソース電極３３の上面視における縦横比によりＧａＮＨＥＭＴ自体の抵抗を調整することで、第１ドレイン電極３２と第２端子１２との間における基板容量Ｃｂｄを含む経路に接続された抵抗部Ｒの抵抗を調整することができる。すなわち、この場合、第１ドレイン電極３２及び第２ソース電極３３が、第１チップ３０上の抵抗部６２として機能し得る。

【0031】

［第４実施形態］
図８は、第４実施形態の第１チップ３０の模式断面図である。

【0032】

第４実施形態における抵抗部Ｒは、第１チップ３０の基板３１に設けられた抵抗層６３を含む。抵抗層６３は、例えば、低ボロンドーピングの高抵抗Ｓｉ層である。また、抵抗層６３は、窒化物半導体層４１、４２における第１ドレイン電極３２と基板３１との間の領域に設けてもよい。

【0033】

［第５実施形態］
第５実施形態の半導体装置５について、図９～図１１を参照して説明する。

【0034】

半導体装置５は、第１端子１１と、第２端子１２と、第１チップ３０とを有する。第１チップ３０の第１ドレイン電極３２が第１端子１１に電気的に接続され、第１ソース電極３３が第２端子１２に電気的に接続されている。

【0035】

半導体装置５は、第２チップ２０を含まない。半導体装置５の第１チップ３０は、例えば、ゲートに入力信号がない場合にオフとなるノーマリオフ型のＨＥＭＴを含む。

【0036】

第５実施形態の半導体装置５は、抵抗部Ｒとして、図１０に示すチップ抵抗器６１を含む。チップ抵抗器６１は、第１チップ３０の基板３１と接合されたダイパッド１３と、第２端子１２との間に電気的に接続されている。

【0037】

［第６実施形態］
第６実施形態の半導体装置６について、図１２及び図１３を参照して説明する。

【0038】

半導体装置６は、第２チップ２０を含まない。半導体装置６の第１チップ３０は、例えば、ノーマリオフ型のＨＥＭＴを含む。

【0039】

第６実施形態においては、第２端子１２上に第１チップ３０が搭載されている。第２端子１２は、第１チップ３０を搭載するダイパッドも兼ねている。第１チップ３０の基板３１が、接合部材５１によって、第２端子１２に接合されている。第２実施形態における抵抗部Ｒは、基板３１と、第２端子１２（ダイパッドを兼ねる）とを接合する接合部材５１を含む。

【0040】

［第７実施形態］
第７実施形態の半導体装置７について、図１４を参照して説明する。

【0041】

半導体装置７は、第２チップ２０を含まない。半導体装置７の第１チップ３０は、例えば、ノーマリオフ型のＨＥＭＴを含む。

【0042】

第７実施形態における抵抗部６２は、第１チップ３０上に設けられている。抵抗部６２は、ワイヤＷによってダイパッド１３及び第２端子１２と電気的に接続されている。

【0043】

［第８実施形態］
第８実施形態の半導体装置は、第２チップ２０を含まない。第８実施形態の半導体装置の第１チップ３０は、例えば、ノーマリオフ型のＨＥＭＴを含む。第８実施形態における抵抗部Ｒは、第１チップ３０の基板３１に設けられた抵抗層６３を含む。また、抵抗層６３は、窒化物半導体層４１、４２における第１ドレイン電極３２と基板３１との間の領域に設けてもよい。

【0044】

［第９実施形態］
カスコード接続された第１チップ３０及び第２チップ２０を含む第１～第４実施形態の半導体装置は、図１５に示すように、電源回路のハーフブリッジ回路に用いることができる。

【0045】

ハーフブリッジ回路は、ハイサイドデバイス１０１と、ローサイドデバイス１０２とを有する。ハイサイドデバイス１０１及びローサイドデバイス１０２のそれぞれは、カスコード接続された第１チップ３０及び第２チップ２０を含む。

【0046】

ハイサイドデバイス１０１の第２チップ２０の第２ドレイン電極と、ローサイドデバイス１０２の第１チップ３０の第１ドレイン電極とが互いに接続されている。また、ハイサイドデバイス１０１の第２チップ２０の第２ドレイン電極と、ローサイドデバイス１０２の第１チップ３０の第１ドレイン電極との接続部１２０は、負荷Ｌに接続される。負荷Ｌは、ハイサイドデバイス１０１とローサイドデバイス１０２との接続部１２０と、ハイサイドデバイス１０１の第１チップ３０の第１ドレイン電極（第１端子１１）との間に接続される。接続部１２０は、ハイサイドデバイス１０１における第２端子に対応し、ローサイドデバイス１０２における第１端子に対応する。

【0047】

ハイサイドデバイス１０１の第２チップ２０の第２ドレイン電極と接続部１２０（第２端子）との間の寄生インダクタンスをＬｓｓ１とする。ハイサイドデバイス１０１の第１チップ３０の基板容量Ｃｂｄと、接続部１２０（第２端子）との間の寄生インダクタンスをＬｓｓ２とする。

【0048】

ハイサイドデバイス１０１は、第１チップ３０の基板容量Ｃｂｄと、寄生インダクタンスＬｓｓ２との間に直列接続された抵抗部Ｒ１を含む。

【0049】

ローサイドデバイス１０２の第２チップ２０の第２ドレイン電極と第２端子１２との間の寄生インダクタンスをＬｓｓ１とする。ローサイドデバイス１０２の第１チップ３０の基板容量Ｃｂｄと、第２端子１２との間の寄生インダクタンスをＬｓｓ２とする。

【0050】

ローサイドデバイス１０２は、第１チップ３０の基板容量Ｃｂｄと、寄生インダクタンスＬｓｓ２との間に直列接続された抵抗部Ｒ２を含む。

【0051】

次に、図１５に示す回路を用いたシミュレーションの結果について説明する。

【0052】

ハイサイドデバイス１０１及びローサイドデバイス１０２が共にオフ状態のデッドタイムから、ローサイドデバイス１０２をターンオンさせたときのローサイドデバイス１０２のドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄを計算した。第１チップ３０は、ノーマリオン型のＨＥＭＴであり、第２チップ２０は、ノーマリオフ型のｐ型チャネルＭＯＳＦＥＴである。ハイサイドデバイス１０１の第１端子１１の電位は４００Ｖ、接続部１２０及びローサイドデバイス１０２の第２端子１２の電位は０Ｖ、寄生インダクタンスＬｓｓ１は０．２ｎＨ、寄生インダクタンスＬｓｓ２は０．０２ｎＨ、負荷Ｌのインダクタンスは２００μＨとした。

【0053】

図１６（ａ）は、ローサイドデバイス１０２の第２チップ２０のゲートに挿入したゲート抵抗値Ｒｇを３０Ω、ハイサイドデバイス１０１の基板容量Ｃｂｄと寄生インダクタンスＬｓｓ２のラインに挿入した抵抗部Ｒ１の抵抗値Ｒ１及び抵抗部Ｒ２の抵抗値Ｒ２を０ΩとしたときのＶｄｓの波形図であり、図１６（ｂ）は、そのときのＩｄの波形図である。

【0054】

図１７（ａ）は、上記Ｒｇを３０Ω、上記Ｒ１、Ｒ２を２．５ΩとしたときのＶｄｓの波形図であり、図１７（ｂ）は、そのときのＩｄの波形図である。

【0055】

図１８（ａ）は、上記Ｒｇを３０Ω、上記Ｒ１、Ｒ２を５ΩとしたときのＶｄｓの波形図であり、図１８（ｂ）は、そのときのＩｄの波形図である。

【0056】

図１９（ａ）は、上記Ｒｇを１００Ω、上記Ｒ１、Ｒ２を０ΩとしたときのＶｄｓの波形図であり、図１９（ｂ）は、そのときのＩｄの波形図である。

【0057】

図１６（ａ）～図１８（ｂ）の結果より、ゲート抵抗Ｒｇが同じ（３０Ω）条件において、基板容量Ｃｂｄと寄生インダクタンスＬｓｓ２のラインに挿入した抵抗部（スナバ抵抗）Ｒ１及びＲ２の抵抗値を高くするほど、ドレイン電流Ｉｄのリンギングを抑制できた。スナバ抵抗Ｒ１及びＲ２を設けずに、ゲート抵抗Ｒｇでドレイン電流Ｉｄのリンギングを抑制するには、図１９（ｂ）の結果に示すように、ゲート抵抗Ｒｇを大きく（１００Ω）する必要がある。しかしながら、ゲート抵抗Ｒｇを大きくすると、スイッチング損失が増加し、回路効率の低下をまねく。

【0058】

図２０は、図１５の回路における前述したローサイドデバイス１０２をターンオンさせたときのゲート抵抗Ｒｇと、ハイサイドデバイス１０１の抵抗部（スナバ抵抗）Ｒ１の抵抗値Ｒ１と、スイッチング損失Ｅｏｎとの関係を示すグラフである。

【0059】

スイッチング損失Ｅｏｎは、ハイサイドデバイス１０１の第１チップ３０における損失、ローサイドデバイス１０２の第１チップ３０における損失、ハイサイドデバイス１０１の抵抗部（スナバ抵抗）Ｒ１における損失、及びローサイドデバイス１０２の抵抗部（スナバ抵抗）Ｒ２における損失の合計である。

【0060】

ゲート抵抗Ｒｇが同じ条件においては、抵抗値Ｒ１が大きくなると、スナバ抵抗Ｒ１における損失のため、スイッチング損失Ｅｏｎは大きくなる傾向がある。スナバ抵抗Ｒ１における損失があっても、スナバ抵抗Ｒ１を挿入することでドレイン電流のリンギングを抑制できるためゲート抵抗Ｒｇを小さくできる。結果的に、スイッチング損失Ｅｏｎを低減できる。例えば、図２０の結果より、スナバ抵抗Ｒ１を１５Ωにすることでリンギングを抑制し、ゲート抵抗Ｒｇを５Ωまで下げることができれば、スイッチング損失Ｅｏｎを小さくすることができる。

【0061】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0062】

１～３、５～７…半導体装置、１１…第１端子、１２…第２端子、１３…ダイパッド、２０…第２チップ、２２…第２ドレイン電極、２３…第２ソース電極、２４…第２ゲート電極、３０…第１チップ、３１…基板、３２…第１ドレイン電極、３３…第１ソース電極、３４…第１ゲート電極、５１…接合部材、６１…チップ抵抗器、６２…抵抗部、６３…抵抗層、Ｒ…抵抗部、Ｃｂｄ…基板容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】