特許 7538144 基準電圧生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-13

(45)【発行日】2024-08-21

(54)【発明の名称】基準電圧生成回路

(51)【国際特許分類】

   G05F 3/30 20060101AFI20240814BHJP

【ＦＩ】

G05F3/30

【請求項の数】 6

(21)【出願番号】P 2021562617

(86)(22)【出願日】2020-11-27

(86)【国際出願番号】 JP2020044149

(87)【国際公開番号】W WO2021111994

(87)【国際公開日】2021-06-10

【審査請求日】2023-06-05

(31)【優先権主張番号】P 2019221241

(32)【優先日】2019-12-06

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】山本 精一

【審査官】冨永 達朗

(56)【参考文献】

【文献】特開昭５８－０９６３１８（ＪＰ，Ａ）

【文献】特開２００３－００５８４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ ３／３０

(57)【特許請求の範囲】

【請求項1】

バンドギャップ基準電圧及び電源電圧に依存する第１基準電圧を生成するバンドギャップリファレンス回路と、
前記第１基準電圧を第２基準電圧に変換する変換回路と、
を備え、
前記第２基準電圧は前記バンドギャップ基準電圧及び接地電圧に依存し、前記接地電圧は前記電源電圧より低く、
前記変換回路はアンプを備え、
前記バンドギャップリファレンス回路の出力端と前記アンプの第１入力端とが抵抗素子を介さずに接続され、
前記変換回路は、
前記電源電圧が印加される第１印加端と前記アンプの第２入力端との間に設けられる第１トランジスタと、
前記アンプの前記第２入力端と前記接地電圧が印加される第２印加端との間に設けられる第２トランジスタと、
をさらに備え、
前記第１トランジスタの制御端が前記第１印加端に接続され、
前記第２基準電圧又は前記第２基準電圧の分圧が前記第２トランジスタの制御端に供給される、基準電圧生成回路。

【請求項2】

前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長は、前記アンプ内部のトランジスタのゲート長より長い、請求項１に記載の基準電圧生成回路。

【請求項3】

前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長はそれぞれ５μｍ以上である、請求項２に記載の基準電圧生成回路。

【請求項4】

前記第１トランジスタのゲート長と前記第２トランジスタのゲート長とは、略同一である、請求項２又は請求項３に記載の基準電圧生成回路。

【請求項5】

前記変換回路は、前記アンプの前記第２入力端と前記第２トランジスタとの間に設けられる第３トランジスタをさらに備え、
前記第３トランジスタの制御端にバイアス電圧が供給される、請求項１～４のいずれか一項に記載の基準電圧生成回路。

【請求項6】

請求項１～５のいずれか一項に記載の基準電圧生成回路を備える、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基準電圧を生成する基準電圧生成回路に関する。

【背景技術】

【0002】

従来、バンドギャップリファレンス回路と呼ばれる基準電圧生成回路が知られている（例えば特許文献１参照）。特許文献１で開示されている基準電圧生成回路によって生成される基準電圧は、接地電圧を基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、バンドギャップ基準電圧は、半導体のバンドギャップ電圧を利用して得られる基準電圧である。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１６－２１２８３７号公報（図３）

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、図８に示す構造の半導体装置を考えた場合、パワートランジスタがＮＤＭＯＳトランジスタ（Ｎ型２重拡散ＭＯＳトランジスタ）であれば、ＨＶＮＷ（高電圧Ｎ型ウェル）に印加される電圧そのものがパワートランジスタの出力電圧になるため、パワートランジスタのスイッチングによりＨＶＮＷに印加される電圧が変動する。そして、その電圧変動が容量結合によってノイズとして伝搬する。

【0005】

また、図９に示す構造の半導体装置（＝図８に示す構造の半導体装置）を考えた場合、パワートランジスタがＮＤＭＯＳトランジスタであれば、例えば回生電流によってＨＶＮＷに印加される電圧そのものが負電圧になったときに、寄生トランジスタＰＴＲの寄生コレクタ電流が流れてしまう。

【0006】

基準電圧生成回路に上述したノイズや寄生電流による悪影響が及ばないようにするためには、全てのＨＶＮＷに電源電圧を印加する必要がある。しかしながら、特許文献１で開示されている基準電圧生成回路は、アンプ内の差動対トランジスタのバックゲートに対応するＨＶＮＷとダイオードのアノードに対応するＨＶＮＷとが電源電圧に接続されていない構成であった。

【課題を解決するための手段】

【0007】

本明細書中に開示されている基準電圧生成回路は、バンドギャップ基準電圧及び電源電圧に依存する第１基準電圧を生成するバンドギャップリファレンス回路と、前記第１基準電圧を第２基準電圧に変換する変換回路と、を備え、前記第２基準電圧は前記バンドギャップ基準電圧及び接地電圧に依存し、前記接地電圧は前記電源電圧より低い構成（第１の構成）である。

【0008】

上記第１の構成の基準電圧生成回路において、前記変換回路はアンプを備え、前記バンドギャップリファレンス回路の出力端と前記アンプの第１入力端とが抵抗素子を介さずに接続される構成（第２の構成）としてもよい。

【0009】

上記第２の構成の基準電圧生成回路において、前記変換回路は、前記電源電圧が印加される第１印加端と前記アンプの第２入力端との間に設けられる第１トランジスタと、前記アンプの前記第２入力端と前記接地電圧が印加される第２印加端との間に設けられる第２トランジスタと、をさらに備え、前記第１トランジスタの制御端が前記第１印加端に接続され、前記第２基準電圧又は前記第２基準電圧の分圧が前記第２トランジスタの制御端に供給される構成（第３の構成）としてもよい。

【0010】

上記第３の構成の基準電圧生成回路において、前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長は、前記アンプ内部のトランジスタのゲート長より長い構成（第４の構成）としてもよい。

【0011】

上記第４の構成の基準電圧生成回路において、前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長はそれぞれ５μｍ以上である構成（第５の構成）としてもよい。

【0012】

上記第４又は第５の構成の基準電圧生成回路において、前記第１トランジスタのゲート長と前記第２トランジスタのゲート長とは、略同一である構成（第６の構成）としてもよい。

【0013】

上記第３～第６のいずれかの構成の基準電圧生成回路において、前記変換回路は、前記アンプの前記第２入力端と前記第２トランジスタとの間に設けられる第３トランジスタをさらに備え、前記第３トランジスタの制御端にバイアス電圧が供給される構成（第７の構成）としてもよい。

【0014】

本明細書中に開示されている半導体装置は、上記第１～第７のいずれかの構成の基準電圧生成回路を備える構成（第８の構成）である。

【発明の効果】

【0015】

本発明によれば、ノイズや寄生電流による悪影響を回避できる基準電圧生成回路を提供することができる。

【図面の簡単な説明】

【0016】

【図1】一実施形態に係る基準電圧生成回路を示す図

【図2】一実施形態に係る基準電圧生成回路の第１構成例を示す図

【図3】一実施形態に係る基準電圧生成回路の第２構成例を示す図

【図4】一実施形態に係る基準電圧生成回路の第３構成例を示す図

【図5】一実施形態に係る基準電圧生成回路の第３構成例でオペアンプの非反転入力端に接続されるＮチャネル型ＭＯＳトランジスタの特性を示す図

【図6】一実施形態に係る基準電圧生成回路の第４構成例を示す図

【図7】一実施形態に係る基準電圧生成回路を備える半導体装置の各例を示すブロック図

【図8】半導体装置の構造例を模式的に示す断面斜視図

【図9】半導体装置の構造例を模式的に示す断面斜視図

【発明を実施するための形態】

【0017】

本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0018】

＜１．一実施形態に係る基準電圧生成回路＞
図１は、一実施形態に係る基準電圧生成回路を示す図である。基準電圧生成回路１は、バンドギャップリファレンス回路２と、変換回路３と、を備える。

【0019】

バンドギャップリファレンス回路２は第１基準電圧ＶＲＥＦ１を生成する。第１基準電圧ＶＲＥＦ１はバンドギャップ基準電圧及び電源電圧ＶＣＣに依存する。具体的には、第１基準電圧ＶＲＥＦ１は、電源電圧ＶＣＣを基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、バンドギャップ基準電圧は、半導体のバンドギャップ電圧を利用して得られる基準電圧である。

【0020】

変換回路３は、第１基準電圧ＶＲＥＦ１を第２基準電圧ＶＲＥＦ２に変換する。第２基準電圧ＶＲＥＦ２は、バンドギャップ基準電圧及び接地電圧ＶＳＳに依存する。具体的には、第２基準電圧ＶＲＥＦ２は、接地電圧ＶＳＳを基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、接地電圧ＶＳＳは電源電圧ＶＣＣより低い電圧である。

【0021】

バンドギャップリファレンス回路２は、電源電圧ＶＣＣを基準とする第１基準電圧ＶＲＥＦ１を生成する構成である。したがって、バンドギャップリファレンス回路２を形成するために用いられている全てのＨＶＮＷを電源電圧ＶＣＣに接続することができる。これにより、ノイズや寄生電流による悪影響を回避できる。

【0022】

そして、基準電圧生成回路１は、変換回路３を備えるので、ノイズや寄生電流による悪影響を回避しながら、接地電圧ＶＳＳを基準とする電圧である第２基準電圧ＶＲＥＦ２を生成することができる。第２基準電圧ＶＲＥＦ２は、接地電圧ＶＳＳを基準とする電圧であるため、他の回路で制限なく広く使用することができる。

【0023】

＜２．第１構成例＞
図２は、基準電圧生成回路１の第１構成例を示す図である。基準電圧生成回路１の第１構成例である基準電圧生成回路１Ａは、バンドギャップリファレンス回路２Ａと、変換回路３Ａと、を備える。バンドギャップリファレンス回路２Ａは図１中のバンドギャップリファレンス回路２の一例であり、変換回路３Ａは図１中の変換回路３の一例である。

【0024】

バンドギャップリファレンス回路２Ａは、抵抗Ｒ１～Ｒ３（いずれもポリ抵抗）と、ＮＰＮバイポーラトランジスタＱ１及びＱ２と、オペアンプＡＭＰ１と、を備える。ＮＰＮバイポーラトランジスタＱ１及びＱ２はそれぞれダイオード接続され、ダイオードとして機能する。

【0025】

オペアンプＡＭＰ１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。

【0026】

抵抗Ｒ１の第１端と抵抗Ｒ２の第１端は、いずれもオペアンプＡＭＰ１の出力端に接続されている。抵抗Ｒ１の第２端とＮＰＮバイポーラトランジスタＱ１のエミッタは、いずれもオペアンプＡＭＰ１の非反転入力端（＋）に接続されている。抵抗Ｒ２の第２端と抵抗Ｒ３の第１端は、いずれもオペアンプＡＭＰ１の反転入力端（－）に接続されている。抵抗Ｒ３の第２端は、ＮＰＮバイポーラトランジスタＱ２のエミッタに接続されている。ＮＰＮバイポーラトランジスタＱ１及びＱ２それぞれのベース及びコレクタは、いずれも電源電圧ＶＣＣの印加端に接続されている。

【0027】

オペアンプＡＭＰ１の出力端は、バンドギャップリファレンス回路２Ａの出力端である。オペアンプＡＭＰ１の出力端から第１基準電圧ＶＲＥＦ１が出力される。

【0028】

変換回路３Ａは、抵抗Ｒ１１～Ｒ１４（いずれもポリ抵抗）と、Ｎチャネル型ＭＯＳトランジスタＱ１１と、オペアンプＡＭＰ１１と、を備える。変換回路３Ａは、オペアンプＡＭＰ１１を用いた差動増幅回路である。

【0029】

オペアンプＡＭＰ１１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ１１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。

【0030】

抵抗Ｒ１１の第１端は変換回路３Ａの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。抵抗Ｒ１１の第２端と抵抗Ｒ１２の第１端は、いずれもオペアンプＡＭＰ１１の反転入力端（－）に接続されている。抵抗Ｒ１２の第２端は、オペアンプＡＭＰ１１の出力端に接続されている。抵抗Ｒ１３の第１端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒ１３の第２端と抵抗Ｒ１４の第１端は、いずれもオペアンプＡＭＰ１１の非反転入力端（＋）に接続されている。抵抗Ｒ１４の第２端は、Ｎチャネル型ＭＯＳトランジスタＱ１１のドレインに接続されている。Ｎチャネル型ＭＯＳトランジスタＱ１１のソース及びバックゲートは、接地電圧ＶＳＳの印加端に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ１１のゲートには、Ｎチャネル型ＭＯＳトランジスタＱ１１のオン／オフを切り替えるための信号であるゲート電圧ＶＳＷが供給される。Ｎチャネル型ＭＯＳトランジスタＱ１１をオフにすることで、変換回路３Ａの定常電流をカットすることができる。

【0031】

オペアンプＡＭＰ１１の出力端は、基準電圧生成回路１Ａの出力端である。オペアンプＡＭＰ１１の出力端から第２基準電圧ＶＲＥＦ２が出力される。

【0032】

抵抗Ｒ１１及びＲ１３の各抵抗値をいずれもｒ１とし、抵抗Ｒ１２及びＲ１４の各抵抗値をいずれもｒ２とすると、基準電圧生成回路１Ａから出力される第２基準電圧ＶＲＥＦ２は下記の式（１）で表される。なお、式（１）中のＢＧＲはバンドギャップ基準電圧である。
ＶＲＥＦ２≒ＢＧＲ・ｒ２／ｒ１ …（１）

【0033】

基準電圧生成回路１Ａでは、バンドギャップリファレンス回路２Ａの出力端とオペアンプＡＭＰ１１の反転入力端（－）との間に抵抗Ｒ１１が設けられている。すなわち、バンドギャップ基準電圧ＢＧＲが供給される負荷として、電流の流れる抵抗Ｒ１１が設けられているので、基準電圧生成回路１Ａは消費電流の観点から改良の余地がある回路となっている。

【0034】

＜３．第２構成例＞
図３は、基準電圧生成回路１の第２構成例を示す図である。なお、図３において図２と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第２構成例である基準電圧生成回路１Ｂは、バンドギャップリファレンス回路２Ａと、変換回路３Ｂと、を備える。変換回路３Ｂも上述した変換回路３Ａと同様に図１中の変換回路３の一例である。

【0035】

変換回路３Ｂは、オペアンプＡＭＰ２１と、抵抗Ｒ２１及びＲ２２（いずれもポリ抵抗）と、Ｐチャネル型ＭＯＳトランジスタＱ２１と、を備える。

【0036】

オペアンプＡＭＰ２１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ２１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。

【0037】

オペアンプＡＭＰ２１の非反転入力端（＋）は、変換回路３Ｂの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。オペアンプＡＭＰ２１の出力端はＰチャネル型ＭＯＳトランジスタＱ２１のゲートに接続されている。抵抗Ｒ２１の第１端は、電源電圧ＶＣＣの印加端及びＰチャネル型ＭＯＳトランジスタＱ２１のバックゲートに接続されている。抵抗Ｒ２１の第２端は、オペアンプＡＭＰ２１の反転入力端（－）及びＰチャネル型ＭＯＳトランジスタＱ２１のソースに接続されている。Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインは、抵抗Ｒ２２の第１端に接続されている。抵抗Ｒ２２の第２端は、接地電圧ＶＳＳに接続されている。

【0038】

Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインと抵抗Ｒ２２の第１端との接続ノードは、基準電圧生成回路１Ｂの出力端である。Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインと抵抗Ｒ２２の第１端との接続ノードから第２基準電圧ＶＲＥＦ２が出力される。

【0039】

オペアンプＡＭＰ２１の仮想接地の条件から、抵抗Ｒ２１の第２端に第１基準電圧ＶＲＥＦ１が供給され、抵抗Ｒ２１の両端電位差はバンドギャップ基準電圧になる。したがって、抵抗Ｒ２１を流れる電流の値は、バンドギャップ基準電圧を抵抗Ｒ２１の抵抗値で除した値になる。そのため、抵抗Ｒ２１の抵抗値をｒ１とし、抵抗Ｒ２２の抵抗値をｒ２とすると、基準電圧生成回路１Ｂから出力される第２基準電圧ＶＲＥＦ２は下記の式（２）で表される。なお、式（２）中のＢＧＲはバンドギャップ基準電圧であり、ＩＳＵＢは基板を流れる電流である。
ＶＲＥＦ２≒ｒ２・ＩＳＵＢ＋ＢＧＲ・ｒ２／ｒ１ …（２）

【0040】

基準電圧生成回路１Ｂは、第２基準電圧ＶＲＥＦ２が基板を流れる電流ＩＳＵＢの影響を受けるため、温度特性の観点から改良の余地がある回路となっている。

【0041】

＜４．第３構成例＞
図４は、基準電圧生成回路１の第３構成例を示す図である。なお、図４において図２と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第３構成例である基準電圧生成回路１Ｃは、バンドギャップリファレンス回路２Ａと、変換回路３Ｃと、を備える。変換回路３Ｃも上述した変換回路３Ａ及び３Ｂと同様に図１中の変換回路３の一例である。

【0042】

変換回路３Ｃは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２と、オペアンプＡＭＰ３１と、抵抗Ｒ３１及びＲ３２（いずれもポリ抵抗）と、を備える。

【0043】

オペアンプＡＭＰ３１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ３１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。

【0044】

オペアンプＡＭＰ３１の反転入力端（－）は、変換回路３Ｃの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。Ｎチャネル型ＭＯＳトランジスタＱ３１のドレイン及びゲートは、電源電圧ＶＣＣの印加端に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３１のソース及びバックゲート並びにＮチャネル型ＭＯＳトランジスタＱ３２のドレインは、オペアンプＡＭＰ３１の非反転入力端（＋）に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３２のソース及びバックゲートは、接地電圧ＶＳＳに接続されている。

【0045】

オペアンプＡＭＰ３１の出力端は、基準電圧生成回路１Ｃの出力端である。オペアンプＡＭＰ３１の出力端から第２基準電圧ＶＲＥＦ２が出力される。

【0046】

オペアンプＡＭＰ３１の出力端は、抵抗Ｒ３１の第１端に接続されている。抵抗Ｒ３１の第２端は、抵抗Ｒ３２の第１端及びＮチャネル型ＭＯＳトランジスタＱ３２のゲートに接続されている。抵抗Ｒ３２の第２端は接地電圧ＶＳＳに接続されている。なお、抵抗ｒ３１及び抵抗Ｒ３２を設けずに、ペアンプＡＭＰ３１の出力端が直接Ｎチャネル型ＭＯＳトランジスタＱ３２のゲートに接続されるようにしてもよい。すなわち、Ｎチャネル型ＭＯＳトランジスタＱ３２のゲートに第２基準電圧ＶＲＥＦ２の分圧ではなく第２基準電圧ＶＲＥＦ２が供給されてもよい。

【0047】

Ｎチャネル型ＭＯＳトランジスタＱ３１とＮチャネル型ＭＯＳトランジスタＱ３２とは直列接続されているので、Ｎチャネル型ＭＯＳトランジスタＱ３１のドレイン電流とＮチャネル型ＭＯＳトランジスタＱ３２のドレイン電流は同一である。

【0048】

基準電圧生成回路１Ｃでは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２を図４に示す特性にしている。すなわち、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれで、Ｎチャネル型ＭＯＳトランジスタのゲート－ソース間電圧が一定であれば、飽和領域においてＮチャネル型ＭＯＳトランジスタのドレイン－ソース間電圧にかかわらず、Ｎチャネル型ＭＯＳトランジスタのドレイン電流が略一定になるようにしており、さらにＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２が略同一特性になるようにしている。これにより、後述する式（３）が成立する。

【0049】

Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２がいずれも図４に示す特性になるように、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長を長くし、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２の形状を略同一にしている。例えば、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長は、オペアンプＡＭＰ３１内部のトランジスタのゲート長より長くするとよい。要求される第２基準電圧ＶＲＥＦ２の精度にもよるが、例えばＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のゲート長をそれぞれ５μｍ以上にすれば、飽和領域においてＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のドレイン電流が略一定度合いが良好になり、第２基準電圧ＶＲＥＦ２の精度が良好になる。また例えば、Ｎチャネル型ＭＯＳトランジスタＱ３１のゲート長とＮチャネル型ＭＯＳトランジスタＱ３２のゲート長とは、略同一にするとよい。

【0050】

オペアンプＡＭＰ３１の仮想接地の条件から、Ｎチャネル型ＭＯＳトランジスタＱ３１のソースに第１基準電圧ＶＲＥＦ１が供給され、Ｎチャネル型ＭＯＳトランジスタＱ３１のゲート－ソース間電圧はバンドギャップ基準電圧になる。一方、Ｎチャネル型ＭＯＳトランジスタＱ３２のゲート－ソース間電圧は、第２基準電圧ＶＲＥＦ２の分圧になる。そのため、抵抗Ｒ３１の抵抗値をｒ１とし、抵抗Ｒ３２の抵抗値をｒ２とすると、基準電圧生成回路１Ｃから出力される第２基準電圧ＶＲＥＦ２は下記の式（３）で表される。なお、式（３）中のＢＧＲはバンドギャップ基準電圧である。
ＶＲＥＦ２≒ＢＧＲ・（ｒ１＋ｒ２）／ｒ２ …（３）

【0051】

＜５．第４構成例＞
図６は、基準電圧生成回路１の第４構成例を示す図である。なお、図６において図４と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第４構成例である基準電圧生成回路１Ｄは、バンドギャップリファレンス回路２Ａと、変換回路３Ｄと、を備える。変換回路３Ｄも上述した変換回路３Ａ～３Ｃと同様に図１中の変換回路３の一例である。

【0052】

図６中の変換回路３Ｄは、図４中の変換回路３ＣにＮチャネル型ＭＯＳトランジスタＱ３３を追加した構成である。

【0053】

Ｎチャネル型ＭＯＳトランジスタＱ３３は、Ｎチャネル型ＭＯＳトランジスタＱ３１とＮチャネル型ＭＯＳトランジスタＱ３２との間に設けられる。Ｎチャネル型ＭＯＳトランジスタＱ３３のドレインは、Ｎチャネル型ＭＯＳトランジスタＱ３１のソース及びバックゲート並びにオペアンプＡＭＰ３１の非反転入力端（＋）に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３３のソース及びバックゲートは、Ｎチャネル型ＭＯＳトランジスタＱ３２のドレインに接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３３のゲートには、所定のバイアス電圧ＶＢが供給される。

【0054】

図６中の変換回路３Ｄは、図４中の変換回路３Ｃに比べて、電源電圧ＶＣＣが変動した場合でもＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれのドレイン－ソース間電圧の変動を抑えることができる。したがって、図６に示す基準電圧生成回路１Ｄは、図４に示す基準電圧生成回路１Ｃに比べて第２基準電圧ＶＲＥＦ２の安定性が向上する。

【0055】

図６中の変換回路３Ｄが、図４中の変換回路３Ｃに比べて、電源電圧ＶＣＣが変動した場合でもＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれのドレイン－ソース間電圧の変動を抑えることができるので、要求される第２基準電圧ＶＲＥＦ２の精度にもよるが、図６に示す基準電圧生成回路１Ｄでは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長を長くしない構成にすることも可能である。

【0056】

＜６．用途＞
次に、先に説明した基準電圧生成回路１の用途例について説明する。図７（ａ）～（ｃ）は、基準電圧生成回路１を備える半導体装置の各例を示すブロック図である。図７（ａ）の半導体装置１０Ａは、基準電圧生成回路１に加えて、Ｄ／Ａコンバータ１１及びＡ／Ｄコンバータ１２の少なくとも一方を備える。Ｄ／Ａコンバータ１１は、デジタル信号ＤＩＮをアナログ電圧ＶＯＵＴに変換する。基準電圧生成回路１から出力される第２基準電圧ＶＲＥＦ２は、Ｄ／Ａコンバータ１１の基準電圧端子に供給される。

【0057】

Ａ／Ｄコンバータ１２は、アナログ電圧ＶＩＮをデジタル信号ＤＯＵＴに変換する。基準電圧生成回路１から出力される第２基準電圧ＶＲＥＦ２は、Ａ／Ｄコンバータ１２の基準電圧端子に供給される。半導体装置１０Ａとしては、例えば、オーディオその他の用途向けのＤＳＰ（デジタル信号処理装置）、マイクロコンピュータ、ＡＳＩＣ（Application Specified IC）、ＦＰＧＡ（Field Programmable Gate Array）などを挙げることができる。

【0058】

図７（ｂ）の半導体装置１０Ｂは、ＤＣ／ＤＣコンバータの制御回路である。半導体装置１０Ｂは、基準電圧生成回路１に加えて、エラーアンプ１３、パルス変調器１４、及びドライバ１５を備える。エラーアンプ１３は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧ＶＦＢと、第２基準電圧ＶＲＥＦ２との誤差を増幅した電圧である誤差電圧ＶＥＲＲを出力する。パルス変調器１４は、エラーアンプ１３から出力される誤差電圧ＶＥＲＲに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。ドライバ１５は、パルス信号ＳＰＷＭに基づいてＤＣ／ＤＣコンバータのスイッチングトランジスタ（不図示）を駆動する。なお、ＤＣ／ＤＣコンバータのトポロジー及び制御方式は限定されない。

【0059】

なお、半導体装置１０Ｂは、フィードバック電圧ＶＦＢを生成する回路及びスイッチングトランジスタの少なくとも一方を内蔵してもよい。

【0060】

図７（ｃ）の半導体装置１０Ｃは、リニアレギュレータの制御回路である。半導体装置１０Ｃは、基準電圧生成回路１に加えて、エラーアンプ１６、出力トランジスタ１７、並びに分圧抵抗１８及び１９を備える。分圧抵抗１８及び１９は、リニアレギュレータの出力電圧に応じたフィードバック電圧ＶＦＢを生成する。エラーアンプ１６は、リニアレギュレータの出力電圧に応じたフィードバック電圧ＶＦＢと、第２基準電圧ＶＲＥＦ２との誤差を増幅した電圧である誤差電圧ＶＥＲＲを出力する。出力トランジスタ１７は、誤差電圧ＶＥＲＲに応じて駆動する。

【0061】

なお、フィードバック電圧ＶＦＢを生成する回路（分圧抵抗１８、１９）及び出力トランジスタ１７の少なくとも一方を半導体装置１０Ｃの外部に設けてもよい。

【0062】

上記のように、基準電圧生成回路１は、種々の半導体装置に使用することができる。

【0063】

＜７．留意点＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0064】

例えば基準電圧生成回路１を構成する各回路素子は、電源電圧ＶＣＣが印加されるＮ型ウェル内部に形成されることが好ましい。これにより、電源電圧ＶＣＣが変動した場合にバンドギャップ基準電圧が変動することを抑制することができる。

【符号の説明】

【0065】

１、１Ａ～１Ｃ 基準電圧生成回路
２ バンドギャップリファレンス回路
３、３Ａ～３Ｃ 変換回路
１０Ａ～１０Ｃ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】