特許 7538244 データ受信回路、データ受信システム及び記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-13

(45)【発行日】2024-08-21

(54)【発明の名称】データ受信回路、データ受信システム及び記憶装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240814BHJP

【ＦＩ】

H03K19/0175 240

【請求項の数】 15

(21)【出願番号】P 2022562392

(86)(22)【出願日】2022-07-08

(65)【公表番号】

(43)【公表日】2024-07-18

(86)【国際出願番号】 CN2022104758

(87)【国際公開番号】W WO2023245750

(87)【国際公開日】2023-12-28

【審査請求日】2022-10-17

(31)【優先権主張番号】202210726636.9

(32)【優先日】2022-06-23

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】林 峰

【審査官】柳下 勝幸

(56)【参考文献】

【文献】米国特許出願公開第２０２１／０４０８９７０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０３４７０９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０２２２４４４（ＵＳ，Ａ１）

【文献】特開２００１－１１０１９３（ＪＰ，Ａ）

【文献】特開平１１－３５８９（ＪＰ，Ａ）

【文献】特開平１０－１１７１４０（ＪＰ，Ａ）

【文献】国際公開第２０２２／１１６４１５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

データ受信回路であって、
データ信号、第１参照信号及び第２参照信号を受信し、前記データ信号及び前記第１参照信号に対して第１比較を実行し、前記第１比較の結果として第１信号対を出力し、前記データ信号及び前記第２参照信号に対して第２比較を実行し、前記第２比較の結果として第２信号対を出力するように構成される、第１増幅モジュールであって、前記第１参照信号のレベル値は前記第２参照信号のレベル値とは異なり、前記第１信号対は第１信号及び第２信号を含み、前記第２信号対は第３信号及び第４信号を含む、第１増幅モジュールと、
イネーブル信号及びフィードバック信号を受信し、制御信号を出力するように構成される決定等化イネーブルモジュールであって、前記フィードバック信号は、以前に受信したデータに基づいて取得され、前記イネーブル信号は第１レベル値を有する期間において、前記制御信号のレベル値は、前記フィードバック信号のレベル値の変化に応じて変化し、前記イネーブル信号は第２レベル値を有する期間において、前記制御信号のレベル値は固定値であり、前記第１レベル値は前記第２レベル値とは異なる、決定等化イネーブルモジュールと、
前記制御信号に基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択的に受信し、前記入力信号対の電圧差に対して増幅処理を実行し、前記増幅処理の結果として第１出力信号及び第２出力信号を出力するように構成される、第２増幅モジュールと、を備える、前記データ受信回路。

【請求項2】

前記第１増幅モジュールは、
第１ノード及び第２ノードを備える第１比較回路であって、前記データ信号及び前記第１参照信号を受信して前記第１比較を実行し、前記第１ノード及び前記第２ノードを介して前記第１信号及び前記第２信号をそれぞれ出力するように構成される、第１比較回路と、
第３ノード及び第４ノードを備える第２比較回路であって、前記データ信号及び前記第２参照信号を受信して前記第２比較を実行し、前記第３ノード及び前記第４ノードを介して前記第３信号及び前記第４信号をそれぞれ出力するように構成される、第２比較回路と、を備える、
請求項１に記載のデータ受信回路。

【請求項3】

前記第１比較回路は、
電源ノードと第５ノードとの間に接続され、第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成される、第１電流源と、
前記第１ノード、前記第２ノード及び前記第５ノードに接続され、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を供給する際に前記第１比較を実行し、前記第１信号及び前記第２信号を出力するように構成される、第１比較ユニットと、を備え、
前記第２比較回路は、
電源ノードと第６ノードとの間に接続され、第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成される、第２電流源と、
前記第３ノード、前記第４ノード及び前記第６ノードに接続され、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を供給する際に前記第２比較を実行し、前記第３信号及び前記第４信号を出力するように構成される、第２比較ユニットと、を備える、
請求項２に記載のデータ受信回路。

【請求項4】

前記第１電流源は、
前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信し、
前記第２電流源は、
前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信する、
請求項３に記載のデータ受信回路。

【請求項5】

前記第１比較ユニットは、
前記第１ノードと前記第５ノードとの間に接続される第３ＰＭＯＳトランジスタであって、前記第３ＰＭＯＳトランジスタのゲート電極は前記データ信号を受信する、第３ＰＭＯＳトランジスタと、
前記第２ノードと前記第５ノードとの間に接続される第４ＰＭＯＳトランジスタであって、前記第４ＰＭＯＳトランジスタのゲート電極は前記第１参照信号を受信する、第４ＰＭＯＳトランジスタと、を備え、
前記第２比較ユニットは、
前記第３ノードと前記第６ノードとの間に接続される第５ＰＭＯＳトランジスタであって、前記第５ＰＭＯＳトランジスタのゲート電極は前記データ信号を受信する、第５ＰＭＯＳトランジスタと、
前記第４ノードと前記第６ノードとの間に接続される第６ＰＭＯＳトランジスタであって、前記第６ＰＭＯＳトランジスタのゲート電極は前記第２参照信号を受信する、第６ＰＭＯＳトランジスタと、を備える、
請求項３に記載のデータ受信回路。

【請求項6】

前記第１増幅モジュールは、更に、
前記第１ノード及び前記第２ノードに接続され、前記第１ノード及び前記第２ノードをリセットするように構成される、第１リセットユニットと、
前記第３ノード及び前記第４ノードに接続され、前記第３ノード及び前記第４ノードをリセットするように構成される、第２リセットユニットと、を備える、
請求項３に記載のデータ受信回路。

【請求項7】

前記第１リセットユニットは、
前記第１ノードと接地との間に接続される第１ＮＭＯＳトランジスタであって、前記第１ＮＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信する、第１ＮＭＯＳトランジスタと、
前記第２ノードと前記接地との間に接続される第２ＮＭＯＳトランジスタであって、前記第２ＮＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信する、第２ＮＭＯＳトランジスタと、を備え、
前記第２リセットユニットは、
前記第３ノードと前記接地との間に接続される第３ＮＭＯＳトランジスタであって、前記第３ＮＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信する、第３ＮＭＯＳトランジスタと、
前記第４ノードと前記接地との間に接続される第４ＮＭＯＳトランジスタであって、前記第４ＮＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信する、第４ＮＭＯＳトランジスタと、を備える、
請求項６に記載のデータ受信回路。

【請求項8】

前記第２増幅モジュールは、
第７ノード及び第８ノードに接続され、前記制御信号に応答して導通して前記第１信号対を受信し、前記第１信号対に対して第３比較を実行し、前記第３比較の結果として、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成される、第１入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記制御信号に応答して導通して前記第２信号対を受信し、前記第２信号対に対して第４比較を実行し、前記第４比較の結果として、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成される、第２入力ユニットと、
前記第７ノード及び前記第８ノードに接続され、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、それぞれ第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成される、ラッチユニットと、を備え、
前記第１入力ユニット及び前記第２入力ユニットは、前記制御信号に基づいて択一に導通される、
請求項１に記載のデータ受信回路。

【請求項9】

前記フィードバック信号は、差動化された第１フィードバック信号及び第２フィードバック信号を含み、前記制御信号は、差動化された第１制御信号及び第２制御信号を含み、前記第１入力ユニットは、前記第１制御信号に応答して導通され、前記第２入力ユニットは、前記第２制御信号に応答して導通され、前記決定等化イネーブルモジュールは、
前記イネーブル信号及び前記第１フィードバック信号を受信し、前記第１制御信号を出力するように構成される第１イネーブルユニットであって、前記イネーブル信号が前記第１レベル値を有する期間において、前記第１制御信号のレベル値は、前記第１フィードバック信号のレベル値に応じて変化し、前記イネーブル信号が前記第２レベル値を有する期間において、前記第１制御信号のレベル値は固定値である、第１イネーブルユニットと、
相補イネーブル信号及び前記第２フィードバック信号を受信し、前記第２制御信号を出力するように構成される第２イネーブルユニットであって、前記相補イネーブル信号と前記イネーブル信号は互いの差動信号であり、前記相補イネーブル信号が前記第２レベル値を有する期間において、前記第２制御信号のレベル値は前記第２フィードバック信号のレベル値に応じて変化し、前記相補イネーブル信号が前記第１レベル値を有する期間において、前記第２制御信号のレベル値は固定値である、第２イネーブルユニットと、を備える、
請求項８に記載のデータ受信回路。

【請求項10】

前記決定等化イネーブルモジュールは、更に、第１ＮＡＮＤゲートユニットを備え、前記第１ＮＡＮＤゲートユニットは、前記イネーブル信号及び第３サンプリングクロック信号を受信し、第２サンプリングクロック信号を出力し、前記第３サンプリングクロック信号と第１サンプリングクロック信号は、互いに逆位相であり、
前記第１イネーブルユニットは第２ＮＡＮＤゲートユニットであり、前記第２イネーブルユニットはＮＯＲゲートユニットであり、前記第１レベル値はハイレベルであり、前記第２レベル値はローレベルであり、前記第２ＮＡＮＤゲートユニットは、前記第１フィードバック信号及び前記イネーブル信号を受信し、前記ＮＯＲゲートユニットは、前記第２フィードバック信号及び前記相補イネーブル信号を受信する、
請求項９に記載のデータ受信回路。

【請求項11】

前記第１入力ユニットは、第５ＮＭＯＳトランジスタと、第６ＮＭＯＳトランジスタと、第７ＮＭＯＳトランジスタと、第８ＮＭＯＳトランジスタと、を備え、
前記第５ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、前記第５ＮＭＯＳトランジスタのソース電極は前記第６ＮＭＯＳトランジスタのドレイン電極に接続され、前記第６ＮＭＯＳトランジスタのソース電極は接地に接続され、前記第５ＮＭＯＳトランジスタのゲート電極は、前記第１信号又は前記第１制御信号の一方を受信し、前記第６ＮＭＯＳトランジスタのゲート電極は、前記第１信号又は前記第１制御信号の他方を受信し、
前記第７ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、前記第７ＮＭＯＳトランジスタのソース電極は前記第８ＮＭＯＳトランジスタのドレイン電極に接続され、前記第８ＮＭＯＳトランジスタのソース電極は前記接地に接続され、前記第７ＮＭＯＳトランジスタのゲート電極は、前記第２信号又は前記第１制御信号の一方を受信し、前記第８ＮＭＯＳトランジスタのゲート電極は、前記第２信号又は前記第１制御信号の他方を受信し、
前記第２入力ユニットは、第９ＮＭＯＳトランジスタと、第１０ＮＭＯＳトランジスタと、第１１ＮＭＯＳトランジスタと、第１２ＮＭＯＳトランジスタと、を備え、
前記第９ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、前記第９ＮＭＯＳトランジスタのソース電極は前記第１０ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１０ＮＭＯＳトランジスタのソース電極は接地に接続され、
前記第９ＮＭＯＳトランジスタのゲート電極は、前記第３信号又は前記第２制御信号の一方を受信し、前記第１０ＮＭＯＳトランジスタのゲート電極は、前記第３信号又は前記第２制御信号の他方を受信し、
前記第１１ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、前記第１１ＮＭＯＳトランジスタのソース電極は前記第１２ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１２ＮＭＯＳトランジスタのソース電極は前記接地に接続され、
前記第１１ＮＭＯＳトランジスタのゲート電極は、前記第４信号又は前記第２制御信号の一方を受信し、前記第１２ＮＭＯＳトランジスタのゲート電極は、前記第４信号又は前記第２制御信号の他方を受信する、
請求項９に記載のデータ受信回路。

【請求項12】

前記ラッチユニットは、第１３ＮＭＯＳトランジスタと、第７ＰＭＯＳトランジスタと、第１４ＮＭＯＳトランジスタと、第８ＰＭＯＳトランジスタと、を備え、
前記第１３ＮＭＯＳトランジスタのゲート電極及び前記第７ＰＭＯＳトランジスタのゲート電極は、両方とも前記第２出力ノードに接続され、前記第１３ＮＭＯＳトランジスタのソース電極は前記第７ノードに接続され、前記第１３ＮＭＯＳトランジスタのドレイン電極及び前記第７ＰＭＯＳトランジスタのドレイン電極は、両方とも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソース電極は電源ノードに接続され、
前記第１４ＮＭＯＳトランジスタのゲート電極及び前記第８ＰＭＯＳトランジスタのゲート電極は、両方とも前記第１出力ノードに接続され、前記第１４ＮＭＯＳトランジスタのソース電極は前記第８ノードに接続され、前記第１４ＮＭＯＳトランジスタのドレイン電極及び前記第８ＰＭＯＳトランジスタのドレイン電極は、両方とも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソース電極は前記電源ノードに接続される、
請求項８に記載のデータ受信回路。

【請求項13】

前記第２増幅モジュールは、更に、
電源ノードと前記ラッチユニットの出力端子との間に接続され、前記ラッチユニットの出力端子をリセットするように構成される、第３リセットユニットを備え、
前記第３リセットユニットは、
前記第１出力ノードと電源ノードとの間に接続される第９ＰＭＯＳトランジスタであって、前記第９ＰＭＯＳトランジスタのゲート電極は、第４サンプリングクロック信号を受信する、第９ＰＭＯＳトランジスタと、
前記第２出力ノードと前記電源ノードとの間に接続される第１０ＰＭＯＳトランジスタであって、前記第１０ＰＭＯＳトランジスタのゲート電極は、前記第４サンプリングクロック信号を受信する、第１０ＰＭＯＳトランジスタと、を備える、
請求項８に記載のデータ受信回路。

【請求項14】

データ受信システムであって、
縦続接続された複数のデータ伝送回路を備え、各前記データ伝送回路は、請求項１～１３のいずれか一項に記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路とを備え、
前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号として使用され、
最終段の前記データ伝送回路の出力信号は、初段の前記データ伝送回路の前記フィードバック信号として使用される、前記データ受信システム。

【請求項15】

記憶装置であって、
複数のデータポートと、
複数の請求項１４に記載のデータ受信システムと、を備え、各前記データ受信システムは、１つの前記データポートに対応する、前記記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２２年０６月２３日に中国特許局に提出された、出願番号が２０２２１０７２６６３６．９であり、発明の名称が「データ受信回路、データ受信システム及び記憶装置」である中国特許出願の優先権を主張し、その全ての内容が参照によって本願に援用される。

【0002】

本発明の実施例は、半導体技術分野に関し、特に、データ受信回路、データ受信システム及び記憶装置に関する。

【背景技術】

【0003】

メモリの応用において、信号伝送レートがますます速くなるにつれて、信号品質に対するチャネル損失の影響もますます大きくなって、符号間干渉を引き起こしやすくなり、更に、メモリ内のデータ受信回路によって受信されたデータ信号と参照信号とのレベル値の差は、データ受信回路によるデータ信号の判断に影響を及ぼし、それにより、データ受信回路によって出力される信号の精度に影響を及ぼす。

【0004】

現在、チャネルは通常、等化回路によって補償され、等化回路として連続時間線形等化回路（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）又は決定フィードバック等化回路（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を選択することができる。しかし、現在使用されている等化回路が出力する信号の精度を向上させ、等化回路の受信性能を向上させ、等化回路の電力消費を低減する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施例は、少なくとも、データ受信回路の受信性能を向上させながら、データ受信回路の電力消費を低減することができる、データ受信回路、データ受信システム及び記憶装置を提供する。

【課題を解決するための手段】

【0006】

本発明のいくつかの実施例によれば、本発明の実施例の一側面は、データ受信回路を提供し、前記データ受信回路は、第１増幅モジュールと、決定等化イネーブルモジュールと、第２増幅モジュールと、を備え、前記第１増幅モジュールは、データ信号、第１参照信号及び第２参照信号を受信し、前記データ信号及び前記第１参照信号に対して第１比較を実行し、前記第１比較の結果として第１信号対を出力し、前記データ信号及び前記第２参照信号に対して第２比較を実行し、前記第２比較の結果として第２信号対を出力するように構成され、ここで、前記第１参照信号のレベル値は前記第２参照信号のレベル値とは異なり、前記第１信号対は第１信号及び第２信号を含み、前記第２信号対は第３信号及び第４信号を含み、前記決定等化イネーブルモジュールは、イネーブル信号及びフィードバック信号を受信し、制御信号を出力するように構成され、ここで、前記フィードバック信号は、以前に受信したデータに基づいて取得され、前記イネーブル信号が第１レベル値を有する期間において、前記制御信号のレベル値は、前記フィードバック信号のレベル値の変化に応じて変化し、前記イネーブル信号が第２レベル値を有する期間において、前記制御信号のレベル値は固定値であり、前記第１レベル値は前記第２レベル値とは異なり、前記第２増幅モジュールは、前記制御信号に基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択的に受信し、前記入力信号対の電圧差に対して増幅処理を実行し、前記増幅処理の結果として第１出力信号及び第２出力信号を出力するように構成される。

【0007】

いくつかの実施例において、前記第１増幅モジュールは、第１ノード及び第２ノードを備える第１比較回路と、第３ノード及び第４ノードを備える第２比較回路と、を備え、前記第１比較回路は、前記データ信号及び前記第１参照信号を受信して前記第１比較を実行し、前記第１ノード及び前記第２ノードを介して前記第１信号及び前記第２信号をそれぞれ出力するように構成され、前記第２比較回路は、前記データ信号及び前記第２参照信号を受信して前記第２比較を実行し、前記第３ノード及び前記第４ノードを介して前記第３信号及び前記第４信号をそれぞれ出力するように構成される。

【0008】

いくつかの実施例において、前記第１比較回路は、第１電流源と、第１比較ユニットと、を備え、前記第１電流源は、電源ノードと第５ノードとの間に接続され、第１サンプリングクロック信号に応答して前記第５ノードに電流を供給するように構成され、前記第１比較ユニットは、前記第２ノード及び前記第５ノードに接続され、前記データ信号及び前記第１参照信号を受信し、前記第１電流源が前記第５ノードに電流を供給する際に前記第１比較を実行し、前記第１信号及び前記第２信号を出力するように構成され、前記第２比較回路は、第２電流源と、第２比較ユニットと、を備え、前記第２電流源は、電源ノードと第６ノードとの間に接続され、第２サンプリングクロック信号に応答して前記第６ノードに電流を供給するように構成され、前記第２比較ユニットは、前記第３ノード、前記第４ノード及び前記第６ノードに接続され、前記データ信号及び前記第２参照信号を受信し、前記第２電流源が前記第６ノードに電流を供給する際に前記第２比較を実行し、前記第３信号及び前記第４信号を出力するように構成される。

【0009】

いくつかの実施例において、前記第１電流源は、前記電源ノードと前記第５ノードとの間に接続される第１ＰＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信し、前記第２電流源は、前記電源ノードと前記第６ノードとの間に接続される第２ＰＭＯＳトランジスタを備え、前記第２ＰＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信する。

【0010】

いくつかの実施例において、前記第１比較ユニットは、前記第１ノードと前記第５ノードとの間に接続される第３ＰＭＯＳトランジスタと、前記第２ノードと前記第５ノードとの間に接続される第４ＰＭＯＳトランジスタと、を備え、前記第３ＰＭＯＳトランジスタのゲート電極は、前記データ信号を受信し、前記第４ＰＭＯＳトランジスタのゲート電極は、前記第１参照信号を受信し、前記第２比較ユニットは、前記第３ノードと前記第６ノードとの間に接続される第５ＰＭＯＳトランジスタと、前記第４ノードと前記第６ノードとの間に接続される第６ＰＭＯＳトランジスタと、を備え、前記第５ＰＭＯＳトランジスタのゲート電極は、前記データ信号を受信し、前記第６ＰＭＯＳトランジスタのゲート電極は、前記第２参照信号を受信する。

【0011】

いくつかの実施例において、前記第１増幅モジュールは、更に、前記第１ノード及び前記第２ノードに接続される第１リセットユニットと、前記第３ノード及び前記第４ノードに接続される第２リセットユニットと、を備え、前記第１リセットユニットは、前記第１ノード及び前記第２ノードをリセットするように構成され、前記第２リセットユニットは、前記第３ノード及び前記第４ノードをリセットするように構成される。

【0012】

いくつかの実施例において、前記第１リセットユニットは、前記第１ノードと接地との間に接続される第１ＮＭＯＳトランジスタと、前記第２ノードと前記接地との間に接続される第２ＮＭＯＳトランジスタと、を備え、前記第１ＮＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信し、前記第２ＮＭＯＳトランジスタのゲート電極は、前記第１サンプリングクロック信号を受信し、前記第２リセットユニットは、前記第３ノードと前記接地との間に接続される第３ＮＭＯＳトランジスタと、前記第４ノードと前記接地との間に接続される第４ＮＭＯＳトランジスタと、を備え、前記第３ＮＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信し、前記第４ＮＭＯＳトランジスタのゲート電極は、前記第２サンプリングクロック信号を受信する。

【0013】

いくつかの実施例において、前記第２増幅モジュールは、第７ノード及び第８ノードに接続される第１入力ユニットと、前記第７ノード及び前記第８ノードに接続される第２入力ユニットと、前記第７ノード及び前記第８ノードに接続されるラッチユニットと、を備え、前記第１入力ユニットは、前記制御信号に応答して導通して前記第１信号対を受信し、前記第１信号対に対して第３比較を実行し、前記第３比較の結果として、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、前記第２入力ユニットは、前記制御信号に応答して導通して前記第２信号対を受信し、前記第２信号対に対して第４比較を実行し、前記第４比較の結果として、前記第７ノード及び前記第８ノードにそれぞれ信号を提供するように構成され、ここで、前記第１入力ユニット及び前記第２入力ユニットは、前記制御信号に基づいて択一に導通され、前記ラッチユニットは、前記第７ノードの信号及び前記第８ノードの信号を増幅してラッチし、それぞれ第１出力ノード及び第２出力ノードを介して前記第１出力信号及び前記第２出力信号を出力するように構成される。

【0014】

いくつかの実施例において、前記フィードバック信号は、差動化された第１フィードバック信号及び第２フィードバック信号を含み、前記制御信号は、差動化された第１制御信号及び第２制御信号を含み、前記第１入力ユニットは、前記第１制御信号に応答して導通され、前記第２入力ユニットは、前記第２制御信号に応答して導通され、前記決定等化イネーブルモジュールは、第１イネーブルユニットと、第２イネーブルユニットと、を備え、前記第１イネーブルユニットは、前記イネーブル信号及び前記第１フィードバック信号を受信し、前記第１制御信号を出力するように構成され、ここで、前記イネーブル信号が前記第１レベル値を有する期間において、前記第１制御信号のレベル値は、前記第１フィードバック信号のレベル値に応じて変化し、前記イネーブル信号が前記第２レベル値を有する期間において、前記第１制御信号のレベル値は固定値である。前記第２イネーブルユニットは、相補イネーブル信号及び前記第２フィードバック信号を受信し、前記第２制御信号を出力するように構成され、ここで、前記相補イネーブル信号と前記イネーブル信号は互いの差動信号であり、前記相補イネーブル信号が前記第２レベル値を有する期間において、前記第２制御信号のレベル値は、前記第２フィードバック信号のレベル値に応じて変化し、前記相補イネーブル信号が前記第１レベル値を有する期間において、前記第２制御信号のレベル値は固定値である。

【0015】

いくつかの実施例において、前記決定等化イネーブルモジュールは、更に、第１ＮＡＮＤゲートユニットを備え、前記第１ＮＡＮＤゲートユニットは、前記イネーブル信号及び第３サンプリングクロック信号を受信し、前記第２サンプリングクロック信号を出力し、ここで、前記第３サンプリングクロック信号と前記第１サンプリングクロック信号は、互いに逆位相である。

【0016】

いくつかの実施例において、前記第１イネーブルユニットは第２ＮＡＮＤゲートユニットであり、前記第２イネーブルユニットはＮＯＲゲートユニットであり、ここで、前記第１レベル値はハイレベルであり、前記第２レベル値はローレベルであり、前記第２ＮＡＮＤゲートユニットは、前記第１フィードバック信号及び前記イネーブル信号を受信し、前記ＮＯＲゲートユニットは、前記第２フィードバック信号及び前記相補イネーブル信号を受信する。

【0017】

いくつかの実施例において、前記第１入力ユニットは、第５ＮＭＯＳトランジスタと、第６ＮＭＯＳトランジスタと、第７ＮＭＯＳトランジスタと、第８ＮＭＯＳトランジスタと、を備え、前記第５ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、前記第５ＮＭＯＳトランジスタのソース電極は、前記第６ＮＭＯＳトランジスタのドレイン電極に接続され、前記第６ＮＭＯＳトランジスタのソース電極は接地に接続され、ここで、前記第５ＮＭＯＳトランジスタのゲート電極は、前記第１信号又は前記第１制御信号の一方を受信し、前記第６ＮＭＯＳトランジスタのゲート電極は、前記第１信号又は前記第１制御信号の他方を受信し、前記第７ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、前記第７ＮＭＯＳトランジスタのソース電極は、前記第８ＮＭＯＳトランジスタのドレイン電極に接続され、前記第８ＮＭＯＳトランジスタのソース電極は前記接地に接続され、ここで、前記第７ＮＭＯＳトランジスタのゲート電極は、前記第２信号又は前記第１制御信号の一方を受信し、前記第８ＮＭＯＳトランジスタのゲート電極は、前記第２信号又は前記第１制御信号の他方を受信し、前記第２入力ユニットは、第９ＮＭＯＳトランジスタと、第１０ＮＭＯＳトランジスタと、第１１ＮＭＯＳトランジスタと、第１２ＮＭＯＳトランジスタと、を備え、前記第９ＮＭＯＳトランジスタのドレイン電極は前記第７ノードに接続され、前記第９ＮＭＯＳトランジスタのソース電極は、前記第１０ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１０ＮＭＯＳトランジスタのソース電極は接地に接続され、ここで、前記第９ＮＭＯＳトランジスタのゲート電極は、前記第３信号又は前記第２制御信号の一方を受信し、前記第１０ＮＭＯＳトランジスタのゲート電極は、前記第３信号又は前記第２制御信号の他方を受信し、前記第１１ＮＭＯＳトランジスタのドレイン電極は前記第８ノードに接続され、前記第１１ＮＭＯＳトランジスタのソース電極は、前記第１２ＮＭＯＳトランジスタのドレイン電極に接続され、前記第１２ＮＭＯＳトランジスタのソース電極は前記接地に接続され、ここで、前記第１１ＮＭＯＳトランジスタのゲート電極は、前記第４信号又は前記第２制御信号の一方を受信し、前記第１２ＮＭＯＳトランジスタのゲート電極は、前記第４信号又は前記第２制御信号の他方を受信する。

【0018】

いくつかの実施例において、前記ラッチユニットは、第１３ＮＭＯＳトランジスタと、第７ＰＭＯＳトランジスタと、第１４ＮＭＯＳトランジスタと、第８ＰＭＯＳトランジスタと、を備え、前記第１３ＮＭＯＳトランジスタのゲート電極及び前記第７ＰＭＯＳトランジスタのゲート電極は、両方とも前記第２出力ノードに接続され、前記第１３ＮＭＯＳトランジスタのソース電極は前記第７ノードに接続され、前記第１３ＮＭＯＳトランジスタのドレイン電極及び前記第７ＰＭＯＳトランジスタのドレイン電極は、両方とも前記第１出力ノードに接続され、前記第７ＰＭＯＳトランジスタのソース電極は電源ノードに接続され、前記第１４ＮＭＯＳトランジスタのゲート電極及び前記第８ＰＭＯＳトランジスタのゲート電極は、両方とも前記第１出力ノードに接続され、前記第１４ＮＭＯＳトランジスタのソース電極は前記第８ノードに接続され、前記第１４ＮＭＯＳトランジスタのドレイン電極及び前記第８ＰＭＯＳトランジスタのドレイン電極は、両方とも前記第２出力ノードに接続され、前記第８ＰＭＯＳトランジスタのソース電極は前記電源ノードに接続される。

【0019】

いくつかの実施例において、前記第２増幅モジュールは、更に、電源ノードと前記ラッチユニットの出力端子との間に接続される第３リセットユニットを備え、前記第３リセットユニットは、前記ラッチユニットの出力端子をリセットするように構成される。

【0020】

いくつかの実施例において、前記第３リセットユニットは、前記第１出力ノードと電源ノードとの間に接続される第９ＰＭＯＳトランジスタと、前記第２出力ノードと前記電源ノードとの間に接続される第１０ＰＭＯＳトランジスタと、を備え、前記第９ＰＭＯＳトランジスタのゲート電極は、第４サンプリングクロック信号を受信し、前記第１０ＰＭＯＳトランジスタのゲート電極は、前記第４サンプリングクロック信号を受信する。

【0021】

本発明のいくつかの実施例によれば、本発明の実施例の別の側面は、データ受信システムを提供し、前記データ受信システムは、縦続接続された複数のデータ伝送回路を備え、各前記データ伝送回路は、上記のいずれか１つに記載のデータ受信回路と、前記データ受信回路に接続されたラッチ回路と、を備え、前段の前記データ伝送回路の出力信号は、次段の前記データ伝送回路の前記フィードバック信号として使用され、最終段の前記データ伝送回路の出力信号は、初段の前記データ伝送回路の前記フィードバック信号として使用される。

【0022】

いくつかの実施例において、前記データ受信回路は、サンプリングクロック信号に応答してデータを受信し、前記データ受信システムは、縦続接続された４つの前記データ伝送回路を備え、隣接する段の前記データ受信回路の前記サンプリングクロック信号の位相差は９０°である。

【0023】

いくつかの実施例において、現段の前記データ受信回路の前記決定等化イネーブルモジュールは、前段の前記データ受信回路の前記第２増幅モジュールの出力端子に接続され、前段の前記データ受信回路の前記第２増幅モジュールによって出力される前記第１出力信号及び前記第２出力信号は、次段の前記データ受信回路の前記フィードバック信号として使用される。

【0024】

いくつかの実施例において、現段の前記データ受信回路の前記決定等化イネーブルモジュールは、前段の前記ラッチ回路の出力端子に接続され、前段の前記ラッチ回路によって出力される信号は、次段の前記データ受信回路の前記フィードバック信号として使用される。

【0025】

本発明のいくつかの実施例によれば、本発明の実施例の別の側面は、記憶装置を更に提供し、前記記憶装置は、複数のデータポートと、複数の上記のいずれか１つに記載のデータ受信システムと、を備え、各前記データ受信システムは、１つの前記データポートに対応する。

【発明の効果】

【0026】

本発明の実施例による技術的解決策は、少なくとも以下の利点を有する。

【0027】

イネーブル信号が第１レベル値を有する期間において、制御信号のレベル値が、フィードバック信号のレベル値の変化に応じて変化し、理解できるように、このとき、以前に受信したフィードバック信号に基づいて、第２増幅モジュールは、異なる制御信号に基づいて、第１信号対又は第２信号対の一方を選択的に受信することができ、これにより、受信したデータ信号の符号間干渉がデータ受信回路に与える影響を低減することができる。一方、イネーブル信号が第２レベル値を有する期間において、制御信号のレベル値が固定値であり、理解できるように、このとき、以前に受信したフィードバック信号のレベル値がどの変化するかに関わらず、第２増幅モジュールは、レベル値が固定値である制御信号に基づいて、第１信号対又は第２信号対の一方のみを固定的に受信し、即ち、第１信号対又は第２信号対の他方を出力するための回路は非動作状態になり、そのため、データ受信回路の電力消費を低減することに役立つ。

【0028】

よって、決定等化イネーブルモジュールを利用して、以前に受信したフィードバック信号を処理して、第２増幅モジュールを制御できる制御信号を取得することにより、データ受信回路によって受信されるデータの符号間干渉がデータ受信回路に与える影響を考慮するか否かを選択することができる。例えば、データ受信回路への符号間干渉の影響を低減する必要がある場合、決定等化イネーブルモジュールを利用して制御信号を出力し、当該制御信号は、第２増幅モジュールが第１信号対又は第２信号対のうち、レベル値の差がより大きい方を選択的に受信するように制御することができ、これにより、第２増幅モジュールが受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保し、データ受信回路への符号間干渉の影響を考慮する必要がない場合、決定等化イネーブルモジュールを利用して制御信号を出力し、当該制御信号は、第２増幅モジュールが第１信号対又は第２信号対の一方を固定的に受信するように制御することができ、これにより、データ受信回路の受信性能を向上させながら、データ受信回路の電力消費を低減する効果を実現することができる。

【図面の簡単な説明】

【0029】

【図1】本発明の１つの実施例によるデータ受信回路の機能のブロック図である。

【図2】本願の別の実施例によるデータ受信システムの機能のブロック図である。

【図3】本発明の１つの実施例によるデータ受信回路の別の機能のブロック図である。

【図4】本発明の１つの実施例によるデータ受信回路の別の機能のブロック図である。

【図5】本発明の１つの実施例によるデータ受信回路の別の機能のブロック図である。

【図6】本発明の１つの実施例による、データ受信回路内の第１増幅モジュール及び決定等化イネーブルモジュールの一部の回路構造の概略図である。

【図7】本発明の１つの実施例による、データ受信回路内の第２増幅モジュール及び決定等化イネーブルモジュールの一部の回路構造の概略図である。

【発明を実施するための形態】

【0030】

１つ又は複数の実施例は、それに対応する図面を参照して例示的に説明され、これらの例示的な説明は、実施例に対する限定を構成するものではなく、図面において同じ参照番号を有する要素は、類似した要素を示し、特に明記しない限り、図面における図は、縮尺への制限を構成するものではない。本発明の実施例又は従来技術における技術的解決策をより明確に説明するために、実施例で必要とされる図面について以上で簡単に紹介した。明らかに、上記の図面は、本発明のいくつかの実施例に過ぎず、当業者であれば、創造的な労力なしに、これらの図面に従って他の図面を得ることもできる。

【0031】

本発明の実施例は、データ受信回路、データ受信システム及び記憶装置を提供し、データ受信回路において、決定等化イネーブルモジュールを利用して、以前に受信したフィードバック信号を処理して、第２増幅モジュールを制御できる制御信号を取得することにより、データ受信回路によって受信されるデータの符号間干渉がデータ受信回路に与える影響を考慮するか否かを選択することができる。例えば、データ受信回路への符号間干渉の影響を低減する必要がある場合、決定等化イネーブルモジュールを利用して制御信号を出力し、当該制御信号は、第２増幅モジュールが第１信号対又は第２信号対のうち、レベル値差異がより大きい方を選択的に受信するように制御することができ、これにより、第２増幅モジュールが受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保し、データ受信回路への符号間干渉の影響を考慮する必要がない場合、決定等化イネーブルモジュールを利用して制御信号を出力し、当該制御信号は、第２増幅モジュールが第１信号対又は第２信号対の一方を固定的に受信するように制御することができ、これにより、データ受信回路の受信性能を向上させながら、データ受信回路の電力消費を低減する効果を実現することができる。

【0032】

以下では、図面を参照して本発明の各実施例について詳細に説明する。しかし、当業者であれば理解できるように、本発明の各実施例では、読者に本発明の実施例をより良く理解させるために、多くの技術的詳細が提供されているが、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正なしにも、本発明で主張される技術的解決策を実現することができる。

【0033】

本発明の１つの実施例は、データ受信回路を提供し、以下では、図面を参照して本発明の１つの実施例によるデータ受信回路について詳細に説明する。図１及び図３～図５は、本発明の１つの実施例によるデータ受信回路の４つの機能ブロック図であり、図６は、本発明の１つの実施例による、データ受信回路内の第１増幅モジュール及び決定等化イネーブルモジュールの一部の回路構造の概略図であり、図７は、本発明の１つの実施例による、データ受信回路内の第２増幅モジュール及び決定等化イネーブルモジュールの一部の回路構造の概略図である。

【0034】

図１及び図３を参照すると、データ受信回路１００は、第１増幅モジュール１０１と、決定等化イネーブルモジュール１０３と、第２増幅モジュール１０２と、を備え、前記第１増幅モジュール１０１は、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を受信し、データ信号ＤＱ及び第１参照信号ＶＲ＋に対して第１比較を実行し、第１比較の結果として第１信号対を出力し、データ信号ＤＱ及び第２参照信号ＶＲ－に対して第２比較を実行し、第２比較の結果として第２信号対を出力するように構成され、ここで、第１参照信号ＶＲ＋のレベル値は、第２参照信号ＶＲ－のレベル値とは異なり、第１信号対は、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を含み、第２信号対は、第３信号Ｓｎ－及び第４信号Ｓｐ－を含む。前記決定等化イネーブルモジュール１０３は、イネーブル信号ＥｎＤｆｅ及びフィードバック信号ｆｂを受信し、制御信号ｆｂ ｃｏｎｔｒｏｌを出力するように構成され、ここで、フィードバック信号ｆｂは、以前に受信したデータに基づいて取得され、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間において、制御信号ｆｂ ｃｏｎｔｒｏｌのレベル値は、フィードバック信号ｆｂのレベル値の変化に応じて変化し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間において、制御信号ｆｂ ｃｏｎｔｒｏｌのレベル値は固定値であり、第１レベル値は第２レベル値とは異なる。前記第２増幅モジュール１０２は、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、前記第１信号対又は前記第２信号対を入力信号対として選択的に受信し、入力信号対の電圧差に対して増幅処理を実行し、前記増幅処理の結果として第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するように構成される。

【0035】

理解できるように、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間において、制御信号ｆｂ ｃｏｎｔｒｏｌのレベル値が、フィードバック信号ｆｂのレベル値の変化に応じて変化し、このとき、以前に受信したフィードバック信号ｆｂに基づいて、第２増幅モジュール１０２は、異なる制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対又は第２信号対のうち、レベル値の差がより大きい方を選択的に受信することができ、これにより、第２増幅モジュール１０２が受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保することができ、これにより、受信したデータ信号の符号間干渉がデータ受信回路１００に与える影響を低減することができる。

【0036】

留意されたいこととして、第１参照信号ＶＲ＋のレベル値が第２参照信号ＶＲ－のレベル値とは異なり、異なるレベル値のデータ信号ＤＱについて、データ信号ＤＱと、第１参照信号ＶＲ＋又は第２参照信号ＶＲ－の一方とのレベル値の差が比較的に大きいことを満たすことができ、これにより、第１増幅モジュール１０１がそのレベル値の差を増幅することによって、第１増幅モジュール１０１によって出力された第１信号対及び第２信号対のうちの少なくとも一方の信号のレベル値の差が比較的に大きくなるようにし、そうすると、データ受信回路１００によって受信されるデータ信号ＤＱに符号間干渉現象が存在する場合、後続で第２増幅モジュール１０２が、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対及び第２信号対のうち、レベル値の差がより大きい方の一対の信号を受信するのに有利である。理解できるように、データ受信回路１００は、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－を利用して、受信したデータ信号ＤＱに対するデータ受信回路１００の調整能力を向上させることができ、即ち、データ受信回路１００によって受信されるデータ信号ＤＱに符号間干渉現象が存在する場合、第２増幅モジュール１０２が、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１増幅モジュール１０１からの、データ信号ＤＱの処理により適切な一対の信号を受信することができ、データ信号ＤＱの処理により適切な一対の信号対は、即ち、第１信号対及び第２信号対のうち、レベル値の差がより大きい方の一対の信号であり、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減するという目的を実現する。

【0037】

更に、第２増幅モジュール１０２が、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対及び第２信号対のうち、レベル値の差がより大きい方を選択的に受信することは、第２増幅モジュール１０２が受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保するのに有益であり、これにより、第２増幅モジュール１０２によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させるのに有益である。したがって、第１増幅モジュール１０１、第２増幅モジュール１０２及び決定等化イネーブルモジュール１０３の協働により、データ受信回路１００の受信性能を向上させることができる。

【0038】

一方、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間において、制御信号ｆｂ ｃｏｎｔｒｏｌのレベル値が固定値であり、理解できるように、このとき、以前に受信したフィードバック信号ｆｂのレベル値がどの変化するかに関わらず、第２増幅モジュール１０２は、レベル値が固定値である制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対又は第２信号対の一方のみを固定的に受信し、即ち、第１信号対又は第２信号対の他方を出力するための回路は非動作状態になり、そのため、データ受信回路の電力消費を低減するのに有益である。

【0039】

上記の分析から分かるように、決定等化イネーブルモジュール１０３を利用して、以前に受信したフィードバック信号ｆｂを処理して、第２増幅モジュール１０２を制御できる制御信号ｆｂ ｃｏｎｔｒｏｌを取得することにより、データ受信回路１００によって受信されるデータの符号間干渉がデータ受信回路１００に与える影響を考慮する否かを選択することができ、これにより、データ受信回路１００の受信性能を向上させながら、データ受信回路１００の電力消費を低減する効果を実現することができる。

【0040】

以下、データ受信回路１００が、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響をどのように低減するかについて、１つの具体例を参照して詳細に説明する。

【0041】

いくつかの実施例において、第１参照信号ＶＲ＋のレベル値が第２参照信号ＶＲ－のレベル値より低く、データ信号ＤＱがローレベルであり、且つデータ受信回路１００によって受信されるデータ信号ＤＱに符号間干渉現象が存在する場合、第２増幅モジュール１０２が制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて受信する信号対は第２信号対であり、この場合、データ信号ＤＱと第２参照信号ＶＲ－とのレベル値の差は、データ信号ＤＱと第１参照信号ＶＲ＋とのレベル値の差より大きく、即ち、第２信号対内の信号のレベル値の異は、第１信号対内の信号のレベル値の差より大きく、そのため、第２増幅モジュール１０２によって受信された第２信号対は、要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を確保することができ、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減することができる。

【0042】

更に、データ信号ＤＱがハイレベルであり、データ受信回路１００によって受信されるデータ信号ＤＱに符号間干渉現象が存在する場合、第２増幅モジュール１０２が制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて受信する信号対は第１信号対であり、この場合、データ信号ＤＱと第１参照信号ＶＲ＋とのレベル値の差は、データ信号ＤＱと第２参照信号ＶＲ－とのレベル値の差より大きく、即ち、第１信号対内の信号のレベル値差異は、第２信号対内の信号のレベル値差異より大きく、そのため、第２増幅モジュール１０２によって受信された第１信号対は、要件を満たす第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を確保することができ、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減することができる。

【0043】

これから分かるように、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間において、制御信号ｆｂ ｃｏｎｔｒｏｌのレベル値が、フィードバック信号ｆｂのレベル値の変化に応じて変化する場合、第１増幅モジュール１０１と第２増幅モジュール１０２の協働により、データ受信回路１００によって受信されるデータ信号ＤＱに符号間干渉現象が存在する場合、第２増幅モジュール１０２は、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１増幅モジュール１０１から、データ信号ＤＱの処理より適切な一対の信号対を選択的に受信することができ、これにより、第２増幅モジュール１０２によって出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させ、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減することができる。

【0044】

いくつかの実施例において、図３ないし図５を参照すると、第１増幅モジュール１０１は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を備える第１比較回路１１１と、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を備える第２比較回路１２１と、を備え、前記第１比較回路１１１は、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信して第１比較を実行し、第１ノードｎｅｔ１及び第２ノードｎｅｔ２を介してそれぞれ第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するように構成され、前記第２比較回路１２１は、データ信号ＤＱ及び第２参照信号ＶＲ－を受信して第２比較を実行し、第３ノードｎｅｔ３及び第４ノードｎｅｔ４を介してそれぞれ第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するように構成される。

【0045】

理解できるように、第１信号Ｓｎ＋及び第２信号Ｓｐ＋は、データ信号ＤＱ及び第１参照信号ＶＲ＋の影響を受け、第３信号Ｓｎ－及び第４信号Ｓｐ－は、データ信号ＤＱ及び第２参照信号ＶＲ－の影響を受ける。したがって、後続で第２増幅モジュール１０２が、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて第１信号対を受信して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するとき、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第１信号Ｓｎ＋及び第２信号Ｓｐ＋の影響を受け、第２増幅モジュール１０２が、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて第２信号対を受信して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するとき、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第３信号Ｓｎ－及び第４信号Ｓｐ－の影響を受ける。

【0046】

これから分かるように、データ受信回路１００への符号間干渉の影響を低減する必要がある場合、第１増幅モジュール１０１によって受信されるデータ信号ＤＱがハイレベルであるかローレベルであるかに関わらず、第１信号Ｓｎ＋と第２信号Ｓｐ＋とのレベル値の差、及び第３信号Ｓｎ－と第４信号Ｓｐ－とのレベル値の差の一方がより多くなり、第２増幅モジュール１０２は、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対及び第２信号対のうち、電圧差がより大きい方を選択的に受信することにより、当該信号対の影響を受ける第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを更に調整することができる。

【0047】

いくつかの実施例において、図３ないし図５を参照すると、第１比較回路１１１は、第１電流源１１１１と、第１比較ユニット１１１２と、を備えることができ、前記第１電流源１１１１は、電源ノードＶｃｃ（図６を参照）と第５ノードｎｅｔ５との間に接続され、第１サンプリングクロック信号ｃｌｋ１に応答して第５ノードｎｅｔ５に電流を供給するように構成され、前記第１比較ユニット１１１２は、第１ノードｎｅｔ１、第２ノードｎｅｔ２及び第５ノードｎｅｔ５に接続され、データ信号ＤＱ及び第１参照信号ＶＲ＋を受信し、第１電流源１１１１が第５ノードｎｅｔ５に電流を供給する際に第１比較を実行し、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力するように構成され、第２比較回路１２１は、第２電流源１２１１と、第２比較ユニット１２１２と、を備えることができ、前記第２電流源１２１１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続され、第２サンプリングクロック信号ｃｌｋ２に応答して第６ノードｎｅｔ６に電流を供給するように構成され、前記第２比較ユニット１２１２は、第３ノードｎｅｔ３、第４ノードｎｅｔ４及び第６ノードｎｅｔ６に接続され、データ信号ＤＱ及び第２参照信号ＶＲ－を受信し、第２電流源１２１１が第６ノードｎｅｔ６に電流を供給する際に第２比較を実行し、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力するように構成される。

【0048】

理解できるように、第１比較ユニット１１１２は、データ信号ＤＱと第１参照信号ＶＲ＋との電圧差に基づいて、第１ノードｎｅｔ１に供給される電流と第２ノードｎｅｔ２に供給される電流との差を制御することにより、第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力することができ、第２比較ユニット１２１２は、データ信号ＤＱと第２参照信号ＶＲ－との電圧差に基づいて、第３ノードｎｅｔ３に供給される電流と第４ノードｎｅｔ４に供給される電流との差を制御することにより、第３信号Ｓｎ－及び第４信号Ｓｐ－を出力することができる。

【0049】

いくつかの実施例において、第１電流源１１１１の回路構造は、第２電流源１２１１の回路構造と同じであり、第１比較ユニット１１１２の回路構造は、第２比較ユニット１２１２の回路構造と同じである。そうすると、第１比較回路１１１によって出力される第１信号対と、第２比較回路１２１によって出力される第２信号対との差が、主に第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の影響を受けるようにするのに有益であり、更に、データ受信回路１００が、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－に基づいて、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減するのに有益であり、第２増幅モジュール１０２によって出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を更に向上させるのに有益である。

【0050】

いくつかの実施例において、図６を参照すると、第１電流源１１１１は、電源ノードＶｃｃと第５ノードｎｅｔ５との間に接続される第１ＰＭＯＳトランジスタＭＰ１を備え、第１ＰＭＯＳトランジスタＭＰ１のゲート電極は、第１サンプリングクロック信号ｃｌｋ１を受信し、第２電流源１２１１は、電源ノードＶｃｃと第６ノードｎｅｔ６との間に接続される第２ＰＭＯＳトランジスタＭＰ２を備え、第２ＰＭＯＳトランジスタＭＰ２のゲート電極は、第２サンプリングクロック信号ｃｌｋ２を受信する。第１サンプリングクロック信号ｃｌｋ１がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１のゲート電極は、第１サンプリングクロック信号ｃｌｋ１を受信することにより導通され、第５ノードｎｅｔ５に電流を供給し、第１比較ユニット１１１２を動作状態にさせて、受信されたデータ信号ＤＱ及び第１参照信号ＶＲ＋に対して第１比較を実行させ、第２サンプリングクロック信号ｃｌｋ２がローレベルである場合、第２ＰＭＯＳトランジスタＭＰ２のゲート電極は、第２サンプリングクロック信号ｃｌｋ２を受信することにより導通され、第６ノードｎｅｔ６に電流を供給し、第２比較ユニット１２１２を動作状態にさせて、受信されたデータ信号ＤＱ及び第２参照信号ＶＲ－に対して第２比較を実行させる。

【0051】

留意されたいこととして、データ受信回路への符号間干渉の影響を低減する必要がある場合、第１サンプリングクロック信号ｃｌｋ１及び第２サンプリングクロック信号ｃｌｋ２は、同じクロック信号であってもよいし、同じ位相で異なる振幅の異なるクロック信号であってもよく、これにより、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２を同時に導通され、第１比較ユニット１１１２及び第２比較ユニット１２１２が両方とも動作状態になり、後続で第２増幅モジュール１０２は、変化された制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対又は第２信号対の一方を選択的に受信することができ、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減することができる。また、データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、第１サンプリングクロック信号ｃｌｋ１及び第２サンプリングクロック信号ｃｌｋ２の一方は固定のハイレベルであり、他方はクロック信号であり、即ち、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２の一方が常時遮断され、他方は、クロック信号に応答して導通されることにより、第１比較ユニット１１１２及び第２比較ユニット１２１２の一方が動作状態になるようにし、それにより、データ受信回路１００の電力消費を低減することができる。

【0052】

いくつかの実施例において、続けて図６を参照すると、第１比較ユニット１１１２は、第１ノードｎｅｔ１と第５ノードｎｅｔ５との間に接続される第３ＰＭＯＳトランジスタＭＰ３と、第２ノードｎｅｔ２と第５ノードｎｅｔ５との間に接続される第４ＰＭＯＳトランジスタＭＰ４と、を備え、第３ＰＭＯＳトランジスタＭＰ３のゲート電極はデータ信号ＤＱを受信し、第４ＰＭＯＳトランジスタＭＰ４のゲート電極は第１参照信号ＶＲ＋を受信し、第２比較ユニット１２１２は、第３ノードｎｅｔ３と第６ノードｎｅｔ６との間に接続される第５ＰＭＯＳトランジスタＭＰ５と、第４ノードｎｅｔ４と第６ノードｎｅｔ６との間に接続される第６ＰＭＯＳトランジスタＭＰ６と、を備えることができ、第５ＰＭＯＳトランジスタＭＰ５のゲート電極はデータ信号ＤＱを受信し、第６ＰＭＯＳトランジスタＭＰ６のゲート電極は第２参照信号ＶＲを受信する。

【0053】

留意されたいこととして、第１比較ユニット１１１２に対して、データ信号ＤＱと第１参照信号ＶＲ＋のレベル値の変化は同期していないため、データ信号ＤＱを受信する第３ＰＭＯＳトランジスタＭＰ３の導通時刻は、第１参照信号ＶＲ＋を受信する第４ＰＭＯＳトランジスタＭＰ４の導通時刻とは異なり、同一時刻において、第３ＰＭＯＳトランジスタＭＰ３の導通程度は、第４ＰＭＯＳトランジスタＭＰ４の導通程度とは異なる。理解できるように、第３ＰＭＯＳトランジスタＭＰ３の導通程度と第４ＰＭＯＳトランジスタＭＰ４の導通程度が異なるため、第５ノードｎｅｔ５に対する第３ＰＭＯＳトランジスタＭＰ３と第４ＰＭＯＳトランジスタＭＰ４の電流分流能力も異なり、これにより、第１ノードｎｅｔ１の電圧と第２ノードｎｅｔ２の電圧が異なるようになり、これは、第１信号対として第１信号Ｓｎ＋及び第２信号Ｓｐ＋を出力することに有益である。

【0054】

第２比較ユニット１２１２に対して、データ信号ＤＱと第２参照信号ＶＲ－のレベル値の変化は同期していないため、データ信号ＤＱを受信する第５ＰＭＯＳトランジスタＭＰ５の導通時刻は、第２参照信号ＶＲ－を受信する第６ＰＭＯＳトランジスタＭＰ６の導通時刻とは異なり、同一時刻において、第５ＰＭＯＳトランジスタＭＰ５の導通程度は、第６ＰＭＯＳトランジスタＭＰ６の導通程度とは異なる。理解できるように、第５ＰＭＯＳトランジスタＭＰ５の導通程度と第６ＰＭＯＳトランジスタＭＰ６の導通程度が異なるため、第６ノードｎｅｔ６に対する第５ＰＭＯＳトランジスタＭＰ５と第６ＰＭＯＳトランジスタＭＰ６の電流分流能力も異なり、これにより、第３ノードｎｅｔ３の電圧と第４ノードｎｅｔ４の電圧が異なるようになり、これは、第２信号対として第３信号Ｓｎ－及び第４信号Ｓｐ－を出力することに有益である。

【0055】

１つの例において、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より低い場合、第３ＰＭＯＳトランジスタＭＰ３の導通程度は第４ＰＭＯＳトランジスタＭＰ４の導通程度より大きいので、第５ノードｎｅｔ５でより多くの電流が、第３ＰＭＯＳトランジスタＭＰ３が位置する経路に流れ込み、これにより、第１ノードｎｅｔ１の電流が第２ノードｎｅｔ２の電流より大きくなり、第１ノードｎｅｔ１によって出力される第１信号Ｓｎ＋のレベル値が更に高くなるようにし、第２ノードｎｅｔ２によって出力される第２信号Ｓｐ＋のレベル値が更に低くなるようにする。データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より低い場合、第５ＰＭＯＳトランジスタＭＰ５の導通程度は、第６ＰＭＯＳトランジスタＭＰ６の導通程度より大きいので、第６ノードｎｅｔ６でより多くの電流が、第５ＰＭＯＳトランジスタＭＰ５が位置する経路に流れ込み、これにより、第３ノードｎｅｔ３の電流が第４ノードｎｅｔ４の電流より大きくなり、第３ノードｎｅｔ３によって出力される第３信号Ｓｎ－のレベル値が更に高くなるようにし、第４ノードｎｅｔ４によって出力される第４信号Ｓｐ－のレベル値が更に低くなるようにする。

【0056】

同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より高い場合、第３ＰＭＯＳトランジスタＭＰ３の導通程度は第４ＰＭＯＳトランジスタＭＰ４の導通程度より小さく、第１ノードｎｅｔ１によって出力される第１信号Ｓｎ＋のレベル値が低く、第２ノードｎｅｔ２によって出力された第２信号Ｓｐ＋のレベル値は高く、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より高い場合、第５ＰＭＯＳトランジスタＭＰ５の導通程度は第６ＰＭＯＳトランジスタＭＰ６の導通程度より小さく、第３ノードｎｅｔ３によって出力される第３信号Ｓｎ－のレベル値は低く、第４ノードｎｅｔ４によって出力される第４信号Ｓｐ－のレベル値は高い。

【0057】

いくつかの実施例において、図３及び図５を参照すると、第１増幅モジュール１０１は、更に、第１ノードｎｅｔ１及び第２ノードｎｅｔ２に接続される第１リセットユニット１３１と、第３ノードｎｅｔ３及び第４ノードｎｅｔ４に接続される第２リセットユニット１４１と、を備えることができ、前記第１リセットユニット１３１は、第１ノードｎｅｔ１及び第２ノードｎｅｔ２をリセットするように構成され、前記第２リセットユニット１４１は、第３ノードｎｅｔ３及び第４ノードｎｅｔ４をリセットするように構成される。そうすると、データ受信回路１００が、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信と、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力とを一回完了した後、第１リセットユニット１３１によって、第１ノードｎｅｔ１及び第２ノードｎｅｔ２のレベル値を初期値に戻せ、第２リセットユニット１４１によって、第３ノードｎｅｔ３及び第４ノードｎｅｔ４におけるレベル値を初期値に戻せ、これにより、後続でデータ受信回路１００が次のデータ受信及び処理を実行することを容易にする。

【0058】

いくつかの実施例において、続けて図６を参照すると、第１リセットユニット１３１は、第１ノードｎｅｔ１と接地との間に接続される第１ＮＭＯＳトランジスタＭＮ１と、第２ノードｎｅｔ２と接地との間に接続される第２ＮＭＯＳトランジスタＭＮ２と、を備え、第１ＮＭＯＳトランジスタＭＮ１のゲート電極は第１サンプリングクロック信号ｃｌｋ１を受信し、第２ＮＭＯＳトランジスタＭＮ２のゲート電極は第１サンプリングクロック信号ｃｌｋ１を受信し、第２リセットユニット１４１は、第３ノードｎｅｔ３と接地との間に接続される第３ＮＭＯＳトランジスタＭＮ３と、第４ノードｎｅｔ４と接地との間に接続される第４ＮＭＯＳトランジスタＭＮ４と、を備えることができ、第３ＮＭＯＳトランジスタＭＮ３のゲート電極は第２サンプリングクロック信号ｃｌｋ２を受信し、第４ＮＭＯＳトランジスタＭＮ４のゲート電極は第２サンプリングクロック信号ｃｌｋ２を受信する。

【0059】

１つの例において、データ受信回路への符号間干渉の影響を低減する必要がある場合、第１サンプリングクロック信号ｃｌｋ１及び第２サンプリングクロック信号ｃｌｋ２は両方ともローレベルであり、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも導通され、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４はすべて遮断され、データ受信回路１００の正常な動作を確保し、同時に、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２を第１比較ユニット１１１２の負荷として使用することにより、第１比較ユニット１１１２の増幅ゲインを増加させることができ、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４を第２比較ユニット１２１２の負荷として使用することにより、第２比較ユニット１２１２の増幅ゲインを増加させることができる。第１サンプリングクロック信号ｃｌｋ１及び第２サンプリングクロック信号ｃｌｋ２が両方ともハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも遮断され、第１比較ユニット１１１２及び第２比較ユニット１２１２には電流が流れなく、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４はすべて導通されて、第１ノードｎｅｔ１の電圧、第２ノードｎｅｔ２の電圧、第３ノードｎｅｔ３の電圧及び第４ノードｎｅｔ４の電圧を引き下げ、これにより、第１ノードｎｅｔ１、第２ノードｎｅｔ２、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットを実現する。

【0060】

更に、データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、第１サンプリングクロック信号ｃｌｋ１がローレベルであり、第２サンプリングクロック信号ｃｌｋ２がハイレベルである場合、第１ＰＭＯＳトランジスタＭＰ１が導通され、第２ＰＭＯＳトランジスタＭＰ２が遮断され、このとき、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は両方とも遮断され、それにより、第１比較回路１１１の正常な動作を確保し、同時に、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は両方とも導通されて、第３ノードｎｅｔ３の電圧及び第４ノードｎｅｔ４の電圧を引き下げ、これにより、第３ノードｎｅｔ３及び第４ノードｎｅｔ４のリセットを実現し、データ受信回路１００の電力消費を低減する。又は、第１サンプリングクロック信号ｃｌｋ１がハイレベルであり、第２サンプリングクロック信号ｃｌｋ２がローレベルである場合、第１ＰＭＯＳトランジスタＭＰ１は遮断され、第２ＰＭＯＳトランジスタＭＰ２は導通され、このとき、第１ＮＭＯＳトランジスタＭＮ１及び第２ＮＭＯＳトランジスタＭＮ２は両方とも導通されて、第１ノードｎｅｔ１の電圧及び第２ノードｎｅｔ２の電圧を引き下げ、これにより、第１ノードｎｅｔ１及び第２ノードｎｅｔ２のリセットを実現し、データ受信回路１００の電力消費を低減し、同時に、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４を両方とも遮断されることにより、第２比較回路１２１の正常な動作を確保する。

【0061】

いくつかの実施例において、図７を参照すると、第２増幅モジュール１０２は、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続される第１入力ユニット１１２と、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続される第２入力ユニット１２２と、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に接続されるラッチユニット１３２と、を備えることができ、前記第１入力ユニット１１２は、制御信号ｆｂ ｃｏｎｔｒｏｌに応答して導通されて第１信号対を受信し、第１信号対に対して第３比較を実行し、第３比較の結果として、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号をそれぞれ提供するように構成され、前記第２入力ユニット１２２は、制御信号ｆｂ ｃｏｎｔｒｏｌに応答して導通されて第２信号対を受信し、第２信号対に対して第４比較を実行し、第４比較の結果として、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号をそれぞれ提供するように構成され、ここで、第１入力ユニット１１２及び第２入力ユニット１２２は、制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて択一に導通され、前記ラッチユニット１３２は、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号を増幅してラッチし、それぞれ第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０を介して第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するように構成される。

【0062】

ここで、ラッチユニット１３２は、第７ノードｎｅｔ７の信号及び第８ノードｎｅｔ８の信号に従って、第１出力ノードｎｅｔ９にハイレベル信号を出力し、第２出力ノードｎｅｔ１０にローレベル信号を出力するか、第１出力ノードｎｅｔ９にローレベル信号を出力し、第２出力ノードｎｅｔ１０にハイレベル信号を出力するように構成される。

【0063】

いくつかの実施例において、図４及び図５を参照すると、フィードバック信号ｆｂは、差動化された第１フィードバック信号ｆｂｐ及び第２フィードバック信号ｆｂｎを含み得、制御信号ｆｂ ｃｏｎｔｒｏｌは、差動化された第１制御信号ｆｂｐ ｃｏｎｔｒｏｌ及び第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを含み得、第１入力ユニット１１２は、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌに応答して導通され、第２入力ユニット１２２は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して導通され、決定等化イネーブルモジュール１０３は、第１イネーブルユニット１１３と、第２イネーブルユニット１２３と、を備えることができ、前記第１イネーブルユニット１１３は、イネーブル信号ＥｎＤｆｅ及び第１フィードバック信号ｆｂｐを受信し、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを出力するように構成され、ここで、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値は、第１フィードバック信号ｆｂｐのレベル値に応じて変化し、イネーブル信号ＥｎＤｆｅが第２レベル値を有する期間において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値は固定値であり、前記第２イネーブルユニット１２３は、相補イネーブル信号ＥｎＤｆｅＮ及び第２フィードバック信号ｆｂｎを受信し、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを出力するように構成され、ここで、相補イネーブル信号ＥｎＤｆｅＮとイネーブル信号ＥｎＤｆｅは、互いの差動信号であり、相補イネーブル信号ＥｎＤｆｅＮが第２レベル値を有する期間において、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値は、第２フィードバック信号ｆｂｎのレベル値に応じて変化し、相補イネーブル信号ＥｎＤｆｅＮが第１レベル値を有する期間において、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値は固定値である。

【0064】

１つの例において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌがハイレベルであり、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌがローレベルである場合、第１入力ユニット１１２は、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌに応答して導通され、このとき、第２入力ユニット１２２は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して遮断され、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第１入力ユニット１１２によって受信された第１信号Ｓｎ＋及び第２信号Ｓｐ＋に基づいて得られたものである。別の例において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌがローレベルであり、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌがハイレベルである場合、第１入力ユニット１１２は、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌに応答して遮断され、このとき、第２入力ユニット１２２は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して導通され、即ち、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、第２入力ユニット１２２によって受信された第３信号Ｓｎ－及び第４信号Ｓｐ－に基づいて得られたものである。

【0065】

留意されたいこととして、１つの例において、イネーブル信号ＥｎＤｆｅ及び相補イネーブル信号ＥｎＤｆｅＮの第１レベル値期間とは、第１イネーブルユニット１１３がイネーブル信号ＥｎＤｆｅを論理レベル１に決定し、第２イネーブル信号１２３が相補イネーブル信号ＥｎＤｆｅＮを論理レベル１に決定するレベル値範囲、即ちハイレベルを指し、イネーブル信号ＥｎＤｆｅ及び相補イネーブル信号ＥｎＤｆｅＮの第２レベル値期間とは、第１イネーブルユニット１１３がイネーブル信号ＥｎＤｆｅを論理レベル０に決定し、第２イネーブル信号１２３が相補イネーブル信号ＥｎＤｆｅＮを論理レベル０に決定するレベル値範囲、即ちローレベルを指す。

【0066】

理解できるように、イネーブル信号ＥｎＤｆｅが論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮが論理レベル０である場合、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値は、第１フィードバック信号ｆｂｐのレベル値に応じて変化し、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値は、第２フィードバック信号ｆｂｎのレベル値に応じて変化し、このとき、第１比較ユニット１１１２及び第２比較ユニット１２１２の両方を動作状態にすることができ、後続で第２増幅モジュール１０２は、変化された制御信号ｆｂ ｃｏｎｔｒｏｌに基づいて、第１信号対又は第２信号対のうちの、レベル値の差がより大きい方を選択的に受信することにより、第２増幅モジュール１０２が受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であるように確保し、それにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減することができる。イネーブル信号ＥｎＤｆｅが論理レベル０であり、相補イネーブル信号ＥｎＤｆｅＮが論理レベル１である場合、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値は固定値であり、且つ第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値は固定値であり、このとき、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２の一方を導通させることにより、第１比較ユニット１１１２及び第２比較ユニット１２１２の一方が動作状態になるようにし、第２増幅モジュール１０２が第１信号対又は第２信号対の一方を固定的に受信するようにし、データ受信回路１００の電力消費を低減することができる。

【0067】

留意されたいこととして、決定等化イネーブルモジュール１０３は、受信されたイネーブル信号ＥｎＤｆｅに基づいて、それ自体に相補イネーブル信号ＥｎＤｆｅＮを提供することができ、実際の応用では、相補イネーブル信号ＥｎＤｆｅＮは、他のモジュールによって決定等化イネーブルモジュール１０３に提供されてもよい。

【0068】

いくつかの実施例において、図５を参照すると、決定等化イネーブルモジュール１０３は、更に、第１ＮＡＮＤゲートユニット１３３を備えることができ、第１ＮＡＮＤゲートユニット１３３は、イネーブル信号ＥｎＤｆｅ及び第３サンプリングクロック信号ｃｌｋ３を受信し、第２サンプリングクロック信号ｃｌｋ２を出力し、ここで、第３サンプリングクロック信号ｃｌｋ３と第１サンプリングクロック信号ｃｌｋ１は、互いに逆位相である。

【0069】

１つの例において、データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１に制御され、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０に制御され、第１サンプリングクロック信号ｃｌｋ１がローレベルであり、第３サンプリングクロック信号ｃｌｋ３がハイレベルである場合、第１ＮＡＮＤゲートユニット１３３によって出力される第２サンプリングクロック信号ｃｌｋ２はローレベルであり、このとき、第１ＰＭＯＳトランジスタＭＰ１は、第１サンプリングクロック信号ｃｌｋ１に応答して導通され、第２ＰＭＯＳトランジスタＭＰ２は、第２サンプリングクロック信号ｃｌｋ２に応答して導通され、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４はすべて遮断される。

【0070】

データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは論理レベル０に制御され、相補イネーブル信号ＥｎＤｆｅＮは論理レベル１に制御され、そうすると、第１ＮＡＮＤゲートユニット１３３によって出力される第２サンプリングクロック信号ｃｌｋ２はハイレベルであり、このとき、第１ＰＭＯＳトランジスタＭＰ１１は、第１サンプリングクロック信号ｃｌｋ１に応答して導通され、第２ＰＭＯＳトランジスタＭＰ２は、第２サンプリングクロック信号ｃｌｋ２に応答して遮断され、このとき、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は両方とも導通されて、第３ノードｎｅｔ３の電圧及び第４ノードｎｅｔ４の電圧を引き下げることにより、データ受信回路１００の電力消費を低減する。

【0071】

いくつかの実施例において、図７を参照すると、第１イネーブルユニット１１３は第２ＮＡＮＤゲートユニット１４３であってもよく、第２イネーブルユニット１２３はＮＯＲゲートユニット１５３であってもよく、ここで、第１レベル値はハイレベルであり、第２レベル値はローレベルであり、第２ＮＡＮＤゲートユニット１４３は、第１フィードバック信号ｆｂｐ及びイネーブル信号ＥｎＤｆｅを受信し、ＮＯＲゲートユニット１５３は、第２フィードバック信号ｆｂｎ及び相補イネーブル信号ＥｎＤｆｅＮを受信する。

【0072】

１つの例において、データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０である。第１フィードバック信号ｆｂｐがハイレベルであり、第２フィードバック信号ｆｂｎがローレベルである場合、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはローレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはハイレベルである。第１フィードバック信号ｆｂｐがローレベルであり、第２フィードバック信号ｆｂｎがハイレベルである場合、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはハイレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはローレベルである。このようにして、イネーブル信号ＥｎＤｆｅが第１レベル値を有する期間において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値が、第１フィードバック信号ｆｂｐのレベル値に応じて変化し、相補イネーブル信号ＥｎＤｆｅＮが第２レベル値を有する期間において、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値が、第２フィードバック信号ｆｂｎのレベル値に応じて変化することを実現する。

【0073】

データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅが論理レベル０であり、相補イネーブル信号ＥｎＤｆｅＮが論理レベル１であり、この場合、第１フィードバック信号ｆｂｐがハイレベルであるかローレベルであるか、第２フィードバック信号ｆｂｎがローレベルであるかハイレベルであるかに関わらず、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはすべてハイレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはすべてローレベルである。このようにして、相補イネーブル信号ＥｎＤｆｅＮが第２レベル値を有する期間において、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌのレベル値が固定値であり、相補イネーブル信号ＥｎＤｆｅＮが第１レベル値を有する期間において、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌのレベル値が固定値であることを実現する。

【0074】

留意されたいこととして、実際の応用では、第１イネーブルユニットはＮＯＲゲートユニットであってもよく、第２イネーブルユニットは第２ＮＡＮＤゲートユニットであってもよく、ここで、第１レベル値はローレベルであり、第２レベル値はハイレベルであり、ＮＯＲゲートユニットは、第１フィードバック信号及びイネーブル信号を受信し、第２ＮＡＮＤゲートユニットは、第２フィードバック信号及び相補イネーブル信号を受信し、このとき、データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル０であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル１である。

【0075】

いくつかの実施例において、続けて図７を参照すると、第１入力ユニット１１２は、第５ＮＭＯＳトランジスタＭＮ５及び第６ＮＭＯＳトランジスタＭＮ６と、第７ＮＭＯＳトランジスタＭＮ７及び第８ＮＭＯＳトランジスタＭＮ８と、を備えることができ、第５ＮＭＯＳトランジスタＭＮ５のドレイン電極は第７ノードｎｅｔ７に接続され、第５ＮＭＯＳトランジスタＭＮ５のソース電極は第６ＮＭＯＳトランジスタＭＮ６のドレイン電極に接続され、第６ＮＭＯＳトランジスタＭＮ６のソース電極は接地に接続され、ここで、第５ＮＭＯＳトランジスタＭＮ５のゲート電極は、第１信号Ｓｎ＋又は第１制御信号ｆｂｐ ｃｏｎｔｒｏｌの一方を受信し、第６ＮＭＯＳトランジスタＭＮ６のゲート電極は、第１信号Ｓｎ＋又は第１制御信号ｆｂｐ ｃｏｎｔｒｏｌの他方を受信し、第７ＮＭＯＳトランジスタＭＮ７のドレイン電極は第８ノードｎｅｔ８に接続され、第７ＮＭＯＳトランジスタＭＮ７のソース電極は第８ＮＭＯＳトランジスタＭＮ８のドレイン電極に接続され、第８ＮＭＯＳトランジスタＭＮ８のソース電極は前記接地に接続され、ここで、第７ＮＭＯＳトランジスタＭＮ７のゲート電極は、第２信号Ｓｐ＋又は第１制御信号ｆｂｐ ｃｏｎｔｒｏｌの一方を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲート電極は、第２信号Ｓｐ＋又は第１制御信号ｆｂｐ ｃｏｎｔｒｏｌの他方を受信する。

【0076】

第２入力ユニット１２２は、第９ＮＭＯＳトランジスタＭＮ９と、第１０ＮＭＯＳトランジスタＭＮ１０と、第１１ＮＭＯＳトランジスタＭＮ１１と、第１２ＮＭＯＳトランジスタＭＮ１２と、を備えることができ、第９ＮＭＯＳトランジスタＭＮ９のドレイン電極は第７ノードｎｅｔ７に接続され、第９ＮＭＯＳトランジスタＭＮ９のソース電極は第１０ＮＭＯＳトランジスタＭＮ１０のドレイン電極に接続され、第１０ＮＭＯＳトランジスタＭＮ１０のソース電極は接地に接続され、ここで、第９ＮＭＯＳトランジスタＭＮ９のゲート電極は、第３信号Ｓｎ－又は第２制御信号ｆｂｎ ｃｏｎｔｒｏｌの一方を受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲート電極は、第３信号Ｓｎ－又は第２制御信号ｆｂｎ ｃｏｎｔｒｏｌの他方を受信し、第１１ＮＭＯＳトランジスタＭＮ１１のドレイン電極は第８ノードｎｅｔ８に接続され、第１１ＮＭＯＳトランジスタＭＮ１１のソース電極は第１２ＮＭＯＳトランジスタＭＮ１２のドレイン電極に接続され、第１２ＮＭＯＳトランジスタＭＮ１２のソース電極は接地に接続され、ここで、第１１ＮＭＯＳトランジスタＭＮ１１のゲート電極は、第４信号Ｓｐ－又は第２制御信号ｆｂｎ ｃｏｎｔｒｏｌの一方を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲート電極は、第４信号Ｓｐ－又は第２制御信号ｆｂｎ ｃｏｎｔｒｏｌの他方を受信する。

【0077】

留意されたいこととして、図７では、第５ＮＭＯＳトランジスタＭＮ５のゲート電極が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信し、第６ＮＭＯＳトランジスタＭＮ６のゲート電極が第１信号Ｓｎ＋を受信し、第７ＮＭＯＳトランジスタＭＮ７のゲート電極が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信し、第８ＮＭＯＳトランジスタＭＮ８のゲート電極が第２信号Ｓｐ＋を受信することを例として示しているが、実際の応用では、第５ＮＭＯＳトランジスタＭＮ５のゲート電極が第１信号Ｓｎ＋を受信し、第６ＮＭＯＳトランジスタＭＮ６のゲート電極が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信し、第７ＮＭＯＳトランジスタＭＮ７のゲート電極が第２信号Ｓｐ＋を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲート電極が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信することであってもよい。更に、図７では、第９ＮＭＯＳトランジスタＭＮ９のゲート電極が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲート電極が第３信号Ｓｎ－を受信し、第１１ＮＭＯＳトランジスタＭＮ１１のゲート電極が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲート電極が第４信号Ｓｐ－を受信することを例として示しているが、実際の応用では、第９ＮＭＯＳトランジスタＭＮ９のゲート電極が第３信号Ｓｎ－を受信し、第１０ＮＭＯＳトランジスタＭＮ１０のゲート電極が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信し、第１１ＮＭＯＳトランジスタＭＮ１１のゲート電極が第４信号Ｓｐ－を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲート電極が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信することであってもよい。

【0078】

１つの例において、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より高い場合、第１信号Ｓｎ＋のレベル値は低く、第２信号Ｓｐ＋のレベル値は高く、このとき、第１入力ユニット１１２が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌに応答して導通されると、第６ＮＭＯＳトランジスタＭＮ６のゲート電極が第１信号Ｓｎ＋を受信し、第８ＮＭＯＳトランジスタＭＮ８のゲート電極が第２信号Ｓｐ＋を受信し、そうすると、第８ＮＭＯＳトランジスタＭＮ８の導通程度は、第６ＮＭＯＳトランジスタＭＮ６の導通程度より大きいので、第８ノードｎｅｔ８の電圧は第７ノードｎｅｔ７での電圧より小さくなり、それにより、第１４ＮＭＯＳトランジスタＭＮ１４の導通程度が、第１３ＮＭＯＳトランジスタＭＮ１３の導通程度より大きくなり、第２出力ノードｎｅｔ１０の電圧が、第１出力ノードｎｅｔ９の電圧より小さくなり、このとき、第８ＰＭＯＳトランジスタＭＰ８の導通程度は、第７ＰＭＯＳトランジスタＭＰ７の導通程度より小さく、ラッチユニット１３２は、正帰還増幅を形成し、更に、第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔがハイレベルとなり、第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮがローレベルとなる。同様に、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より低い場合、第１信号Ｓｎ＋のレベル値は高く、第２信号Ｓｐ＋のレベル値は低く、このとき、第１入力ユニット１１２が第１制御信号ｆｂｐ ｃｏｎｔｒｏｌに応答して導通されると、第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔはローレベルであり、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮはハイレベルである。

【0079】

１つの例において、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より高い場合、第３信号Ｓｎ－のレベル値は低く、第４信号Ｓｐ－のレベル値は高く、このとき、第２入力ユニット１２２が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して導通されると、第１０ＮＭＯＳトランジスタＭＮ１０のゲート電極が第３信号Ｓｎ－を受信し、第１２ＮＭＯＳトランジスタＭＮ１２のゲート電極が第４信号Ｓｐ－を受信し、すると、第１２ＮＭＯＳトランジスタＭＮ１２の導通程度は、第１０ＮＭＯＳトランジスタＭＮ１０の導通程度より大きいので、第８ノードｎｅｔ８での電圧が、第７ノードｎｅｔ７での電圧より小さくなり、それにより、第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔがハイレベルとなり、第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮがローレベルとなる。同様に、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より低い場合、第３信号Ｓｎ－のレベル値は高く、第４信号Ｓｐ－のレベル値は低く、このとき、第２入力ユニット１２２が第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して導通されると、第１出力ノードｎｅｔ９によって出力された第１出力信号Ｖｏｕｔはローレベルであり、第２出力ノードｎｅｔ１０によって出力された第２出力信号ＶｏｕｔＮはハイレベルである。

【0080】

留意されたいこととして、複数のデータ受信回路１００が縦続接続されている場合、フィードバック信号ｆｂは以前受信されたデータに基づいて取得されることは、前段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを次段のデータ受信回路１００のフィードバック信号ｆｂとして使用し、次段のデータ受信回路１００の決定等化イネーブルモジュール１０３が、フィードバック信号ｆｂ及びイネーブル信号ＥｎＤｆｅに基づいて制御信号ｆｂ ｃｏｎｔｒｏｌを出力することにより、次段のデータ受信回路１００の第２増幅モジュール１０２を制御し、最終段のデータ受信回路１００によって出力された第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを、初段のデータ受信回路１００のフィードバック信号ｆｂとして使用し、初段のデータ受信回路１００の決定等化イネーブルモジュール１０３が、フィードバック信号ｆｂ及びイネーブル信号ＥｎＤｆｅに基づいて制御信号ｆｂ ｃｏｎｔｒｏｌを出力することにより、初段のデータ受信回路１００の第２増幅モジュール１０２を制御することを意味する。

【0081】

具体的には、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔを、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用し、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮを、次段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用し、次段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第１フィードバック信号ｆｂｐ及びイネーブル信号ＥｎＤｆｅに基づいて第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを出力し、次段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第２フィードバック信号ｆｂｎ及び相補イネーブル信号ＥｎＤｆｅＮに基づいて第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを出力し、最終段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔを、初段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用し、最終段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮを、初段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用し、初段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第１フィードバック信号ｆｂｐ及びイネーブル信号ＥｎＤｆｅに基づいて第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを出力し、初段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第２フィードバック信号ｆｂｎ及び相補イネーブル信号ＥｎＤｆｅＮに基づいて第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを出力する。

【0082】

理解できるように、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔがハイレベルであり、第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮがローレベルである場合、次段のデータ受信回路１００によって受信される第１フィードバック信号ｆｂｐはハイレベルであり、第２フィードバック信号ｆｂｎはローレベルである。

【0083】

データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０であり、そうすると、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはローレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはハイレベルであり、次段のデータ受信回路１００の第１入力ユニット１１２は、第１制御信号ｆｂｐ ｃｏｎｔｒｏに応答して遮断され、第２入力ユニット１２２は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して導通される。

【0084】

前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔがローレベルであり、第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮがハイレベルである場合、次段のデータ受信回路１００によって受信される第１フィードバック信号ｆｂｐはローレベルであり、第２フィードバック信号ｆｂｎはハイレベルである。

【0085】

データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０であり、そうすると、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはハイレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはローレベルであり、次段のデータ受信回路１００の第１入力ユニット１１２は、第１制御信号ｆｂｐ ｃｏｎｔｒｏに応答して導通され、第２入力ユニット１２２は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌに応答して遮断される。

【0086】

いくつかの実施例において、図７を参照すると、ラッチユニット１３２は、第１３ＮＭＯＳトランジスタＭＮ１３と、第７ＰＭＯＳトランジスタＭＰ７と、第１４ＮＭＯＳトランジスタＭＮ１４と、第８ＰＭＯＳトランジスタＭＰ８と、を備えることができ、第１３ＮＭＯＳトランジスタＭＮ１３のゲート電極及び第７ＰＭＯＳトランジスタＭＰ７のゲート電極は両方とも第１出力ノードｎｅｔ９に接続され、前記第１３ＮＭＯＳトランジスタＭＮ１３のソース電極は第７ノードｎｅｔ７に接続され、第１３ＮＭＯＳトランジスタＭＮ１３のドレイン電極及び第７ＰＭＯＳトランジスタＭＰ７のドレイン電極は両方とも第２出力ノードｎｅｔ１０に接続され、第７ＰＭＯＳトランジスタＭＰ７のソース電極は電源ノードＶｃｃに接続され、第１４ＮＭＯＳトランジスタＭＮ１４のゲート電極及び第８ＰＭＯＳトランジスタＭＰ８のゲート電極は両方とも第２出力ノードｎｅｔ１０に接続され、第１４ＮＭＯＳトランジスタＭＮ１４のソース電極は第８ノードｎｅｔ８に接続され、第１４ＮＭＯＳトランジスタＭＮ１４のドレイン電極及び第８ＰＭＯＳトランジスタＭＰ８のドレイン電極は両方とも第１出力ノードｎｅｔ９に接続され、第８ＰＭＯＳトランジスタＭＰ８のソース電極は電源ノードＶｃｃに接続される。

【0087】

いくつかの実施例において、続けて図７を参照すると、第２増幅モジュール１０２は、更に、電源ノードＶｃｃとラッチユニット１３２の出力端子との間に接続される第３リセットユニット１４２を備えることができ、前記第３リセットユニット１４２は、ラッチユニット１３２の出力端子をリセットするように構成される。このようにして、データ受信回路１００が、データ信号ＤＱ、第１参照信号ＶＲ＋及び第２参照信号ＶＲ－の受信と、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの出力とを一回完了した後、第３リセットユニット１４２によって、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０のレベル値を初期値に戻せ、これにより、後続でデータ受信回路１００が次のデータ受信及び処理を実行することを容易にする。

【0088】

いくつかの実施例において、続けて図７を参照すると、第３リセットユニット１４２は、第１出力ノードｎｅｔ９と電源ノードＶｃｃとの間に接続される第９ＰＭＯＳトランジスタＭＰ９と、第２出力ノードｎｅｔ１０と電源ノードＶｃｃとの間に接続される第１０ＰＭＯＳトランジスタＭＰ１０と、を備えることができ、第９ＰＭＯＳトランジスタＭＰ９のゲート電極は、第４サンプリングクロック信号ｃｌｋ４を受信し、第１０ＰＭＯＳトランジスタＭＰ１０のゲート電極は、第４サンプリングクロック信号ｃｌｋ４を受信する。

【0089】

留意されたいこととして、第４サンプリングクロック信号ｃｌｋ４及び第３サンプリングクロック信号ｃｌｋ３は、同じクロック信号であってもよいし、同じ位相で異なる振幅の異なるクロック信号であってもよく、第３サンプリングクロック信号ｃｌｋ３と第１サンプリングクロック信号ｃｌｋ１は、互いに逆位相である。

【0090】

１つの例において、図６及び図７を参照すると、データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０である。第１サンプリングクロック信号ｃｌｋ１がローレベルであり、第３サンプリングクロック信号ｃｌｋ３及び第４サンプリングクロック信号ｃｌｋ４が両方ともハイレベルである場合、第２サンプリングクロック信号ｃｌｋ２はローレベルであり、このとき、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも導通され、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０はすべて遮断される。第１サンプリングクロック信号ｃｌｋ１がハイレベルであり、第３サンプリングクロック信号ｃｌｋ３及び第４サンプリングクロック信号ｃｌｋ４が両方ともローレベルである場合、第２サンプリングクロック信号ｃｌｋ２はハイレベルであり、このとき、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２は両方とも遮断され、このとき、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４はすべて導通され、第９ＰＭＯＳトランジスタＭＰ９及び第１０ＰＭＯＳトランジスタＭＰ１０も導通されて、第１出力ノードｎｅｔ９の電圧及び第２出力ノードｎｅｔ１０の電圧を引き上げ、これにより、第１出力ノードｎｅｔ９及び第２出力ノードｎｅｔ１０のリセットを実現する。

【0091】

データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、イネーブル信号ＥｎＤｆｅは論理レベル０であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル１であり、このとき、第３サンプリングクロック信号ｃｌｋ３がハイレベルであるかローレベルであるかに関わらず、第２サンプリングクロック信号ｃｌｋ２は常にハイレベルであり、すると、第２ＰＭＯＳトランジスタＭＰ２は常に遮断され、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４は両方とも導通されて、第２比較回路１２１の電流を低下させ、それにより、データ受信回路１００の電力消費を低減する。

【0092】

以下には、図７及び表１を参照して、本発明の１つの実施例によるデータ受信回路１００の具体的な動作原理について詳細に説明する。

【0093】

１つの例において、複数のデータ受信回路１００が縦続接続されている場合、前段のデータ受信回路１００の第１出力ノードｎｅｔ９によって出力される第１出力信号Ｖｏｕｔを、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐとして使用し、前段のデータ受信回路１００の第２出力ノードｎｅｔ１０によって出力される第２出力信号ＶｏｕｔＮを、次段のデータ受信回路１００の第２フィードバック信号ｆｂｎとして使用し、次段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第１フィードバック信号ｆｂｐ及びイネーブル信号ＥｎＤｆｅに基づいて第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを出力し、次段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、第２フィードバック信号ｆｂｎ及び相補イネーブル信号ＥｎＤｆｅＮに基づいて第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを出力する。

【0094】

以下では、受信された第１参照信号ＶＲ＋のレベル値が第２参照信号ＶＲ－のレベル値より小さいことを例として説明する。１つの例において、第１参照信号ＶＲ＋のレベル値は０．３Ｖであり得、第２参照信号ＶＲ－のレベル値は０．７Ｖであり得、データ信号ＤＱが論理レベル１である場合、これは、データ信号ＤＱのレベル値が第２参照信号ＶＲ－のレベル値より大きいことを意味し、データ信号ＤＱが論理レベル０である場合、これは、データ信号ＤＱのレベル値が第１参照信号ＶＲ＋のレベル値より小さいことを意味する。

【0095】

留意されたいこととして、表１では、１はハイレベルを表し、０はローレベルを表す。

【0096】

データ受信回路への符号間干渉の影響を低減する必要がある場合、イネーブル信号ＥｎＤｆｅは論理レベル１であり、相補イネーブル信号ＥｎＤｆｅＮは論理レベル０である。

【0097】

表１を参照すると、前段のデータ受信回路１００が受信するデータ信号ＤＱ１が論理レベル１である場合、前段のデータ受信回路１００によって出力される第１出力信号Ｖｏｕｔ、即ち、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐはハイレベルであり、前段のデータ受信回路１００によって出力される第２出力信号ＶｏｕｔＮ、即ち、次段のデータ受信回路１００の第２フィードバック信号Ｆｂｎはローレベルであり、すると、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはローレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはハイレベルであり、この場合、第５ＮＭＯＳトランジスタＭＮ５のゲート電極及び第７ＮＭＯＳトランジスタＭＮ７のゲート電極は、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信することによって遮断され、第９ＮＭＯＳトランジスタＭＮ９のゲート電極及び第１１ＮＭＯＳトランジスタＭＮ１１のゲート電極は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信することによって導通され、第２入力ユニット１２２は、第３信号Ｓｎ－と第４信号Ｓｐ－を比較して、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するように構成され、第１入力ユニット１１２には電流が流れない。

【0098】

前段のデータ受信回路１００が受信するデータ信号ＤＱ１が論理レベル１である場合、次段のデータ受信回路１００が受信するデータ信号ＤＱ２に関しては、以下の２つの状況がある。

【0099】

状況１：表１を参照すると、次段のデータ受信回路１００が受信するデータ信号ＤＱ２が論理レベル０である場合、データ信号ＤＱ２と、前段のデータ受信回路１００が受信するデータ信号ＤＱ１とのレベル値の差が比較的に大きいため、比較的に大きい符号間干渉が存在し、この場合、次段のデータ受信回路１００の第２入力ユニット１２２が導通され、即ち、次段のデータ受信回路１００の第２増幅モジュール１０２が受信するのは、第３信号Ｓｎ－及び第４信号Ｓｐ－である。次段のデータ受信回路１００では、データ信号ＤＱ２は論理レベル０であり、データ信号ＤＱ２と第２参照信号ＶＲ－との電圧差は、データ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差より大きく、その結果、第２比較回路１２１の処理によって得られた第２信号対の信号間のレベル値の差がより大きいため、第２増幅モジュール１０２が第２信号対を受信するのが、より高い精度の第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減する目的を達成することができる。

【0100】

状況２：表１を参照すると、次段のデータ受信回路１００が受信するデータ信号ＤＱ２が論理レベル１である場合、データ信号ＤＱ２と、前段のデータ受信回路１００が受信するデータ信号ＤＱ１とのレベル値の差が比較的に小さいため、符号間干渉が比較的に小さいか存在しなく、この場合、次段のデータ受信回路１００の第２入力ユニット１２２は導通され、次段のデータ受信回路１００の第２比較回路１２１によって出力される第２信号対は、第２増幅モジュール１０２によって受信される。

【0101】

表１を参照すると、前段のデータ受信回路１００が受信するデータ信号ＤＱ１が論理レベル０である場合、前段のデータ受信回路１００によって出力される第１出力信号Ｖｏｕｔ、即ち、次段のデータ受信回路１００の第１フィードバック信号ｆｂｐはローレベルであり、前段のデータ受信回路１００によって出力される第２出力信号ＶｏｕｔＮ、即ち、次段のデータ受信回路１００の第２フィードバック信号Ｆｂｎはハイレベルであり、この場合、第２ＮＡＮＤゲートユニット１４３によって出力される第１制御信号ｆｂｐ ｃｏｎｔｒｏｌはハイレベルであり、ＮＯＲゲートユニット１５３によって出力される第２制御信号ｆｂｎ ｃｏｎｔｒｏｌはローレベルであり、この場合、第５ＮＭＯＳトランジスタＭＮ５のゲート電極及び第７ＮＭＯＳトランジスタＭＮ７のゲート電極は、第１制御信号ｆｂｐ ｃｏｎｔｒｏｌを受信することによって導通され、第９ＮＭＯＳトランジスタＭＮ９のゲート電極及び第１１ＮＭＯＳトランジスタＭＮ１１のゲート電極は、第２制御信号ｆｂｎ ｃｏｎｔｒｏｌを受信することによって遮断され、第１入力ユニット１１２は、第１信号Ｓｎ＋と第２信号Ｓｐ＋を比較して、第７ノードｎｅｔ７及び第８ノードｎｅｔ８に信号を提供するように構成され、第２入力ユニット１２２には電流が流れない。

【0102】

前段のデータ受信回路１００が受信するデータ信号ＤＱ１が論理レベル０である場合、次段のデータ受信回路１００が受信するデータ信号ＤＱ２に関しては、以下の２つの状況がある。

【0103】

状況３：表１を参照すると、次段のデータ受信回路１００が受信するデータ信号ＤＱ２が論理レベル０である場合、データ信号ＤＱ２と、前段のデータ受信回路１００が受信するデータ信号ＤＱ１とのレベル値の差が比較的に小さいため、符号間干渉は比較的に小さいか存在しなく、この場合、次段のデータ受信回路１００の第１入力ユニット１１２は導通され、次段のデータ受信回路１００の第１比較回路１１１によって出力される第１信号対は、第２増幅モジュール１０２によって受信される。

【0104】

状況４：表１を参照すると、次段のデータ受信回路１００が受信するデータ信号ＤＱ２が論理レベル１である場合、データ信号ＤＱ２と、前段のデータ受信回路１００が受信するデータ信号ＤＱ１とのレベル値の差が比較的に大きいため、比較的に大きい符号間干渉が存在し、この場合、次段のデータ受信回路１００の第１入力ユニット１１２が導通され、即ち、次段のデータ受信回路１００の第１増幅モジュール１０２が受信するのは、第１信号Ｓｎ＋及び第２信号Ｓｐ＋である。この場合、次段のデータ受信回路１００では、データ信号ＤＱ２は論理レベル１であり、データ信号ＤＱ２と第１参照信号ＶＲ＋との電圧差は、データ信号ＤＱ２と第２参照信号ＶＲ－との電圧差より大きく、その結果、第１比較回路１１１の処理によって得られた第１信号対の信号間のレベル値の差はより大きいため、第２増幅モジュール１０２が第１信号対を受信するのが、より高い精度の第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮを出力するのに有益であり、これにより、受信したデータ信号ＤＱの符号間干渉がデータ受信回路１００に与える影響を低減する目的を達成することができる。

【表1】

【0105】

留意されたいこととして、ハイレベル及びローレベルに関する上記の説明において、ハイレベルは、電源電圧以上のレベル値であってもよく、ローレベルは、接地電圧以下のレベル値であってもよい。更に、ハイレベルとローレベルは相対的なものであり、ハイレベル及びローレベルに含まれる具体的なレベル値の範囲は、具体的なデバイスに応じて決定でき、例えば、ＮＭＯＳトランジスタの場合、ハイレベルは、当該ＮＭＯＳトランジスタを導通することができるゲート電圧のレベル値範囲を指し、ローレベルは、当該ＮＭＯＳトランジスタを遮断することができるゲート電圧のレベル値範囲を指し、ＰＭＯＳトランジスタの場合、ローレベルは、当該ＰＭＯＳトランジスタを導通することができるゲート電圧のレベル値範囲を指し、ハイレベルは、当該ＰＭＯＳトランジスタを遮断することができるゲート電圧のレベル値範囲を指す。

【0106】

まとめると、決定等化イネーブルモジュール１０３を利用して、以前に受信したフィードバック信号ｆｂを処理して、第２増幅モジュール１０２を制御できる制御信号ｆｂ ｃｏｎｔｒｏｌを取得することにより、データ受信回路１００によって受信されるデータの符号間干渉がデータ受信回路１００に与える影響を考慮するか否かを選択することができる。例えば、データ受信システムへの符号間干渉の影響を低減する必要がある場合、決定等化イネーブルモジュール１０３を利用して制御信号ｆｂ ｃｏｎｔｒｏｌを出力し、当該制御信号ｆｂ ｃｏｎｔｒｏｌは、第２増幅モジュール１０２が第１信号対又は第２信号対のうち、レベル値の差がより大きい方を選択的に受信するように制御することができ、これにより、第２増幅モジュール１０２が受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保することができ、データ受信システムへの符号間干渉の影響を考慮する必要がない場合、決定等化イネーブルモジュール１０３を利用して制御信号ｆｂ ｃｏｎｔｒｏｌを出力し、当該制御信号ｆｂ ｃｏｎｔｒｏｌは、第２増幅モジュール１０２が第１信号対又は第２信号対の一方を固定的に受信するように制御することができ、これにより、データ受信回路１００の受信性能を向上させながら、データ受信回路１００の電力消費を低減する効果を実現することができる。

【0107】

本発明の別の実施例は、更に、データ受信システムを提供し、以下では、図面を参照して、本願の別の実施例によるデータ受信システムについて詳細に説明する。図２は、本願の別の実施例によるデータ受信システムの機能のブロック図である。

【0108】

図２を参照すると、データ受信システムは、複数の縦続接続されたデータ伝送回路１２０を備え、各データ伝送回路１２０は、本発明の１つの実施例によるデータ受信回路１００と、データ受信回路１００に接続されたラッチ回路１１０とを備え、前段のデータ伝送回路１２０の出力信号は、次段のデータ伝送回路１２０のフィードバック信号ｆｂとして使用され、最終段のデータ伝送回路１２０の出力信号は、初段のデータ伝送回路１２０のフィードバック信号ｆｂとして使用される。

【0109】

ここで、ラッチ回路１１０は、データ受信回路１００と一対一に対応して配置され、ラッチ回路１１０は、当該ラッチ回路１１０に対応するデータ受信回路１００によって出力される信号をラッチして出力するように構成される。

【0110】

いくつかの実施例において、データ受信回路１００は、サンプリングクロック信号に応答してデータを受信し、データ受信システムは、縦続接続された４つのデータ受信回路１００を備え、隣接する段のデータ受信回路１００のサンプリングクロック信号ｃｌｋＮの位相差は９０°である。これにより、サンプリングクロック信号ｃｌｋＮの周期は、データポートによって受信されるデータ信号ＤＱの周期の２倍となり、クロック配線が容易になり、電力消費を節約することができる。

【0111】

留意されたいこととして、図２では、データ受信システムが、縦続接続された４つのデータ受信回路１００を備え、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差が９０°であることを例として示しているが、実際の応用では、データ受信システムに含まれる、縦続接続されたデータ受信回路１００の数は限定されず、隣接する段のデータ受信回路１００のサンプリングクロック信号の位相差は、縦続接続されたデータ受信回路１００の数に基づいて合理的に設定することができる。

【0112】

いくつかの実施例において、現段のデータ受信回路１００の決定等化イネーブルモジュール１０３（図１を参照）は、前段のデータ受信回路１００の第２増幅モジュール１０２の出力端子に接続され、前段のデータ受信回路１００の第２増幅モジュール１０２によって出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮは、後段のデータ受信回路１００のフィードバック信号ｆｂとして使用される。このように、データ受信回路１００の出力は、ラッチ回路１１０を介さずに、次段のデータ伝送回路１２０に直接に伝達されるので、データの伝送遅延を短縮するのに有益である。

【0113】

別のいくつかの実施例において、現段のデータ受信回路１００の決定等化イネーブルモジュール１０３は、前段のラッチ回路１１０の出力端子に接続され、前段のラッチ回路１１０によって出力される信号は、後段のデータ受信回路１００のフィードバック信号ｆｂとして使用される。

【0114】

まとめると、本願の別の実施例によるデータ受信システムは、決定等化イネーブルモジュール１０３を利用して、以前に受信したフィードバック信号ｆｂを処理して、第２増幅モジュール１０２を制御できる制御信号ｆｂ ｃｏｎｔｒｏｌを取得することにより、データ受信回路１００によって受信されるデータの符号間干渉がデータ受信回路１００に与える影響を考慮するか否かを選択することができる。それにより、データ受信回路１００への符号間干渉の影響を低減する必要がある場合、決定等化イネーブルモジュール１０３を利用して制御信号ｆｂ ｃｏｎｔｒｏｌを出力し、当該制御信号ｆｂ ｃｏｎｔｒｏｌは、第２増幅モジュール１０２が第１信号対又は第２信号対のうち、レベル値の差がより大きい方を選択的に受信するように制御することができ、これにより、第２増幅モジュール１０２が受信する信号対が、信号レベル値の差がより大きい方の一対の差動信号であることを確保し、第２増幅モジュール１０２によって出力される第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮの精度を向上させることができ、そのため、データ受信システムの受信性能を向上させるのに有益である。データ受信回路１００への符号間干渉の影響を考慮する必要がない場合、決定等化イネーブルモジュール１０３を利用して制御信号ｆｂ ｃｏｎｔｒｏｌを出力し、当該制御信号ｆｂ ｃｏｎｔｒｏｌは、第２増幅モジュール１０２が第１信号対又は第２信号対の一方を固定的に受信するように制御することができ、これにより、データ受信システムの電力消費を低減することができる。

【0115】

本発明の別の実施例は更に記憶装置を提供し、前記記憶装置は、複数のデータポートと、複数の、本願の別の実施例によるデータ受信システムと、を備え、各データ受信システムは、１つのデータポートに対応する。このようにして、記憶装置への符号間干渉の影響を低減する必要がある場合、記憶装置内の各データポートは、データ受信システムを介して、受信したデータ信号ＤＱを柔軟的に調整することができ、これにより、第１出力信号Ｖｏｕｔ及び第２出力信号ＶｏｕｔＮに対する調整能力を向上させ、記憶装置の受信性能を向上させることができる。記憶装置への符号間干渉の影響を考慮する必要がない場合、決定等化イネーブルモジュール１０３を利用して制御信号ｆｂ ｃｏｎｔｒｏｌを出力することができ、当該制御信号ｆｂ ｃｏｎｔｒｏｌは、第２増幅モジュール１０２が第１信号対又は第２信号対の一方を固定的に受信するように制御することができ、これにより、記憶装置の電力消費を低減することができる。

【0116】

いくつかの実施例において、記憶装置は、ＤＤＲ４メモリ、ＤＤＲ５メモリ、ＤＤＲ６メモリ、ＬＰＤＤＲ４メモリ、ＬＰＤＤＲ５メモリ又はＬＰＤＤＲ６メモリなどのＤＤＲメモリであってもよい。

【0117】

当業者なら理解できるように、上記の各実施形態は、本発明を実現するための特定の実施例であり、実際の応用では、本発明の実施例の趣旨及び範囲から逸脱することなく、その形式と詳細に種々な変更を加えることができる。当業者であれば、本発明の実施例の趣旨及び範囲から逸脱することなく、様々な変形および修正を行うことができ、したがって、本発明の実施例の保護範囲は、特許請求の範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】