(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-15
(45)【発行日】2024-08-23
(54)【発明の名称】エントロピーソース回路
(51)【国際特許分類】
G06F 7/58 20060101AFI20240816BHJP
【ＦＩ】
G06F7/58 680
【請求項の数】
18
【外国語出願】
(21)【出願番号】P 2023011449
(22)【出願日】2023-01-30
(65)【公開番号】P2024022445
(43)【公開日】2024-02-16
【審査請求日】2023-02-08
(31)【優先権主張番号】111129255
(32)【優先日】2022-08-04
(33)【優先権主張国・地域又は機関】TW
(73)【特許権者】
【識別番号】520196623
【氏名又は名称】▲しゃーん▼碼科技股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】游 鈞恆
(72)【発明者】
【氏名】莊 ▲かい▼▲しぇん▼
(72)【発明者】
【氏名】邵 啓意
【審査官】佐賀野 秀一
(56)【参考文献】
【文献】特表２０１８－５０７４６８（ＪＰ，Ａ）
【文献】特開２００８－０９７６１０（ＪＰ，Ａ）
【文献】特開２０２２－００２０９８（ＪＰ，Ａ）
【文献】特表２００９－５４３２４２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ７／５８－ ７／７２
(57)【特許請求の範囲】
【請求項1】
第１の時点で受信された入力データにしたがって、第２の時点で結果データを生成するように構成されたデジタル回路と、前記デジタル回路に連結され、判定信号を生成するために、前記デジタル回路によって生成される動的出力を用いて参照データに対して判定を行うように構成された判定回路であって、該参照データは前記結果データと等しい、判定回路と、
前記判定回路に連結され、前記入力データにしたがって前記結果データを生成するための前記デジタル回路の遅延に対して、前記判定信号の助けを借りて時間デジタル変換を行い、該遅延に対応するエントロピーデータを生成するように構成された時間デジタル変換器（ＴＤＣ）であって、前記第１の時点と前記第２の時点との間の時間差は該遅延を表す、ＴＤＣと、
開始信号及びシステムクロックにしたがって前記入力データ及び前記参照データを更新するように構成されたフリップフロップと、
インバータであって、該インバータの入力端子は前記フリップフロップの出力端子に連結され、該インバータの出力端子は前記フリップフロップの入力端子及び前記デジタル回路に連結されている、インバータと、
を含み、
前記インバータの出力端子の論理値は、前記入力データ及び前記参照データを表す、エントロピーソース回路。
【請求項2】
前記判定回路は、排他的論理和（ＸＯＲ）ゲートであって、該ＸＯＲゲートの第１の入力端子は前記デジタル回路の出力端子に連結され、該ＸＯＲゲートの第２の入力端子は前記インバータの出力端子に連結され、該ＸＯＲゲートの出力端子の論理値は前記判定信号を表す、ＸＯＲゲート、
を含む、請求項１に記載のエントロピーソース回路。
【請求項3】
タイミング制御信号を生成するために、前記開始信号及び前記システムクロックに対してＡＮＤ論理演算を行うように構成されたＡＮＤゲートをさらに含み、前記インバータは、前記タイミング制御信号にしたがって前記入力データ及び前記参照データを更新する、請求項１に記載のエントロピーソース回路。
【請求項4】
第１の時点で受信された入力データにしたがって、第２の時点で結果データを生成するように構成されたデジタル回路と、
前記デジタル回路に連結され、判定信号を生成するために、前記デジタル回路によって生成される動的出力を用いて参照データに対して判定を行うように構成された判定回路であって、該参照データは前記結果データと等しい、判定回路と、
前記判定回路に連結され、前記入力データにしたがって前記結果データを生成するための前記デジタル回路の遅延に対して、前記判定信号の助けを借りて時間デジタル変換を行い、該遅延に対応するエントロピーデータを生成するように構成された時間デジタル変換器（ＴＤＣ）であって、前記第１の時点と前記第２の時点との間の時間差は該遅延を表す、ＴＤＣと、
を含むエントロピーソース回路であって、
前記エントロピーソース回路はデジタルシステムに連結され、該デジタルシステムは複数のデジタル信号経路を含み、該複数のデジタル信号経路のうちのクリティカルパスは、該複数のデジタル信号経路のうちの遅延が最も長いデジタル信号経路であり、該クリティカルパスに対応する論理演算は、前記デジタル回路によって前記入力データに対して行われる論理演算と等しい、エントロピーソース回路。
【請求項5】
前記デジタル回路は、前記クリティカルパスの入力端子から前記入力データを受信し、前記クリティカルパスの出力端子から前記参照データを受信する、請求項４に記載のエントロピーソース回路。
【請求項6】
システムクロックにしたがって、前記入力データを前記デジタル回路に送信するタイミングを制御するように構成された第１のフリップフロップと、前記システムクロックにしたがって、開始信号を前記ＴＤＣに送信するタイミングを制御するように構成された第２のフリップフロップと、
前記第１のフリップフロップと前記クリティカルパスの入力端子に連結され、前記開始信号にしたがって、前記クリティカルパスの入力端子のデータを前記第１のフリップフロップの入力端子に送信するかどうかを制御するように構成されたセレクタと、
さらに含む、請求項５に記載のエントロピーソース回路。
【請求項7】
システムクロックにしたがって、前記参照データを前記判定回路に送信するタイミングを制御するように構成されたフリップフロップと、前記フリップフロップ及び前記クリティカルパスの出力端子に連結され、開始信号にしたがって、前記クリティカルパスの出力端子のデータを前記フリップフロップの入力端子に送信するかどうかを制御するように構成されたセレクタと、
をさらに含む、請求項５に記載のエントロピーソース回路。
【請求項8】
前記ＴＤＣは、直列に接続された複数の遅延ユニットであって、該複数の遅延ユニットのうちの第１の遅延ユニットの入力端子は開始信号を受信するように構成され、該開始信号は前記第１の時点を示す、複数の遅延ユニットと、
複数のフリップフロップであって、該複数のフリップフロップの入力端子は、前記複数の遅延ユニットの出力端子にそれぞれ連結され、該複数のフリップフロップの各フリップフロップは、前記判定信号にしたがって、前記第２の時点で、該各フリップフロップの入力端子のデータを該各フリップフロップの出力端子に送信する、複数のフリップフロップと、
を含む、請求項１に記載のエントロピーソース回路。
【請求項9】
前記ＴＤＣは、時間デジタル変換クロック及び前記判定信号にしたがってカウントクロックを生成するように構成されたクロック制御ロジックであって、該カウントクロックは、前記第１の時点と前記第２の時点との間の時間間隔内でのみ有効にされる、クロック制御ロジックと、
前記クロック制御ロジックに連結され、前記カウントクロックにしたがってカウント結果を生成するように構成されたカウンターであって、該カウント結果は、前記時間間隔内のカウントクロックのトグルの回数を示す、カウンターと、
を含む、請求項１のエントロピーソース回路。
【請求項10】
前記エントロピーソース回路は、システムクロック、開始信号及び判定信号にしたがって、前記エントロピーデータが有効かどうかを示すフラグ信号を生成するように構成されたフラグ信号発生器であって、該開始信号は前記第１の時点を示す、フラグ信号発生器、
をさらに含み、
前記フラグ信号が第１の論理値であり、前記開始信号が第１の論理値であり、前記判定信号が第２の論理値であるという条件下では、前記フラグ信号は、前記システムクロックの次の立ち上がりエッジの時点で第２の論理値にプルされ、前記フラグ信号が第２の論理値であり、前記判定信号が第２の論理値であるという条件下では、前記フラグ信号は、前記システムクロックの次の立ち上がりエッジの時点で第１の論理値にプルされる、請求項９に記載のエントロピーソース回路。
【請求項11】
前記フラグ信号発生器は、前記開始信号を受信するように構成されたインバータと、
第１のＡＮＤゲートであって、該第１のＡＮＤゲートの第１の入力端子は前記インバータの出力端子に連結され、前記第１のＡＮＤゲートの第２の入力端子は前記判定信号を受信するように構成されている、第１のＡＮＤゲートと、
第１のフリップフロップであって、該第１のフリップフロップのデータ入力端子は前記第１のＡＮＤゲートの出力端子に連結され、前記第１のフリップフロップのクロック端子は前記システムクロックを受信するように構成されている、第１のフリップフロップと、
第２のＡＮＤゲートであって、該第２のＡＮＤゲートの第１の入力端子は前記インバータの出力端子に連結され、該第２のＡＮＤゲートの第２の入力端子は前記第１のフリップフロップのデータ出力端子に連結されている、第２のＡＮＤゲートと、
第２のフリップフロップであって、該第２のフリップフロップのデータ入力端子は前記第２のＡＮＤゲートの出力端子に連結され、該第２のフリップフロップのクロック端子は前記システムクロックを受信するように構成されている、第２のフリップフロップと、
前記第１のフリップフロップ及び前記第２のフリップフロップに連結され、前記フラグ信号を生成するために、前記第１のフリップフロップの出力及び前記第２のフリップフロップの出力に対して排他的論理和（ＸＯＲ）演算を行うように構成されたＸＯＲゲートと、
を含む、請求項１０に記載のエントロピーソース回路。
【請求項12】
開始信号と、入力データと、該入力データに対応する参照データとを出力するように構成された入力データ制御回路と、入力端子及び出力端子を有するデジタル回路であって、該デジタル回路の入力端子は前記入力データを受信するように構成されている、デジタル回路と、
前記デジタル回路の出力端子に連結され、前記参照データを受信するように構成された判定回路であって、前記デジタル回路の出力端子で生成される出力は前記参照データと等しい場合、該判定回路は判定信号を生成する、判定回路と、
前記入力データ制御回路及び前記判定回路に連結され、前記開始信号を受信し、前記開始信号及び前記判定信号にしたがってエントロピーデータを生成するように構成された時間デジタル変換器（ＴＤＣ）と、
を含み、
前記入力データ制御回路は、
前記開始信号を生成するために、外部制御信号及びシステムクロックに対してＡＮＤ論理演算を行うように構成されたＡＮＤゲートと、
前記開始信号にしたがって、前記入力データ及び前記参照データを更新するタイミングを制御するように構成されたフリップフロップと、
インバータであって、該インバータの入力端子は前記フリップフロップの出力端子に連結され、前記インバータの出力端子は前記フリップフロップの入力端子及び前記デジタル回路に連結されている、インバータと、
を含み、
前記インバータの出力端子の論理値は、前記入力データ及び前記参照データを表す、エントロピーソース回路。
【請求項13】
前記デジタル回路は、第１の時点で前記入力データを受信し、前記判定信号は、前記デジタル回路の出力端子で生成される出力が、第２の時点における前記参照データと等しいことを示し、該第１の時点と該第２の時点との間の時間差は、前記エントロピーデータに対応する、請求項１２に記載のエントロピーソース回路。
【請求項14】
前記デジタル回路は、直列に接続された複数の遅延ユニットであって、該複数の遅延ユニットのうちの最初の遅延ユニットの入力端子は前記インバータの出力端子に連結され、該複数の遅延ユニットのうちの最後の遅延ユニットの出力端子は前記判定回路に連結されている、複数の遅延ユニット、
を含む、請求項１２に記載のエントロピーソース回路。
【請求項15】
前記判定回路は、排他的論理和（ＸＯＲ）ゲートであって、該ＸＯＲゲートの第１の入力端子は前記最後の遅延ユニットの出力端子に連結され、該ＸＯＲゲートの第２の入力端子は前記インバータの出力端子に連結されている、ＸＯＲゲート、
を含み、
前記ＸＯＲゲートの出力端子の論理値は前記判定信号を表す、請求項１４に記載のエントロピーソース回路。
【請求項16】
開始信号と、入力データと、該入力データに対応する参照データとを出力するように構成された入力データ制御回路と、
入力端子及び出力端子を有するデジタル回路であって、該デジタル回路の入力端子は前記入力データを受信するように構成されている、デジタル回路と、
前記デジタル回路の出力端子に連結され、前記参照データを受信するように構成された判定回路であって、前記デジタル回路の出力端子で生成される出力は前記参照データと等しい場合、該判定回路は判定信号を生成する、判定回路と、
前記入力データ制御回路及び前記判定回路に連結され、前記開始信号を受信し、前記開始信号及び前記判定信号にしたがってエントロピーデータを生成するように構成された時間デジタル変換器（ＴＤＣ）と、
を含むエントロピーソース回路であって、
前記入力データ制御回路は、
システムクロックにしたがって、前記入力データを前記デジタル回路に送信するタイミングを制御するように構成された第１のフリップフロップと、
前記システムクロックにしたがって、前記開始信号を前記ＴＤＣに送信するタイミングを制御するように構成された第２のフリップフロップと、
前記第１のフリップフロップに連結され、前記開始信号にしたがって、更新された入力データを前記第１のフリップフロップの入力端子に送信するかどうかを制御するように構成された第１のセレクタと、
前記システムクロックにしたがって、前記参照データを前記判定回路に送信するタイミングを制御するように構成された第３のフリップフロップと、
前記第３のフリップフロップに連結され、前記開始信号にしたがって、更新された参照データを前記第３のフリップフロップの入力端子に送信するかどうかを制御するように構成された第２のセレクタと、
を含む、エントロピーソース回路。
【請求項17】
前記エントロピーソース回路はデジタルシステムに連結され、該デジタルシステムはクリティカルパスを含み、該クリティカルパスの入力端子及び出力端子はそれぞれ前記第１のセレクタ及び前記第２のセレクタに連結され、前記クリティカルパスに対応する論理演算は、前記デジタル回路によって前記入力データに対して実行される論理演算に等しい、請求項１６に記載のエントロピーソース回路。
【請求項18】
前記デジタルシステムは複数のデジタル信号経路を含み、前記クリティカルパスは該複数のデジタル信号経路のうちの遅延が最も長いデジタル信号経路である、請求項１７に記載のエントロピーソース回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、エントロピーメカニズムを生成することに関し、より具体的には、デジタル回路の動作時間から乱数性を収集するためのエントロピーソース回路に関する。
【背景技術】
【0002】
現在の電子システムでは、セキュリティ関連の機能で用いられるように構成された乱数発生器が乱数を生成するために通常必要となる。関連技術の乱数発生器は、発振器や熱雑音サンプラー等の本質的に乱数性を有する回路に基づいて、高品質の真の乱数を生成する。しかしながら、これらの回路はアナログ回路であるため、これらの回路の設計を全デジタル設計フローに統合することは困難である。
【0003】
全体的なコスト（例えば、人間のタスク、デザインスケジュール）を効果的に削減するために、全デジタル回路で乱数性を収集する作業を実施することを可能にする新規な方法及び関連アーキテクチャが必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、エントロピーソース回路およびデジタル回路の動作時間から乱数性を収集する方法を提供し、エントロピーソース回路の設計フローを全デジタル設計フローに統合できるようにし、それによって全体的な製造効率を向上させることである。
【0005】
本発明の少なくとも１つの実施形態は、エントロピーソース回路を提供する。エントロピーソース回路はデジタル回路、判定回路及び時間デジタル変換器（ＴＤＣ）を含み、判定回路はデジタル回路に連結され、ＴＤＣは判定回路に連結されている。デジタル回路は、第１の時点で受信された入力データにしたがって、第２の時点で結果データを生成するように構成され、判定回路は、判定信号を生成するために、デジタル回路によって生成される動的出力を用いて参照データに対して判定を行うように構成され、該参照データは結果データと等しい。加えて、ＴＤＣは、入力データにしたがって結果データを生成するためのデジタル回路の遅延に対して、判定信号の助けを借りて時間デジタル変換を行い、該遅延に対応するエントロピーデータを生成するように構成され、第１の時点と第２の時点との間の時間差は該遅延を表す。
【0006】
本発明の少なくとも１つの実施形態は、エントロピーソース回路を提供する。エントロピーソース回路は、入力データ制御回路、デジタル回路、判定回路及びＴＤＣを含む。入力データ制御回路は、開始信号と、入力データと、該入力データに対応する参照データとを出力するように構成されている。デジタル回路は入力端子及び出力端子を有し、該デジタル回路の入力端子は入力データを受信するように構成され得る。判定回路はデジタル回路の出力端子に連結され、参照データを受信するように構成され、デジタル回路の出力端子で生成される出力は参照データと等しい場合、該判定回路は判定信号を生成する。加えて、ＴＤＣは入力データ制御回路及び判定回路に連結され、開始信号を受信し、開始信号及び判定信号にしたがってエントロピーデータを生成するように構成され得る。
【0007】
本発明の実施形態によって提供されるエントロピーソース回路は、デジタル回路の動作の遅延をデジタル信号に変換できる。遅延は乱数性を有するため、デジタル信号も乱数性を有することができる。関連技術と比較して、本発明は発振器又は熱雑音サンプラー等の追加のアナログ回路を必要としない。そのため、本発明の回路全体の設計をデジタル設計フローに統合でき、全体的な製造効率を効果的に改善できる。
【0008】
本発明のこれらの目的及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に当業者にとって間違いなく明らかになる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
図１は、本発明の一実施形態に係るエントロピーソース回路１０を示す図である。図１に示すように、エントロピーソース回路１０は、入力データ制御回路１１０、出力データ制御回路１２０、組み合わせ論理回路１３０等のデジタル回路、コンパレータ１４０等の判定回路及び時間デジタル変換器（ＴＤＣ）１５０を含み得る。本実施形態では、入力データ制御回路１１０は、入力データＤＩＮ，０、参照データＤＡＮＳ，０、開始信号ＶＳＴＡＲＴ，０等の外部制御信号、システムクロックＣＬＫＳＹＳを受信し、入力データＤＩＮ，０、参照データＤＡＮＳ，０、開始信号ＶＳＴＡＲＴ，０に対してタイミング制御を行って、システムクロックＣＬＫＳＹＳのタイミングに基づいて入力データＤＩＮ、開始信号ＶＳＴＡＲＴを出力し得る。具体的には、入力データＤＩＮが組合せ論理回路（例えば、システムクロックが引き上げられた時点）に送信された時点で、開始信号ＶＳＴＡＲＴがＴＤＣ１５０に同時に送信され、開始信号ＶＳＴＡＲＴに従ってＴＤＣ１５０に始動タイミングの時点を決定させる。
【0011】
加えて、組合せ論理回路１３０は、入力データＤＩＮに従って結果データＤＲＥを生成するように構成してもよい。例えば、組合せ論理回路１３０は、入力データＤＩＮ内の一組以上のサブデータに対して論理演算を行って、結果データＤＲＥＳを生成し得る。入力データＤＩＮが組合せ論理回路１３０に送信される前に、参照データＤＡＮＳを予めアレンジして、参照データＤＡＮＳが結果データＤＲＥＳを等しくなるようにし、コンパレータ１４０は、ＶＳＴＯＰの等の判定信号を生成するために、組合せ論理回路１３０から出力されるデータを用いて参照データＤＡＮＳの判定を行うように構成され得る。組合せ論理回路１３０が前述の論理演算をまだ完了していない場合（例えば、組み合わせ論理回路１３０の動的出力が結果データＤＲＥＳではない場合）、判定信号ＶＳＴＯＰは第１の論理値（例えば論理値「０」）を有し得る。組合せ論理回路１３０が前述の論理演算を完了すると（例えば、組み合わせ論理回路１３０の動的出力が結果データＤＲＥＳと等しい場合）、判定信号ＶＳＴＯＰは第２の論理値（例えば、論理値「１」）を有し得る。他の実施形態では、判定回路は「参照データＤＡＮＳと結果データＤＲＥＳが同一であるかどうか」を判定する機能を有する他の回路コンポーネントによって実施され得る。
【0012】
組み合わせ論理回路１３０が上記の論理演算を完了した時点を表すために、判定信号ＶＳＴＯＰの論理値が変更された時点をアレンジしてもよい。一部の実施形態では、入力データＤＩＮを組み合わせ論理回路１３０に送信するのと同時に、コンパレータ１４０に参照データＤＡＮＳを送信してもよいが、本発明はこのような構成に限定されない。他の実施形態では、入力データＤＩＮを組み合わせ論理回路１３０に送信する時点より前に、参照信号ＤＡＮＳがコンパレータ１４０に送信され得るか又は入力データＤＩＮを組み合わせ論理回路１３０に送信する時点より後に、参照信号ＤＡＮＳがコンパレータ１４０に送信され得るが、本発明はそのような構成に限定されない。なお、組み合わせ論理回路１３０が前述の論理演算を完了する前に（例えば、正確な結果データＤＲＥＳを出力する時点の前に）、参照データＤＡＮＳをコンパレータ１４０に送信できる限り、入力データ制御回路１１０が参照データＤＡＮＳをコンパレータ１４０に送信するタイミングは変動し得る。
【0013】
遅延に対応するエントロピーデータＤＴＤＣを生成するために、ＴＤＣ１５０は、入力データＤＩＮにしたがって結果データＤＲＥＳを生成する組み合わせ論理回路１３０の遅延に対して、判定信号ＶＳＴＯＰの支援を受けて時間デジタル変換を行うように構成され得る。例えば、組み合わせ論理回路１３０は第１の時点で入力データＤＩＮを受信し、判定信号ＶＳＴＯＰは、組み合わせ論理回路１３０から出力されたデータは第２の時点で結果データＤＲＥＳと等しいことを示してもよく、その場合、第１の時点と第２の時点との間の時間差は遅延を表し得る。具体的には、第１の時点と第２の時点との間の期間における組合せ論理回路１３０の動的出力は無効な値であり得るか、以前の入力データに基づいて生成された出力（例えば、ＤＩＮの最後のデータ）であり得るか、遅延によりもたらされた一時的な誤った結果（例えば、伝播遅延又は動作遅延）であり得る。そのため、第１の時点と第２の時点との間の期間における組合せ論理回路１３０の動的出力は、結果データＤＡＮＳと異なる場合があり、コンパレータ１４０から出力される判定信号ＶＳＴＯＰは、組合せ論理回路１３０が正確な結果データＤＲＥＳをまだ出力していないことを示す第１の論理値であり得る。組合せ論理回路１３０の動的出力が第２の時点における参照データＤＡＮＳと等しいこと（つまり、組合せ論理回路１３０が正確な結果データＤＲＥＳを出力していることを意味する）をコンパレータ１４０が検出した場合、判定信号ＶＳＴＯＰが第２の論理値にプル（pulled to）、ＴＤＣ１５０は判定信号ＶＳＴＯＰにしたがって停止タイミングの時点を判定し得る。加えて、ＴＤＣ１５０は、時間デジタル変換が完了した場合にエントロピーデータＤＴＤＣが有効であることを示すフラグ信号ＶＡＬＩＤを利用し得るが、本発明はそのような構成に限定されない。出力データ制御回路１２０は、システムクロックＣＬＫＳＹＳに同期したエントロピーデータＤＯＵＴ及びフラグ信号ＶＡＬＩＤＯＵＴを出力するために、システムクロックＣＬＫＳＹＳにしたがってエントロピーデータＤＴＤＣ及びフラグ信号ＶＡＬＩＤに対してタイミング制御を行い得る。例えば、出力データ制御回路１２０は、システムクロックＣＬＫＳＹＳの遷移エッジでエントロピーデータＤＴＤＣ及びフラグ信号ＶＡＬＩＤにしたがってエントロピーデータＤＯＵＴ及びフラグ信号ＶＡＬＩＤＯＵＴを生成及び出力し得るが、本発明はこのような構成に限定されない。
【0014】
図２は、本発明の一実施形態に係る、システムクロックＣＬＫＳＹＳ、入力データＤＩＮ、参照データＤＡＮＳ、開始信号ＶＳＴＡＲＴ、決定信号ＶＳＴＯＰ、フラグ信号ＶＡＬＩＤＯＵＴ、エントロピーデータＤＴＤＣ等の図１のデータ及び信号を示す図である。図２に示すように、図２に示す開始信号ＶＳＴＡＲＴの第１の立ち上がりエッジの時点（上述した第１の時点の一例であり得る）、開始信号ＶＳＴＡＲＴが第１の論理値（例えば、論理値「０」）から第２の論理値（例えば、論理値「１」）に変化する時点で、入力データＤＩＮはＤＩＮ［０］であり、参照データＤＡＮＳはＤＡＮＳ［０］である場合があり、これは、組み合わせ論理回路１３０が入力データＤＩＮ［０］を受信し、入力データＤＩＮ［０］に対する論理演算の実行を開始することを意味する。遅延Ｔ０の後で、組み合わせ論理回路１３０は、結果データＤＲＥＳを参照データＤＡＮＳ［０］と等しくために入力データＤＩＮ［０］に対して行われた論理演算を完了し、コンパレータ１４０から出力される判定信号ＶＳＴＯＰは、それゆえに第１の論理値から第２の論理値にプルされて、結果データＤＲＥＳが参照データＤＡＮＳ［０］と等しいことを示し得る。図２に示す判定信号ＶＳＴＯＰの第１の立ち上がりエッジは、上述した第２の時点の一例であり得る。ＴＤＣ１５０は、遅延Ｔ０に対応するエントロピーデータＤＴＤＣ［０］を生成するために、開始信号ＶＳＴＡＲＴ及び判定信号ＶＳＴＯＰにしたがって遅延Ｔ０に対して時間デジタル変換を行い、ＴＤＣ１５０が時間デジタル変換を完了すると、フラグ信号ＶＡＬＩＤＯＵＴが第１の論理値から第２の論理値にプルされ得る。同様に、開始信号ＶＳＴＡＲＴの第２の立ち上がりエッジ（上述した第１の時点の別の例であり得る）の時点では、入力データＤＩＮはＤＩＮ［１］であり、参照データＤＡＮＳはＤＡＮＳ［１］であり、これは、組み合わせ論理回路１３０が入力データＤＩＮ［１］を受信して、入力データＤＩＮ［１］に対する論理演算を開始することを意味する。遅延Ｔ１の後で、組み合わせ論理回路１３０は、結果データＤＲＥＳを参照データＤＡＮＳ［１］と等しくするために入力データＤＩＮ［１］に対して行われる論理演算を完了し、コンパレータ１４０から出力される判定信号ＶＳＴＯＰは、結果データＤＲＥＳが参照データＤＡＮＳ［１］と等しいことを示すために、第１の論理値から第２の論理値にプルされ得る。図２に示す判定信号ＶＳＴＯＰの第２の立ち上がりエッジは、上述した第２の時点の別の例であり得る。ＴＤＣ１５０は、遅延Ｔ１に対応するエントロピーデータＤＴＤＣ［１］を生成するために、開始信号ＶＳＴＡＲＴ及び判定信号ＶＳＴＯＰにしたがって、遅延Ｔ１に対して時間デジタル変換を行い、ＴＤＣ１５０が時間デジタル変換を完了すると、フラグ信号ＶＡＬＩＤＯＵＴは第１の論理値から第２の論理値にプルされ得る。
【0015】
なお、組み合わせ論理回路１３０内の任意の論理ユニット（又は各論理ユニット）の遅延は、ノイズの影響により乱数性を有する場合があり、組み合わせ論理回路１３０によって任意の入力データに対して行われる論理演算の期間（例えば、遅延Ｔ０及びＴ１）も乱数性を有しするため、ＴＤＣ１５０から出力されるエントロピーデータＤＴＤＣ［０］及びＤＴＤＣ［１］も乱数性を有し得る。
【0016】
図３は、本発明の一実施形態に係るデジタルシステム５０に連結されたエントロピーソース回路３０の詳細な実施を示す図であり、エントロピーソース回路は図１に示すエントロピーソース回路１０の一例であり得る。この実施形態では、デジタルシステム５０の動作は複数の信号経路を含み、複数のデジタル信号経路のクリティカルパスは、複数のデジタル信号経路のうちの最も遅延の長いデジタル信号経路であり、クリティカルパスに対応する論理演算は、組み合わせ論理回路１３０によって入力データＤＩＮに対して行われる論理演算と等しい。とりわけ、クリティカルパスは、デジタルシステム５０内のクリティカルパスデジタル回路５１０によって提供される。例えば、組み合わせ論理回路１３０内の論理ゲートの組み合わせは、クリティカルパスデジタル回路５１０内の論理ゲートの組み合わせと同一であり得る。図３に示すように、図１の実施形態で言及した入力データＤＩＮ，０は、クリティカルパスデジタル回路５１０の入力端子から得られたデータ（例えば、フリップフロップ５２０からクリティカルパスデジタル回路５１０に送信されるデータ）であってもよく、図１の実施形態で言及されている参照データＤＡＮＳ，０は、クリティカルパスデジタル回路５１０の出力端子から得られたデータ（例えば、入力データＤＩＮ，０に従ってクリティカルパスデジタル回路５１０によってフリップフロップ５３０に対して事前に生成された結果データ）であり得る。
【0017】
図３に示すように、組み合わせ論理回路１３０、コンパレータ１４０及びＴＤＣ１５０に加えて、エントロピーソース回路３０は、フリップフロップ１１１、フリップフロップ１１２及びセレクタ１１３をさらに含み得る。セレクタ１１３の２つの入力端子（それぞれ「０」及び「１」と表記される）は、フリップフロップ１１１の出力端子及びクリティカルパスデジタル回路５１０の入力端子にそれぞれ連結され、セレクタ１１３の出力端子がフリップフロップ１１１の入力端子に連結されている。加えて、エントロピーソース回路３０はフリップフロップ１１４及びセレクタ１１５をさらに含み得る。セレクタ１１５の２つの入力端子（それぞれ「０」及び「１」と表記される）は、フリップフロップ１１４の出力端子及びクリティカルパスデジタル回路５１０の出力端子にそれぞれ連結され、セレクタ１１５の出力端子はフリップフロップ１１４の入力端子に連結されている。フリップフロップ１１１、フリップフロップ１１２、セレクタ１１３、フリップフロップ１１４及びセレクタ１１５を含む部分は、図１の実施形態の入力データ制御回路１１０の一例であり得るが、本発明はこのような構成に限定されない。加えて、エントロピーソース回路３０は、フリップフロップ１２１及び１２２をさらに含んでもよく、フリップフロップ１２１及び１２２を含む部分は、図１の実施形態の出力データ制御回路１２０の一例であり得るが、本発明はこのような構成に限定されない。
【0018】
この実施形態では、セレクタ１１３は、クリティカルパスデジタル回路５１０の入力端子のデータ（例えば、入力データＤＩＮ，０）を、開始信号ＶＳＴＡＲＴ，０にしたがってフリップフロップ１１１の入力端子に送信するかどうかを制御するように構成され得る。フリップフロップ１１１は、システムクロックＣＬＫＳＹＳにしたがって、入力データＤＩＮ，０を組み合わせ論理回路１３０に送信するタイミング（例えば、入力データＤＩＮのタイミング）を制御するように構成され得る。フリップフロップ１１２は、システムクロックＣＬＫＳＹＳにしたがって、開始信号ＶＳＴＡＲＴ，０をＴＤＣ１５０に送信するタイミング（例えばスタート信号ＶＳＴＡＲＴのタイミング）を制御するように構成され得る。例えば、開始信号ＶＳＴＡＲＴ，０の論理値が「０」の場合、セレクタ１１３は、入力データＤＩＮの値が変更しないようにフリップフロップ１１１の入力端子に送信される入力データＤＩＮを選択し得る。開始信号ＶＳＴＡＲＴ，０の論理値が「１」の場合、セレクタ１１３は、入力データＤＩＮの値が更新されるようにフリップフロップ１１１の入力端子に送信される入力データＤＩＮ，０を選択し得る。加えて、セレクタ１１５は、クリティカルパスデジタル回路５１０の出力端子のデータ（例えば、参照データＤＡＮＳ，０）を、開始信号ＶＳＴＡＲＴ，０にしたがってフリップフロップ１１４の入力端子に送信するかどうかを制御するよう構成され得る。フリップフロップ１１４は、システムクロックＣＬＫＳＹＳにしたがって、コンパレータ１４０に参照データＤＡＮＳ，０を送信するタイミング（例えば、参照データＤＡＮＳのタイミング）を制御するように構成され得る。例えば、開始信号ＶＳＴＡＲＴ，０の論理値が「０」の場合、セレクタ１１５は、参照データＤＡＮＳの値を変更しないようにフリップフロップ１１４の入力端子に送信する参照データＤＡＮＳを選択し得る。開始信号ＶＳＴＡＲＴ，０の論理値が「１」の場合、セレクタ１１５は、参照データＤＡＮＳの値を更新するためにフリップフロップ１１４の入力端子に送信する参照データＤＡＮＳ，０を選択し得る。
【0019】
図４は、本発明の別の実施形態に係るエントロピーソース回路４０の詳細な実施を示す図であり、エントロピーソース回路４０は、図１に示すエントロピーソース回路１０の一例であり得る。図４に示すように、組み合わせ論理回路１３０、コンパレータ１４０及びＴＤＣ１５０に加えて、エントロピーソース回路４０はフリップフロップ１１６、インバータ１１７及びＡＮＤゲート１１８をさらに含んでもよく、インバータ１１７の入力端子はフリップフロップ１１６の出力端子に連結され、インバータ１１７の出力端子はフリップフロップ１１６の入力端子に連結されている。ＡＮＤゲート１１８、フリップフロップ１１６及びインバータ１１７を含む部分は、図１の実施形態で言及した入力データ制御回路１１０の一例であり得るが、本発明はこのような構成に限定されない。この実施形態では、フリップフロップ１１６は、開始信号ＶＳＴＡＲＴ，０及びシステムクロックＣＬＫＳＹＳにしたがって、入力データＤＩＮ及び参照データＤＡＮＳの値を更新するように構成され得る。例えば、ＡＮＤゲート１１８は、開始信号ＶＳＴＡＲＴ等のタイミング制御信号を生成するために、開始信号ＶＳＴＡＲＴ，０及びシステムクロックＣＬＫＳＹＳに対してＡＮＤ論理演算を行うように構成され得る。フリップフロップ１１６は、開始信号ＶＳＴＡＲＴにしたがって入力データＤＩＮ及び参照データＤＡＮＳの値を更新するように構成され得る。インバータ１１７の出力端子の論理値は、入力データＤＩＮ及び参照データＤＡＮＳの値を表す。
【0020】
この実施形態では、組み合わせ論理回路１３０は、直列に接続された複数の遅延ユニットＤ１、Ｄ２、・・・、ＤＮを含み、遅延ユニットＤ１の入力端子は、入力データＤＩＮを受信するための組み合わせ論理回路１３０の入力端子であり、遅延ユニットＤＮの出力端子は、コンパレータ１４０に連結される組み合わせ論理回路１３０の出力端子であり得る。この実施形態では、コンパレータ１４０は、排他的論理和（ＸＯＲ）ゲート１４１を含んでもよく、ＸＯＲゲート１４１の第１の入力端子は、組み合わせ論理回路１３０の出力端子（例えば、遅延ユニットＤＮの出力端子）に連結され、ＸＯＲゲート１４１の第２の入力端子はインバータ１１７の出力端子に連結され、ＸＯＲゲート１４１の出力端子の論理値は決定信号ＶＳＴＯＰを表す。
【0021】
とりわけ、フリップフロップ１１６の入力端子及び出力端子は論理値が異なり得るため、フリップフロップ１１６は、開始信号ＶＳＴＡＲＴの立ち上がりエッジに対応して、インバータ１１７の出力端子の論理値を変更し得る（すなわち、開始信号ＶＳＴＡＲＴの立ち上がりエッジに対応して、入力データＤＩＮ及び参照データＤＡＮＳを変更すること）。入力データＤＩＮ及び参照データＤＡＮＳの両方が最初に論理値であり、組み合わせ論理回路１３０の出力端子のデータも第１の論理値であると仮定すると、コンパレータ１４０から出力される判定信号ＶＳＴＯＰは、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと同一であることを示し得る。開始信号ＶＳＴＡＲＴの立ち上がりに対応して入力データＤＩＮ及び参照データＤＡＮＳが第２の論理値に更新されると、組み合わせ論理回路１３０の出力端子のデータは参照データＤＡＮＳが異なることを示すために、コンパレータ１４０から出力される判定信号ＶＳＴＯＰの論理値が変更され得る。ある期間の遅延が経過した後で、入力データＤＩＮの変更に対応して、組み合わせ論理回路１３０の出力端子のデータが第２の論理値に更新される。このときにコンパレータ１４０から出力される判定信号ＶＳＴＯＰの論理値は、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと同一であることを示すために再度変更できる。そのため、ＴＤＣ１５０は、エントロピーデータＤＴＤＣを生成するために、開始信号ＶＳＴＡＲＴ及び判定信号ＶＳＴＯＰの論理値の変化の時点にしたがって上述の時間デジタル変換を行い得る。そのため、遅延ユニットの合計遅延は、エントロピーデータＤＴＤＣに対応し得る。
【0022】
本実施形態では、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと異なる場合、判定信号ＶＳＴＯＰの論理値は「１」であり、組み合わせ論理回路１３０の出力端子のデータは参照データＤＡＮＳと同一の場合、判定信号ＶＳＴＯＰの論理値は「０」であるが、本発明はこのような構成に限定されない。一部の実施形態では、コンパレータ１４０は他の組み合わせ論理回路で実施してもよく、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと異なる場合、判定信号ＶＳＴＯＰの論理値は「０」であり、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと同一の場合、判定信号ＶＳＴＯＰの論理値は「１」である。
【0023】
図５は、本発明の一実施形態に係るＴＤＣ５５０の詳細な実施を示す図であり、ＴＤＣ５５０は上述したＴＤＣ１５０の一例であり得る。図５に示すように、ＴＤＣ５５０は、直列に接続された複数の遅延ユニットＤＳ０、ＤＳ１、・・・、ＤＳ（Ｍ－１）及びＤＳＭを含み（Ｍは正の整数）、遅延ユニットＤＳ０、ＤＳ１、・・・、ＤＳ（Ｍ－１）及びＤＳＭのうちの遅延ユニットＤＳ０等の第１の遅延ユニットの入力端子は、開始信号ＶＳＴＡＲＴを受信するように構成され、開始信号ＶＳＴＡＲＴは上記で言及した第１の時点を示し得る。ＴＤＣ５５０は、Ｄ型フリップフロップ（ＤＦＦ）ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｍ－１）及びＤＦＦＭ等の複数のフリップフロップをさらに含んでもよく、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｍ－１）及びＤＦＦＭ（図５で「Ｄ」と表記）の入力端子は、遅延ユニットＤＳ０、ＤＳ１、・・・、ＤＳ（Ｍ－１）及びＤＳＭの出力端子にそれぞれ連結され、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｍ－１）及びＤＦＦＭの各ＤＦＦは、エントロピーデータ｛ＴＯＵＴ［０］、ＴＯＵＴ［１］、・・・、ＴＯＵＴ［Ｍ－１］及びＴＯＵＴ［Ｍ］}｝の（Ｍ＋１）ビットを出力するために、決定信号ＶＳＴＯＰにしたがって、上記で言及した第２の時点で、前述の各ＤＦＦの入力端子のデータを各ＤＦＦの出力端子（図５で「Ｑ」と表記）に送信する。例えば、開始信号ＶＳＴＡＲＴは、論理値「０」から論理値「１」に変更され、開始信号ＶＳＴＡＲＴの立ち上がりエッジを遅延ユニットＤＳ０から開始して、次の遅延ユニットに転送され得る。決定信号ＶＳＴＯＰが論理値「０」から論理値「１」に変更された場合、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｍ－１）及びＤＦＦＭは、決定信号ＶＳＴＯＰの立ち上がりエッジに対応して、エントロピーデータ｛ＴＯＵＴ［０］、ＴＯＵＴ［１］、・・・、ＴＯＵＴ［Ｍ－１］及びＴＯＵＴ［Ｍ］}を出力し得る。この実施形態では、エントロピーデータ｛ＴＯＵＴ［０］、ＴＯＵＴ［１］、・・・、ＴＯＵＴ［Ｍ－１］及びＴＯＵＴ［Ｍ］}の値は温度計コードの形式で表される。加えて、遅延ユニットＤＳ０、ＤＳ１、・・・、ＤＳ（Ｍ－１）及びＤＳＭの各遅延ユニットの遅延をＴＳＬＯＷと仮定し、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｍ－１）及びＤＦＦＭに判定信号ＶＳＴＯＰを送信するためのバッファＤＦ０、ＤＦ１、・・・、ＤＦ（Ｍ－１）及びＤＦＭの各バッファの遅延をＴＦＡＳＴと仮定し、遅延ＴＳＬＯＷは遅延ＴＦＡＳＴより大きく、ＴＤＣ５５０の分解能は（ＴＳＬＯＷ－ＴＦＡＳＴ）であり得るが、本発明はこのような構成に限定されない。
【0024】
図６は、本発明の別の実施形態に係るＴＤＣ６５０の詳細な実施を示す図であり、ＴＤＣ６５０は上記で言及したＴＤＣ１５０の一例であり得る。図６に示すように、ＴＤＣ６５０はＡＮＤゲート６５１等のクロック制御ロジックを含んでもよく、ＡＮＤゲート６５１の第１の入力端子はＴＤＣクロックｆ＿ｃｌｋを受信し、ＡＮＤゲート６５１の第２の入力端子は判定信号ＶＳＴＯＰ又はその反転信号を受信し得る。とりわけ、ＡＮＤゲート６５１は、ＴＤＣクロックｆ＿ｃｌｋ及び判定信号ＶＳＴＯＰに従ってカウントクロックを生成するように構成され、カウントクロックは第１の時点と第２の時点との間の時間間隔内でのみ有効になる。例えば、判定信号ＶＳＴＯＰは、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと異なることを示すために論理値「０」を利用し、組み合わせ論理回路１３０の出力端子のデータが参照データＤＡＮＳと同一であることを示すために論理値「１」を利用すると仮定した場合、ＡＮＤゲート６５１は、カウントクロックが判定信号ＶＳＴＯＰの立下り（または開始信号ＶＳＴＡＲＴの立上り）の時点と判定信号ＶＳＴＯＰの立上りの時点との間の間隔内でのみ有効になるように、ＴＤＣクロックｆ＿ｃｌｋ及び判定信号ＶＳＴＯＰの反転信号（図６のＡＮＤゲート６５１の第２の入力端子上に丸で示される）に対してＡＮＤ論理演算を行い得る。ＴＤＣ６５０はカウンター６５２をさらに含んでもよく、カウンター６５２はＡＮＤゲート６５１の出力端子に連結されている。この実施形態では、カウンター６５２は、カウントクロックに従ってエントロピーデータ｛ＢＯＵＴ［０］、ＢＯＵＴ［１］、・・・、ＢＯＵＴ［Ｎ－１］及びＢＯＵＴ［Ｎ］}等のカウント結果を生成するように構成され、カウント結果は、時間間隔内でカウントクロックがトグルする回数を示し得る。例えば、カウンター６５２は、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｎ－１）及びＤＦＦＮ等の複数のフリップフロップを含んでもよく、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｎ－１）及びＤＦＦＮの各ＤＦＦは、データ入力端子（図６で「Ｄ」と表記）、データ出力端子（図６で「Ｑ」と表記）、反転データ出力端子（図６で「ＱＢ」と表記）、クロック端子（図６で三角で示す）及びリセット端子（図６で「ＲＳＴ」と表記）を含み得る。図６に示すように、ＤＦＦ０のクロック端子はＡＮＤゲート６５１の出力端子に連結され、ＤＦＦ０の反転データ出力端子はＤＦＦ０のデータ入力端子に連結されている。ＤＦＦ１のクロック端子はＤＦＦ０の反転データ出力端子に連結され、ＤＦＦ１の反転データ出力端子はＤＦＦ１のデータ入力端子に連結されている。残りについては、類推により推論してもよく、ＤＦＦＮのクロック端子はＤＦＦ（Ｎ－１）の反転データ出力端子に連結され、ＤＦＦＮの反転データ出力端子はＤＦＦＮのデータ入力端子に連結されている。加えて、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｎ－１）及びＤＦＦＮのリセット端子はフラグ信号ＶＡＬＩＤを受信してもよく、ＤＦＦ０、ＤＦＦ１、・・・、ＤＦＦ（Ｎ－１）及びＤＦＦＮのデータ出力端子は、エントロピーデータ｛ＢＯＵＴ［０］、ＢＯＵＴ［１］、・・・、ＢＯＵＴ［Ｎ－１］及びＢＯＵＴ［Ｎ］}を出力してもよく、エントロピーデータ｛ＢＯＵＴ［０］、ＢＯＵＴ［１］、・・・、ＢＯＵＴ［Ｎ－１］及びＢＯＵＴ［Ｎ］}の値はバイナリコードの形式で表される。加えて、ＴＤＣクロックｆ＿ｃｌｋの周波数はシステムクロックＣＬＫＳＹＳの周波数より大きくてもよく、ＴＤＣ６５０の分解能はＴＤＣクロックｆ＿ｃｌｋの周波数によって決定され得る。
【0025】
図７は、本発明の一実施形態に係るフラグ信号発生器７００を示す図であり、図１に示すエントロピーソース回路１０、図３に示すエントロピーソース回路３０及び図４に示すエントロピーソース回路４０のいずれかは、フラグ信号発生器７００を含み得る（例えば、ＴＤＣ１５０がフラグ信号発生器７００を含み得る）。この実施形態では、フラグ信号発生器７００は、エントロピーデータＤＴＤＣ（又はエントロピーデータＤＯＵＴ）が有効かどうかを示すために、システムクロックＣＬＫＳＹＳ、開始信号ＶＳＴＡＲＴ及び決定信号ＶＳＴＯＰにしたがってフラグ信号ＶＡＬＩＤを生成するように構成され得る。フラグ信号ＶＡＬＩＤが第１の論理値（例えば、論理値「０」）であり、開始信号ＶＳＴＡＲＴが第１の論理値であり、決定信号が第２の論理値（例えば、論理値「１」）である条件の下では、フラグ信号ＶＡＬＩＤはシステムクロックＣＬＫＳＹＳの次の立ち上がりエッジの時点で第２の論理値にプルされ得る。フラグ信号ＶＡＬＩＤが第２の論理値であり且つ決定信号ＶＳＴＯＰが第２の論理値である条件の下では、フラグ信号ＶＡＬＩＤはシステムクロックＣＬＫＳＹＳの次の立ち上がりエッジの時点で第１の論理値にプルされ得る。
【0026】
図７に示すように、フラグ信号発生器７００は、インバータ７１０、ＡＮＤゲート７２０等の第１のＡＮＤゲート、ＤＦＦ７３０等の第１のフリップフロップ、ＡＮＤゲート７４０等の第２のＡＮＤゲート、ＤＦＦ７５０等の第２のフリップフロップ及びＸＯＲゲート７６０を含み得る。この実施形態では、インバータ７１０は開始信号ＶＳＴＡＲＴを受信するように構成され得る。ＡＮＤゲート７２０の第１の入力端子はインバータ７１０の出力端子に連結され、ＡＮＤゲート７２０の第２の入力端子は、決定信号ＶＳＴＯＰを受信するように構成されている。ＤＦＦ７３０のデータ入力端子（図７で「Ｄ」と表記）は、ＡＮＤゲート７２０の出力端子に連結され、ＤＦＦ７３０のクロック端子（図７で三角で示す）は、システムクロックＣＬＫＳＹＳを受信するように構成されている。ＡＮＤゲート７４０の第１の入力端子はインバータ７１０の出力端子に連結され、ＡＮＤゲート７４０の第２の入力端子はＤＦＦ７３０のデータ出力端子（図７で「Ｑ」と表記）に連結されている。ＤＦＦ７５０のデータ入力端子（図７で「Ｄ」と表記）はＡＮＤゲート７４０の出力端子に連結され、ＤＦＦ７５０のクロック端子（図７で三角で示す）は、システムクロックＣＬＫＳＹＳを受信するように構成されている。ＸＯＲゲート７６０の２つの入力端子は、ＤＦＦ７３０及びＤＦＦ７５０のデータ出力端子（図７で「Ｑ」と表記）にそれぞれ連結され、ＸＯＲゲート７６０は、フラグ信号ＶＡＬＩＤを生成するために、ＤＦＦ７３０の出力及びＤＦＦ７５０の出力に対してＸＯＲ論理演算を行うように構成され得る。
【0027】
図８は、本発明の一実施形態に係るデジタル回路の動作時間から乱数性を収集するための方法の動作フローを示す図であり、該方法は、図１に示すエントロピーソース回路１０、図３に示すエントロピーソース回路３０及び図４に示すエントロピーソース回路４０等のエントロピーソース回路に適用可能であり、エントロピーソース回路はデジタル回路を含み得る。なお、図８に示す動作フローは説明のためだけのものであり、本発明を限定することを意味していない。より具体的には、図８に示す動作フローに１つ以上のステップが追加され得るか、削除され得るか又は変更され得る。加えて、全体的な結果に支障がなければ、これらのステップを厳密に図８に示す順序で実行する必要はない。
【0028】
ステップＳ８１０で、エントロピーソース回路は、デジタル回路（例えば、組み合わせ論理回路１３０）を利用して、入力データにしたがって結果データを生成し得る。
【0029】
ステップＳ８２０で、エントロピーソース回路は、判定回路（例えば、コンパレータ１４０）を利用して、デジタル回路から出力されたデータを用いて参照データに対して判定を行って判定信号を生成し得る。参照データは結果データと等しい。
【0030】
ステップＳ８３０で、エントロピーソース回路は、ＴＤＣ（例えば、ＴＤＣ１５０）を利用して、判定信号の助けを借りて、デジタル回路の遅延（例えば、デジタル回路によって消費される入力データにしたがって結果データを生成するための遅延）に対して時間デジタル変換を行って、遅延に対応するエントロピー値等のエントロピーデータを生成し得る。
【0031】
要約すると、本発明の実施形態によって提供されるエントロピーソース回路及び方法は、組み合わせ論理回路の動作時間から乱数性を収集することによりエントロピーデータを生成でき、エントロピーソース回路の設計をデジタル設計フローに統合できる。そのため、設計フロー全体の効率を効果的に改善させることができる。加えて、本発明の実施形態は追加コストを大幅に増加させることはない。そのため、本発明は、副作用を導入することなく又は副作用を導入しにくい方法で、設計フロー全体の効率を改善させることができる。
【0032】
当業者であれば、本発明の教示を維持しながら、装置及び方法に多数の修正及び変更が行われ得ることを容易に理解するであろう。したがって、上記の開示は、添付の請求請求の範囲の内容及び範囲によってのみ制限されると解釈すべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
