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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-15
(45)【発行日】2024-08-23
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240816BHJP
H01L 29/06 20060101ALI20240816BHJP
H01L 21/336 20060101ALI20240816BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652M
H01L29/78 653A
H01L29/78 652Q
H01L29/78 652S
H01L29/78 652P
H01L29/78 652N
H01L29/78 658G
H01L29/78 658F
H01L29/06 301G
H01L29/06 301V
H01L29/06 301M
【請求項の数】
18
(21)【出願番号】P 2020130207
(22)【出願日】2020-07-31
(65)【公開番号】P2022026643
(43)【公開日】2022-02-10
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】油谷 匡胤
(72)【発明者】
【氏名】白石 雄起
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２０１４－１０３１６９（ＪＰ，Ａ）
【文献】特開平１１－０６８１０２（ＪＰ，Ａ）
【文献】特開２０１０－２５１４２２（ＪＰ，Ａ）
【文献】特開２０１９－１０６５０６（ＪＰ，Ａ）
【文献】特開２０１９－１０２７２６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、前記アクティブ領域に形成された第１トレンチと、
前記第１トレンチの内面に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、
前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、
前記第２トレンチの内面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極と、
前記周辺領域の前記第２トレンチよりも外側に前記第２トレンチから分離して形成され、前記第１トレンチよりも大きな幅であり、かつ前記第２トレンチよりも小さな幅を有する第３トレンチと、
前記第３トレンチの内面に形成された第３絶縁膜と、
前記第３絶縁膜を介して前記第３トレンチ内に形成され、電気的にフローティングされた第３電極とを含み、
前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、
前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有している、半導体装置。
【請求項2】
前記第１絶縁膜は、前記第１トレンチの底部において選択的に前記第１トレンチの内面に近づく方向に窪んだ第１薄肉凹部を有し、前記第１薄肉部は、前記第１薄肉凹部と前記第１トレンチの内面との間に挟まれている、請求項１に記載の半導体装置。
【請求項3】
前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部において選択的に前記第２トレンチの内面に近づく方向に窪んだ第２薄肉凹部を有し、前記第２薄肉部は、前記第２薄肉凹部と前記第２トレンチの内面との間に挟まれている、請求項１または２に記載の半導体装置。
【請求項4】
前記アクティブ領域と前記周辺領域との間に跨って形成され、前記第１トレンチと前記第２トレンチとを接続する接続トレンチと、前記接続トレンチ内に形成され、前記第１電極と前記第２電極とを接続する接続電極とを含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記半導体チップ上に形成され、かつ前記第１トレンチおよび前記第２トレンチを覆う層間絶縁膜と、前記層間絶縁膜上に形成された表面電極と、
前記層間絶縁膜内に形成され、前記表面電極と前記第２電極とを接続するコンタクト部とを含む、請求項４に記載の半導体装置。
【請求項6】
前記接続トレンチは、第１接続箇所で前記第２トレンチに接続された第１接続トレンチと、前記第１接続箇所から離れた第２接続箇所で前記第２トレンチに接続された第２接続トレンチとを含み、前記コンタクト部は、前記第１接続箇所と前記第２接続箇所との間の前記第２トレンチの部分において前記第２電極に接続されている、請求項５に記載の半導体装置。
【請求項7】
前記第２電極は、前記第２トレンチに埋め込まれた埋め込み電極を含み、前記層間絶縁膜を貫通し、前記第２トレンチの深さ方向において前記第２電極の中間部に達するコンタクト孔を含み、
前記コンタクト部は、前記コンタクト孔に埋め込まれたコンタクトプラグを含む、請求項５または６に記載の半導体装置。
【請求項8】
前記コンタクトプラグと前記コンタクト孔の内面との間に形成され、前記コンタクトプラグと前記層間絶縁膜および前記第２電極との接触を防止するバリア膜をさらに含む、請求項７に記載の半導体装置。
【請求項9】
前記表面電極は、前記アクティブ領域を覆い、かつ前記チャネルに電気的に接続され得るパッド電極部と、前記パッド電極部を囲むように形成され、前記コンタクト部を介して前記第２電極に電気的に接続されたフィンガー電極部とを含む、請求項５～８のいずれか一項に記載の半導体装置。
【請求項10】
前記第１トレンチは、０．１７μｍ以上０．２２μｍ以下の第１幅を有し、前記第２トレンチは、０．５μｍ以上１．０μｍ以下の第２幅を有している、請求項１～９のいずれか一項に記載の半導体装置。
【請求項11】
前記第２トレンチは、前記第１トレンチよりも大きな深さを有している、請求項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記第２トレンチは、互いに異なる幅を有する複数のトレンチを含む、請求項１～１１のいずれか一項に記載の半導体装置。
【請求項13】
前記第２薄肉部が接する前記第２トレンチの内面の部分は、前記第１薄肉部が接する前記第１トレンチの内面の部分と異なる面方位を有している、請求項１～１２のいずれか一項に記載の半導体装置。
【請求項14】
前記半導体チップの前記第１主面から前記第１トレンチの深さ方向に順に形成された、第１導電型のソース領域、第２導電型のボディ領域および第１導電型のドリフト領域を含み、前記第１電極は、前記ボディ領域に前記チャネルを形成するゲート電極を含む、請求項１～１３のいずれか一項に記載の半導体装置。
【請求項15】
前記半導体チップは、シリコンチップを含む、請求項１～１４のいずれか一項に記載の半導体装置。
【請求項16】
アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、
前記アクティブ領域に形成された第１トレンチと、
前記第１トレンチの内面に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、
前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、
前記第２トレンチの内面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極と、
前記アクティブ領域と前記周辺領域との間に跨って形成され、前記第１トレンチと前記第２トレンチとを接続する接続トレンチと、
前記接続トレンチ内に形成され、前記第１電極と前記第２電極とを接続する接続電極と、
前記半導体チップ上に形成され、かつ前記第１トレンチおよび前記第２トレンチを覆う層間絶縁膜と、
前記層間絶縁膜上に形成された表面電極と、
前記層間絶縁膜内に形成され、前記表面電極と前記第２電極とを接続するコンタクト部とを含み、
前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、
前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有しており、
前記第２電極は、前記第２トレンチに埋め込まれた埋め込み電極を含み、
前記層間絶縁膜を貫通し、前記第２トレンチの深さ方向において前記第２電極の中間部に達するコンタクト孔を含み、
前記コンタクト部は、前記コンタクト孔に埋め込まれたコンタクトプラグを含み、
前記コンタクトプラグと前記コンタクト孔の内面との間に形成され、前記コンタクトプラグと前記層間絶縁膜および前記第２電極との接触を防止するバリア膜をさらに含む、半導体装置。
【請求項17】
アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、
前記アクティブ領域に形成された第１トレンチと、
前記第１トレンチの内面に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、
前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、
前記第２トレンチの内面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極とを含み、
前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、
前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有しており、
前記第２トレンチは、互いに異なる幅を有する複数のトレンチを含む、半導体装置。
【請求項18】
アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、
前記アクティブ領域に形成された第１トレンチと、
前記第１トレンチの内面に形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、
前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、
前記第２トレンチの内面に形成された第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極とを含み、
前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、
前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有しており、
前記第２薄肉部が接する前記第２トレンチの内面の部分は、前記第１薄肉部が接する前記第１トレンチの内面の部分と異なる面方位を有している、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【0003】
【文献】特表２００６－５２００９１号公報
【発明の概要】
【課題を解決するための手段】
【0004】
本発明の一実施形態に係る半導体装置は、アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、前記アクティブ領域に形成された第１トレンチと、前記第１トレンチの内面に形成された第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、前記第２トレンチの内面に形成された第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極とを含み、前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有している。
【図面の簡単な説明】
【0005】
【発明を実施するための形態】
【0006】
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、前記アクティブ領域に形成された第１トレンチと、前記第１トレンチの内面に形成された第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、前記第２トレンチの内面に形成された第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極とを含み、前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有している。
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、アクティブ領域および前記アクティブ領域の周囲の周辺領域を含む第１主面を有する半導体チップと、前記アクティブ領域に形成された第１トレンチと、前記第１トレンチの内面に形成された第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチ内に形成され、前記第１絶縁膜を挟んで対向する前記半導体チップの部分にチャネルを形成する第１電極と、前記周辺領域に前記第１トレンチよりも大きな幅で形成され、第１方向および前記第１方向に交差する第２方向に沿って延びる第２トレンチであって、前記第１方向から前記第２方向へと湾曲するコーナ部を有する第２トレンチと、前記第２トレンチの内面に形成された第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチ内に形成され、前記第１電極に電気的に接続された第２電極とを含み、前記第１絶縁膜は、前記第１トレンチの底部に形成され、前記第１絶縁膜の他の部分よりも選択的に薄い第１薄肉部を有し、前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部に形成され、前記第２絶縁膜の他の部分よりも薄く、かつ前記第１薄肉部よりも厚い第２薄肉部を有している。
【0007】
この構成によれば、第１トレンチの幅よりも第２トレンチの幅が広いので、第２絶縁膜の形成工程において、第２絶縁膜の形成用の材料ガスを第２トレンチの内部に行き渡らせることができる。これにより、第２トレンチの内面に効率よく第２絶縁膜を形成することができる。たとえば、第１絶縁膜と第２絶縁膜とを同一工程で形成する場合、第１トレンチの内面に対する第１絶縁膜の成膜速度（第１成膜速度）よりも速い成膜速度（第２成膜速度）で、第２絶縁膜を形成することができる。その結果、たとえば、材料ガスの供給によって第１絶縁膜の膜厚が、目標とされるオン特性等に基づいて予め定められた設計膜厚に達した段階で、第２絶縁膜の第２薄肉部を比較的厚く形成することができる。たとえば、結果物として、第２絶縁膜の第２薄肉部を、第１絶縁膜の第１薄肉部よりも厚くすることができる。
【0008】
これにより、半導体チップにおいて比較的電界が集中し易い第２トレンチのコーナ部において、第２絶縁膜（第２薄肉部）の絶縁破壊耐性を向上することができる。一方、第１絶縁膜および第２絶縁膜を一律に厚くするのではなく、第２絶縁膜に比べて遅い成膜速度で第１絶縁膜が形成されるので、第１絶縁膜の膜厚を設計膜厚で留めることができる。その結果、第２薄肉部の厚膜化に伴って素子のオン抵抗が上昇することを防止することができる。つまり、本発明の一実施形態に係る半導体装置によれば、素子のオン特性の低下を防止できながら、絶縁破壊に対する信頼性を向上することができる。
【0009】
本発明の一実施形態に係る半導体装置では、前記第１絶縁膜は、前記第１トレンチの底部において選択的に前記第１トレンチの内面に近づく方向に窪んだ第１薄肉凹部を有し、前記第１薄肉部は、前記第１薄肉凹部と前記第１トレンチの内面との間に挟まれていてもよい。
本発明の一実施形態に係る半導体装置では、前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部において選択的に前記第２トレンチの内面に近づく方向に窪んだ第２薄肉凹部を有し、前記第２薄肉部は、前記第２薄肉凹部と前記第２トレンチの内面との間に挟まれていてもよい。
本発明の一実施形態に係る半導体装置では、前記第２絶縁膜は、前記第２トレンチの前記コーナ部の底部において選択的に前記第２トレンチの内面に近づく方向に窪んだ第２薄肉凹部を有し、前記第２薄肉部は、前記第２薄肉凹部と前記第２トレンチの内面との間に挟まれていてもよい。
【0010】
本発明の一実施形態に係る半導体装置は、前記アクティブ領域と前記周辺領域との間に跨って形成され、前記第１トレンチと前記第２トレンチとを接続する接続トレンチと、前記接続トレンチ内に形成され、前記第１電極と前記第２電極とを接続する接続電極とを含んでいてもよい。
本発明の一実施形態に係る半導体装置は、前記半導体チップ上に形成され、かつ前記第１トレンチおよび前記第２トレンチを覆う層間絶縁膜と、前記層間絶縁膜上に形成された表面電極と、前記層間絶縁膜内に形成され、前記表面電極と前記第２電極とを接続するコンタクト部とを含んでいてもよい。
本発明の一実施形態に係る半導体装置は、前記半導体チップ上に形成され、かつ前記第１トレンチおよび前記第２トレンチを覆う層間絶縁膜と、前記層間絶縁膜上に形成された表面電極と、前記層間絶縁膜内に形成され、前記表面電極と前記第２電極とを接続するコンタクト部とを含んでいてもよい。
【0011】
本発明の一実施形態に係る半導体装置では、前記接続トレンチは、第１接続箇所で前記第２トレンチに接続された第１接続トレンチと、前記第１接続箇所から離れた第２接続箇所で前記第２トレンチに接続された第２接続トレンチとを含み、前記コンタクト部は、前記第１接続箇所と前記第２接続箇所との間の前記第２トレンチの部分において前記第２電極に接続されていてもよい。
【0012】
本発明の一実施形態に係る半導体装置は、前記第２電極が、前記第２トレンチに埋め込まれた埋め込み電極を含む場合、前記層間絶縁膜を貫通し、前記第２トレンチの深さ方向において前記第２電極の中間部に達するコンタクト孔を含んでいてもよい。その場合、前記コンタクト部は、前記コンタクト孔に埋め込まれたコンタクトプラグを含んでいてもよい。
【0013】
本発明の一実施形態に係る半導体装置は、前記コンタクトプラグと前記コンタクト孔の内面との間に形成され、前記コンタクトプラグと前記層間絶縁膜および前記第２電極との接触を防止するバリア膜をさらに含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記表面電極は、前記アクティブ領域を覆い、かつ前記チャネルに電気的に接続され得るパッド電極部と、前記パッド電極部を囲むように形成され、前記コンタクト部を介して前記第２電極に電気的に接続されたフィンガー電極部とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記表面電極は、前記アクティブ領域を覆い、かつ前記チャネルに電気的に接続され得るパッド電極部と、前記パッド電極部を囲むように形成され、前記コンタクト部を介して前記第２電極に電気的に接続されたフィンガー電極部とを含んでいてもよい。
【0014】
本発明の一実施形態に係る半導体装置は、前記周辺領域の前記第２トレンチよりも外側に前記第２トレンチから分離して形成され、前記第１トレンチよりも大きな幅であり、かつ前記第２トレンチよりも小さな幅を有する第３トレンチと、前記第３トレンチの内面に形成された第３絶縁膜と、前記第３絶縁膜を介して前記第３トレンチ内に形成され、電気的にフローティングされた第３電極とをさらに含んでいてもよい。
【0015】
本発明の一実施形態に係る半導体装置では、前記第１トレンチは、０．１７μｍ以上０．２２μｍ以下の第１幅を有し、前記第２トレンチは、０．５μｍ以上１．０μｍ以下の第２幅を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２トレンチは、前記第１トレンチよりも大きな深さを有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２トレンチは、前記第１トレンチよりも大きな深さを有していてもよい。
【0016】
本発明の一実施形態に係る半導体装置では、前記第２トレンチは、互いに異なる幅を有する複数のトレンチを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２薄肉部が接する前記第２トレンチの内面の部分は、前記第１薄肉部が接する前記第１トレンチの内面の部分と異なる面方位を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２薄肉部が接する前記第２トレンチの内面の部分は、前記第１薄肉部が接する前記第１トレンチの内面の部分と異なる面方位を有していてもよい。
【0017】
本発明の一実施形態に係る半導体装置は、前記半導体チップの前記第１主面から前記第１トレンチの深さ方向に順に形成された、第１導電型のソース領域、第２導電型のボディ領域および第１導電型のドリフト領域を含み、前記第１電極は、前記ボディ領域に前記チャネルを形成するゲート電極を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体チップは、シリコンチップを含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
[半導体装置１の全体構成]
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のため、図１では、パッケージ４を想像線（破線）で示し、その他の構成を実線で示している。
本発明の一実施形態に係る半導体装置では、前記半導体チップは、シリコンチップを含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
[半導体装置１の全体構成]
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のため、図１では、パッケージ４を想像線（破線）で示し、その他の構成を実線で示している。
【0018】
半導体装置１は、リードフレーム２と、半導体素子３と、パッケージ４とを含む。
リードフレーム２は、金属製の板状に形成されている。リードフレーム２は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム２の素材は、主な成分がＣｕである。なお、リードフレーム２の素材は、これに限定されない。
リードフレーム２は、金属製の板状に形成されている。リードフレーム２は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム２の素材は、主な成分がＣｕである。なお、リードフレーム２の素材は、これに限定されない。
【0019】
リードフレーム２は、ダイパッド部２１と、第１リード部２２と、第２リード部２３と、第３リード部２４とを含んでいてもよい。第１リード部２２、第２リード部２３および第３リード部２４は、この実施形態では、それぞれ、ソースリード部、ゲートリード部およびドレインリード部と称してもよい。また、第１リード部２２、第２リード部２３および第３リード部２４は、パッケージ４から露出し、半導体装置１の外部回路に接続される部分を有しているので、第１端子（ソース端子）、第２端子（ゲート端子）および第３端子（ドレイン端子）と称してもよい。
【0020】
ダイパッド部２１は、平面視において、第１方向Ｘに延びる一対の第１辺２１１Ａ，２１１Ｂと、第１方向Ｘに交差する方向（この実施形態では、直交する方向）に延びる一対の第２辺２１２Ａ，２１２Ｂとを有する四角形状を有している。
第１リード部２２、第２リード部２３および第３リード部２４は、ダイパッド部２１の周囲に配置されている。この実施形態では、第１リード部２２、第２リード部２３および第３リード部２４は、ダイパッド部２１の第１辺２１１Ａ，２１１Ｂに隣接して配置されている。より具体的には、第１リード部２２および第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａに隣接して配置され、第３リード部２４が、ダイパッドの他方の第１辺２１１Ｂに隣接して配置されている。つまり、第１リード部２２および第２リード部２３は、ダイパッド部２１を挟んで第３リード部２４の反対側に配置されている。
第１リード部２２、第２リード部２３および第３リード部２４は、ダイパッド部２１の周囲に配置されている。この実施形態では、第１リード部２２、第２リード部２３および第３リード部２４は、ダイパッド部２１の第１辺２１１Ａ，２１１Ｂに隣接して配置されている。より具体的には、第１リード部２２および第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａに隣接して配置され、第３リード部２４が、ダイパッドの他方の第１辺２１１Ｂに隣接して配置されている。つまり、第１リード部２２および第２リード部２３は、ダイパッド部２１を挟んで第３リード部２４の反対側に配置されている。
【0021】
第１リード部２２は、ダイパッド部２１から離れて形成されている。第１リード部２２は、第１パッド部２２１と、第１リード２２２と含んでいてもよい。第１パッド部２２１は、平面視において、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第１リード２２２は、第１パッド部２２１と一体的に形成されており、第１パッド部２２１から、第１パッド部２２１の長手方向に交差する方向に延びている。第１リード２２２は、複数（この実施形態では、３つ）形成されている。複数の第１リード２２２は、共通の第１パッド部２２１の長手方向に沿って互いに間隔を空けて配列されており、当該共通の第１パッド部２２１に接続されている。
【0022】
第２リード部２３は、ダイパッド部２１および第１リード部２２から離れて形成されている。第２リード部２３は、第２パッド部２３１と、第２リード２３２と含んでいてもよい。第２パッド部２３１は、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第２リード２３２は、第２パッド部２３１と一体的に形成されており、第２パッド部２３１から、第２パッド部２３１の長手方向に交差する方向に延びている。第２リード２３２は、第２パッド部２３１に対して１対１で接続されている。この実施形態では、第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａの一方の端部（ダイパッド部２１の一つの角部）近傍に配置されており、第１リード部２２は、当該端部から他方の端部へ向かってダイパッド部２１の第１辺２１１Ａに沿って延びている。
【0023】
第３リード部２４は、第１リード部２２および第２リード部２３とは異なり、ダイパッド部２１と一体的に形成されている。第３リード部２４は、ダイパッド部２１の他方の第１辺２１１Ｂから、当該第１辺２１１Ｂに交差する方向に延びている。第３リード部２４は、複数（この実施形態では、４つ）形成されている。複数の第３リード部２４は、ダイパッド部２１の第１辺２１１Ｂに沿って互いに間隔を空けて配列されている。
【0024】
半導体素子３は、リードフレーム２のダイパッド部２１上に配置されており、ダイパッド部２１に支持されている。半導体素子３は、平面視において、一対の第１辺３１Ａ，３１Ｂと一対の第２辺３２Ａ，３２Ｂとを有する、ダイパッド部２１よりも小さな四角形状を有している。半導体素子３は、この実施形態では、第１辺３１Ａ，３１Ｂがダイパッド部２１の第１辺２１１Ａ，２１１Ｂと平行となり、第２辺３２Ａ，３２Ｂがダイパッド部２１の第２辺２１２Ａ、２１２Ｂと平行となるように、ダイパッド部２１上に配置されている。ダイパッド部２１の第１辺２１１Ａ，２１１Ｂと半導体素子３の第１辺３１Ａ，３１Ｂとの間の第１距離Ｄ１は、ダイパッド部２１の第２辺２１２Ａ，２１２Ｂと半導体素子３の第２辺３２Ａ，３２Ｂとの間の第２距離Ｄ２よりも狭くなっている。たとえば、第１距離Ｄ１は、第２距離Ｄ２の１／２以下であってもよい。
【0025】
半導体素子３の一方面（この実施形態では、上面）には、本発明の表面電極の一例としての導電膜５と、絶縁膜６とが形成されている。導電膜５は、絶縁膜６によって部分的に覆われている。図１において、導電膜５のうち、絶縁膜６に覆われた部分がハッチング領域で示され、絶縁膜６から露出した部分が白い領域で示されている。導電膜５は、後述する第１ワイヤ８および第２ワイヤ１０が接続される部分であり、電極膜や表面電極膜と称してもよい。
【0026】
導電膜５は、半導体素子３の上面のほぼ全域に形成されている。導電膜５は、本発明のパッド電極部の一例としての第１導電膜５１と、第２導電膜５２とを含んでいてもよい。第１導電膜５１および第２導電膜５２は、互いに分離されて形成されている。
第１導電膜５１は、複数形成されている。複数の第１導電膜５１は、半導体素子３の第２辺３２Ａ，３２Ｂに沿う方向において互いに隣接して形成されており、隣り合う第１導電膜５１の間に隙間領域６１が形成されている。また、第１導電膜５１の周囲の領域は、周辺領域６３であってもよい。つまり、周辺領域６３は、第１導電膜５１の形成領域（第１導電膜５１で覆われた領域）をアクティブ領域６４と称する場合、当該アクティブ領域６４を取り囲む周辺領域６３であってもよい。また、この実施形態では、周辺領域６３は、半導体素子３の外周に沿って形成された環状であることから、外周領域と称してもよい。
第１導電膜５１は、複数形成されている。複数の第１導電膜５１は、半導体素子３の第２辺３２Ａ，３２Ｂに沿う方向において互いに隣接して形成されており、隣り合う第１導電膜５１の間に隙間領域６１が形成されている。また、第１導電膜５１の周囲の領域は、周辺領域６３であってもよい。つまり、周辺領域６３は、第１導電膜５１の形成領域（第１導電膜５１で覆われた領域）をアクティブ領域６４と称する場合、当該アクティブ領域６４を取り囲む周辺領域６３であってもよい。また、この実施形態では、周辺領域６３は、半導体素子３の外周に沿って形成された環状であることから、外周領域と称してもよい。
【0027】
各第１導電膜５１は、この実施形態では、半導体素子３の第１辺３１Ａ，３１Ｂに沿って長手な平面視長方形状に形成されている。第１導電膜５１の一部は、第１パッド７として絶縁膜６から露出している。
第１パッド７には、第１ワイヤ８が接続されている。第１ワイヤ８は、この実施形態では、Ｃｕを主成分とする、いわゆるＣｕワイヤからなる。Ｃｕを主成分とするワイヤとしては、たとえば、Ｃｕ単体（たとえば、Ｃｕの純度が９９．９９％以上）からなるワイヤ、Ｃｕがその他の合金成分と合金化されたＣｕ合金のワイヤ、Ｃｕ単体ワイヤやＣｕ合金ワイヤが導電層に被覆されたワイヤ等が挙げられる。Ｃｕ合金ワイヤの合金成分としては、たとえば、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｂｅ、Ｆｅ、Ｔｉ、Ｐｄ、Ｚｎ、Ｓｎ等が挙げられる。また、導電層被覆Ｃｕワイヤの被覆成分としては、たとえば、Ｐｄ等が挙げられる。なお、第１ワイヤ８は、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。ボンディングワイヤとしてＡｕワイヤを用いた場合、Ａｕは高コストかつ価格変動によってコストが不安定であることや、高温環境において金とアルミ間の化合物成長によってワイヤ剥離が生じやすい。また、ボンディングワイヤとしてＡｌワイヤを用いた場合、アルミニウムは融点が比較的低く、高温環境において再結晶化しやすい。第１ワイヤ８として、Ｃｕワイヤを用いることでＡｕワイヤやＡｌワイヤを用いた場合よりも信頼性の高い半導体装置を提供可能である。第１ワイヤ８は、たとえばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
第１パッド７には、第１ワイヤ８が接続されている。第１ワイヤ８は、この実施形態では、Ｃｕを主成分とする、いわゆるＣｕワイヤからなる。Ｃｕを主成分とするワイヤとしては、たとえば、Ｃｕ単体（たとえば、Ｃｕの純度が９９．９９％以上）からなるワイヤ、Ｃｕがその他の合金成分と合金化されたＣｕ合金のワイヤ、Ｃｕ単体ワイヤやＣｕ合金ワイヤが導電層に被覆されたワイヤ等が挙げられる。Ｃｕ合金ワイヤの合金成分としては、たとえば、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｂｅ、Ｆｅ、Ｔｉ、Ｐｄ、Ｚｎ、Ｓｎ等が挙げられる。また、導電層被覆Ｃｕワイヤの被覆成分としては、たとえば、Ｐｄ等が挙げられる。なお、第１ワイヤ８は、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。ボンディングワイヤとしてＡｕワイヤを用いた場合、Ａｕは高コストかつ価格変動によってコストが不安定であることや、高温環境において金とアルミ間の化合物成長によってワイヤ剥離が生じやすい。また、ボンディングワイヤとしてＡｌワイヤを用いた場合、アルミニウムは融点が比較的低く、高温環境において再結晶化しやすい。第１ワイヤ８として、Ｃｕワイヤを用いることでＡｕワイヤやＡｌワイヤを用いた場合よりも信頼性の高い半導体装置を提供可能である。第１ワイヤ８は、たとえばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
【0028】
第１ワイヤ８は、第１パッド７と第１リード部２２の第１パッド部２２１とを接続している。第１ワイヤ８は、長ワイヤ８１と、長ワイヤ８１よりも短い短ワイヤ８２とを含んでいてもよい。長ワイヤ８１は、隣り合う一対の第１パッド７のうち第１リード部２２から遠い側の第１パッド７に接続されていてもよい。一方、短ワイヤ８２は、当該一対の第１パッド７のうち第１リード部２２に近い側の第１パッド７に接続されていてもよい。
【0029】
長ワイヤ８１および短ワイヤ８２は、それぞれ複数本ずつ設けられており、第１パッド部２２１の長手方向に沿って交互に配置されていてもよい。また、長ワイヤ８１の第１パッド部２２１側のボンディング部８１１、および短ワイヤ８２の第１パッド部２２１側のボンディング部８２１は、それぞれ、第１パッド部２２１の長手方向に対して一方側および他方側に偏って配置されている。これにより、長ワイヤ８１のボンディング部８１１と短ワイヤ８２のボンディング部８２１とが互いにずれて配置されており、互いに接触することを防止することができる。その結果、第１リード部２２の省スペース化を図ることができる。
【0030】
第２導電膜５２は、パッド電極部５２１と、フィンガー電極部５２２とを一体的に含んでいてもよい。パッド電極部５２１は、周辺領域６３に形成されており、この実施形態では、半導体素子３の１つの角部に配置されている。フィンガー電極部５２２は、パッド電極部５２１から半導体素子３の周縁部に沿って周辺領域６３に形成されている。この実施形態では、フィンガー電極部５２２は、第１導電膜５１を取り囲むように、半導体素子３の第１辺３１Ａ，３１Ｂおよび第２辺３２Ａ，３２Ｂに沿って形成されている。また、フィンガー電極部５２２は、隣り合う第１導電膜５１の間の隙間領域６１に形成されていてもよい。これにより、各第１導電膜５１は、フィンガー電極部５２２に個別に取り囲まれている。
【0031】
フィンガー電極部５２２は、絶縁膜６に覆われている一方、パッド電極部５２１の一部は、第２パッド９として絶縁膜６から露出している。
第２パッド９には、第２ワイヤ１０が接続されている。第２ワイヤ１０は、第１ワイヤ８と同一の材料で形成されていてもよい。つまり、この実施形態では、第２ワイヤ１０は、Ｃｕを主成分とする、いわゆるＣｕワイヤからなっていてもよいが、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。また、第２ワイヤ１０は、第１ワイヤ８と同一の径を有していてもよい。つまり、第２ワイヤ１０は、たとえばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
第２パッド９には、第２ワイヤ１０が接続されている。第２ワイヤ１０は、第１ワイヤ８と同一の材料で形成されていてもよい。つまり、この実施形態では、第２ワイヤ１０は、Ｃｕを主成分とする、いわゆるＣｕワイヤからなっていてもよいが、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。また、第２ワイヤ１０は、第１ワイヤ８と同一の径を有していてもよい。つまり、第２ワイヤ１０は、たとえばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
【0032】
第２ワイヤ１０は、第２パッド９と第２リード部２３の第２パッド部２３１とを接続している。第２ワイヤ１０は、第１ワイヤ８の短ワイヤ８２よりも短い長さを有していてもよい。
パッケージ４は、半導体素子３、第１ワイヤ８、第２ワイヤ１０およびリードフレーム２の一部を覆っており、封止樹脂と称してもよい。パッケージ４は、絶縁性を有する素材からなる。この実施形態では、パッケージ４は、たとえば黒色のエポキシ樹脂からなる。
[アクティブ領域６４の構造]
図２は、図１のアクティブ領域６４の平面構造を示す部分的な拡大図である。図３は、図２のＩＩＩ－ＩＩＩ断面を示す図である。
パッケージ４は、半導体素子３、第１ワイヤ８、第２ワイヤ１０およびリードフレーム２の一部を覆っており、封止樹脂と称してもよい。パッケージ４は、絶縁性を有する素材からなる。この実施形態では、パッケージ４は、たとえば黒色のエポキシ樹脂からなる。
[アクティブ領域６４の構造]
図２は、図１のアクティブ領域６４の平面構造を示す部分的な拡大図である。図３は、図２のＩＩＩ－ＩＩＩ断面を示す図である。
【0033】
半導体装置１は、半導体チップ１２と、第１不純物領域１２１（ソース）と、第２不純物領域１２２（ボディ）と、第３不純物領域１２３（ドレイン）と、ゲートトレンチ１５（第１トレンチ）と、ゲート絶縁膜１６（第１絶縁膜）と、ゲート電極１３（第１電極）と、層間絶縁膜１７と、ソーストレンチ１８と、第１コンタクトプラグ１１とを備えている。
【0034】
半導体チップ１２は、半導体素子３の外形を形成しており、たとえば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ１２は、Ｓｉ、ＳｉＣ等の半導体材料で形成されている。半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。第１主面１２Ａは、機能デバイスが形成されるデバイス面である。第２主面１２Ｂは、機能デバイスが形成されない非デバイス面である。この実施形態では、半導体チップ１２は、半導体基板およびエピタキシャル層の少なくとも一方を含んでいてもよい。
【0035】
第１不純物領域１２１は、図３に示すように、第１導電膜５１の下方において選択的に、半導体チップ１２の第１主面１２Ａの表層部に形成されたｐ型の不純物領域である。第１不純物領域１２１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。また、第１不純物領域１２１は、この実施形態では、ｐ型のソース領域と称してもよい。
【0036】
第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａの表層部に形成されたｎ型の不純物領域である。第２不純物領域１２２は、第１主面１２Ａから第２主面１２Ｂ側に間隔を空け、第１不純物領域１２１に接するように形成されている。つまり、第２不純物領域１２２は、第１不純物領域１２１を挟んで第１主面１２Ａに対向している。第２不純物領域１２２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。また、第２不純物領域１２２は、この実施形態では、ｎ型のボディ領域と称してもよい。
【0037】
第３不純物領域１２３は、半導体チップ１２の第２主面１２Ｂの表層部に形成されたｐ型の不純物領域である。第３不純物領域１２３は、第２不純物領域１２２に接するように、かつ第２主面１２Ｂの表層部の全域に形成され、第２主面１２Ｂから露出している。第３不純物領域１２３のｐ型不純物濃度は、第１不純物領域１２１のｐ型不純物濃度よりも低く、たとえば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第３不純物領域１２３の厚さは、１μｍ以上５００μｍ以下であってもよい。また、第３不純物領域１２３は、この実施形態では、ｐ型のドリフト領域やｐ型のドレイン領域と称してもよい。
【0038】
ゲートトレンチ１５は、第１不純物領域１２１および第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。ゲートトレンチ１５は、図２に示すように、第１不純物領域１２１、第２不純物領域１２２および第３不純物領域１２３を囲むことによって、これらの領域１２１，１２２，１２３を含むトランジスタセル１４を区画する。この実施形態では、トランジスタセル１４は、図２に示すように、第１導電膜５１の下方領域に選択的に形成されている。つまり、トランジスタセル１４は、第１導電膜５１に覆われている一方、第２導電膜５２に覆われていない。
【0039】
トランジスタセル１４の配列パターンは、図２では、千鳥状である。図示はしないが、トランジスタセル１４の配列パターンは、行列状、ストライプ状であってもよい。各トランジスタセル１４は、図２に示す平面視において、四角形状に形成されており、この実施形態では、長方形状に形成されている。
ゲートトレンチ１５は、上記のように配列された複数のトランジスタセル１４の間に形成されている。ゲートトレンチ１５は、ゲートトレンチ１５の深さ方向に向かって開口幅Ｗ１が徐々に狭まるテーパ状に形成されている。ゲートトレンチ１５の幅Ｗ１は、たとえば、ゲートトレンチ１５の開口端において、０．１７μｍ以上０．２２μｍ以下であってもよい。また、図３に示すように、隣り合うゲートトレンチ１５のピッチＰ１は、たとえば、１μｍ以下である。図２に示すように、ゲートトレンチ１５が複数のトランジスタセル１４をそれぞれ取り囲むように連なっている場合、ゲートトレンチ１５のピッチＰ１は、たとえば、１つのトランジスタセル１４を挟んで対向するゲートトレンチ１５間の距離であってもよい。また、ゲートトレンチ１５の深さＤ１は、たとえば、０．８μｍ以上１．２μｍ以下であってもよい。
ゲートトレンチ１５は、上記のように配列された複数のトランジスタセル１４の間に形成されている。ゲートトレンチ１５は、ゲートトレンチ１５の深さ方向に向かって開口幅Ｗ１が徐々に狭まるテーパ状に形成されている。ゲートトレンチ１５の幅Ｗ１は、たとえば、ゲートトレンチ１５の開口端において、０．１７μｍ以上０．２２μｍ以下であってもよい。また、図３に示すように、隣り合うゲートトレンチ１５のピッチＰ１は、たとえば、１μｍ以下である。図２に示すように、ゲートトレンチ１５が複数のトランジスタセル１４をそれぞれ取り囲むように連なっている場合、ゲートトレンチ１５のピッチＰ１は、たとえば、１つのトランジスタセル１４を挟んで対向するゲートトレンチ１５間の距離であってもよい。また、ゲートトレンチ１５の深さＤ１は、たとえば、０．８μｍ以上１．２μｍ以下であってもよい。
【0040】
ゲート絶縁膜１６は、図３に示すように、ゲートトレンチ１５の内面を覆っている。また、ゲート絶縁膜１６は、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６は、たとえば、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料で形成されている。ゲート絶縁膜１６全体のうち、アクティブ領域６４に形成された部分やゲートトレンチ１５の内面に形成された部分は、後述する第２絶縁膜１６２および第３絶縁膜１６３と区別するため、ゲート絶縁膜１６の第１絶縁膜１６１と称してもよい。
【0041】
ゲート電極１３は、ゲートトレンチ１５に収容されている（埋め込まれている）。このような構造とすることによって、プレーナ構造と比較して微細化および低オン抵抗化が可能である。また、ゲート電極１３が、ゲート絶縁膜１６によって半導体チップ１２から絶縁されることによって、漏れ電流が生じることを防いでいる。ゲート電極１３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、ゲート電極１３としてポリシリコンを用いることで、ゲート電極１３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。
【0042】
ゲート電極１３は、ゲート絶縁膜１６を介して第２不純物領域１２２に対向している。第２不純物領域１２２において、ゲート電極１３に対向するゲートトレンチ１５の側面部はチャネル領域１２４である。ゲート電極１３への電圧の印加によって、チャネル領域１２４にキャリア（この実施形態では、電子）が誘起され、第１不純物領域１２１と第３不純物領域１２３との間が導通する。つまり、半導体装置１では、トランジスタセル１４およびゲート電極１３によって素子構造が形成されている。
【0043】
ゲート電極１３は、図３に示すように、半導体チップ１２の第１主面１２Ａと面一もしくは第２主面１２Ｂ側に窪んだ上面１３１を有していてもよい。半導体チップ１２の第１主面１２Ａ上には、ゲート絶縁膜１６およびゲート電極１３を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７は、ゲート電極１３と第１導電膜５１とを絶縁している。したがって、ゲート電極１３は、ゲート絶縁膜１６および層間絶縁膜１７によって覆われている構成となっている。層間絶縁膜１７は、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料である。
【0044】
図２および図３を参照して、ソーストレンチ１８は、各トランジスタセル１４に形成されている。この実施形態では、各トランジスタセル１４にソーストレンチ１８が１つずつ形成されているが、各トランジスタセル１４に複数形成されていてもよい。ソーストレンチ１８は、平面視長方形状のトランジスタセル１４の長手方向に沿って長手な平面視長方形状に形成されている。
【0045】
図３を参照して、ソーストレンチ１８は、層間絶縁膜１７、ゲート絶縁膜１６、および第１不純物領域１２１を貫通し、第２不純物領域１２２に達する凹部である。ソーストレンチ１８は、ソーストレンチ１８の深さ方向に向かって開口幅が徐々に狭まるテーパ状に形成されている。また、隣り合うソーストレンチ１８のピッチは、ゲートトレンチ１５のピッチＰ１と同じであり、たとえば、１μｍ以下である。
【0046】
第１コンタクトプラグ１１は、第１バリア膜１９１を介してソーストレンチ１８に埋め込まれている。このような構成にすることによって、ゲートトレンチ１５の底部の電界集中を緩和し、信頼性を向上した半導体装置１を提供できる。
第１バリア膜１９１は、第１コンタクトプラグ１１を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第１コンタクトプラグ１１は、Ｗ（タングステン）を含み、第１バリア膜１９１は、Ｔｉを含む材料（たとえば、Ｔｉの単一層構造、またはＴｉおよびＴｉＮの積層構造）を含んでいてもよい。第１バリア膜１９１の厚さは、たとえば、５００Å以上７００Å以下である。
第１バリア膜１９１は、第１コンタクトプラグ１１を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第１コンタクトプラグ１１は、Ｗ（タングステン）を含み、第１バリア膜１９１は、Ｔｉを含む材料（たとえば、Ｔｉの単一層構造、またはＴｉおよびＴｉＮの積層構造）を含んでいてもよい。第１バリア膜１９１の厚さは、たとえば、５００Å以上７００Å以下である。
【0047】
第１バリア膜１９１は、その一方面および他方面がソーストレンチ１８の内面および層間絶縁膜１７の上面に倣って形成されており、第１不純物領域１２１および第２不純物領域１２２との直接的な導通をとっている。また、第１バリア膜１９１は、隣り合うトランジスタセル１４の境界であるゲートトレンチ１５の上方領域を横切って連続している。
第１コンタクトプラグ１１は、第１バリア膜１９１を介して第１不純物領域１２１および第２不純物領域１２２との導通をとっている。第１コンタクトプラグ１１は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面１１１を有している。
第１コンタクトプラグ１１は、第１バリア膜１９１を介して第１不純物領域１２１および第２不純物領域１２２との導通をとっている。第１コンタクトプラグ１１は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面１１１を有している。
【0048】
第１導電膜５１は、層間絶縁膜１７上に形成されている。第１導電膜５１は、その電気的な接続対象に基づいて、ソース電極膜と称してもよい。第１導電膜５１は、第１コンタクトプラグ１１および第１バリア膜１９１を介して、第１不純物領域１２１および第２不純物領域１２２との導通がとられている。第１導電膜５１は、たとえばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。
【0049】
前述のように、第１コンタクトプラグ１１の上面１１１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第１導電膜５１の上面には、第１導電膜５１の積層方向において、上面１１１と対向する位置に凹部５１１が形成されていてもよい。
なお、図示は省略するが、半導体チップ１２の第２主面１２Ｂには、第３不純物領域１２３に接続されたドレイン電極層が形成されている。
[周辺領域６３の構造]
図４は、図１の周辺領域６３の平面構造を示す図であって、図１の半導体素子３の角部を拡大して示す図である。図５は、図４の二点鎖線Ｖで囲まれた部分の拡大図である。図６は、図４の二点鎖線ＶＩで囲まれた部分の拡大図である。図７は、図５のＶＩＩ－ＶＩＩ断面を示す図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。
なお、図示は省略するが、半導体チップ１２の第２主面１２Ｂには、第３不純物領域１２３に接続されたドレイン電極層が形成されている。
[周辺領域６３の構造]
図４は、図１の周辺領域６３の平面構造を示す図であって、図１の半導体素子３の角部を拡大して示す図である。図５は、図４の二点鎖線Ｖで囲まれた部分の拡大図である。図６は、図４の二点鎖線ＶＩで囲まれた部分の拡大図である。図７は、図５のＶＩＩ－ＶＩＩ断面を示す図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。
【0050】
まず、図７および図８を参照して、周辺領域６３における不純物領域として、半導体装置１は、前述の第２不純物領域１２２および第３不純物領域１２３を有している。第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａから露出している。
周辺領域６３において、半導体装置１は、第１外周トレンチ４０（第２トレンチ）と、接続トレンチ４１と、第２外周トレンチ４２（第３トレンチ）と、ゲート絶縁膜１６と、第１外周電極４３（第２電極）と、接続電極４４と、第２外周電極４５（第３電極）と、第２コンタクトプラグ４６（コンタクト部）とを備えている。
周辺領域６３において、半導体装置１は、第１外周トレンチ４０（第２トレンチ）と、接続トレンチ４１と、第２外周トレンチ４２（第３トレンチ）と、ゲート絶縁膜１６と、第１外周電極４３（第２電極）と、接続電極４４と、第２外周電極４５（第３電極）と、第２コンタクトプラグ４６（コンタクト部）とを備えている。
【0051】
第１外周トレンチ４０は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第１外周トレンチ４０は、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている。第１外周トレンチ４０は、第２導電膜５２（フィンガー電極部５２２）に覆われている。
図７および図８を参照して、第１外周トレンチ４０は、第１外周トレンチ４０の深さ方向に向かって開口幅Ｗ２が徐々に狭まるテーパ状に形成されている。第１外周トレンチ４０の幅Ｗ２は、ゲートトレンチ１５の幅Ｗ１よりも大きく、たとえば、第１外周トレンチ４０の開口端において、０．５μｍ以上１．０μｍ以下であってもよい。また、第１外周トレンチ４０の深さＤ２は、ゲートトレンチ１５の深さＤ１よりも大きく、たとえば、１．０μｍ以上１．４μｍ以下であってもよい。
図７および図８を参照して、第１外周トレンチ４０は、第１外周トレンチ４０の深さ方向に向かって開口幅Ｗ２が徐々に狭まるテーパ状に形成されている。第１外周トレンチ４０の幅Ｗ２は、ゲートトレンチ１５の幅Ｗ１よりも大きく、たとえば、第１外周トレンチ４０の開口端において、０．５μｍ以上１．０μｍ以下であってもよい。また、第１外周トレンチ４０の深さＤ２は、ゲートトレンチ１５の深さＤ１よりも大きく、たとえば、１．０μｍ以上１．４μｍ以下であってもよい。
【0052】
図４を参照して、第１外周トレンチ４０は、第１方向Ｘに沿って延びる第１直線部４０１と、第２方向Ｙに沿って延びる第２直線部４０２と、第１直線部４０１と第２直線部４０２とを接続するコーナ部４０３とを含む。コーナ部４０３は、第１直線部４０１と第２直線部４０２との交差部であってもよい。コーナ部４０３は、周辺領域６３の外側に向かって凸となるように湾曲した形状を有している。たとえば、コーナ部４０３は、所定の曲率半径Ｒ（たとえば、１５μｍ以上５０μｍ以下）を有するように湾曲していてもよい。
【0053】
接続トレンチ４１は、ゲートトレンチ１５と第１外周トレンチ４０とを接続する凹部である。接続トレンチ４１は、アクティブ領域６４と周辺領域６３との間に跨って形成されている。他の言い方では、接続トレンチ４１は、アクティブ領域６４と周辺領域６３との境界部（たとえば、図４に示すように、第１導電膜５１と第２導電膜５２との間の隙間領域１９）を横切っている。接続トレンチ４１は、この実施形態では、図４に示すように、トランジスタセル１４の集合体の外周を形成する環状の外側ゲートトレンチ１５１から第１方向Ｘおよび第２方向Ｙのそれぞれに沿って延び、第１外周トレンチ４０の第１直線部４０１および第２直線部４０２に接続されている。
【0054】
接続トレンチ４１は、互いに平行なストライプ状の複数の接続トレンチ４１を含み、各接続トレンチ４１が、第１外周トレンチ４０の異なる位置で接続されていてもよい。たとえば、図５を参照して、接続トレンチ４１は、第１接続箇所４１１で第１外周トレンチ４０に接続された第１接続トレンチ４１Ａと、第２接続箇所４１２で第１外周トレンチ４０に接続された第２接続トレンチ４１Ｂと、第３接続箇所４１３で第１外周トレンチ４０に接続された第３接続トレンチ４１Ｃとを含んでいてもよい。第１～第３接続箇所４１１～４１３は、それぞれ、第１～第３接続トレンチ１４Ａ～１４Ｃと第１外周トレンチ４０とがＴ字状に交差することによって形成された交差部分であってもよい。
【0055】
第２外周トレンチ４２は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第２外周トレンチ４２は、第１外周トレンチ４０よりも外側において第１外周トレンチ４０から独立して形成され、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている。図４を参照して、第２外周トレンチ４２は、複数本（たとえば、１０本以上）形成されている。複数本の第２外周トレンチ４２は、そのうちの何本かが第２導電膜５２（フィンガー電極部５２２）に覆われており、残りが、第２導電膜５２のよりも外側に形成され、第２導電膜５２を取り囲んでいてもよい。
【0056】
図７および図８を参照して、第２外周トレンチ４２は、第２外周トレンチ４２の深さ方向に向かって開口幅Ｗ３が徐々に狭まるテーパ状に形成されている。第２外周トレンチ４２の幅Ｗ３は、ゲートトレンチ１５の幅Ｗ１よりも大きく、かつ第１外周トレンチ４０の幅Ｗ２よりも小さく、たとえば、第２外周トレンチ４２の開口端において、０．２３μｍ以上０．２８μｍ以下であってもよい。また、隣り合う第２外周トレンチ４２のピッチＰ３は、たとえば、１μｍ以下である。また、第２外周トレンチ４２の深さＤ３は、第１外周トレンチ４０の深さＤ２よりも小さく、たとえば、０．８μｍ以上１．２μｍ以下であってもよい。
【0057】
図７および図８を参照して、周辺領域６３においてゲート絶縁膜１６は、第１外周トレンチ４０の内面および第２外周トレンチ４２の内面を覆うと共に、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６全体のうち、第１外周トレンチ４０の内面および第２外周トレンチ４２の内面に形成された部分は、それぞれ、第２絶縁膜１６２および第３絶縁膜１６３と称してもよい。つまり、この実施形態では、アクティブ領域６４に形成された第１絶縁膜１６１と、周辺領域６３に形成された第２絶縁膜１６２および第３絶縁膜１６３とが、第１主面１２Ａ上のゲート絶縁膜１６を介して一体的に形成されている。また、図示は省略するが、接続トレンチ４１の内面も、ゲート絶縁膜１６で覆われている。
【0058】
第１外周電極４３は、第１外周トレンチ４０に収容されている（埋め込まれている）。第１外周電極４３は、ゲート電極１３と同じ材料であってもよい。つまり、第１外周電極４３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第１外周電極４３としてポリシリコンを用いることで、第１外周電極４３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第１外周電極４３は、第２絶縁膜１６２を介して第２不純物領域１２２に対向している。第１外周電極４３は、図７および図８に示すように、半導体チップ１２の第１主面１２Ａに対して第２主面１２Ｂ側に窪んだ上面４３１を有していてもよい。
【0059】
図５を参照して、接続電極４４は、接続トレンチ４１に収容されている（埋め込まれている）。接続電極４４は、ゲート電極１３と同じ材料であってもよい。つまり、接続電極４４は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、接続電極４４としてポリシリコンを用いることで、接続電極４４形成後のプロセスにおいて温度によるプロセスの制限がなくなる。図示は省略するが、接続電極４４は、第１外周電極４３と同様に、接続トレンチ４１の内面に形成されたゲート絶縁膜１６を介して第２不純物領域１２２に対向している。接続電極４４は、ゲート電極１３および第１外周電極４３と一体的に形成されることによって、ゲート電極１３と第１外周電極４３とを電気的に接続している。
【0060】
第２外周電極４５は、第２外周トレンチ４２に収容されている（埋め込まれている）。第２外周電極４５は、ゲート電極１３と同じ材料であってもよい。つまり、第２外周電極４５は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第２外周電極４５としてポリシリコンを用いることで、第２外周電極４５形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第２外周電極４５は、第３絶縁膜１６３を介して第２不純物領域１２２に対向している。第２外周電極４５は、ゲート電極１３および第１外周電極４３から電気的に分離されており、この実施形態では、電気的にフローティングされた電極である。第２外周電極４５は、図７および図８に示すように、半導体チップ１２の第１主面１２Ａと面一もしくは第２主面１２Ｂ側に窪んだ上面４５１を有していてもよい。
【0061】
層間絶縁膜１７は、ゲート絶縁膜１６、第１外周電極４３、接続電極４４および第２外周電極４５を覆うように形成されている。層間絶縁膜１７は、第１外周電極４３、接続電極４４および第２外周電極４５と、第２導電膜５２とを絶縁している。
層間絶縁膜１７には、コンタクト孔４７が形成されている。コンタクト孔４７は、第１外周トレンチ４０の深さ方向において、第１外周電極４３の中間部に達している。したがって、コンタクト孔４７の側面は、層間絶縁膜１７によって形成された絶縁領域からなる第１側面４８（上側側面）と、第１外周電極４３によって形成された導電領域からなる第２側面４９（下側側面）とを含んでいてもよい。また、コンタクト孔４７の第２側面４９には、第１外周電極４３内においてコンタクト孔４７の幅が段階的に狭くなるように、段差５０が形成されていてもよい。
層間絶縁膜１７には、コンタクト孔４７が形成されている。コンタクト孔４７は、第１外周トレンチ４０の深さ方向において、第１外周電極４３の中間部に達している。したがって、コンタクト孔４７の側面は、層間絶縁膜１７によって形成された絶縁領域からなる第１側面４８（上側側面）と、第１外周電極４３によって形成された導電領域からなる第２側面４９（下側側面）とを含んでいてもよい。また、コンタクト孔４７の第２側面４９には、第１外周電極４３内においてコンタクト孔４７の幅が段階的に狭くなるように、段差５０が形成されていてもよい。
【0062】
コンタクト孔４７は、第１外周トレンチ４０の第１直線部４０１および第２直線部４０２に形成されている。ここでは、図５を参照して、第２直線部４０２に形成されたコンタクト孔４７の構造について説明するが、以下の説明は、第１直線部４０１にも適用することができる。
コンタクト孔４７は、第２直線部４０２において、接続トレンチ４１の接続箇所（図５では、第１～第３接続箇所４１１～４１３）を避けた位置に形成されている。具体的には、コンタクト孔４７は、互いに隣り合う接続箇所４１１～４１３の間の第１外周トレンチ４０の部分に形成されている。第１～第３接続箇所４１１～４１３では、第１外周トレンチ４０の側面が接続トレンチ４１に置き換えられるため、第１外周トレンチ４０の幅Ｗ２よりも広い幅Ｗ２´を有する部分が生じる。トレンチの幅が広いほど、埋め込み電極（たとえばポリシリコン）の埋め込み性が低下し、埋め込み後に鬆（す）と呼ばれる空洞状の欠陥が生じるおそれがある。たとえば、図５の例では、第１～第３接続箇所４１１～４１３の中央部付近において、第１外周電極４３に欠陥が生じ得る。そこで、第１～第３接続箇所４１１～４１３を避けてコンタクト孔４７を形成することによって、第１外周電極４３に対して第２コンタクトプラグ４６を良好に接続することができる。
コンタクト孔４７は、第２直線部４０２において、接続トレンチ４１の接続箇所（図５では、第１～第３接続箇所４１１～４１３）を避けた位置に形成されている。具体的には、コンタクト孔４７は、互いに隣り合う接続箇所４１１～４１３の間の第１外周トレンチ４０の部分に形成されている。第１～第３接続箇所４１１～４１３では、第１外周トレンチ４０の側面が接続トレンチ４１に置き換えられるため、第１外周トレンチ４０の幅Ｗ２よりも広い幅Ｗ２´を有する部分が生じる。トレンチの幅が広いほど、埋め込み電極（たとえばポリシリコン）の埋め込み性が低下し、埋め込み後に鬆（す）と呼ばれる空洞状の欠陥が生じるおそれがある。たとえば、図５の例では、第１～第３接続箇所４１１～４１３の中央部付近において、第１外周電極４３に欠陥が生じ得る。そこで、第１～第３接続箇所４１１～４１３を避けてコンタクト孔４７を形成することによって、第１外周電極４３に対して第２コンタクトプラグ４６を良好に接続することができる。
【0063】
第２コンタクトプラグ４６は、第２バリア膜１９２を介してコンタクト孔４７に埋め込まれている。第２バリア膜１９２は、第２コンタクトプラグ４６を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第２コンタクトプラグ４６は、Ｗ（タングステン）を含み、第２バリア膜１９２は、Ｔｉを含む材料（たとえば、Ｔｉの単一層構造、またはＴｉおよびＴｉＮの積層構造）を含んでいてもよい。第２バリア膜１９２の厚さは、たとえば、５００Å以上７００Å以下である。
【0064】
第２バリア膜１９２は、その一方面および他方面がコンタクト孔４７の内面および層間絶縁膜１７の上面に倣って形成されており、第１外周電極４３との直接的な導通をとっている。第２コンタクトプラグ４６は、第２バリア膜１９２を介して第１外周電極４３との導通をとっている。第２コンタクトプラグ４６は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面４６１を有している。
【0065】
第２導電膜５２は、層間絶縁膜１７上に形成されている。第２導電膜５２は、その電気的な接続対象に基づいて、ゲート電極膜と称してもよい。第２導電膜５２は、第２コンタクトプラグ４６、第２バリア膜１９２、第１外周電極４３および接続電極４４を介して、ゲート電極１３との導通がとられている。第２導電膜５２は、たとえばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。
【0066】
前述のように、第２コンタクトプラグ４６の上面４６１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第２導電膜５２の上面には、第２導電膜５２の積層方向において、上面４６１と対向する位置に凹部５２０が形成されていてもよい。
[第１絶縁膜１６１と第２絶縁膜１６２との厚さ比較]
図９は、図３の二点鎖線ＩＸで囲まれた部分の拡大図である。図１０は、図７の二点鎖線Ｘで囲まれた部分の拡大図である。図１１は、図８の二点鎖線ＸＩで囲まれた部分の拡大図である。なお、図１０では、第１外周トレンチ４０の第１直線部４０１および第２直線部４０２のうち、第２直線部４０２の構造を取り上げるが、第１直線部４０１の構造も第２直線部４０２の構造と同じである。
[第１絶縁膜１６１と第２絶縁膜１６２との厚さ比較]
図９は、図３の二点鎖線ＩＸで囲まれた部分の拡大図である。図１０は、図７の二点鎖線Ｘで囲まれた部分の拡大図である。図１１は、図８の二点鎖線ＸＩで囲まれた部分の拡大図である。なお、図１０では、第１外周トレンチ４０の第１直線部４０１および第２直線部４０２のうち、第２直線部４０２の構造を取り上げるが、第１直線部４０１の構造も第２直線部４０２の構造と同じである。
【0067】
次に、図９～図１１を参照して、第１絶縁膜１６１および第２絶縁膜１６２の厚さの比較について説明する。
図９を参照して、ゲートトレンチ１５は、底部１５２を有している。底部１５２は、たとえば、ゲートトレンチ１５の深さ方向に沿ってゲートトレンチ１５の側面１５３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、ゲートトレンチ１５の深さ方向における所定位置から側面１５３が湾曲しており、この湾曲の開始部分よりも下側を底部１５２と称してもよい。したがって、底部１５２は、ゲートトレンチ１５の外側に膨らむ湾曲面１５４を有していていもよい。
図９を参照して、ゲートトレンチ１５は、底部１５２を有している。底部１５２は、たとえば、ゲートトレンチ１５の深さ方向に沿ってゲートトレンチ１５の側面１５３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、ゲートトレンチ１５の深さ方向における所定位置から側面１５３が湾曲しており、この湾曲の開始部分よりも下側を底部１５２と称してもよい。したがって、底部１５２は、ゲートトレンチ１５の外側に膨らむ湾曲面１５４を有していていもよい。
【0068】
そして、第１絶縁膜１６１は、ゲートトレンチ１５の底部１５２において、第１絶縁膜１６１の他の部分よりも選択的に薄い第１薄肉部１５５を有している。この実施形態では、第１絶縁膜１６１は、ゲートトレンチ１５の底部１５２において選択的にゲートトレンチ１５の内面（この実施形態では、湾曲面１５４）に近づく方向に窪んだ第１薄肉凹部１５６を有している。第１薄肉部１５５は、第１薄肉凹部１５６とゲートトレンチ１５の内面（湾曲面１５４）との間に挟まれた部分であってもよい。一方、第１絶縁膜１６１の他の部分は、たとえば、ゲートトレンチ１５の側面１５３上の部分１５７であってもよい。
【0069】
第１薄肉部１５５の厚さＴ１は、たとえば、３４０Å以上４５０Å以下であってもよい。一方、第１絶縁膜１６１の部分１５７の厚さＴ１´は、たとえば、４５０Å以上６００Å以下であってもよい。
図１０を参照して、第１外周トレンチ４０の第２直線部４０２は、底部１７２を有している。底部１７２は、たとえば、第１外周トレンチ４０の第２直線部４０２の深さ方向に沿って第１外周トレンチ４０の第２直線部４０２の側面１７３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、第１外周トレンチ４０の第２直線部４０２の深さ方向における所定位置から側面１７３が湾曲しており、この湾曲の開始部分よりも下側を底部１７２と称してもよい。したがって、底部１７２は、第１外周トレンチ４０の第２直線部４０２の外側に膨らむ湾曲面１７４を有していていもよい。
図１０を参照して、第１外周トレンチ４０の第２直線部４０２は、底部１７２を有している。底部１７２は、たとえば、第１外周トレンチ４０の第２直線部４０２の深さ方向に沿って第１外周トレンチ４０の第２直線部４０２の側面１７３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、第１外周トレンチ４０の第２直線部４０２の深さ方向における所定位置から側面１７３が湾曲しており、この湾曲の開始部分よりも下側を底部１７２と称してもよい。したがって、底部１７２は、第１外周トレンチ４０の第２直線部４０２の外側に膨らむ湾曲面１７４を有していていもよい。
【0070】
そして、第２絶縁膜１６２は、第１外周トレンチ４０の第２直線部４０２の底部１７２において、第２絶縁膜１６２の他の部分よりも選択的に薄い第２薄肉部１７５を有している。この実施形態では、第２絶縁膜１６２は、第１外周トレンチ４０の第２直線部４０２の底部１７２において選択的に第１外周トレンチ４０の第２直線部４０２の内面（この実施形態では、湾曲面１７４）に近づく方向に窪んだ第２薄肉凹部１７６を有している。第２薄肉部１７５は、第２薄肉凹部１７６と第１外周トレンチ４０の第２直線部４０２の内面（湾曲面１７４）との間に挟まれた部分であってもよい。一方、第２絶縁膜１６２の他の部分は、たとえば、第１外周トレンチ４０の第２直線部４０２の側面１７３上の部分１７７であってもよい。
【0071】
第２薄肉部１７５の厚さＴ２は、第１薄肉部１５５の厚さＴ１よりも大きく、たとえば、４２０Å以上５５０Å以下であってもよい。一方、第２絶縁膜１６２の部分１７７の厚さＴ２´は、たとえば、４５０Å以上６００Å以下であってもよい。
図１１を参照して、第１外周トレンチ４０のコーナ部４０３は、底部１８２を有している。底部１８２は、たとえば、第１外周トレンチ４０のコーナ部４０３の深さ方向に沿って第１外周トレンチ４０のコーナ部４０３の側面１８３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、第１外周トレンチ４０のコーナ部４０３の深さ方向における所定位置から側面１８３が湾曲しており、この湾曲の開始部分よりも下側を底部１８２と称してもよい。したがって、底部１８２は、第１外周トレンチ４０のコーナ部４０３の外側に膨らむ湾曲面１８４を有していていもよい。
図１１を参照して、第１外周トレンチ４０のコーナ部４０３は、底部１８２を有している。底部１８２は、たとえば、第１外周トレンチ４０のコーナ部４０３の深さ方向に沿って第１外周トレンチ４０のコーナ部４０３の側面１８３の向きが変化する部分よりも下側の部分であってもよい。この実施形態では、第１外周トレンチ４０のコーナ部４０３の深さ方向における所定位置から側面１８３が湾曲しており、この湾曲の開始部分よりも下側を底部１８２と称してもよい。したがって、底部１８２は、第１外周トレンチ４０のコーナ部４０３の外側に膨らむ湾曲面１８４を有していていもよい。
【0072】
そして、第２絶縁膜１６２は、第１外周トレンチ４０のコーナ部４０３の底部１８２において、第２絶縁膜１６２の他の部分よりも選択的に薄い第３薄肉部１８５を有している。この実施形態では、第２絶縁膜１６２は、第１外周トレンチ４０のコーナ部４０３の底部１８２において選択的に第１外周トレンチ４０のコーナ部４０３の内面（この実施形態では、湾曲面１８４）に近づく方向に窪んだ第３薄肉凹部１８６を有している。第３薄肉部１８５は、第３薄肉凹部１８６と第１外周トレンチ４０のコーナ部４０３の内面（湾曲面１８４）との間に挟まれた部分であってもよい。一方、第２絶縁膜１６２の他の部分は、たとえば、第１外周トレンチ４０のコーナ部４０３の側面１８３上の部分１８７であってもよい。
【0073】
第３薄肉部１８５の厚さＴ３は、第１薄肉部１５５の厚さＴ１よりも大きく、かつ第２薄肉部１７５の厚さＴ２よりも小さく、たとえば、３５０Å以上５００Å以下であってもよい。一方、第２絶縁膜１６２の部分１８７の厚さＴ３´は、たとえば、４５０Å以上６００Å以下であってもよい。
[半導体素子３の製造方法]
図１２Ａ～図２０Ａ、図１２Ｂ～図２０Ｂおよび図１２Ｃ～図２０Ｃは、半導体素子３の製造工程の一部を工程順に示す図である。図２１Ａ～図２１Ｃは、それぞれ、第１～第３薄肉部１５５，１７５，１８５の形成に関連する工程を示す図である。図１２Ａ～図２０Ａは、図３に対応する部分の縦断面図である。図１２Ｂ～図２０Ｂは、図７に対応する部分の縦断面図である。図１２Ｃ～図２０Ｃは、図８に対応する部分の縦断面図である。なお、図１２Ａ～図２０Ａ、図１２Ｂ～図２０Ｂおよび図１２Ｃ～図２０Ｃでは、図３、図７および図８に示した参照符号のうち、半導体素子３の製造工程の説明に必要な構成の参照符号のみを示し、その他の参照符号は省略する。
[半導体素子３の製造方法]
図１２Ａ～図２０Ａ、図１２Ｂ～図２０Ｂおよび図１２Ｃ～図２０Ｃは、半導体素子３の製造工程の一部を工程順に示す図である。図２１Ａ～図２１Ｃは、それぞれ、第１～第３薄肉部１５５，１７５，１８５の形成に関連する工程を示す図である。図１２Ａ～図２０Ａは、図３に対応する部分の縦断面図である。図１２Ｂ～図２０Ｂは、図７に対応する部分の縦断面図である。図１２Ｃ～図２０Ｃは、図８に対応する部分の縦断面図である。なお、図１２Ａ～図２０Ａ、図１２Ｂ～図２０Ｂおよび図１２Ｃ～図２０Ｃでは、図３、図７および図８に示した参照符号のうち、半導体素子３の製造工程の説明に必要な構成の参照符号のみを示し、その他の参照符号は省略する。
【0074】
図１２Ａ～図１２Ｃを参照して、半導体装置１を製造するにあたり、まず、半導体ウエハ（図示せず）が用意される。次に、当該半導体ウエハにｐ型のエピタキシャル層６０が形成される。エピタキシャル層の第１主面およびその反対側の第２主面は、それぞれ、第１主面１２Ａおよび第２主面１２Ｂに対応していてもよい。次に、エピタキシャル層６０の第１主面１２Ａの表層部にｐ型不純物およびｎ型不純物が選択的に注入され、ｐ型の第１不純物領域１２１およびｎ型の第２不純物領域１２２が形成される。また、エピタキシャル層６０の残りの領域に、ｐ型の第３不純物領域１２３が形成される。これにより、エピタキシャル層６０を含む半導体チップ１２が形成される。
【0075】
次に、図１３Ａ～図１３Ｃを参照して、ゲートトレンチ１５、第１外周トレンチ４０、接続トレンチ４１（図示せず）および第２外周トレンチ４２が形成される。たとえば、半導体チップ１２の第１主面１２Ａ上にフォトレジスト（図示せず）が形成され、当該フォトレジストを介したエッチングによって、ゲートトレンチ１５、第１外周トレンチ４０、接続トレンチ４１（図示せず）および第２外周トレンチ４２が選択的に形成される。
【0076】
次に、図１４Ａ～図１４Ｃを参照して、たとえば熱酸化法等の熱処理によって、半導体チップ１２の第１主面１２Ａ、ゲートトレンチ１５の内面、第１外周トレンチ４０の内面、接続トレンチ４１の内面（図示せず）および第２外周トレンチ４２の内面が酸化される。これにより、第１主面１２Ａ、ゲートトレンチ１５の内面、第１外周トレンチ４０の内面、接続トレンチ４１の内面（図示せず）および第２外周トレンチ４２の内面にゲート絶縁膜１６が形成される。
【0077】
ここで、図２１Ａ～図２１Ｃを参照して、ゲート絶縁膜１６の熱酸化について、より詳細に説明する。
まず、図２１Ａを参照して、ゲートトレンチ１５の底部１５２では、湾曲面１５４の上方に面する部分および側方に面する部分の両方向から酸化膜が成長するので、当該両方向から成長する膜の接続部では、外側（ゲートトレンチ１５の内面に向かう方向）に押し出される力（矢印Ａ）が作用する。そのため、第１絶縁膜１６１に選択的に第１薄肉凹部１５６が形成されると共に、第１薄肉凹部１５６の位置に第１薄肉部１５５が形成される。同様の原理によって、第１外周トレンチ４０の第２直線部４０２およびコーナ部４０３にも、矢印ＢおよびＣの作用によって、第２薄肉部１７５および第３薄肉部１８５が形成される。
まず、図２１Ａを参照して、ゲートトレンチ１５の底部１５２では、湾曲面１５４の上方に面する部分および側方に面する部分の両方向から酸化膜が成長するので、当該両方向から成長する膜の接続部では、外側（ゲートトレンチ１５の内面に向かう方向）に押し出される力（矢印Ａ）が作用する。そのため、第１絶縁膜１６１に選択的に第１薄肉凹部１５６が形成されると共に、第１薄肉凹部１５６の位置に第１薄肉部１５５が形成される。同様の原理によって、第１外周トレンチ４０の第２直線部４０２およびコーナ部４０３にも、矢印ＢおよびＣの作用によって、第２薄肉部１７５および第３薄肉部１８５が形成される。
【0078】
同じ第１外周トレンチ４０において生じる第２薄肉部１７５の厚さＴ２と第３薄肉部１８５の厚さＴ３との差は、第２直線部４０２の湾曲面１７４とコーナ部４０３の湾曲面１８４との間で面方位が異なることに起因する。つまり、相対的に厚い第２薄肉部１７５が形成される湾曲面１７４は、湾曲面１８４よりも酸化膜の成長速度が速くなる面方位を有している。これは、湾曲面１８４が、第１方向Ｘおよび第２方向Ｙのそれぞれに沿って延びる第１直線部４０１および第２直線部４０２に対してカーブしたコーナ部４０３に形成されているためである。
【0079】
同様に、湾曲面１８４は、ゲートトレンチ１５の湾曲面１５４の面方位とも異なる面方位を有している。これにより、ゲートトレンチ１５の幅Ｗ１と第１外周トレンチ４０の幅Ｗ２との差に起因する酸化膜の成長速度の差だけでなく、湾曲面１８４には、湾曲面１５４との面方位の差に起因して、第１薄肉部１５５よりも厚い第３薄肉部１８５が形成される。
【0080】
また、この実施形態では、第１外周トレンチ４０の幅Ｗ２がゲートトレンチ１５の幅Ｗ１よりも大きい。そのため、ゲート絶縁膜１６の第１絶縁膜１６１と第２絶縁膜１６２とを同一工程で形成する場合、ゲート絶縁膜１６の形成用の材料ガスを、ゲートトレンチ１５よりも第１外周トレンチ４０の内部に広く行き渡らせることができる。これにより、ゲートトレンチ１５の内面に対する第１絶縁膜１６１の成膜速度（第１成膜速度）よりも速い成膜速度（第２成膜速度）で、第２絶縁膜１６２が形成される。その結果、第２薄肉部１７５の厚さＴ２および第３薄肉部１８５の厚さＴ３を、第１薄肉部１５５の厚さＴ１よりも大きくすることができる。
【0081】
次に、図１５Ａ～図１５Ｃを参照して、ゲート電極１３、第１外周電極４３、接続電極４４（図示せず）および第２外周電極４５が形成される。たとえばＣＶＤ法によって、ゲート絶縁膜１６上にポリシリコン膜が形成される。その後、エッチング等によってポリシリコン膜の不要な部分が除去されることによって、ゲート電極１３、第１外周電極４３、接続電極４４（図示せず）および第２外周電極４５が形成される。
【0082】
次に、図１６Ａ～図１６Ｃを参照して、たとえばＣＶＤ法によって、ゲート絶縁膜１６、ゲート電極１３、第１外周電極４３、接続電極４４（図示せず）および第２外周電極４５を覆うように、第１主面１２Ａ上に層間絶縁膜１７が形成される。
次に、図１７Ａ～１７Ｃを参照して、層間絶縁膜１７、ゲート絶縁膜１６、第１不純物領域１２１、第２不純物領域１２２および第１外周電極４３を部分的にエッチングすることによって、ソーストレンチ１８およびコンタクト孔４７が形成される。
次に、図１７Ａ～１７Ｃを参照して、層間絶縁膜１７、ゲート絶縁膜１６、第１不純物領域１２１、第２不純物領域１２２および第１外周電極４３を部分的にエッチングすることによって、ソーストレンチ１８およびコンタクト孔４７が形成される。
【0083】
次に、図１８Ａ～図１８Ｃを参照して、バリア材料膜３００が形成される。たとえばスパッタ法等を用いて電極材料を堆積することによって、バリア材料膜３００が形成される。バリア材料膜３００は、たとえば、Ｔｉを含む材料を含む。バリア材料膜３００として、まずスパッタ法によってＴｉ膜を形成し、Ｔｉ膜上に、スパッタ法によってＴｉＮ膜を形成することによって、Ｔｉ膜とＴｉＮ膜の積層構造としてもよい。バリア材料膜３００は、ソーストレンチ１８の内面、コンタクト孔４７の内面および層間絶縁膜１７の上面に接するように、これらの間に連続して形成される。
【0084】
次に、図１９Ａ～図１９Ｃを参照して、ソーストレンチ１８内に第１コンタクトプラグ１１が形成され、コンタクト孔４７内に第２コンタクトプラグ４６が形成される。たとえばＣＶＤ法等を用いてバリア材料膜３００上に電極材料を堆積する。その後、エッチング等により当該電極材料の不要な部分を除去することによって、ソーストレンチ１８に残った電極材料が第１コンタクトプラグ１１として形成され、コンタクト孔４７に残った電極材料が第２コンタクトプラグ４６として形成される。第１コンタクトプラグ１１および第２コンタクトプラグ４６は、たとえば、Ｗを含む材料を含む。
【0085】
次に、図２０Ａ～図２０Ｃを参照して、導電材料膜３０１が形成される。たとえばスパッタ法等を用いてバリア材料膜３００上に電極材料を堆積することによって、導電材料膜３０１が形成される。導電材料膜３０１は、たとえば、ＡｌＣｕを含んでいてもよい。次に、導電材料膜３０１およびバリア材料膜３００が選択的にエッチングされることによって、これらの膜３００，３０１が複数の領域に分離される。これにより、導電膜５の第１導電膜５１および第２導電膜５２が形成される。また、第１バリア膜１９１および第２バリア膜１９２が形成される。その後、導電膜５を覆うように絶縁材料が堆積され、当該絶縁材料が選択的にエッチングされることによって、絶縁膜６（図示せず）が形成される。
【0086】
次に、半導体ウエハの裏面にドレイン電極層（図示せず）が、蒸着法、スパッタ法、めっき法等によって形成された後、半導体ウエハから複数の半導体素子３が切り出される。以上を含む工程を経て半導体素子３が製造される。
以上、この実施形態によれば、第１外周トレンチ４０の幅Ｗ２がゲートトレンチ１５の幅Ｗ１よりも大きい。そのため、ゲート絶縁膜１６の第１絶縁膜１６１と第２絶縁膜１６２とを同一工程で形成する場合（図１４Ａ～図１４Ｃ参照）、ゲート絶縁膜１６の形成用の材料ガスを、ゲートトレンチ１５よりも第１外周トレンチ４０の内部に広く行き渡らせることができる。これにより、ゲートトレンチ１５の内面に対する第１絶縁膜１６１の成膜速度（第１成膜速度）よりも速い成膜速度（第２成膜速度）で、第２絶縁膜１６２が形成される。
以上、この実施形態によれば、第１外周トレンチ４０の幅Ｗ２がゲートトレンチ１５の幅Ｗ１よりも大きい。そのため、ゲート絶縁膜１６の第１絶縁膜１６１と第２絶縁膜１６２とを同一工程で形成する場合（図１４Ａ～図１４Ｃ参照）、ゲート絶縁膜１６の形成用の材料ガスを、ゲートトレンチ１５よりも第１外周トレンチ４０の内部に広く行き渡らせることができる。これにより、ゲートトレンチ１５の内面に対する第１絶縁膜１６１の成膜速度（第１成膜速度）よりも速い成膜速度（第２成膜速度）で、第２絶縁膜１６２が形成される。
【0087】
その結果、たとえば、材料ガスの供給によって第１絶縁膜１６１の膜厚（たとえば、チャネル領域１２４に対向する部分の膜厚）が、目標とされるオン特性等に基づいて予め定められた設計膜厚に達した段階で、第２絶縁膜１６２の第３薄肉部１８５を比較的厚く形成することができる。たとえば、結果物として、第２絶縁膜１６２の第３薄肉部１８５を、第１絶縁膜１６１の第１薄肉部１５５よりも厚くすることができる。
【0088】
これにより、半導体チップ１２において比較的電界が集中し易い第１外周トレンチ４０のコーナ部４０３において、第２絶縁膜１６２（第３薄肉部１８５）の絶縁破壊耐性を向上することができる。一方、第１絶縁膜１６１および第２絶縁膜１６２を一律に厚くするのではなく、第２絶縁膜１６２に比べて遅い成膜速度で第１絶縁膜１６１が形成されるので、第１絶縁膜１６１の膜厚を設計膜厚で留めることができる。その結果、第３薄肉部１８５の厚膜化に伴って素子のオン抵抗が上昇することを防止することができる。つまり、半導体装置１によれば、素子のオン特性の低下を防止できながら、絶縁破壊に対する信頼性を向上することができる。
【0089】
図２２は、ゲート絶縁膜１６の狙い値とゲート絶縁膜１６の薄肉部１５５，１８５との関係を示す図である。
図２２において、横軸のゲート絶縁膜１６の狙い値とは、目標とされるオン特性等に基づいて予め定められた、ゲート絶縁膜１６（第１絶縁膜１６１）のチャネル領域１２４に対向する部分の目標膜厚である。一方、縦軸のゲート絶縁膜１６の最薄部の膜厚とは、第１絶縁膜１６１および第２絶縁膜１６２において、最も膜厚が小さい箇所の膜厚の実測値である。図２２では、最薄部の一例として、前述の第１薄肉部１５５および第３薄肉部１８５に対応する部分の膜厚を示している。
図２２において、横軸のゲート絶縁膜１６の狙い値とは、目標とされるオン特性等に基づいて予め定められた、ゲート絶縁膜１６（第１絶縁膜１６１）のチャネル領域１２４に対向する部分の目標膜厚である。一方、縦軸のゲート絶縁膜１６の最薄部の膜厚とは、第１絶縁膜１６１および第２絶縁膜１６２において、最も膜厚が小さい箇所の膜厚の実測値である。図２２では、最薄部の一例として、前述の第１薄肉部１５５および第３薄肉部１８５に対応する部分の膜厚を示している。
【0090】
この例では、ゲートトレンチ１５の幅Ｗ１を０．２４μｍとし、第１外周トレンチ４０の幅Ｗ２を０．８μｍとし、これらのトレンチ１５，４０の内面に熱酸化による酸化シリコン膜を形成することによって、最薄部の膜厚を比較した。その結果、ゲート絶縁膜１６の狙い値がどのような値であっても、第１薄肉部１５５よりも第３薄肉部１８５の方が厚いことが分かる。
【0091】
図２３は、ゲート絶縁膜１６（第３薄肉部１８５）の膜厚変化とオン抵抗の変化との関係を示す図である。
図２３において、横軸のトレンチマスク寸法は、第１外周トレンチ４０を形成するときに使用するマスクの開口寸法を示しており、凡そ、第１外周トレンチ４０の幅Ｗ２に一致する。一方、左側の縦軸の最薄部の膜厚は、第２絶縁膜１６２において、最も膜厚が小さい箇所の膜厚であり、第３薄肉部１８５に対応する部分の膜厚を示している。ここでは、トレンチマスク寸法が０．２５μｍのときの第３薄肉部１８５の膜厚を１００とし、その他のマスク寸法のときの膜厚については、マスク寸法＝０．２５μｍに対する比で示している。また、右側の縦軸のオン抵抗は、半導体素子３がオンするときのオン抵抗（ＶＧＳ＝１０Ｖ）を示している。ここでは、トレンチマスク寸法が０．２５μｍのときのオン抵抗を１００とし、その他のマスク寸法のときのオン抵抗については、マスク寸法＝０．２５μｍに対する比で示している。
図２３において、横軸のトレンチマスク寸法は、第１外周トレンチ４０を形成するときに使用するマスクの開口寸法を示しており、凡そ、第１外周トレンチ４０の幅Ｗ２に一致する。一方、左側の縦軸の最薄部の膜厚は、第２絶縁膜１６２において、最も膜厚が小さい箇所の膜厚であり、第３薄肉部１８５に対応する部分の膜厚を示している。ここでは、トレンチマスク寸法が０．２５μｍのときの第３薄肉部１８５の膜厚を１００とし、その他のマスク寸法のときの膜厚については、マスク寸法＝０．２５μｍに対する比で示している。また、右側の縦軸のオン抵抗は、半導体素子３がオンするときのオン抵抗（ＶＧＳ＝１０Ｖ）を示している。ここでは、トレンチマスク寸法が０．２５μｍのときのオン抵抗を１００とし、その他のマスク寸法のときのオン抵抗については、マスク寸法＝０．２５μｍに対する比で示している。
【0092】
この例では、ゲートトレンチ１５の幅Ｗ１を０．２４μｍとし、第１外周トレンチ４０の幅Ｗ２（マスク寸法）を変数とし、これらのトレンチ１５，４０の内面に熱酸化による酸化シリコン膜を形成した。そして、第１外周トレンチ４０の幅Ｗ２の変化に伴い、第３薄肉部１８５の膜厚およびオン抵抗がどのように変化するか検証した。その結果、マスク寸法（第１外周トレンチ４０の幅Ｗ２）の増加に伴って第３薄肉部１８５の膜厚を増加できたことが分かる。具体的には、第３薄肉部１８５の膜厚は、マスク寸法＝０．６μｍ付近で最大値をとり（マスク寸法＝０．２５μｍのときに比べて約２０％膜厚が増加）、マスク寸法＞０．６μｍとしてもほぼ一定であることが分かった。一方、マスク寸法を増加しても、オン抵抗はほぼ一定（上昇なし）であることが分かった。
【0093】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、１つの第１外周トレンチ４０のみが形成されていが、図２４に示すように、第１外周トレンチ４０は、複数（図２４では、２本）形成されていてもよい。また、その場合、図２５に示すように、複数の第１外周トレンチ４０の幅は、互いに異なっていてもよい。たとえば、複数の第１外周トレンチ４０は、幅Ｗ２を有する第１トレンチ４０４と、幅Ｗ２よりも小さな幅Ｗ４を有する第２トレンチ４０５とを含んでいてもよい。
たとえば、前述の実施形態では、１つの第１外周トレンチ４０のみが形成されていが、図２４に示すように、第１外周トレンチ４０は、複数（図２４では、２本）形成されていてもよい。また、その場合、図２５に示すように、複数の第１外周トレンチ４０の幅は、互いに異なっていてもよい。たとえば、複数の第１外周トレンチ４０は、幅Ｗ２を有する第１トレンチ４０４と、幅Ｗ２よりも小さな幅Ｗ４を有する第２トレンチ４０５とを含んでいてもよい。
【0094】
また、たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴを取り上げたが、半導体装置１の素子構造は、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴを取り上げたが、半導体装置１の素子構造は、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
【0095】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0096】
１ ：半導体装置
２ ：リードフレーム
３ ：半導体素子
４ ：パッケージ
５ ：導電膜
６ ：絶縁膜
７ ：第１パッド
８ ：第１ワイヤ
９ ：第２パッド
１０ ：第２ワイヤ
１１ ：第１コンタクトプラグ
１２ ：半導体チップ
１２Ａ ：（半導体チップ）第１主面
１２Ｂ ：（半導体チップ）第２主面
１３ ：ゲート電極
１４ ：トランジスタセル
１４Ａ ：第３接続トレンチ
１４Ｂ ：第３接続トレンチ
１４Ｃ ：第３接続トレンチ
１５ ：ゲートトレンチ
１６ ：ゲート絶縁膜
１７ ：層間絶縁膜
１８ ：ソーストレンチ
１９ ：隙間領域
２１ ：ダイパッド部
２２ ：第１リード部
２３ ：第２リード部
２４ ：第３リード部
３１Ａ ：（半導体素子）第１辺
３１Ｂ ：（半導体素子）第１辺
３２Ａ ：（半導体素子）第２辺
３２Ｂ ：（半導体素子）第２辺
４０ ：第１外周トレンチ
４１ ：接続トレンチ
４１Ａ ：第１接続トレンチ
４１Ｂ ：第２接続トレンチ
４１Ｃ ：第３接続トレンチ
４２ ：第２外周トレンチ
４３ ：第１外周電極
４４ ：接続電極
４５ ：第２外周電極
４６ ：第２コンタクトプラグ
４７ ：コンタクト孔
４８ ：（コンタクト孔）第１側面
４９ ：（コンタクト孔）第２側面
５０ ：（コンタクト孔）段差
５１ ：第１導電膜
５２ ：第２導電膜
６０ ：エピタキシャル層
６１ ：隙間領域
６３ ：周辺領域
６４ ：アクティブ領域
８１ ：長ワイヤ
８２ ：短ワイヤ
１１１ ：（第１コンタクトプラグ）上面
１２１ ：第１不純物領域
１２２ ：第２不純物領域
１２３ ：第３不純物領域
１２４ ：チャネル領域
１３１ ：（ゲート電極）上面
１５１ ：外側ゲートトレンチ
１５２ ：（ゲートトレンチ）底部
１５３ ：（ゲートトレンチ）側面
１５４ ：（ゲートトレンチ）湾曲面
１５５ ：（第１絶縁膜）第１薄肉部
１５６ ：（第１絶縁膜）第１薄肉凹部
１５７ ：（第１絶縁膜）その他の部分
１６１ ：第１絶縁膜
１６２ ：第２絶縁膜
１６３ ：第３絶縁膜
１７２ ：（第１外周トレンチ）底部
１７３ ：（第１外周トレンチ）側面
１７４ ：（第１外周トレンチ）湾曲面
１７５ ：（第２絶縁膜）第２薄肉部
１７６ ：（第２絶縁膜）第２薄肉凹部
１７７ ：（第２絶縁膜）その他の部分
１８２ ：（第１外周トレンチ）底部
１８３ ：（第１外周トレンチ）側面
１８４ ：（第１外周トレンチ）湾曲面
１８５ ：（第２絶縁膜）第３薄肉部
１８６ ：（第２絶縁膜）第３薄肉凹部
１８７ ：（第２絶縁膜）その他の部分
１９１ ：第１バリア膜
１９２ ：第２バリア膜
２１１Ａ ：（ダイパッド部）第１辺
２１１Ｂ ：（ダイパッド部）第１辺
２１２Ａ ：（ダイパッド部）第２辺
２１２Ｂ ：（ダイパッド部）第２辺
２２１ ：第１パッド部
２２２ ：第１リード
２３１ ：第２パッド部
２３２ ：第２リード
３００ ：バリア材料膜
３０１ ：導電材料膜
４０１ ：（第１外周トレンチ）第１直線部
４０２ ：（第１外周トレンチ）第２直線部
４０３ ：（第１外周トレンチ）コーナ部
４０４ ：第１トレンチ
４０５ ：第２トレンチ
４１１ ：第１接続箇所
４１２ ：第２接続箇所
４１３ ：第３接続箇所
４３１ ：（第１外周電極）上面
４５１ ：（第２外周電極）上面
４６１ ：（第２コンタクトプラグ）上面
５１１ ：（第１導電膜）凹部
５２０ ：（第２導電膜）凹部
５２１ ：パッド電極部
５２２ ：フィンガー電極部
８１１ ：ボンディング部
８２１ ：ボンディング部
２ ：リードフレーム
３ ：半導体素子
４ ：パッケージ
５ ：導電膜
６ ：絶縁膜
７ ：第１パッド
８ ：第１ワイヤ
９ ：第２パッド
１０ ：第２ワイヤ
１１ ：第１コンタクトプラグ
１２ ：半導体チップ
１２Ａ ：（半導体チップ）第１主面
１２Ｂ ：（半導体チップ）第２主面
１３ ：ゲート電極
１４ ：トランジスタセル
１４Ａ ：第３接続トレンチ
１４Ｂ ：第３接続トレンチ
１４Ｃ ：第３接続トレンチ
１５ ：ゲートトレンチ
１６ ：ゲート絶縁膜
１７ ：層間絶縁膜
１８ ：ソーストレンチ
１９ ：隙間領域
２１ ：ダイパッド部
２２ ：第１リード部
２３ ：第２リード部
２４ ：第３リード部
３１Ａ ：（半導体素子）第１辺
３１Ｂ ：（半導体素子）第１辺
３２Ａ ：（半導体素子）第２辺
３２Ｂ ：（半導体素子）第２辺
４０ ：第１外周トレンチ
４１ ：接続トレンチ
４１Ａ ：第１接続トレンチ
４１Ｂ ：第２接続トレンチ
４１Ｃ ：第３接続トレンチ
４２ ：第２外周トレンチ
４３ ：第１外周電極
４４ ：接続電極
４５ ：第２外周電極
４６ ：第２コンタクトプラグ
４７ ：コンタクト孔
４８ ：（コンタクト孔）第１側面
４９ ：（コンタクト孔）第２側面
５０ ：（コンタクト孔）段差
５１ ：第１導電膜
５２ ：第２導電膜
６０ ：エピタキシャル層
６１ ：隙間領域
６３ ：周辺領域
６４ ：アクティブ領域
８１ ：長ワイヤ
８２ ：短ワイヤ
１１１ ：（第１コンタクトプラグ）上面
１２１ ：第１不純物領域
１２２ ：第２不純物領域
１２３ ：第３不純物領域
１２４ ：チャネル領域
１３１ ：（ゲート電極）上面
１５１ ：外側ゲートトレンチ
１５２ ：（ゲートトレンチ）底部
１５３ ：（ゲートトレンチ）側面
１５４ ：（ゲートトレンチ）湾曲面
１５５ ：（第１絶縁膜）第１薄肉部
１５６ ：（第１絶縁膜）第１薄肉凹部
１５７ ：（第１絶縁膜）その他の部分
１６１ ：第１絶縁膜
１６２ ：第２絶縁膜
１６３ ：第３絶縁膜
１７２ ：（第１外周トレンチ）底部
１７３ ：（第１外周トレンチ）側面
１７４ ：（第１外周トレンチ）湾曲面
１７５ ：（第２絶縁膜）第２薄肉部
１７６ ：（第２絶縁膜）第２薄肉凹部
１７７ ：（第２絶縁膜）その他の部分
１８２ ：（第１外周トレンチ）底部
１８３ ：（第１外周トレンチ）側面
１８４ ：（第１外周トレンチ）湾曲面
１８５ ：（第２絶縁膜）第３薄肉部
１８６ ：（第２絶縁膜）第３薄肉凹部
１８７ ：（第２絶縁膜）その他の部分
１９１ ：第１バリア膜
１９２ ：第２バリア膜
２１１Ａ ：（ダイパッド部）第１辺
２１１Ｂ ：（ダイパッド部）第１辺
２１２Ａ ：（ダイパッド部）第２辺
２１２Ｂ ：（ダイパッド部）第２辺
２２１ ：第１パッド部
２２２ ：第１リード
２３１ ：第２パッド部
２３２ ：第２リード
３００ ：バリア材料膜
３０１ ：導電材料膜
４０１ ：（第１外周トレンチ）第１直線部
４０２ ：（第１外周トレンチ）第２直線部
４０３ ：（第１外周トレンチ）コーナ部
４０４ ：第１トレンチ
４０５ ：第２トレンチ
４１１ ：第１接続箇所
４１２ ：第２接続箇所
４１３ ：第３接続箇所
４３１ ：（第１外周電極）上面
４５１ ：（第２外周電極）上面
４６１ ：（第２コンタクトプラグ）上面
５１１ ：（第１導電膜）凹部
５２０ ：（第２導電膜）凹部
５２１ ：パッド電極部
５２２ ：フィンガー電極部
８１１ ：ボンディング部
８２１ ：ボンディング部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】