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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-15
(45)【発行日】2024-08-23
(54)【発明の名称】記憶装置及びその製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240816BHJP
H01L 21/336 20060101ALI20240816BHJP
H01L 29/788 20060101ALI20240816BHJP
H01L 29/792 20060101ALI20240816BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【請求項の数】
11
(21)【出願番号】P 2021010812
(22)【出願日】2021-01-27
(65)【公開番号】P2022114528
(43)【公開日】2022-08-08
【審査請求日】2023-02-03
(73)【特許権者】
【識別番号】521483777
【氏名又は名称】サンライズ メモリー コーポレイション
【氏名又は名称原語表記】ＳｕｎＲｉｓｅ Ｍｅｍｏｒｙ Ｃｏｒｐｏｒａｔｉｏｎ
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】能生 陽介
(72)【発明者】
【氏名】大橋 貴志
(72)【発明者】
【氏名】上坂 翔平
(72)【発明者】
【氏名】廣谷 太志
【審査官】小山 満
(56)【参考文献】
【文献】特表２０１９－５２６９３４（ＪＰ，Ａ）
【文献】特開２００４－１５８１６２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３６５６０９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／００９２３７１（ＵＳ，Ａ１）
【文献】国際公開第２０１８／０３９６５４（ＷＯ，Ａ１）
【文献】欧州特許出願公開第０３９１３６３１（ＥＰ，Ａ１）
【文献】米国特許第０６８９４９２２（ＵＳ，Ｂ１）
【文献】特表２０２２－５３２４７４（ＪＰ，Ａ）
【文献】国際公開第２０２０／２３６６１１（ＷＯ，Ａ１）
【文献】中国特許出願公開第１０９４２７８１５（ＣＮ，Ａ）
【文献】特開２０１３－１３５２０２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
第１方向に沿って配列されたそれぞれ複数のソース・ドレイン構造体及びゲート構造体と、グローバルワード線である複数の第１配線と、
を備え、
各前記ソース・ドレイン構造体は、
前記第１方向と交差した第２方向に延びる、ビット線である第２配線と、
前記第２方向に延び、前記第２配線に接続された第１導電型の第１半導体層と、
前記第２方向に延び、前記第１方向及び前記第２方向に平行な平面に対して交差した第３方向において、前記第１半導体層から離隔した前記第１導電型の第２半導体層と、
前記第１半導体層及び前記第２半導体層に接した第２導電型の第３半導体層と、
を有し、
各前記ゲート構造体は、
前記第３方向に延びる、ローカルワード線である第３配線と、
前記第３半導体層と前記第３配線との間に設けられた電荷蓄積膜と、
を有し、
前記複数のソース・ドレイン構造体に含まれる第１のソース・ドレイン構造体が、第１のリファレンスビット線を形成するビット線を含み、
前記複数の第１配線に含まれる第１のグローバルワード線が、前記第１のリファレンスビット線の両側に形成された前記ゲート構造体における前記ローカルワード線に接続し、かつ前記複数のソース・ドレイン構造体のなかの前記第１のソース・ドレイン構造体を除く複数のソース・ドレイン構造体の間に、前記複数のゲート構造体に含まれる１つおきに配列されたゲート構造体に形成された前記ローカルワード線に接続する、記憶装置。
【請求項2】
請求項１に記載の記憶装置であって、
隣り合う前記ゲート構造体に属する前記ローカルワード線の前記第２方向における位置は相互にずれており、
前記グローバルワード線は、
前記ローカルワード線に接続する、前記第１方向に延びる第１部分であって、前記ローカルワード線は、前記第１のソース・ドレイン構造体以外の前記複数のソース・ドレイン構造体の間に１つおきに配列されたゲート構造体に形成される、該第１部分と、
２つの前記ローカルワード線に接続された第２部分であって、前記２つの前記ローカルワード線は、前記第１のリファレンスビット線を形成する前記第１のソース・ドレイン構造体に隣接する前記ゲート構造体において位置が相互にずれるように形成される、該第２部分と、
を有し、
前記第２部分の幅は前記第１部分の幅よりも広い、記憶装置。
【請求項3】
請求項２に記載の記憶装置であって、
前記グローバルワード線は、第３部分をさらに有し、
前記第３部分の幅は、前記第２部分の幅よりも広く、
前記第２部分は、前記第１部分と前記第３部分との間に配置された、記憶装置。
【請求項4】
請求項１に記載の記憶装置であって、
隣り合う前記ゲート構造体に属する前記ローカルワード線の前記第２方向における位置は相互にずれており、
前記グローバルワード線は、
前記ローカルワード線に接続する、前記第１方向に延びる第１部分であって、前記ローカルワード線は、前記第１のソース・ドレイン構造体以外の前記複数のソース・ドレイン構造体の間に１つおきに配列されたゲート構造体に形成される、該第１部分と、
２つの前記ローカルワード線に接続され、前記第１方向及び前記第２方向に対して傾斜した方向に延びる第２部分であって、前記２つの前記ローカルワード線は、前記第１のリファレンスビット線を形成する前記第１のソース・ドレイン構造体に隣接する前記ゲート構造体において位置が相互にずれるように形成される、該第２部分と、
を有する、記憶装置。
【請求項5】
請求項１に記載の記憶装置であって、
前記第１のリファレンスビット線を形成する前記第１のソース・ドレイン構造体に隣接する前記ゲート構造体における前記ローカルワード線は、前記第２方向における位置が相互に重なっており、
その他の前記ゲート構造体において、前記ローカルワード線の前記第２方向における位置は相互にずれており、
各前記グローバルワード線は、前記第１方向に延びており、
各前記グローバルワード線は、前記第１のソース・ドレイン構造体に隣接する前記ゲート構造体における前記ローカルワード線に接続し、かつ前記第１のソース・ドレイン構造体以外の複数のソース・ドレイン構造体の間に１つおきに配列されたゲート構造体に形成された前記ローカルワード線に接続している、記憶装置。
【請求項6】
請求項５に記載の記憶装置であって、
第２のリファレンスビット線を形成するビット線を含む第２のソース・ドレイン構造体をさらに有し、
第２のグローバルワード線が、前記第２のリファレンスビット線の両側に形成された前記ゲート構造体における前記ローカルワード線に接続し、かつその他の複数のソース・ドレイン構造体の間に１つずつ交互に配列されたゲート構造体に形成された前記ローカルワード線に接続する、記憶装置。
【請求項7】
請求項１に記載の記憶装置であって、
前記第１のリファレンスビット線は、前記第１のソース・ドレイン構造体からの前記ビット線と、前記第１のソース・ドレイン構造体に隣接する第２のソース・ドレイン構造体からの前記ビット線とを含み、
前記第１のソース・ドレイン構造体からの前記ビット線と、前記第２のソース・ドレイン構造体からの前記ビット線とは、相互に接続されている、記憶装置。
【請求項8】
請求項１に記載の記憶装置であって、
複数の前記ビット線に流れる電流を検出可能な複数のセンスアンプと、
２つの前記センスアンプの出力を比較する比較回路と、
をさらに備え、
前記複数のセンスアンプの１つは、前記第１のリファレンスビット線に流れる電流を検出するべく接続される、記憶装置。
【請求項9】
請求項１に記載の記憶装置であって、
各前記ソース・ドレイン構造体は、前記第２方向に延び、前記第２半導体層に接続された、ソース線である第４配線をさらに有する、記憶装置。
【請求項10】
請求項１に記載の記憶装置であって、
各前記ソース・ドレイン構造体は、前記第１半導体層と前記第２半導体層との間に配置された絶縁層をさらに有し、
前記第２配線、前記第１半導体層、前記絶縁層、及び、前記第２半導体層は、前記第３方向に積層されている、記憶装置。
【請求項11】
請求項１０に記載の記憶装置であって、
各前記ソース・ドレイン構造体において、前記第２配線、前記第１半導体層、前記絶縁層、及び、前記第２半導体層が前記第３方向に積層された単位積層体は複数設けられており、前記複数の単位積層体は前記第３方向に積層されている、記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、記憶装置の高集積化を図るために、メモリセルを３次元的に集積させた積層型記憶装置が開発されている。積層型記憶装置においては、読出動作の高精度化が要求されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特表２０１９－５２６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態の目的は、読出動作の精度を向上可能な記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の実施形態に係る記憶装置は、第１方向に沿って配列されたそれぞれ複数のソース・ドレイン構造体及びゲート構造体と、複数の第１配線と、を備える。各前記ソース・ドレイン構造体は、前記第１方向と交差した第２方向に延びる第２配線と、前記第２方向に延び、前記第２配線に接続された第１導電型の第１半導体層と、前記第２方向に延び、前記第１方向及び前記第２方向に平行な平面に対して交差した第３方向において、前記第１半導体層から離隔した前記第１導電型の第２半導体層と、前記第１半導体層及び前記第２半導体層に接した第２導電型の第３半導体層と、を有する。各前記ゲート構造体は、前記第３方向に延びる第３配線と、前記第３半導体層と前記第３配線との間に設けられた電荷蓄積膜と、を有する。少なくとも１つの前記ソース・ドレイン構造体を挟む２つの前記ゲート構造体に属する前記第３配線は、少なくとも１つの前記第１配線に接続されていない。
【0006】
本発明の実施形態に係る記憶装置の製造方法は、第１方向に沿って配列されたそれぞれ複数のソース・ドレイン構造体及びゲート構造体を含むメモリ構造体を作製し、前記メモリ構造体上に絶縁膜を形成し、前記絶縁膜上に、前記第１方向と交差した第２方向に沿って配列された複数の芯材を形成し、前記複数の芯材をスリミングし、前記複数の芯材の側面上に側壁を形成し、前記複数の芯材を除去し、前記第２方向において隣り合う前記側壁に挟まれた領域を２つに分割する第１パターンと、前記２つに分割された領域の前記第１方向の端部を囲む第２パターンを形成し、前記側壁、前記第１パターン及び前記第２パターンをマスクとして前記絶縁膜をエッチングすることにより、複数の開口部を形成し、前記複数の開口部内にそれぞれ第１配線を形成する。
【0007】
本発明の実施形態に係る記憶装置の製造方法は、第１方向に沿って配列されたそれぞれ複数のソース・ドレイン構造体及び絶縁部材を含む中間構造体を作製し、前記中間構造体上に、１つの前記絶縁部材が露出する第１開口部、並びに、隣り合う２つの前記絶縁部材及びその間の１つの前記ソース・ドレイン構造体が露出する第２開口部が形成されたマスクパターンを形成し、前記マスクパターンをマスクとして前記中間構造体に対してエッチングを施すことにより、前記絶縁部材に第１の孔を形成し、前記第１の孔内に犠牲部材を埋め込み、前記絶縁部材における前記第１の孔間に位置する部分を除去することにより、第２の孔を形成し、前記第２の孔の内面上に電荷蓄積膜を形成し、前記第２の孔内に金属を埋め込むことにより、第３配線を形成し、前記第１方向に延びる複数の第１配線を形成する。少なくとも１つの前記ソース・ドレイン構造体を挟む前記第３配線は、少なくとも１つの前記第１配線に接続されていない。
【発明の効果】
【0008】
本発明の実施形態によれば、読出動作の精度を向上可能な記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、以下で説明する図は模式的なものであり、図を見やすくするために、適宜、誇張又は簡略化されている。例えば、いくつかの主要な構成要素のみを示し、他の構成要素を省略することもある。また、同一の構成要素であっても、図間において、形状及び寸法比は必ずしも一致していない。
なお、以下で説明する図は模式的なものであり、図を見やすくするために、適宜、誇張又は簡略化されている。例えば、いくつかの主要な構成要素のみを示し、他の構成要素を省略することもある。また、同一の構成要素であっても、図間において、形状及び寸法比は必ずしも一致していない。
【0011】
＜第１の実施形態＞
図１は、本実施形態に係る記憶装置を示す斜視図である。
図１に示すように、本実施形態に係る記憶装置１においては、半導体基板１００が設けられており、半導体基板１００上には、複数のタイル１０１が平面的に配列されている。半導体基板１００は、例えば、ｐ型のシリコン基板である。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図１に示すように、本実施形態に係る記憶装置１においては、半導体基板１００が設けられており、半導体基板１００上には、複数のタイル１０１が平面的に配列されている。半導体基板１００は、例えば、ｐ型のシリコン基板である。
【0012】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１００の上面に平行な方向であって相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。複数のタイル１０１は、例えば、Ｘ方向及びＹ方向に沿って行列状に配列されている。半導体基板１００の上面に垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、半導体基板１００からタイル１０１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【0013】
次に、タイル１０１の概略的な構成について説明する。
図２は、本実施形態に係る記憶装置の１つのタイルを示す断面図である。
図２に示すように、タイル１０１においては、下から上に向かって、層間絶縁膜１１１、及び、保護膜１１２がこの順に積層されている。層間絶縁膜１１１は半導体基板１００の上面に接している。層間絶縁膜１１１は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。保護膜１１２は、例えば、ポリイミドにより形成されている。
図２は、本実施形態に係る記憶装置の１つのタイルを示す断面図である。
図２に示すように、タイル１０１においては、下から上に向かって、層間絶縁膜１１１、及び、保護膜１１２がこの順に積層されている。層間絶縁膜１１１は半導体基板１００の上面に接している。層間絶縁膜１１１は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。保護膜１１２は、例えば、ポリイミドにより形成されている。
【0014】
半導体基板１００の上層部分には、ｐ型又はｎ型の不純物拡散層１２１及びＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜、図示せず）等が多数形成されている。層間絶縁膜１１１の下層部分には、ゲート電極１２２及びコンタクト１２３が設けられている。ゲート電極１２２はゲート絶縁膜によって半導体基板１００から絶縁されている。半導体基板１００、不純物拡散層１２１、ゲート電極１２２及びゲート絶縁膜等により、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の回路素子が形成されている。半導体基板１００の上層部分及び層間絶縁膜１１１の下層部分により、回路素子形成層１３１が構成されている。
【0015】
層間絶縁膜１１１における回路素子形成層１３１上には、配線１２４及びビア１２５が多層に形成されている。配線１２４及びビア１２５により、下層配線層１３２が構成されている。回路素子形成層１３１及び下層配線層１３２により、記憶装置１の周辺回路が形成されている。
【0016】
層間絶縁膜１１１における下層配線層１３２上に位置する部分は、メモリアレイ部１３３となっている。メモリアレイ部１３３の構成については、後述する。
【0017】
層間絶縁膜１１１におけるメモリアレイ部１３３上に位置する部分、及び保護膜１１２が配置された部分は、上層配線層１３４となっている。上層配線層１３４においては、層間絶縁膜１１１内に配線１２６及びビア１２７が設けられており、層間絶縁膜１１１上にパッド１２８が設けられている。パッド１２８の中央部は保護膜１１２から露出している。
【0018】
なお、本実施形態においては、メモリアレイ部１３３の下に周辺回路が形成されている構成を例に挙げて説明するが、本発明はこれには限定されない。例えば、メモリアレイ部と周辺回路を共に半導体基板上に直接形成してもよい。この場合は、例えば、メモリアレイ部の周囲に周辺回路が配置される。又は、周辺回路を別の半導体基板上に形成してもよい。この場合は、例えば、メモリアレイ部が形成された半導体基板と周辺回路が形成された半導体基板をそれぞれ形成した後、両基板を張り合わせる。
【0019】
次に、メモリアレイ部１３３の構成について説明する。
図３（ａ）及び（ｂ）は、本実施形態に係る記憶装置のメモリアレイ部を示す斜視図である。
図４は、本実施形態に係る記憶装置のメモリアレイ部を示す平面図である。
図５は、図４に示すＡ－Ａ'線による断面図である。
図６は、図４に示すＢ－Ｂ'線による断面図である。
図７は、図４に示すＣ－Ｃ'線による断面図である。
図３（ａ）及び（ｂ）は、本実施形態に係る記憶装置のメモリアレイ部を示す斜視図である。
図４は、本実施形態に係る記憶装置のメモリアレイ部を示す平面図である。
図５は、図４に示すＡ－Ａ'線による断面図である。
図６は、図４に示すＢ－Ｂ'線による断面図である。
図７は、図４に示すＣ－Ｃ'線による断面図である。
【0020】
図３（ａ）及び（ｂ）、図４、図５、図６、及び、図７に示すように、記憶装置１のメモリアレイ部１３３においては、層間絶縁膜１１１ａ上に、複数のソース・ドレイン構造体１０と、複数のゲート構造体２０が、Ｘ方向に沿って１つずつ交互に配列されている。層間絶縁膜１１１ａは、層間絶縁膜１１１の下層部分である。各ソース・ドレイン構造体１０の形状、及び、各ゲート構造体２０の形状は、ＹＺ平面に沿って拡がる板状である。複数のソース・ドレイン構造体１０及び複数のゲート構造体２０により、メモリ構造体３０が構成されている。
【0021】
各ソース・ドレイン構造体１０においては、複数の単位積層体１１と複数の絶縁体１２がＺ方向に沿って１つずつ交互に配列されている。絶縁体１２の形状は、Ｙ方向に延びる帯状である。絶縁体１２は、絶縁材料からなり、例えば、炭素含有シリコン酸化物（ＳｉＯＣ）からなる。
【0022】
各単位積層体１１においては、下から上に向かって、ソース線１３、ソース層１４、絶縁層１５、ドレイン層１６、及び、ビット線（ドレイン線）１７が、この順に積層されている。ソース線１３、ソース層１４、絶縁層１５、ドレイン層１６、及び、ビット線１７の形状は、いずれも、Ｙ方向に延びる帯状である。したがって、メモリ構造体３０全体においては、複数のビット線１７がＸ方向及びＺ方向に沿って配列されている。ソース線１３、ソース層１４、絶縁層１５及びドレイン層１６についても、同様である。
【0023】
ソース線１３及びビット線１７は金属からなる。例えば、ソース線１３及びビット線１７においては、本体部が設けられており、この本体部の表面に、下地膜が形成されている。本体部は耐熱性材料からなることが好ましく、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、モリブデン（Ｍｏ）、又はチタンタングステン合金（ＴｉＷ）等からなる。下地膜は、例えば、チタン層（Ｔｉ）、チタン窒化物層（ＴｉＮ）、タンタル層（Ｔａ）、又は窒化タンタル層（ＴａＮ）等からなる。ソース層１４及びドレイン層１６は半導体層であり、例えば、ｎ＋型のアモルファスシリコン（ａＳｉ）からなる。ソース層１４はソース線１３に接しており、ドレイン層１６はビット線１７に接している。絶縁層１５は絶縁材料、例えば、シリコン酸化物により形成されている。絶縁層１５はソース層１４及びドレイン層１６に接している。
【0024】
ソース線１３、ソース層１４、絶縁層１５、ドレイン層１６、及び、ビット線１７からなる積層体のＸ方向両側に向いた両側面上には、チャネル層１８が設けられている。チャネル層１８は半導体層であり、例えば、ｐ＋型のアモルファスシリコンからなる。チャネル層１８は、ソース線１３、ソース層１４、絶縁層１５、ドレイン層１６、及び、ビット線１７に接している。
【0025】
各ゲート構造体２０においては、複数のローカルワード線２１と複数の絶縁部材２２が、Ｙ方向に沿って１つずつ交互に配列されている。ローカルワード線２１の形状及び絶縁部材２２の形状は、Ｚ方向に延びる柱状である。絶縁部材２２は絶縁材料からなり、例えば、シリコン酸化物からなる。
【0026】
ソース・ドレイン構造体１０を挟んで隣り合う２つのゲート構造体２０において、ローカルワード線２１のＹ方向における位置は、相互にずれている。すなわち、Ｚ方向から見て、ローカルワード線２１は千鳥状に配列されている。Ｘ方向から見たときに、１つのゲート構造体２０に属するローカルワード線２１と、隣のゲート構造体２０に属するローカルワード線２１とは、重なり合っていてもよく、離れていてもよい。
【0027】
ローカルワード線２１は金属からなる。例えば、ローカルワード線２１は、耐熱性金属本体部と金属下地膜からなる。耐熱性金属本体部は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、モリブデン（Ｍｏ）、又はチタンタングステン合金（ＴｉＷ）等を含む。耐熱性が必要ない作製工程の場合は、ローカルワード線２１の耐熱性金属本体部は銅（Ｃｕ）を含んでいてもよい。金属下地膜は、チタン層（Ｔｉ）、チタン窒化物層（ＴｉＮ）、タンタル層（Ｔａ）、又は窒化タンタル層（ＴａＮ）等を含む。ローカルワード線２１の側面上には、電荷蓄積膜２３が設けられている。Ｚ方向から見て、電荷蓄積膜２３はローカルワード線２１を囲んでいる。電荷蓄積膜２３は、電荷トンネル層、電荷保持層、電荷ブロック層を含んでいてもよい。電荷トンネル層は、シリコン酸化物層（ＳｉＯ２）、シリコン窒化物層（ＳｉＮ）、シリコン窒酸化物層（ＳｉОＮ）、アルミニウム酸化物層（ＡｌＯｘ）、ハフニウム酸化物層（ＨｆＯｘ）、ジルコニウム酸化物層（ＺｒＯｘ）、ハフニウム・シリコン窒酸化物層（ＨｆＳｉＯＮ）、若しくは、ハフニウム・ジルコニウム酸化物層（ＨｆＺｒＯ）を含んでいてもよく、又は、これらを組み合わせた積層体を含んでいてもよい。電荷保持層は、シリコン窒化物層（ＳｉＮ）、ハフニウム酸化物層（ＨｆＯｘ）、又はハフニウム・シリコン窒酸化物層（ＨｆＳｉＯＮ）を含んでいてもよい。電荷ブロック層は、如何様なシリコン酸化物層若しくはアルミニウム酸化物層であってもよく、又は、それら両方であってもよい。
【0028】
ソース・ドレイン構造体１０のチャネル層１８は、例えば、ゲート構造体２０の絶縁部材２２及び電荷蓄積膜２３に接している。すなわち、ソース・ドレイン構造体１０は、例えば、ゲート構造体２０に接している。
【0029】
これにより、Ｙ方向に延びる単位積層体１１と、Ｚ方向に延びるローカルワード線２１との最近接部分毎に、ＭＯＳＦＥＴ構造のメモリセル４０が構成される。メモリセル４０は、電荷蓄積膜２３中のシリコン窒化物層に電荷が蓄積されているか否かによって閾値が異なる。このため、シリコン窒化物層に電荷を出し入れすることによって、情報を記憶することができる。なお、本実施形態においては、電荷蓄積膜２３中の電荷が蓄積される部分がシリコン窒化物層である例を示したが、これには限定されない。電荷が蓄積される部分は、例えば、酸化ハフニウムシリケート（ＨｆＳｉＯ）、酸化ジルコニウム（ＺｒＯ）、ハフニウム・アルミネート（ＨｆＡｌＯ）、酸化ハフニウム（ＨｆＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、又は、酸窒化シリコン（ＳｉＯＮ）などの材料により形成されていてもよい。
【0030】
メモリ構造体３０のＹ方向両端部の形状は階段状であり、各ステップの上面はビット線１７によって構成されている。各ビット線１７は、ステップの上面において、コンタクトに接続されている。なお、メモリ構造体３０は、各ビット線１７を周辺回路に接続できるような構成になっていればよく、必ずしも端部が階段状である必要はない。
【0031】
メモリ構造体３０上には、複数のグローバルワード線３１が設けられている。複数のグローバルワード線３１はＹ方向に沿って配列されており、各グローバルワード線３１はＸ方向に延びている。本実施形態においては、グローバルワード線３１の形状は、後述するリファレンスビット線１７ｒの位置に対応している。これについては、後述する。
【0032】
先ず、グローバルワード線３１の一般的な構成について説明する。
各グローバルワード線３１の幅、すなわち、Ｙ方向の長さは、ローカルワード線２１のＹ方向の長さと同程度であるか、それよりも短い。各グローバルワード線３１は、１つおきに配列されたゲート構造体２０に属するローカルワード線２１の直上域を通過し、これらのローカルワード線２１にプラグ２９を介して接続されている。すなわち、ある１本のグローバルワード線３１は、メモリ構造体３０のＸ方向における一端部から数えて奇数番目のゲート構造体２０に属するローカルワード線２１に接続されており、その隣のグローバルワード線３１は、偶数番目のゲート構造体２０に属するローカルワード線２１に接続されている。
各グローバルワード線３１の幅、すなわち、Ｙ方向の長さは、ローカルワード線２１のＹ方向の長さと同程度であるか、それよりも短い。各グローバルワード線３１は、１つおきに配列されたゲート構造体２０に属するローカルワード線２１の直上域を通過し、これらのローカルワード線２１にプラグ２９を介して接続されている。すなわち、ある１本のグローバルワード線３１は、メモリ構造体３０のＸ方向における一端部から数えて奇数番目のゲート構造体２０に属するローカルワード線２１に接続されており、その隣のグローバルワード線３１は、偶数番目のゲート構造体２０に属するローカルワード線２１に接続されている。
【0033】
次に、リファレンスビット線とグローバルワード線との関係について説明する。
図８は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
図８には、理解を助けるために、４本のグローバルワード線３１に「１」～「４」の番号を付している。また、８本のローカルワード線２１に２本ずつ「１」～「４」の番号を付している。後述するように、同じ番号が付されたグローバルワード線３１とローカルワード線２１は、相互に接続されている。更に、電荷蓄積膜２３は図示を省略している。
図８は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
図８には、理解を助けるために、４本のグローバルワード線３１に「１」～「４」の番号を付している。また、８本のローカルワード線２１に２本ずつ「１」～「４」の番号を付している。後述するように、同じ番号が付されたグローバルワード線３１とローカルワード線２１は、相互に接続されている。更に、電荷蓄積膜２３は図示を省略している。
【0034】
図８に示すように、複数のビット線１７に、「リファレンスビット線１７ｒ」、「ダミービット線１７ｄ」及び「アクティブビット線１７ａ」の３種類の役割を設定する。
【0035】
メモリ構造体３０に設けられた複数のソース・ドレイン構造体１０のうち、１つ以上のソース・ドレイン構造体１０に属するビット線１７を、リファレンスビット線１７ｒとする。本実施形態においては、リファレンスビット線１７ｒはメモリ構造体３０のＸ方向両端部付近に配置されている。リファレンスビット線１７ｒを含む単位積層体１１は、メモリセルとして機能しない。以下、リファレンスビット線１７ｒを含む単位積層体１１を、「ダミーのメモリセル４０ｄ」という。リファレンスビット線１７ｒは、アクティブビット線１７ａに接続されたメモリセル４０からデータを読み出す際に、参照電位を提供する。
【0036】
リファレンスビット線１７ｒの周辺に配置されたビット線１７を、ダミービット線１７ｄとする。ダミービット線１７ｄを含む単位積層体１１は、メモリセルとして機能しない。なお、ダミービット線１７ｄは設けられていなくてもよく、リファレンスビット線１７ｒの周辺以外の位置に設けられていてもよい。
【0037】
ビット線１７のうち、リファレンスビット線１７ｒ及びダミービット線１７ｄを除くビット線１７を、アクティブビット線１７ａとする。本実施形態においては、アクティブビット線１７ａはメモリ構造体３０のＸ方向両端部を除く部分に配置されている。アクティブビット線１７ａを含む単位積層体１１は、メモリセルとして機能する。
【0038】
上述したビット線１７の種類は、ソース・ドレイン構造体１０毎に決められている。すなわち、あるソース・ドレイン構造体１０に属しＺ方向に配列された複数のビット線１７は全て、リファレンスビット線１７ｒであるか、ダミービット線１７ｄであるか、又は、アクティブビット線１７ａである。
【0039】
各グローバルワード線３１には、基本部分３１ａ、広幅部分３１ｂ、及び、パッド部分３１ｃが一体的に設けられている。基本部分３１ａの構成は、上述のグローバルワード線３１の一般的な構成である。すなわち、基本部分３１ａの幅は、ローカルワード線２１のＹ方向の長さと同程度であるか、それよりも短い。基本部分３１ａは、アクティブビット線１７ａを挟むローカルワード線２１の直上域に配置されている。基本部分３１ａは、１つおきに配列されたゲート構造体２０に属し、Ｘ方向に沿って一列に配列された複数のローカルワード線２１に接続されている。
【0040】
広幅部分３１ｂは、リファレンスビット線１７ｒと、リファレンスビット線１７ｒを挟む２つのローカルワード線２１の直上域に配置されている。広幅部分３１ｂの幅、すなわち、Ｙ方向における長さは、基本部分３１ａの幅よりも広い。これにより、広幅部分３１ｂは、リファレンスビット線１７ｒを挟み、Ｘ方向に対して傾斜した方向に配列された２本のローカルワード線２１に接続されている。
【0041】
このような構成により、図８に示すように、番号「１」が付された１本のグローバルワード線３１の広幅部分３１ｂは、番号「１」が付された２本のローカルワード線２１に接続されている。この２本のローカルワード線２１は、リファレンスビット線１７ｒを挟んでいる。番号「２」～「４」が付されたグローバルワード線３１及びローカルワード線２１についても、同様である。
【0042】
パッド部分３１ｃは、グローバルワード線３１の端部に設けられており、Ｚ方向から見て、メモリ構造体３０のＸ方向外側に配置されている。パッド部分３１ｃの幅は、広幅部分３１ｂの幅よりも広い。なお、パッド部分３１ｃの幅は、広幅部分３１ｂの幅よりも広くなくてもよく、例えば、広幅部分３１ｂの幅と同じであってもよい。パッド部分３１ｃにはコンタクト２８が接続されており、コンタクト２８を介して周辺回路に接続されている。
【0043】
上述の如く、グローバルワード線３１の基本部分３１ａはアクティブビット線１７ａの直上域近傍に配置されており、アクティブビット線１７ａはメモリ構造体３０のＸ方向中央部に配置されている。広幅部分３１ｂはリファレンスビット線１７ｒの直上域の近傍に配置されており、リファレンスビット線１７ｒはメモリ構造体３０のＸ方向の端部に配置されている。パッド部分３１ｃはメモリ構造体３０の直上域のＸ方向外側に配置されている。このため、各グローバルワード線３１において、広幅部分３１ｂは、基本部分３１ａとパッド部分３１ｃとの間に配置されている。
【0044】
Ｙ方向の一端側から数えて１番目及び４番目のグローバルワード線３１においては、広幅部分３１ｂ及びパッド部分３１ｃがＸ方向の一端側（図８の左側）に配置されており、２番目及び３番目のグローバルワード線３１においては、広幅部分３１ｂ及びパッド部分３１ｃがＸ方向の他端側（図８の右側）に配置されている。なお、４つのグローバルワード線３１の組み合わせ、並びに、広幅部分３１ｂ及びパッド部分３１ｃの割り当て（図８の左側又は右側）は、これには限定されない。そして、連続して配列された４つのグローバルワード線３１が１つの基本単位を構成し、この基本単位がＹ方向に沿って繰り返し配列されている。
【0045】
広幅部分３１ｂの幅は、基本部分３１ａの幅よりも広いため、広幅部分３１ｂが設けられた領域においては、基本部分３１ａが設けられた領域と比較して、Ｙ方向に配列可能なグローバルワード線３１の数が約半分になる。例えば、図８に示すように、番号「１」を付したグローバルワード線３１の広幅部分３１ｂと番号「４」を付したグローバルワード線３１の広幅部分３１ｂとの間には、番号「２」を付したグローバルワード線３１と番号「３」を付したグローバルワード線３１を配置できない。番号「２」を付したグローバルワード線３１の基本部分３１ａは、番号「１」を付したグローバルワード線３１の広幅部分３１ｂの手前で終端しており、番号「３」を付したグローバルワード線３１の基本部分３１ａは、番号「４」を付したグローバルワード線３１の広幅部分３１ｂの手前で終端している。
【0046】
同様に、番号「２」を付したグローバルワード線３１の広幅部分３１ｂと番号「３」を付したグローバルワード線３１の広幅部分３１ｂとの間には、他のグローバルワード線３１を配置できない。このため、番号「１」を付したグローバルワード線３１の基本部分３１ａは、番号「２」を付したグローバルワード線３１の広幅部分３１ｂの手前で終端しており、番号「４」を付したグローバルワード線３１の基本部分３１ａは、番号「３」を付したグローバルワード線３１の広幅部分３１ｂの手前で終端している。このように、各グローバルワード線３１の基本部分３１ａは、その隣のグローバルワード線３１の広幅部分３１ｂの手前で終端せざるを得ない。したがって、全てのグローバルワード線３１の基本部分３１ａを全てのアクティブビット線１７ａの直上域にわたって配置しようとすると、広幅部分３１ｂはメモリ構造体３０のＸ方向両端部にしか配置できない。
【0047】
図８の左側に配置されたリファレンスビット線１７ｒを挟む２つのゲート構造体２０に属するローカルワード線２１には、番号「１」及び「４」を付したグローバルワード線３１の広幅部分３１ｂが接続され、番号「２」及び「３」を付したグローバルワード線３１は接続されない。一方、図８の右側に配置されたリファレンスビット線１７ｒを挟む２つのゲート構造体２０に属するローカルワード線２１には、番号「２」及び「３」を付したグローバルワード線３１の広幅部分３１ｂが接続され、番号「１」及び「４」を付したグローバルワード線３１は接続されない。このように、リファレンスビット線１７ｒを挟む２つのゲート構造体２０に属するローカルワード線２１は、少なくとも１つのグローバルワード線３１に接続されていない。
【0048】
次に、ビット線とセンスアンプとの関係について説明する。
図９は、本実施形態におけるビット線及びセンスアンプを示す図である。
図１０は、本実施形態におけるローカルワード線、メモリセル、ビット線及びセンスアンプを示す回路図である。
図９は、本実施形態におけるビット線及びセンスアンプを示す図である。
図１０は、本実施形態におけるローカルワード線、メモリセル、ビット線及びセンスアンプを示す回路図である。
【0049】
図８に示す例では、リファレンスビット線１７ｒが左右に１本ずつ設けられているが、図９に示す例では、リファレンスビット線１７ｒは左右に３本ずつ設けられている。このため、図９に示す例では、グローバルワード線３１の広幅部分３１ｂは、３本のリファレンスビット線１７ｒが属する３つのソース・ドレイン構造体１０と、それらの間及び両側に配置された４つのゲート構造体２０の直上域に配置されている。そして、グローバルワード線３１の広幅部分３１ｂは、この４つのゲート構造体２０に属するローカルワード線２１に接続されている。なお、図９においては、図を見やすくするために、ビット線１７にドットを付している。
【0050】
図９及び図１０に示すように、ビット線１７はメモリ構造体３０のＹ方向端部の階段状の部分において引き出され、センスアンプ４１に接続可能とされている。センスアンプ４１は複数のビット線１７毎に設けられていて、スイッチング素子（図示せず）により接続されるビット線１７を切り替える。なお、センスアンプ４１はビット線１７毎に設けられていてもよい。図９及び図１０においては、図示の便宜上、２つのセンスアンプ４１のみを示している。
【0051】
ビット線１７とセンスアンプ４１との間には、ビット線ドライバ４２と、トランジスタ４３が設けられている。ビット線ドライバ４２はＭＯＳＦＥＴ等のスイッチング素子である。トランジスタ４３は、例えば、ＰＭＯＳ(p-type Metal-Oxide-Semiconductor)トランジスタである。ビット線ドライバ４２は、ビット線１７とトランジスタ４３のゲートとの間に接続されている。トランジスタ４３のドレインは、センスアンプ４１の入力端子に接続されている。センスアンプ４１の出力端子は、比較回路４４に接続されている。センスアンプ４１、ビット線ドライバ４２と、トランジスタ４３、及び、比較回路４４は、例えば、回路素子形成層１３１及び下層配線層１３２（図２参照）に形成された周辺回路内に設けられている。
【0052】
次に、本実施形態に係る記憶装置１の動作について説明する。
図９及び図１０に示すように、複数のメモリセル４０から、値を読み出す１つのメモリセル４０を選択する。この選択されたメモリセル４０を「メモリセル４０ｓ」とする。
図９及び図１０に示すように、複数のメモリセル４０から、値を読み出す１つのメモリセル４０を選択する。この選択されたメモリセル４０を「メモリセル４０ｓ」とする。
【0053】
先ず、全てのソース線１３に一定電位を印加した後、電気的に浮遊状態とする。次に、メモリセル４０ｓに接続されたグローバルワード線３１に読出電位Ｖｒｅａｄを印加する。これにより、このグローバルワード線３１の基本部分３１ａを介して、メモリセル４０ｓに接続されたローカルワード線２１に読出電位Ｖｒｅａｄが印加される。以下の説明では、メモリセル４０ｓは、番号「１」を付したグローバルワード線３１に接続されているものとする。このため、番号「１」を付したグローバルワード線３１には読出電位Ｖｒｅａｄが印加される。一方、メモリセル４０ｓに接続されたグローバルワード線３１以外のグローバルワード線３１には、オフ電位Ｖｏｆｆを印加する。すなわち、番号「２」～「４」を付したグローバルワード線３１にはオフ電位Ｖｏｆｆが印加される。したがって、番号「２」～「４」を付したグローバルワード線３１の広幅部分３１ｂを介して、番号「２」～「４」を付したローカルワード線２１にもオフ電位Ｖｏｆｆが印加される。
【0054】
メモリセル４０ｓに接続されたアクティブビット線１７ａにビット線電位Ｖｂｉｔを印加する。リファレンスビット線１７ｒにもビット線電位Ｖｂｉｔを印加する。それ以外のアクティブビット線１７ａ及びダミービット線１７ｄには、電位を印加しない。
【0055】
読出電位Ｖｒｅａｄは、メモリセル４０に記憶された値に応じてメモリセル４０の導通状態が異なるような電位である。ビット線電位Ｖｂｉｔは、メモリセル４０がオン状態となったときに、ビット線１７とソース線１３との間に電流が流れるような電位である。オフ電位Ｖｏｆｆは、メモリセル４０の値にかかわらず、メモリセル４０をオフ状態とするような電位である。本実施形態においては、一例として、読出電位Ｖｒｅａｄを２Ｖとし、ビット線電位Ｖｂｉｔを０．５Ｖとし、オフ電位Ｖｏｆｆを０Ｖとする。
【0056】
これにより、メモリセル４０ｓがオフ状態である場合は、このメモリセル４０ｓに接続されたアクティブビット線１７ａとソース線１３との間には、電流が流れない。一方、メモリセル４０ｓがオン状態である場合は、メモリセル４０ｓに接続されたアクティブビット線１７ａとソース線１３との間に電流が流れ、トランジスタ４３に印加されるゲート電位が低下する。これにより、センスアンプ４１に読出電流Ｉｒｅａｄが流入する。このように、メモリセル４０ｓがオン状態であると、メモリセル４０ｓに接続されたアクティブビット線１７ａに充電された電荷がメモリセル４０ｓを介してソース線１３に流れ、アクティブビット線１７ａの電位が変化する。このアクティブビット線１７ａの電位変化を検出することにより、メモリセル４０ｓの状態を評価する。
【0057】
なお、アクティブビット線１７ａには、オン状態であるメモリセル４０ｓを介して流れる電流の他に、このアクティブビット線１７ａに接続された全てのメモリセル４０の電荷蓄積膜２３を介して、ローカルワード線２１にリーク電流が流れる。このリーク電流を「ゲートリーク電流」という。
【0058】
上述の如く、メモリセル４０ｓには、番号「１」を付したグローバルワード線３１が接続されている。リファレンスビット線１７ｒのうち、図８及び図９の右側に配置されたリファレンスビット線１７ｒを挟む２つのゲート構造体２０に属するローカルワード線２１は、番号「１」を付したグローバルワード線３１には接続されていない。すなわち、右側のリファレンスビット線１７ｒは、メモリセル４０ｓに接続されたグローバルワード線３１に接続されたローカルワード線２１によっては挟まれていない。
【0059】
右側のリファレンスビット線１７ｒには、ビット線電位Ｖｂｉｔが印加され、このリファレンスビット線１７ｒを挟むローカルワード線２１には、オフ電位Ｖｏｆｆが印加されるため、ダミーのメモリセル４０ｄは導通しない。したがって、右側のリファレンスビット線１７ｒにはゲートリーク電流しか流れない。このため、リファレンスビット線１７ｒに接続されるトランジスタ４３のゲート電位は、ダミーのメモリセル４０ｄを介したリーク量で決定される電位となる。この結果、右側のリファレンスビット線１７ｒに接続されたセンスアンプ４１には、参照電流Ｉｒｅｆが流入する。
【0060】
そして、比較回路４４は、選択されたメモリセル４０ｓに接続されたセンスアンプ４１の出力ＳＥＮＶｒｅａｄと、ダミーのメモリセル４０ｄに接続されたセンスアンプ４１の出力ＳＥＮＶｒｅｆとを比較することにより、メモリセル４０ｓの値を判定する。
【0061】
このとき、右側のリファレンスビット線１７ｒを挟むローカルワード線２１は、番号「２」及び「３」を付したグローバルワード線３１の広幅部分３１ｂに接続されており、番号「１」を付したグローバルワード線３１には接続されていないため、オフ電位Ｖｏｆｆが印加される。これにより、リファレンスビット線１７ｒに接続されたダミーのメモリセル４０ｄを確実にオフ状態とし、リファレンスビット線１７ｒからソース線１３に電流が流れることを効果的に抑制できる。これにより、リファレンスビット線１７ｒの電位が安定し、選択されたメモリセル４０ｓに対する読出動作の精度が向上する。
【0062】
なお、番号「４」を付したグローバルワード線３１に接続されたメモリセル４０の値を読み出すときも、このグローバルビット線３１に接続されたローカルワード線２１によっては挟まれていないリファレンスビット線１７ｒ、すなわち、図示の右側のリファレンスビット線１７ｒを使用する。一方、番号「２」又は「３」を付したグローバルワード線３１に接続されたメモリセル４０の値を読み出すときは、図示の左側のリファレンスビット線１７ｒを使用する。
【0063】
次に、本実施形態に係る記憶装置の製造方法について説明する。
上述の記憶装置の製造方法としては、いくつかの方法が考えられるが、本実施形態では、記憶装置の高集積化を図るために、側壁転写ダブルパターニングプロセスによりグローバルワード線を作製する方法を説明する。なお、シングルパターニングプロセスを用いて図８に示すようなグローバルワード線を作製する方法も考えられる。
上述の記憶装置の製造方法としては、いくつかの方法が考えられるが、本実施形態では、記憶装置の高集積化を図るために、側壁転写ダブルパターニングプロセスによりグローバルワード線を作製する方法を説明する。なお、シングルパターニングプロセスを用いて図８に示すようなグローバルワード線を作製する方法も考えられる。
【0064】
図１１～図１４は、本実施形態に係る記憶装置の製造方法を示す平面図である。
図１５（ａ）～図１７（ｃ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
なお、図１１～図１４においては、グローバルワード線３１は未だ形成されていないため、図８においてグローバルワード線３１に付していた番号「１」～「４」は、これらのグローバルワード線３１に接続されるコンタクト２８に付す。
また、図１５（ａ）～図１７（ｃ）は、グローバルワード線３１の基本部分３１ａが形成される領域とパッド部分３１ｃが形成される領域を合成して表しているため、平面図である図１１～図１４とは厳密には対応していない。
図１５（ａ）～図１７（ｃ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
なお、図１１～図１４においては、グローバルワード線３１は未だ形成されていないため、図８においてグローバルワード線３１に付していた番号「１」～「４」は、これらのグローバルワード線３１に接続されるコンタクト２８に付す。
また、図１５（ａ）～図１７（ｃ）は、グローバルワード線３１の基本部分３１ａが形成される領域とパッド部分３１ｃが形成される領域を合成して表しているため、平面図である図１１～図１４とは厳密には対応していない。
【0065】
先ず、図２に示すように、半導体基板１００を準備する。次に、半導体基板１００及びその上方に、回路素子形成層１３１を形成し、その上に下層配線層１３２を形成する。
次に、図３（ａ）及び図３（ｂ）に示すように、メモリ構造体３０を作製する。メモリ構造体３０の周辺には、層間絶縁膜１１１を形成する。
次に、図３（ａ）及び図３（ｂ）に示すように、メモリ構造体３０を作製する。メモリ構造体３０の周辺には、層間絶縁膜１１１を形成する。
【0066】
次に、図１５（ａ）に示すように、メモリ構造体３０上及び層間絶縁膜１１１上に、シリコン窒化物層５１、シリコン酸化物層５２、アモルファスシリコン層５３、及び、シリコン酸化物層５４をこの順に形成する。
【0067】
次に、図１１及び図１５（ａ）に示すように、１回目のリソグラフィを行うことにより、パターン５５を形成する。パターン５５は、例えば、レジストパターンであってもよく、レジストパターンを他の材料に転写することにより形成されたパターンであってもよい。
【0068】
パターン５５は、後の工程において１本おきのグローバルワード線３１が形成される領域を覆うように形成する。図１１に示す例では、パターン５５は、奇数番目のグローバルワード線３１を形成する領域を含み、偶数番目のグローバルワード線３１を形成する領域を含まないように形成する。そして、完成後の記憶装置１において同じグローバルワード線３１に接続されるローカルワード線２１は、同じパターン５５によって覆うか、いずれのパターン５５によっても覆わないようにする。
【0069】
パターン５５には、第１部分５５ａ、第２部分５５ｂ、第３部分５５ｃを連続的に設ける。最終的に形成されるローバルワード線３１の幅（図８に示すＹ方向に沿ったローバルワード線３１の長さ）のハーフピッチをｘとするとき、第１部分５５ａの幅、すなわち、Ｙ方向の長さは２ｘとし、Ｙ方向において隣り合う第１部分５５ａ間の距離も２ｘとする。したがって、第１部分５５ａの配列周期は４ｘである。また、第２部分５５ｂの幅は４ｘとし、Ｙ方向において隣り合う第２部分５５ｂ間の距離も４ｘとする。したがって、第２部分５５ｂの配列周期は８ｘである。
【0070】
更に、第３部分５５ｃの幅は６ｘとし、Ｙ方向において隣り合う第３部分５５ｃ間の距離は２ｘとする。したがって、第３部分５５ｃの配列周期は８ｘである。なお、形成後のグローバルワード線３１において、パッド部分３１ｃの幅を広幅部分３１ｂの幅と同じにする場合は、第３部分５５ｃの幅は４ｘとし、Ｙ方向において隣り合う第３部分５５ｃ間の距離も４ｘとする。第３部分５５ｃの幅は、例えば、４ｘ～６ｘの間で調整可能である。以下、第３部分５５ｃの幅を６ｘとする場合について説明する。
【0071】
次に、図１５（ｂ）に示すように、パターン５５をマスクとし、アモルファスシリコン層５３をストッパとして、シリコン酸化物層５４に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、シリコン酸化物層５４が選択的に除去されて、パターン５５の第１部分５５ａがシリコン酸化物層５４の第１部分５４ａに転写され、パターン５５の第２部分５５ｂがシリコン酸化物層５４の第２部分５４ｂに転写され、パターン５５の第３部分５５ｃがシリコン酸化物層５４の第３部分５４ｃに転写される。パターニングされたシリコン酸化物層５４は、後述する側壁プロセスの芯材となる。
【0072】
次に、図１２及び図１５（ｃ）に示すように、シリコン酸化物層５４をスリミングする。スリミングは、例えば、ＤＨＦ（Diluted Hydrofluoric Acid：希フッ酸）を用いたウェットエッチングにより行う。スリミング量は、１側面当たり０．５ｘとする。これにより、シリコン酸化物層５４の第１部分５４ａの幅が２ｘから１ｘに減少し、第１部分５４ａ間の距離は２ｘから３ｘに増加する。シリコン酸化物層５４の第２部分５４ｂの幅は４ｘから３ｘに減少し、第２部分５４ｂ間の距離は４ｘから５ｘに増加する。シリコン酸化物層５４の第３部分５４ｃの幅は６ｘから５ｘに減少し、第３部分５４ｃ間の距離は２ｘから３ｘに増加する。
【0073】
次に、図１５（ｄ）に示すように、シリコン窒化物層５６を堆積させる。シリコン窒化物層５６の厚さは、１ｘ程度とする。シリコン窒化物層５６の形状は、シリコン酸化物層５４のパターンを反映する。シリコン窒化物層５６は、シリコン酸化物層５４のパターン間の隙間を完全には埋め込まない。
【0074】
次に、図１３及び図１６（ａ）に示すように、シリコン窒化物層５６に対してＲＩＥ等の異方性エッチングを施す。エッチング量は、１ｘよりもやや多い程度とする。これにより、シリコン窒化物層５６のうち、シリコン酸化物層５４の側面上に配置された部分以外の部分が除去される。この結果、シリコン窒化物層５６は、シリコン酸化物層５４の周囲に枠状に残留し、側壁となる。枠状に形成されたシリコン窒化物層５６の各部の幅は、１ｘ程度である。
【0075】
次に、図１６（ｂ）に示すように、芯材としてのシリコン酸化物層５４を除去する。この除去は、例えば、ＤＨＦを用いたウェットエッチングによって行う。このとき、側壁であるシリコン窒化物層５６は除去されずに、枠状に残留する。
【0076】
次に、図１６（ｃ）に示すように、シリコン窒化物層５６をマスクとし、シリコン酸化物層５２をストッパとして、アモルファスシリコン層５３に対してＲＩＥ等の異方性エッチングを施す。これにより、シリコン窒化物層５６のパターンがアモルファスシリコン層５３に転写される。
【0077】
次に、図１４及び図１６（ｄ）に示すように、２回目のリソグラフィを行うことにより、パターン５７ａ及び５７ｂを形成する。パターン５７ａは、番号「１」または番号「３」が付されたコンタクト２８を囲む隣り合う２つの枠状に閉じたアモルファスシリコン層５３とその間の領域に形成され、番号「２」と番号「４」が付されるグローバルワード線３１が形成される予定の領域の境界部分に位置する。パターン５７ａは、パターン形成プロセスの安定性の確保のために、隣り合う２つのアモルファスシリコン層５３を覆い、アモルファスシリコン層５３に重なるように形成してもよいが、各アモルファスシリコン層５３によって囲まれた領域を分断しないようにする。これにより、パターン５７ａは、枠状のアモルファスシリコン層５３の外側にあって２つのアモルファスシリコン層５３に挟まれた領域をＸ－Ｙ面内で２つに分断し、一方で各アモルファスシリコン層５３によって囲まれた領域は分断しない。このため、パターン５３ａは、番号「１」または番号「３」が付されるグローバルワード線３１の機能には何ら影響を与えない。パターン５７ｂは、コンタクト２８のうち、枠状のアモルファスシリコン層５３の外部に配置されたコンタクト２８を囲むように形成する。
【0078】
図１４に示す例では、後の工程において奇数番目のグローバルワード線３１が形成される領域は、枠状のアモルファスシリコン層５３によって囲まれている。一方、偶数番目のグローバルワード線３１が形成される領域は、アモルファスシリコン層５３の外側に位置しており、アモルファスシリコン層５３によって囲まれておらず、Ｙ方向において隣り合う２つのアモルファスシリコン層５３に挟まれている。パターン５７ａは、隣り合う２つのアモルファスシリコン層５３に挟まれた領域を、Ｘ－Ｙ面内で分断する。パターン５７ａのＹ方向の長さは３ｘとする。パターン５７ａの形成位置には、Ｙ方向において、アモルファスシリコン層５３の幅に相当する±１ｘのマージンがある。
【0079】
一方、パターン５７ｂは、偶数番目のグローバルワード線３１のパッド部分３１ｃが形成される領域を囲む領域に形成する。これにより、各グローバルワード線３１が形成される領域は、アモルファスシリコン層５３、パターン５７ａ、及び、パターン５７ｂによって区画される。
【0080】
次に、図１７（ａ）に示すように、アモルファスシリコン層５３、パターン５７ａ及び５７ｂをマスクとし、シリコン窒化物層５１をストッパとして、シリコン酸化物層５２に対してＲＩＥ等の異方性エッチングを施す。次に、シリコン窒化物層５１に対してＲＩＥ等の異方性エッチングを施す。これにより、シリコン酸化物層５２及びシリコン窒化物層５１におけるグローバルワード線３１が形成される予定の領域に、開口部５８が形成される。次に、パターン５７ａ及び５７ｂ、並びに、アモルファスシリコン層５３を除去する。
【0081】
次に、図１７（ｂ）に示すように、金属、例えば，銅を堆積させて、金属膜５９を形成する。金属膜５９は、開口部５８の内部、及び、シリコン酸化物層５２の上面上に形成される。
【0082】
次に、図８及び図１７（ｃ）に示すように、金属膜５９に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施して、シリコン酸化物層５２を露出させる。これにより、金属膜５９のうち、シリコン酸化物層５２の上面上に配置された部分は除去される。そして、金属膜５９のうち開口部５８内に残留した部分が、グローバルワード線３１となる。このようにして、複数のグローバルワード線３１が形成され、メモリアレイ部１３３が形成される。
【0083】
次に、図２に示すように、上層配線層１３４を形成する。次に、保護膜１１２及び層間絶縁膜１１１に格子状の溝を形成する。溝によって区画された部分が、タイル１０１となる。これにより、図１に示すように、半導体基板１００上に複数のタイル１０１が作製される。このようにして、本実施形態に係る記憶装置１が製造される。
【0084】
次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置１においては、図１０に示すように、選択されたメモリセル４０ｓから値を読み出すときに、このメモリセル４０ｓに接続されたアクティブビット線１７ａの電位変化を検知すると共に、少なくとも１つのリファレンスビット線１７ｒの電位変化を検知し、両者を比較している。これにより、ゲートリーク電流の影響をある程度キャンセルし、メモリセル４０ｓに記憶された値を精度良く且つ短時間で読み出すことができる。
本実施形態に係る記憶装置１においては、図１０に示すように、選択されたメモリセル４０ｓから値を読み出すときに、このメモリセル４０ｓに接続されたアクティブビット線１７ａの電位変化を検知すると共に、少なくとも１つのリファレンスビット線１７ｒの電位変化を検知し、両者を比較している。これにより、ゲートリーク電流の影響をある程度キャンセルし、メモリセル４０ｓに記憶された値を精度良く且つ短時間で読み出すことができる。
【0085】
また、本実施形態によれば、図８に示すように、リファレンスビット線１７ｒを挟む位置にあるローカルワード線２１は、メモリセル４０ｓに接続されたグローバルワード線３１には接続されていない。これにより、リファレンスビット線１７ｒを挟むローカルワード線２１には読出電位Ｖｒｅａｄが印加されず、オフ電位Ｖｏｆｆが印加される。この結果、このリファレンスビット線１７ｒに接続されたダミーのメモリセル４０ｄを確実にオフ状態にできるため、リファレンスビット線１７ｒの電位が安定する。これにより、読出動作の精度がより向上する。
【0086】
更に、本実施形態によれば、図１１に示すように、１回目のリソグラフィによりパターン５５を芯材として形成する。このとき、完成後の記憶装置１において同じグローバルワード線３１に接続するローカルワード線２１は、同じパターン５５によって覆うか、いずれのパターン５５によっても覆わないようにする。次に、図１２に示すように、芯材をスリミングし、図１３に示すように、芯材の周囲にアモルファスシリコン層５３を側壁として形成し、芯材を除去する。この段階で、一部の（例えば奇数番目の）グローバルワード線３１が形成される領域はアモルファスシリコン層５３によって区画され、残りの（例えば偶数番目の）グローバルワード線３１が形成される領域はアモルファスシリコン層５３の外側に位置し区画されない。次に、図１４に示すように、２回目のリソグラフィによりパターン５７ａ及び５７ｂを形成する。パターン５７ａは、Ｙ方向において隣り合う２つのアモルファスシリコン層５３に挟まれた領域をＸ方向に沿って２つに分割し、パターン５７ｂは、この分割された領域のＸ方向の端部を囲む。これにより、残りの（例えば偶数番目の）グローバルワード線３１が形成される領域も適切に区画される。
【0087】
このようにすることで、側壁プロセスによって幅及び間隔がそれぞれ１ｘの微細な基本部分３１ａを形成しつつ、２回のリソグラフィにより、幅が３ｘの広幅部分３１ｂ及び幅が５ｘのパッド部分３１ｃも含むグローバルワード線３１を形成することができる。すなわち、側壁転写ダブルパターニングプロセスによりグローバルワード線３１の微細化を図りつつ、側壁転写ダブルパターニングプロセスに起因する周期性の制約を部分的に回避して、読出電位Ｖｒｅａｄが印加されないリファレンスビット線１７ｒを形成することができる。
【0088】
なお、１回目のリソグラフィにより芯材を形成し、側壁プロセスによって幅及び間隔がそれぞれ１ｘの枠状のパターンを形成し、２回目のリソグラフィにより枠状のパターンを切断し、３回目のリソグラフィにより追加のパターンを形成して、所望の形状のグローバルワード線を形成することも考えられる。しかしながら、この場合は、合計で３回のリソグラフィが必要となり、プロセスコストが増加する。また、側壁プロセスによって形成された枠状のパターンの幅及び間隔が１ｘであるため、２回目のリソグラフィのＹ方向におけるマージンが±０．５ｘとなり、プロセスの難易度が増加する。これに対して、本実施形態によれば、リソグラフィのＹ方向におけるマージンを±１ｘとしつつ、２回のリソグラフィで、所望の形状のグローバルワード線を形成することができる。
【0089】
＜第２の実施形態＞
以下の各実施形態においては、第１の実施形態との相違点を主として説明し、第１の実施形態と同様な部分は説明を省略する。
図１８は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
以下の各実施形態においては、第１の実施形態との相違点を主として説明し、第１の実施形態と同様な部分は説明を省略する。
図１８は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
【0090】
図１８に示すように、本実施形態に係る記憶装置２は、第１の実施形態に係る記憶装置１（図８参照）と比較して、グローバルワード線３１の形状が異なっている。具体的には、本実施形態におけるグローバルワード線３１には、広幅部分３１ｂ（図８参照）が設けられていない。また、グローバルワード線３１には斜行部分３１ｄが設けられ、基本部分３１ａに介在している。基本部分３１ａは、第１の実施形態と同様に、Ｘ方向に延びている。斜行部分３１ｄは、Ｘ方向及びＹ方向に対して傾斜した方向に延びている。斜行部分３１ｄの幅は、基本部分３１ａの幅と実質的に等しい。
【0091】
斜行部分３１ｄは、リファレンスビット線１７ｒ及びその両側のゲート構造体２０の直上域に配置されている。これにより、リファレンスビット線１７ｒを挟む２本のローカルワード線２１は、同一のグローバルワード線３１の斜行部分３１ｄに接続される。これにより、各リファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、一部のグローバルワード線３１に接続され、他のグローバルワード線３１には接続されない。例えば、図１８の左側に配置されたリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、番号「１」及び「３」を付したグローバルワード線３１に接続され、番号「２」及び「４」を付したグローバルワード線３１には接続されない。一方、図１８の右側に配置されたリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、番号「２」及び「４」を付したグローバルワード線３１に接続され、番号「１」及び「３」を付したグローバルワード線３１には接続されない。
【0092】
一方、基本部分３１ａは、アクティブビット線１７ａ、ダミービット線１７ｄ、アクティブビット線１７ａ間のゲート構造体２０、アクティブビット線１７ａとダミービット線１７ｄとの間のゲート構造体２０の直上域に配置されている。これにより、メモリセル４０に接続されたローカルワード線２１は、グローバルワード線３１の基本部分３１ａに接続される。
【0093】
本実施形態によれば、グローバルワード線３１に広幅部分３１ｂを設けなくても、リファレンスビット線１７ｒを挟むローカルワード線２１を、読出対象となるメモリセル４０ｓに接続されたグローバルワード線３１に接続しないようにすることができる。
【0094】
斜行部分３１ｄの幅は基本部分３１ａの幅と略等しいため、Ｙ方向において、斜行部分３１ｄの配列周期は基本部分３１ａの配列周期と等しくすることができる。このため、斜行部分３１ｄはメモリ構造体３０の直上域において、Ｘ方向の任意の位置に配置することができる。このため、リファレンスビット線１７ｒの配置位置はメモリ構造体３０のＸ方向両端部には限定されず、任意の位置とすることができる。
【0095】
一方、図１８に領域Ｄとして示すように、斜行部分３１ｄにおいては、ローカルワード線２１と、このローカルワード線２１が接続されたグローバルワード線３１の隣のグローバルワード線３１との間のショートマージンが小さくなる。
【0096】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【0097】
＜第３の実施形態＞
図１９は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
図１９は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
【0098】
図１９に示すように、本実施形態に係る記憶装置３も、第１の実施形態に係る記憶装置（図８参照）と比較して、グローバルワード線３１の形状が異なっている。具体的には、本実施形態におけるグローバルワード線３１には、広幅部分３１ｂ（図８参照）が設けられておらず、斜行部分３１ｄ（図１８参照）も設けられていない。本実施形態のグローバルワード線３１においては、基本部分３１ａがパッド部分３１ｃに直接繋がっている。
【0099】
また、本実施形態に係る記憶装置３においては、リファレンスビット線１７ｒを挟む２つのゲート構造体２０の間で、Ｙ方向におけるローカルワード線２１の位置が略同じである。これにより、リファレンスビット線１７ｒを挟む２本のローカルワード線２１は、同一のグローバルワード線３１の基本部分３１ａに接続される。
【0100】
この結果、各リファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、一部のグローバルワード線３１に接続され、他のグローバルワード線３１には接続されない。例えば、図１９の左側に配置されたリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、番号「２」及び「４」を付したグローバルワード線３１に接続され、番号「１」及び「３」を付したグローバルワード線３１には接続されない。一方、図１９の右側に配置されたリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、番号「１」及び「３」を付したグローバルワード線３１に接続され、番号「２」及び「４」を付したグローバルワード線３１には接続されない。
【0101】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図２０（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す平面図である。
図２０（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す平面図である。
【0102】
図２０（ａ）に示すように、複数のソース・ドレイン構造体１０と板状の絶縁部材２２がＸ方向に沿って交互に配列された中間構造体６０を作製する。なお、中間構造体６０においては、ソース線１３及びビット線１７の代わりに、例えばシリコン窒化物からなる犠牲部材を形成しておいてもよい。
【0103】
次に、図２０（ｂ）に示すように、中間構造体６０上に、マスクパターン６１を形成する。マスクパターン６１においては、開口部６２ａ及び６２ｂが形成されている。Ｚ方向から見て、開口部６２ａ及び６２ｂの形状は、例えば、略楕円形である。開口部６２ｂのＹ方向における長さは、開口部６２ａのＹ方向における長さと略等しい。開口部６２ｂのＸ方向における長さは、開口部６２ａのＸ方向における長さよりも長い。開口部６２ａ内には、１つの絶縁部材２２が露出する。開口部６２ｂ内には、隣り合う２つの絶縁部材２２及びその間の１つのソース・ドレイン構造体１０が露出する。
【0104】
次に、マスクパターン６１をマスクとして、絶縁部材２２に対してＲＩＥ等の異方性エッチングを施す。これにより、絶縁部材２２に孔６３ａ及び６３ｂが形成される。孔６３ａは開口部６２ａの直下域の一部に形成され、孔６３ｂは開口部６２ｂの直下域の一部に形成される。孔６３ａ及び６３ｂのＸ方向に向いた側面には、ソース・ドレイン構造体１０が露出する。このとき、ソース・ドレイン構造体１０は、炭素含有シリコン酸化物（ＳｉＯＣ）からなる絶縁体１２、又は、それより上方に設けられたエッチングストッパ部材によってエッチングが阻止されるため、実質的にエッチングされない。このため、Ｚ方向から見て、リファレンスビット線１７ｒにおける孔６３ｂと重なる部分も、エッチングされない。なお、中間構造体６０において、ソース線１３及びビット線１７の代わりに犠牲部材を形成した場合は、孔６３ａ及び６３ｂを介して犠牲部材を金属部材にリプレイスしてもよい。
【0105】
次に、マスクパターン６１を除去する。次に、孔６３ａ及び６３ｂ内に犠牲部材６４を埋め込む。そして、絶縁部材２２における孔６３ａ間及び孔６３ｂ間に位置する部分を除去する。これにより、犠牲部材６４間に孔６５ａ及び６５ｂが形成される。孔６５ａ及び６５ｂの配置パターンは、絶縁部材２２において、孔６３ａ及び６３ｂの配置パターンを反転させたパターンとなる。次に、孔６５ａ及び６５ｂの内面上に電荷蓄積膜２３を形成する。次に、孔６５ａ及び６５ｂ内に、金属材料を埋め込むことにより、ローカルワード線２１を形成する。ローカルワード線２１のうち、孔６５ａ内に形成されたローカルワード線２１ａは、犠牲部材６４が埋め込まれた２つの孔６３ａの間に位置する。一方、ローカルワード線２１のうち、孔６５ｂ内に形成されたローカルワード線２１ｂは、犠牲部材６４が埋め込まれた２つの孔６３ｂ間に位置する。次に、孔６３ａ及び６３ｂ内から犠牲部材６４を除去する。次に、孔６３ａ及び６３ｂ内にシリコン酸化物等の絶縁材料を埋め戻して、絶縁部材２２の一部とする。このようにして、メモリ構造体３０が製造される。
【0106】
なお、リファレンスビット線１７ｒの両側に配置されたローカルワード線２１ｂは、孔６５ｂ内に形成されるため、孔６５ａ内に形成されたローカルワード線２１ａとは、Ｚ方向から見た形状が異なる。
【0107】
本実施形態によっても、グローバルワード線３１に広幅部分３１ｂを設ける必要がないため、リファレンスビット線１７ｒを、メモリ構造体３０におけるＸ方向の任意の位置に配置することができる。また、グローバルワード線３１に斜行部分３１ｄを設ける必要がないため、図１８の領域Ｄに示すように、ショートマージンが小さくなる部分が発生しにくい。
【0108】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態においては、マスクパターン６１の開口部６２ｂを、２つの絶縁部材２２にわたる大きさとする例を示したが、これには限定されず、３つ以上の絶縁部材２２にわたる大きさとしてもよい。
【0109】
＜第４の実施形態＞
図２１は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
図２１は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
【0110】
図２１に示すように、本実施形態に係る記憶装置４においては、グローバルワード線３１の構成は第３の実施形態と同様である。すなわち、グローバルワード線３１には、基本部分３１ａ及びパッド部分３１ｃが設けられており、広幅部分３１ｂ（図８参照）及び斜行部分３１ｄ（図１８参照）は設けられていない。
【0111】
記憶装置４においては、複数のビット線１７のうち、隣り合う２本のビット線１７が、リファレンスビット線１７ｒとされている。隣り合う２本のリファレンスビット線１７ｒは、これらの２本のリファレンスビット線１７ｒ間の領域以外の領域、例えば、上層配線層１３４又は下層配線層１３２において相互に接続されている。このため、隣り合う２本のリファレンスビット線１７ｒには、常に同じ電位が印加される。
【0112】
隣り合う２本のリファレンスビット線１７ｒの間には、１枚の板状の絶縁部材２２が設けられていてもよく、複数の柱状の絶縁部材２２とローカルワード線２１と同様な導電体とがＹ方向に沿って交互に配列されていてもよい。但し、リファレンスビット線１７ｒはメモリセルを駆動するビット線としては機能しないため、これらの間に設けられた導電体も、ローカルワード線２１としては機能しない。
【0113】
本実施形態によっても、グローバルワード線３１に広幅部分３１ｂを設ける必要がないため、リファレンスビット線１７ｒを、メモリ構造体３０のＸ方向における任意の位置に配置することができる。また、グローバルワード線３１に斜行部分３１ｄを設ける必要がないため、図１８の領域Ｄに示すようなショートマージンが小さくなる部分が発生しにくい。更に、Ｚ方向から見て、隣り合う２本のリファレンスビット線１７ｒの両側に配置されたローカルワード線２１の形状を、他のローカルワード線２１の形状と同じにすることができる。
【0114】
この結果、隣り合う２本のリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、一部のグローバルワード線３１に接続され、他のグローバルワード線３１には接続されない。例えば、図２１の左側に配置された２本のリファレンスビット線１７ｒの両側に配置されたローカルワード線２１は、番号「１」及び「３」を付したグローバルワード線３１に接続され、番号「２」及び「４」を付したグローバルワード線３１には接続されない。一方、図２１の右側に配置された２本のリファレンスビット線１７ｒの両側に配置された２本のローカルワード線２１は、番号「２」及び「４」を付したグローバルワード線３１に接続され、番号「１」及び「３」を付したグローバルワード線３１には接続されない。
【0115】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【0116】
＜第５の実施形態＞
図２２は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
図２２は、本実施形態におけるメモリ構造体とグローバルワード線を示す平面図である。
【0117】
図２２に示すように、本実施形態に係る記憶装置５においては、複数のビット線１７のうち、隣り合う２本のビット線１７が、リファレンスビット線１７ｒとされている。隣り合う２本のリファレンスビット線１７ｒは、Ｘ方向に延びる接続部１７ｃを介して相互に接続されている。このため、隣り合う２本のリファレンスビット線１７ｒには、常に同じ電位が印加される。接続部１７ｃはメモリ構造体３０の内部において、ビット線１７を含む層のそれぞれに設けられている。
【0118】
本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【0119】
前述の各実施形態は、本発明を具現化した例であり、本発明はこれらの実施形態には限定されない。例えば、前述の各実施形態において、いくつかの構成要素又は工程を追加、削除又は変更したものも本発明に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0120】
１、２、３、４、５：記憶装置、 １０：ソース・ドレイン構造体、
１１：単位積層体、 １２：絶縁体、 １３：ソース線、 １４：ソース層、
１５：絶縁層、 １６：ドレイン層、 １７：ビット線、
１７ａ：アクティブビット線、 １７ｃ：接続部、
１７ｄ：ダミービット線、 １７ｒ：リファレンスビット線、
１８：チャネル層、 ２０：ゲート構造体、 ２１：ローカルワード線、
２２：絶縁部材、 ２３：電荷蓄積膜、 ２８：コンタクト、 ２９：プラグ、
３０：メモリ構造体、３１：グローバルワード線、 ３１ａ：基本部分、
３１ｂ：広幅部分、 ３１ｃ：パッド部分、 ３１ｄ：斜行部分、
４０：メモリセル、 ４０ｄ：ダミーのメモリセル、 ４０ｓ：選択されたメモリセル、 ４１：センスアンプ、 ４２：ビット線ドライバ、 ４３：トランジスタ、
４４：比較回路、 ５１：シリコン窒化物層、 ５２：シリコン酸化物層、
５３：アモルファスシリコン層、 ５４：シリコン酸化物層、
５４ａ：第１部分、 ５４ｂ：第２部分、 ５４ｃ：第３部分、
５５：パターン、 ５５ａ：第１部分、 ５５ｂ：第２部分、
５５ｃ：第３部分、 ５６：シリコン窒化物層、 ５７ａ、５７ｂ：パターン、
５８：開口部、 ５９：金属膜、 ６０：中間構造体、 ６１：マスクパターン、
６２ａ、６２ｂ：開口部、 ６３ａ、６３ｂ：孔、 ６４：犠牲部材、
６５ａ、６５ｂ：孔、 １００：半導体基板、 １０１：タイル、
１１１、１１１ａ：層間絶縁膜、 １１２：保護膜、 １２１：不純物拡散層、
１２２：ゲート電極、 １２３：コンタクト、 １２４：配線、 １２５：ビア、
１２６：配線、 １２７：ビア、 １２８：パッド、 １３１：回路素子形成層、
１３２：下層配線層、 １３３：メモリアレイ部、 １３４：上層配線層
１１：単位積層体、 １２：絶縁体、 １３：ソース線、 １４：ソース層、
１５：絶縁層、 １６：ドレイン層、 １７：ビット線、
１７ａ：アクティブビット線、 １７ｃ：接続部、
１７ｄ：ダミービット線、 １７ｒ：リファレンスビット線、
１８：チャネル層、 ２０：ゲート構造体、 ２１：ローカルワード線、
２２：絶縁部材、 ２３：電荷蓄積膜、 ２８：コンタクト、 ２９：プラグ、
３０：メモリ構造体、３１：グローバルワード線、 ３１ａ：基本部分、
３１ｂ：広幅部分、 ３１ｃ：パッド部分、 ３１ｄ：斜行部分、
４０：メモリセル、 ４０ｄ：ダミーのメモリセル、 ４０ｓ：選択されたメモリセル、 ４１：センスアンプ、 ４２：ビット線ドライバ、 ４３：トランジスタ、
４４：比較回路、 ５１：シリコン窒化物層、 ５２：シリコン酸化物層、
５３：アモルファスシリコン層、 ５４：シリコン酸化物層、
５４ａ：第１部分、 ５４ｂ：第２部分、 ５４ｃ：第３部分、
５５：パターン、 ５５ａ：第１部分、 ５５ｂ：第２部分、
５５ｃ：第３部分、 ５６：シリコン窒化物層、 ５７ａ、５７ｂ：パターン、
５８：開口部、 ５９：金属膜、 ６０：中間構造体、 ６１：マスクパターン、
６２ａ、６２ｂ：開口部、 ６３ａ、６３ｂ：孔、 ６４：犠牲部材、
６５ａ、６５ｂ：孔、 １００：半導体基板、 １０１：タイル、
１１１、１１１ａ：層間絶縁膜、 １１２：保護膜、 １２１：不純物拡散層、
１２２：ゲート電極、 １２３：コンタクト、 １２４：配線、 １２５：ビア、
１２６：配線、 １２７：ビア、 １２８：パッド、 １３１：回路素子形成層、
１３２：下層配線層、 １３３：メモリアレイ部、 １３４：上層配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】