特許 7539487 制御装置、メモリ、信号処理方法及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-15

(45)【発行日】2024-08-23

(54)【発明の名称】制御装置、メモリ、信号処理方法及び電子機器

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240816BHJP

【ＦＩ】

G06F12/00 564D

【請求項の数】 18

(21)【出願番号】P 2022566194

(86)(22)【出願日】2022-08-03

(65)【公表番号】

(43)【公表日】2024-07-19

(86)【国際出願番号】 CN2022109916

(87)【国際公開番号】W WO2024007398

(87)【国際公開日】2024-01-11

【審査請求日】2022-10-28

(31)【優先権主張番号】202210815505.8

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チェン ジンウェイ

【審査官】北村 学

(56)【参考文献】

【文献】特開２００４－３５５０８１（ＪＰ，Ａ）

【文献】特表２０１６－５２６７２４（ＪＰ，Ａ）

【文献】特表２０２２－５２２０１２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２３７１２７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ １１／４０９６

(57)【特許請求の範囲】

【請求項1】

制御装置であって、前記制御装置はメモリに接続され、
前記メモリから読み出しクロック信号を受信し、前記読み出しクロック信号を出力するように構成される受信モジュールと、
第１内部クロック信号を生成するように構成されるクロックモジュールと、
前記読み出しクロック信号と前記第１内部クロック信号を受信し、前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、
前記ターゲット読み出しクロック信号と前記メモリから送信された読み出しデータ信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む、制御装置。

【請求項2】

前記選択モジュールは、具体的に、選択指示信号を受信し、前記選択指示信号が第１状態である場合に、前記読み出しクロック信号を前記ターゲット読み出しクロック信号として出力し、または、前記選択指示信号が第２状態である場合に、前記第１内部クロック信号を前記ターゲット読み出しクロック信号として出力するように構成される、
請求項１に記載の制御装置。

【請求項3】

前記制御装置はさらに、前記メモリが前記読み出しクロック信号と前記読み出しデータ信号を生成できるように、前記メモリにデータ読み出しコマンドを送信するように構成される、
請求項２に記載の制御装置。

【請求項4】

前記制御装置はさらに、前記データ読み出しコマンドが第１読み出しコマンドである場合に、前記選択指示信号を第１状態に設定し、または、前記データ読み出しコマンドが第２読み出しコマンドである場合に、前記選択指示信号を第２状態に設定するように構成され、
前記第２読み出しコマンドは、前記メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである、
請求項３に記載の制御装置。

【請求項5】

メモリであって、前記メモリは、クロック処理回路を含み、制御装置に接続され、
第１読み出しコマンドを受信する場合に、前記第１読み出しコマンドに基づいて読み出しデータ信号を決定し、前記クロック処理回路により読み出しクロック信号を決定し、前記読み出しデータ信号と前記読み出しクロック信号を一緒に前記制御装置に送信し、または、
第２読み出しコマンドを受信する場合に、前記第２読み出しコマンドに基づいて前記読み出しデータ信号を決定し、前記読み出しデータ信号を前記制御装置に送信するように構成される、メモリ。

【請求項6】

前記メモリはさらに、第２読み出しコマンドを受信する場合に、前記読み出しクロック信号をフローティング状態に制御するように構成される、
請求項５に記載のメモリ。

【請求項7】

前記クロック処理回路は、
外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するように構成されるデューティサイクルモジュールと、
前記第２内部クロック信号を受信し、前記第２内部クロック信号に基づいて、前記読み出しクロック信号を出力するように構成されるクロック生成モジュールであって、前記読み出しクロック信号はパルス信号である、クロック生成モジュールと、を含む、
請求項５に記載のメモリ。

【請求項8】

前記クロック処理回路はさらに、
前記第２内部クロック信号を受信し、前記第２内部クロック信号のデューティサイクルを検出し、デューティサイクルパラメータを出力するように構成される検出モジュールと、
前記デューティサイクルパラメータを受信して格納するように構成されるモードレジスタと、を含み、
前記第２読み出しコマンドは、前記モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである、
請求項７に記載のメモリ。

【請求項9】

前記デューティサイクルモジュールは、
外部から前記データクロック信号を受信して出力するように構成される受信機と、
前記データクロック信号のデューティサイクルを調整し、前記第２内部クロック信号を出力するように構成される調整モジュールと、を含む、
請求項７に記載のメモリ。

【請求項10】

データクロック信号は書き込みクロック信号である請求項５～９のいずれか１項に記載のメモリ。

【請求項11】

制御装置に適用される信号処理方法であって、前記制御装置はメモリに接続され、
前記メモリから送信された読み出しクロック信号と読み出しデータ信号を受信し、前記制御装置によって生成された第１内部クロック信号を決定するステップと、
前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として決定するステップと、
前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするステップと、を含む、信号処理方法。

【請求項12】

前記メモリから送信された読み出しクロック信号と読み出しデータ信号を受信するステップの前に、前記信号処理方法はさらに、
前記メモリが前記読み出しクロック信号と前記読み出しデータ信号を生成できるように、前記メモリにデータ読み出しコマンドを送信するステップを含む、
請求項１１に記載の信号処理方法。

【請求項13】

前記信号処理方法はさらに、
前記データ読み出しコマンドが第１読み出しコマンドである場合に、前記読み出しクロック信号を前記ターゲット読み出しクロック信号として決定し、または、前記データ読み出しコマンドが第２読み出しコマンドである場合に、前記第１内部クロック信号を前記ターゲット読み出しクロック信号として決定するステップを含み、
前記第２読み出しコマンドは、前記メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである、
請求項１２に記載の信号処理方法。

【請求項14】

メモリに適用される信号処理方法であって、前記メモリは制御装置に接続され、
第１読み出しコマンドを受信する場合に、前記第１読み出しコマンドに基づいて読み出しデータ信号を決定し、前記メモリ内のクロック処理回路によって読み出しクロック信号を生成し、前記読み出しデータ信号と前記読み出しクロック信号を一緒に前記制御装置に送信するステップ、または、
第２読み出しコマンドを受信する場合に、前記第２読み出しコマンドに基づいて前記読み出しデータ信号を決定し、前記読み出しデータ信号を前記制御装置に送信するステップを含む、信号処理方法。

【請求項15】

前記信号処理方法はさらに、
第１読み出しコマンドを受信する場合に、前記読み出しクロック信号をフローティング状態に制御するステップを含む、
請求項１４に記載の信号処理方法。

【請求項16】

前記メモリ内のクロック処理回路によって読み出しクロック信号を生成するステップは、
外部で生成されたデータクロック信号を受信するステップと、
前記データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するステップと、
前記第２内部クロック信号に基づいて、前記読み出しクロック信号を出力するステップであって、前記読み出しクロック信号はパルス信号である、ステップと、を含む、
請求項１４に記載の信号処理方法。

【請求項17】

前記信号処理方法はさらに、
前記第２内部クロック信号のデューティサイクルを検出し、デューティサイクルパラメータを取得するステップと、
前記デューティサイクルパラメータをモードレジスタに格納するステップと、を含み、
前記第２読み出しコマンドは、前記モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである、
請求項１６に記載の信号処理方法。

【請求項18】

請求項１～４のいずれか１項に記載の制御装置と、請求項５～９のいずれか１項に記載のメモリと、を含む、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８１５５０５．８であり、発明の名称が「制御装置、メモリ、信号処理方法及び電子機器」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本発明は、半導体メモリの分野に関し、特に、制御装置、メモリ、信号処理方法及び電子機器に関する。

【背景技術】

【0003】

電子機器では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が、メモリに読み出しコマンドを送信し、メモリから返された読み出しクロック信号と読み出しデータ信号を受信し、読み出しクロック信号により読み出しデータ信号をラッチすることで、必要なデータを取得する。しかしながら、メモリがクロック信号のデューティサイクルを調整するプロセスで、ＣＰＵは、メモリ内の対応するモードレジスタを読み出してクロック信号のデューティサイクルパラメータを取得する必要があるが、このプロセスで、メモリ内部のクロック信号は歪むことがあり、そのためメモリからＣＰＵに返された読み出しクロック信号も歪んで、ＣＰＵは間違うデータを取得し、その結果、クロック信号のデューティサイクル調整に失敗する。

【発明の概要】

【0004】

本発明は、データラッチの正確性を向上させるだけでなく、消費電力を節約することができる制御装置、メモリ、信号処理方法及び電子機器を提供する。

【0005】

本発明の技術案は、以下のように実現される。

【0006】

第１態様は、本発明の実施例は、制御装置を提供し、前記制御装置はメモリに接続され、前記制御装置は、
前記メモリから読み出しクロック信号を受信し、前記読み出しクロック信号を出力するように構成される受信モジュールと、
第１内部クロック信号を生成するように構成されるクロックモジュールと、
前記読み出しクロック信号と前記第１内部クロック信号を受信し、前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、
前記ターゲット読み出しクロック信号と前記メモリから送信された読み出しデータ信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む。

【0007】

いくつかの実施例において、前記選択モジュールは、具体的に、選択指示信号を受信し、前記選択指示信号が第１状態である場合に、前記読み出しクロック信号を前記ターゲット読み出しクロック信号として出力し、または、前記選択指示信号が第２状態である場合に、前記第１内部クロック信号を前記ターゲット読み出しクロック信号として出力するように構成される。

【0008】

いくつかの実施例において、前記制御装置はさらに、前記メモリにデータ読み出しコマンドを送信し、前記メモリは、前記読み出しクロック信号と前記読み出しデータ信号を生成するように構成される。

【0009】

いくつかの実施例において、前記制御装置はさらに、前記データ読み出しコマンドが第１読み出しコマンドである場合に、前記選択指示信号を第１状態に設定し、または、前記データ読み出しコマンドが第２読み出しコマンドである場合に、前記選択指示信号を第２状態に設定するように構成され、前記第２読み出しコマンドは、前記メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである。

【0010】

第２態様では、本発明の実施例は、メモリを提供し、前記メモリはクロック処理回路を含み、前記メモリは制御装置に接続され、
前記メモリは、第１読み出しコマンドを受信する場合に、前記第１読み出しコマンドに基づいて読み出しデータ信号を決定し、前記クロック処理回路により読み出しクロック信号を決定し、前記読み出しデータ信号と前記読み出しクロック信号を一緒に前記制御装置に送信し、または、
第２読み出しコマンドを受信する場合に、前記第２読み出しコマンドに基づいて前記読み出しデータ信号を決定し、前記読み出しデータ信号を前記制御装置に送信するように構成される。

【0011】

いくつかの実施例において、前記メモリはさらに、第２読み出しコマンドを受信する場合に、前記読み出しクロック信号をフローティング状態に制御するように構成される。

【0012】

いくつかの実施例において、前記クロック処理回路は、外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するように構成されるデューティサイクルモジュールと、前記第２内部クロック信号を受信し、前記第２内部クロック信号に基づいて、前記読み出しクロック信号を出力するように構成されるクロック生成モジュールであって、前記読み出しクロック信号はパルス信号である、クロック生成モジュールと、を含む。

【0013】

いくつかの実施例において、前記クロック処理回路はさらに、前記第２内部クロック信号を受信し、前記第２内部クロック信号のデューティサイクルを検出し、デューティサイクルパラメータを出力するように構成される検出モジュールと、前記デューティサイクルパラメータを受信して格納するように構成されるモードレジスタと、を含み、前記第２読み出しコマンドは、前記モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである。

【0014】

いくつかの実施例において、前記デューティサイクルモジュールは、外部から前記データクロック信号を受信して出力するように構成される受信機と、前記データクロック信号のデューティサイクルを調整し、前記第２内部クロック信号を出力するように構成される調整モジュールと、を含む。

【0015】

いくつかの実施例において、前記データクロック信号は書き込みクロック信号である。

【0016】

第３態様では、本発明の実施例は、信号処理方法を提供し、制御装置に適用され、前記制御装置はメモリに接続され、前記信号処理方法は、
前記メモリから送信された読み出しクロック信号と読み出しデータ信号を受信し、前記制御装置によって生成された第１内部クロック信号を決定するステップと、
前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として決定するステップと、
前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするステップと、を含む。

【0017】

いくつかの実施例において、前記メモリから送信された読み出しクロック信号と読み出しデータ信号を受信するステップの前に、前記信号処理方法はさらに、
前記メモリにデータ読み出しコマンドを送信し、前記メモリは、前記読み出しクロック信号と前記読み出しデータ信号を生成するステップを含む。

【0018】

いくつかの実施例において、前記信号処理方法はさらに、
前記データ読み出しコマンドが第１読み出しコマンドである場合に、前記読み出しクロック信号を前記ターゲット読み出しクロック信号として決定し、または、前記データ読み出しコマンドが第２読み出しコマンドである場合に、前記第１内部クロック信号を前記ターゲット読み出しクロック信号として決定するステップを含み、前記第２読み出しコマンドは、前記メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである。

【0019】

第４態様では、本発明の実施例は、信号処理方法を提供し、メモリに適用され、前記メモリは制御装置に接続され、前記信号処理方法は、
第１読み出しコマンドを受信する場合に、前記第１読み出しコマンドに基づいて読み出しデータ信号を決定し、前記メモリ内のクロック処理回路によって読み出しクロック信号を生成し、前記読み出しデータ信号と前記読み出しクロック信号を一緒に前記制御装置に送信するステップ、または、第２読み出しコマンドを受信する場合に、前記第２読み出しコマンドに基づいて前記読み出しデータ信号を決定し、前記読み出しデータ信号を前記制御装置に送信するステップを含む。

【0020】

いくつかの実施例において、前記信号処理方法はさらに、第１読み出しコマンドを受信する場合に、前記読み出しクロック信号をフローティング状態に制御するステップを含む。

【0021】

いくつかの実施例において、前記メモリ内のクロック処理回路によって読み出しクロック信号を生成するステップは、
外部で生成されたデータクロック信号を受信するステップと、前記データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するステップと、前記第２内部クロック信号に基づいて、前記読み出しクロック信号を出力するステップであって、前記読み出しクロック信号はパルス信号である、ステップと、を含む。

【0022】

いくつかの実施例において、前記信号処理方法はさらに、前記第２内部クロック信号のデューティサイクルを検出し、デューティサイクルパラメータを取得するステップと、前記デューティサイクルパラメータをモードレジスタに格納するステップと、を含み、前記第２読み出しコマンドは、前記モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、前記第１読み出しコマンドは、前記第２読み出しコマンド以外のデータ読み出しコマンドである。

【0023】

第５態様では、本発明の実施例は、電子機器を提供し、前記電子機器は、少なくとも第１態様に記載の制御装置と、第２態様に記載のメモリと、を含む。

【発明の効果】

【0024】

本発明の実施例は、制御装置、メモリ、信号処理方法及び電子機器を提供する。該制御装置はメモリに接続され、制御装置は、メモリから読み出しクロック信号を受信し、読み出しクロック信号を出力するように構成される受信モジュールと、第１内部クロック信号を生成するように構成されるクロックモジュールと、読み出しクロック信号と第１内部クロック信号を受信し、読み出しクロック信号と第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、ターゲット読み出しクロック信号とメモリから送信された読み出しデータ信号を受信し、ターゲット読み出しクロック信号を利用して読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【図面の簡単な説明】

【0025】

【図1】ＭＲＲコマンドの操作タイミングの概略図である。

【図2】クロック処理回路の一例の構造概略図である。

【図3】読み出しクロック信号の一例の波形の概略図である。

【図4】本発明の実施例によって提供される制御装置の一例の構造概略図である。

【図5】本発明の実施例によって提供される制御装置の別の一例の構造概略図である。

【図6】本発明の実施例によって提供されるデータラッチ処理信号の一例の波形の概略図である。

【図7】本発明の実施例によって提供されるメモリの一例の構造概略図である。

【図8】本発明の実施例によって提供されるクロック処理回路の一例の局部構造概略図である。

【図9】本発明の実施例によって提供されるクロック処理回路の一例の局部構造概略図である。

【図10】本発明の実施例によって提供されるクロック処理回路の一例の動作プロセスの概略図である。

【図11】本発明の実施例によって提供される信号処理方法の一例のフローチャートである。

【図12】本発明の実施例によって提供される信号処理方法の別の一例のフローチャートである。

【図13】本発明の実施例によって提供される電子機器の一例の構造概略図である。

【発明を実施するための形態】

【0026】

以下では、本発明の実施例の図面を参照して、本発明の実施例の技術案をさらに明確で完全に説明する。ここで記載された具体的な実施例は、本発明を説明することのみを目的としており、本発明を限定するものではないことを理解されたい。また、説明を容易にするために、図面のうち本発明に関連する部分のみを示すことに留意されたい。

【0027】

特に定義されていない限り、本明細書で使用されたすべての技術用語と科学用語は、本発明が属する技術分野の当業者によって通常に理解されるものと同じ意味を有する。本明細書で使用された用語は、本発明の実施例を説明することのみを目的とし、本発明を限定することを意図するものではない。

【0028】

以下の説明では、すべての可能な実施例のサブセットを説明した「いくつかの実施例」に関するが、「いくつかの実施例」は、すべての可能な実施例の同じサブセットまたは異なるサブセットであってもよく、矛盾しない場合にそれぞれと組み合わせることができることを理解されたい。

【0029】

本発明の実施例に関する「第１、第２、第３」という用語は、類似した対象を区別するためにのみ使用され、対象への特定な配列を表すものではない。「第１、第２、第３」は、許可された場合、ここで説明された本発明の実施例を図示または説明されたもの以外の順序で実施できるため、特定な配列または順序が交換できることを理解されたい。

【0030】

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）：ダイナミックランダムアクセスメモリ
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）：同期式ダイナミックランダムアクセスメモリ
ＭＲＲ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｒｅａｄ）：モードレジスタ読み出し
Ｍｂｐｓ（Ｍｉｌｌｉｏｎ ｂｉｔｓ ｐｅｒ ｓｅｃｏｎｄ）：メガビット／秒
ＮＭＯＳ（Ｎ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：Ｎチャネル電界効果トランジスタ
ＰＭＯＳ（Ｐ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：Ｐチャネル電界効果トランジスタ

【0031】

メモリ（ＤＲＡＭなど）では、ＭＲＲコマンドは通常の読み出しコマンドと全く同じ操作タイミングを使用する。図１を参照すると、ＭＲＲコマンドの操作タイミングの概略図を示している。図１において、Ｔ０、Ｔ１などは異なるクロックサイクルを表し、ＣＫ＿ｃとＣＫ＿ｔは１ペアの差動クロック信号であり、ＣＳはチップセレクト信号であり、ＣＡはコマンドアドレス信号であり、ＣＯＭＭＡＮＤは操作コマンドを指示し、ＤＱ［７：０］は８ビットメモリのデータ信号であり、ＤＱ［１５：０］は１６ビットメモリのデータ信号である。データクロック信号ＷＣＫは、電子機器のホスト側（Ｈｏｓｔ）からメモリに送信される外部書き込みクロック信号であり、異なる回路位置で１つの信号または１ペアの差動クロック信号ＷＣＫ＿ｃとＷＣＫ＿ｔとして表されることがある。読み出しクロック信号ＲＤＱＳは、メモリから電子機器に出力されるクロック信号であり、異なる回路位置で１つの信号または１ペアの差動クロック信号ＲＤＱＳ＿ｃとＲＤＱＳ＿ｔとして表されることがある。具体的に、メモリは、ＣＰＵからのＭＲＲコマンドを受信した後、データ信号ＤＱ（読み出しデータ信号と呼ぶこともできる）を生成し、且つ外部から受信されたデータクロック信号を利用して読み出しクロック信号を生成する。データ読み出しコマンドの実行プロセスに、メモリは、読み出しデータ信号ＤＱと読み出しクロック信号ＲＤＱＳを一緒にＣＰＵに返し、その後、ＣＰＵは、読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチし、必要なデータを取得する。図１は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ：電子機器エンジニアリング連合協会）標準で規定された標準タイミングであり、各信号の意味、関連する変更の原理、および言及されていない一部の用語の略称は、業界標準文書ＪＥＤＥＣを参照して理解でき、本発明の実施例の技術案とは関係なく、当業者の理解に影響しないため、説明を省略する。

【0032】

メモリには、データクロック信号ＷＣＫ０（相補的な１ペアの信号ＷＣＫ＿ｃ／ＷＣＫ＿ｔを含む）のデューティサイクルが要求を満たすことができるように調整するためのクロック処理回路が設けられる。図２を参照すると、図２は、クロック処理回路の一例の構造概略図である。図２に示すように、クロック処理回路では、受信機は外部からデータクロック信号ＷＣＫ０を受信するように構成され、調整モジュールはデータクロック信号ＷＣＫ０のデューティサイクルを調整し、内部クロック信号ＷＣＫ１を取得するように構成され、検出モジュールは内部クロック信号ＷＣＫ１のデューティサイクルパラメータを検出し、モードレジスタに格納するように構成される。同時に、メモリがデューティサイクルを調整するプロセスで、ＣＰＵは、ＭＲＲコマンドを送信してモードレジスタのデューティサイクルパラメータを読み出し、次の操作を決定する。図２に示すように、１つの例示的な場合に、外部から入力されたデータクロック信号ＷＣＫ０のデューティサイクルはＪＥＤＥＣで規定される上限値の５７％である。デューティサイクル調整の初期段階において、デューティサイクル調整モジュールは、データクロック信号ＷＣＫ０のデューティサイクルを７単位（ＪＥＤＥＣで規定される上限値で、１単位は５ピコ秒である）、即ち３５ピコ秒増加し、このような増加は、８５３３Ｍｂｐｓのスピードでデューティサイクルを１５％増加することに相当する。このとき、メモリの内部クロック信号ＷＣＫ１のデューティサイクルは７２％からあり、それを利用して生成された読み出しクロック信号ＲＤＱＳのデューティサイクルも７２％からある。このとき、図３を参照すると、図３は、読み出しクロック信号の一例の波形の概略図である。図３に示すように、７２％からあるデューティサイクルの読み出しクロック信号ＲＤＱＳは、伝送中にチャネルによって減衰し、ＣＰＵ受信端に到達すると大きく歪んでしまい、ＣＰＵで正しく識別されることが難しく、即ち、ＭＲＲコマンドは間違うデータを取得する可能性があり、最終的にデューティサイクル調整の失敗を招くことにある。メモリのスピードが上がれば、この問題はさらに深刻になる。

【0033】

これに基づいて、本発明の実施例は、制御装置を提供し、該制御装置はメモリに接続され、前記制御装置は、前記メモリから読み出しクロック信号を受信し、前記読み出しクロック信号を出力するように構成される受信モジュールと、第１内部クロック信号を生成するように構成されるクロックモジュールと、前記読み出しクロック信号と前記第１内部クロック信号を受信し、前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、前記ターゲット読み出しクロック信号と前記メモリから送信された読み出しデータ信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む。これにより、メモリ内のクロック信号のデューティサイクルは歪んでも、制御装置は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【0034】

以下では、図面を参照して、本発明の実施例を詳細に説明する。

【0035】

本発明の１つの実施例において、図４を参照すると、図４は、本発明の実施例によって提供される制御装置１０の一例の構造概略図である。図４に示すように、制御装置１０はメモリに接続され、制御装置１０は、
メモリから読み出しクロック信号を受信し、読み出しクロック信号を出力するように構成される受信モジュール１１と、
第１内部クロック信号を生成するように構成されるクロックモジュール１２と、
読み出しクロック信号と第１内部クロック信号を受信し、読み出しクロック信号と第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュール１３と、
ターゲット読み出しクロック信号と前記メモリから送信された読み出しデータ信号を受信し、ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成されるラッチモジュール１４と、を含む。

【0036】

本発明の実施例において、制御装置１０は電子機器のＣＰＵであることができ、メモリは、ＤＲＡＭ、ＳＤＲＡＭ、デュアルレートＤＲＡＭ、低電力デュアルレートＤＲＡＭなど、様々な種類の半導体メモリであることができることに留意されたい。

【0037】

さまざまなワークシーンにおいて、制御装置１０は、メモリから取得した読み出しクロック信号をターゲット読み出しクロック信号として使用し、または、自身内部の生成した第１内部クロック信号をターゲット読み出しクロック信号として使用し、読み出しデータ信号のラッチ処理を完成することができる。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置１０は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データの正しいラッチを保証することができる。

【0038】

受信モジュール１１は、ＮＭＯＳとＰＭＯＳなどのデバイスからなる信号受信機によって実現されることができ、クロックモジュール１２は、クロックジェネレータと伝送ゲートによって実現されることができ、選択モジュール１３は、二者択一のデータセレクタによって実現されることができ、ラッチモジュール１４は、Ｄ型フリップフロップによって実現されることができることに留意されたい。

【0039】

図５を参照すると、図５は、本発明の実施例によって提供される制御装置１０の別の一例の構造概略図である。図５において、読み出しクロック信号はＲＤＱＳとして表され、第１内部クロック信号はＩｎｔｅｒｎａｌ ＣＬＫとして表され、ターゲット読み出しクロック信号はＳａｍｐｌｅ ＣＬＫとして表され、読み出しデータ信号はＤＱとして表されることができる。

【0040】

いくつかの実施例において、図５に示すように、選択モジュール１３は、具体的に、選択指示信号を受信し、選択指示信号が第１状態である場合に、読み出しクロック信号ＲＤＱＳをターゲット読み出しクロック信号Ｓａｍｐｌｅ ＣＬＫとして出力し、または、選択指示信号が第２状態である場合に、第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫをターゲット読み出しクロック信号Ｓａｍｐｌｅ ＣＬＫとして出力するように構成される。

【0041】

ここで、選択モジュール１３は、二者択一のデータセレクタであってよく、これにより、選択指示信号の状態に応じて、読み出しクロック信号ＲＤＱＳまたは第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを出力する。

【0042】

いくつかの実施例において、ラッチモジュール１４のクロック端は、選択モジュール１３の出力端に接続され、ラッチモジュール１４の入力端は、読み出しデータ信号ＤＱを受信し、ラッチモジュール１４の出力端は、サンプリングされたデータ信号を出力し、制御装置１０の後続回路に送信して処理する。

【0043】

いくつかの実施例において、制御装置１０はさらに、メモリにデータ読み出しコマンドを送信し、メモリは、読み出しクロック信号ＲＤＱＳと読み出しデータ信号ＤＱを生成するように構成される。

【0044】

いくつかの実施例において、制御装置１０はさらに、データ読み出しコマンドが第１読み出しコマンドである場合に、選択指示信号を第１状態に設定し、または、データ読み出しコマンドが第２読み出しコマンドである場合に、選択指示信号を第２状態に設定するように構成される。

【0045】

データ読み出しコマンドは、第１読み出しコマンドと第２読み出しコマンドの２種類に分かれることに留意されたい。第２読み出しコマンドは、メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、第１読み出しコマンドは、第２読み出しコマンド以外のデータ読み出しコマンドである。

【0046】

前述したように、データ読み出しコマンドがデューティサイクルパラメータの読み出しに使用される場合、メモリは、デューティサイクル調整中である可能性がある。ある場合に、メモリ内のクロック信号（即ち第２内部クロック信号ＷＣＫ１）は既に歪んでいることがあり、例えば図２における第２内部クロック信号ＷＣＫ１のデューティサイクルは７２％からある可能性があり、このとき、メモリから出力された読み出しクロック信号ＲＤＱＳも歪み、制御装置１０は、読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチし、間違う結果を取得する可能性がある。本発明の実施例に対して、データ読み出しコマンドがデューティサイクルパラメータの読み出しに使用される場合、制御装置１０自身の生成した第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫをターゲット読み出しクロック信号として使用し、第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫが第２内部クロック信号ＷＣＫ１のデューティサイクル歪みの影響を受けないため、ＣＰＵは、第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫのレベル変化エッジを利用して読み出しデータ信号をラッチし、正しいデューティサイクルパラメータを取得することができる。

【0047】

また、消費電力を節約するために、データ読み出しコマンドが第１読み出しコマンドである場合に、メモリの読み出しクロック信号ＲＤＱＳは実際的な作用がなく、したがって、メモリは、読み出しクロック信号ＲＤＱＳをフローティング（Ｆｌｏａｔｉｎｇ）状態に制御することができ、且つ、メモリは、制御装置１０に読み出しクロック信号ＲＤＱＳを送信する必要がない。これにより、消費電流を節約する。

【0048】

以下では、ＤＲＡＭのバースト長さが１６であり、ＤＱ端の数が１６個であることを例に、読み出しデータ信号のラッチプロセスを説明する。

【0049】

第２読み出しコマンドに対して、読み出しデータ信号ＤＱの前半の８ビットは有効データを搭載し、ＤＱ＜７：０＞として表される。業界協定の規定によって、ターゲット読み出しクロック信号ＲＤＱＳの前半の８ビート（前半の４クロックサイクル）でモードレジスタのパラメータ値（ＭＲ Ｃｏｎｔｅｎｔ）を送信し、後半の８ビート（後半の４クロックサイクル）で懸念のないデータ（Ｖａｌｉｄ）を送信する。

【0050】

即ち、図６の（１）に示すように、第１読み出しコマンドに対して、メモリから送信された読み出しクロック信号ＲＤＱＳの信号エッジを利用して読み出しデータ信号ＤＱ＜７：０＞をラッチし、前半の４つのクロックサイクルでラッチされたデータはＭＲ Ｃｏｎｔｅｎｔであり、後半の４つのクロックサイクルでラッチされたデータＶａｌｉｄを使用しない。図６の（２）に示すように、第２読み出しコマンドに対して、読み出しクロック信号ＲＤＱＳはフローティング（Ｆｌｏａｔｉｎｇ）状態であり、制御装置１０自身の第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを利用してターゲット読み出しクロック信号ＲＤＱＳとし、読み出しデータ信号の保持時間は十分長いため、制御装置１０は、第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを利用して読み出しデータ信号ＤＱ＜７：０＞をラッチし、ＭＲ Ｃｏｎｔｅｎｔを取得することができる。

【0051】

前述したように、本発明の実施例は、制御装置を提供し、該制御装置はメモリに接続され、制御装置は、メモリから読み出しクロック信号を受信し、読み出しクロック信号を出力するように構成される受信モジュールと、第１内部クロック信号を生成するように構成されるクロックモジュールと、読み出しクロック信号と第１内部クロック信号を受信し、読み出しクロック信号と第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、ターゲット読み出しクロック信号とメモリから送信された読み出しデータ信号を受信し、ターゲット読み出しクロック信号を利用して読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む。これにより、メモリ内のクロック信号のデューティサイクルは歪んでも、制御装置は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【0052】

別の１つの実施例において、図７を参照すると、図７は、本発明の実施例によって提供されるメモリ２０の一例の構造概略図である。図７に示すように、メモリ２０はクロック処理回路２１を含み、メモリ２０は制御装置１０に接続され、
メモリ２０は、第１読み出しコマンドを受信する場合に、第１読み出しコマンドに基づいて読み出しデータ信号ＤＱを決定し、クロック処理回路２１で読み出しクロック信号ＲＤＱＳを決定し、読み出しデータ信号ＤＱと読み出しクロック信号ＲＤＱＳを一緒に制御装置１０に送信し、または、第２読み出しコマンドを受信する場合に、第２読み出しコマンドに基づいて読み出しデータ信号ＤＱを決定し、読み出しデータ信号ＤＱを制御装置１０に送信するように構成される。

【0053】

図７において、第１読み出しコマンドと第２読み出しコマンドをまとめてデータ読み出しコマンドと呼ぶことを理解されたい。

【0054】

メモリ２０は、クロック信号のデューティサイクルを調整するプロセスに、出力した読み出しクロック信号ＲＤＱＳは歪む可能性があり、これにより、データラッチに失敗することに留意されたい。本発明の実施例において、第１読み出しコマンドに対して、読み出しクロック信号ＲＤＱＳは正常であり、メモリ２０は、読み出しデータ信号ＤＱと正常な読み出しクロック信号ＲＤＱＳを提供し、制御装置１０は、読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチする。第２読み出しコマンドに対して、読み出しクロック信号ＲＤＱＳは歪む可能性があり、メモリ２０は、読み出しデータ信号ＤＱのみを提供することができ、これにより、制御装置１０は、自身の生成した第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを利用して読み出しデータ信号ＤＱをラッチし、データラッチ失敗を回避し、消費電流と消費電力を節約する。

【0055】

いくつかの実施例において、メモリ２０はさらに、第１読み出しコマンドを受信する場合に、読み出しクロック信号ＲＤＱＳをフローティング状態に制御するように構成される。

【0056】

このように、第２読み出しコマンドに対して、メモリ２０は、読み出しクロック信号の関連する制御モジュールを有効にしない、即ち、読み出しクロック信号をフローティング（Ｆｌｏａｔｉｎｇ）状態であることができ、且つ、メモリ２０は、制御装置１０に読み出しクロック信号ＲＤＱＳを送信する必要がない。これにより、消費電流と消費電力を節約する。

【0057】

いくつかの実施例において、図８に示すように、クロック処理回路２１は、
外部で生成されたデータクロック信号を受信し、データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するように構成されるデューティサイクルモジュール２１１と、
第２内部クロック信号を受信し、第２内部クロック信号に基づいて、読み出しクロック信号ＲＤＱＳを出力するように構成されるクロック生成モジュールであって、読み出しクロック信号ＲＤＱＳはパルス信号である、クロック生成モジュール２１２と、を含む。

【0058】

このように、第１読み出しコマンドに対して、読み出しクロック信号ＲＤＱＳと読み出しデータ信号ＤＱは、ハードウェア回路を介して制御装置１０に送信され、これにより、制御装置１０は、必要なパラメータを取得する。

【0059】

なお、デューティサイクルモジュール２１１は、２つの部分を含み、具体的な実現は以降の説明を参照できる。クロック生成モジュール２１２は、遅延マッチング及びＪＥＤＥＣ標準に準拠する標準タイミングを実現するために、ロジックデバイスと遅延ユニットで構成されることができることに留意されたい。

【0060】

いくつかの実施例において、データクロック信号ＷＣＫ０は、外部から受信された書き込みクロック信号であり（ＷＣＫ０として表される）、第２内部クロック信号ＷＣＫ１は、メモリ２０内部のデューティサイクル調整された書き込みクロック信号である（ＷＣＫ１として表される）。

【0061】

いくつかの実施例において、図９に示すように、クロック処理回路２１はさらに、
第２内部クロック信号ＷＣＫ１を受信し、第２内部クロック信号ＷＣＫ１のデューティサイクルを検出し、デューティサイクルパラメータを出力するように構成される検出モジュール２１３と、
デューティサイクルパラメータを受信して格納するように構成されるモードレジスタ２１４と、を含み、
第２読み出しコマンドは、モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、第１読み出しコマンドは、第２読み出しコマンド以外のデータ読み出しコマンドである。

【0062】

検出モジュール２１３は、ロジックゲート、伝送ゲート、コンデンサ、および信号比較デバイスで構成されることができることに留意されたい。

【0063】

いくつかの実施例において、デューティサイクルモジュール２１１は、
外部からデータクロック信号ＷＣＫ０を受信して出力するように構成される受信機と、
データクロック信号ＷＣＫ０のデューティサイクルを調整し、第２内部クロック信号を出力するように構成される調整モジュールと、を含む。

【0064】

調整モジュールは、デューティサイクルの調整に使用されることに留意されたい。デューティサイクルの調整が始まるときに、調整モジュールのデフォルト設定は、データクロック信号ＷＣＫ０のデューティサイクルをある値だけ増加させ、ＪＥＤＥＣで規定されたものによって、デューティサイクルの増加上限は７単位（Ｓｔｅｐ）、即ち３５ピコ秒である。

【0065】

調整モジュールは、カスケード接続される遅延ユニットからなることができ、各遅延ユニットはＮＭＯＳとＰＭＯＳで構成され、これにより、データクロック信号ＷＣＫ０の立ち上がりエッジの順方向／逆方向調整を実現し、及び／又は、データクロック信号ＷＣＫ０の立ち下がりエッジの順方向／逆方向調整を実現し、最終的に、データクロック信号ＷＣＫ０のデューティサイクルを調整することに留意されたい。

【0066】

以下では、１つの可能なワークシーンを提供し、本発明の実施例の技術効果について説明する。図１０を参照すると、外部で生成されたデータクロック信号ＷＣＫ０のデューティサイクルは５７％である。デューティサイクルの調整が始まるときに、デフォルトでデータクロック信号ＷＣＫ０のデューティサイクルを７単位（３５ピコ秒）増加する。メモリのスピードが８６３３Ｍｂｐｓであれば、このとき第２内部クロック信号ＷＣＫ１のデューティサイクルは、データクロック信号ＷＣＫ０のもとに１５％増加し、即ち、第２内部クロック信号ＷＣＫ１のデューティサイクルは７２％からある。こんな場合に、制御装置１０は、メモリに第２読み出しコマンドを送信し、メモリ２０は、読み出しデータ信号ＤＱを制御装置１０に送信すればよく、クロック処理回路２１を利用して読み出しクロック信号ＲＤＱＳを生成する必要がない。制御装置１０は、自身の生成した第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを利用して読み出しデータ信号ＤＱをラッチし、正しいデューティサイクルパラメータを取得し、デューティサイクル調整操作の成功を保証する。

【0067】

本発明の実施例は、メモリを提供し、メモリはクロック処理回路を含み、メモリは制御装置に接続され、メモリは、第１読み出しコマンドを受信する場合に、第１読み出しコマンドに基づいて読み出しデータ信号を決定し、クロック処理回路により読み出しクロック信号を決定し、読み出しデータ信号と読み出しクロック信号を一緒に制御装置に送信し、または、第２読み出しコマンドを受信する場合に、第２読み出しコマンドに基づいて読み出しデータ信号を決定し、読み出しデータ信号を制御装置に送信するように構成される。これにより、第２読み出しコマンドに対して、メモリは、読み出しクロック信号を余計に制御する必要がなく、且つ、読み出しクロック信号を制御装置に送信する必要がない。読み出しクロック信号のデューティサイクル歪みの不利な影響を回避するだけでなく、消費電流と消費電力を節約する。

【0068】

本発明のさらに別の１つの実施例において、図１１を参照すると、図１１は、本発明の実施例によって提供される信号処理方法の一例のフローチャートである。図１１に示すように、該方法は以下のステップを含む。

【0069】

ステップＳ３０１において、メモリから送信された読み出しクロック信号と読み出しデータ信号を受信し、制御装置によって生成された第１内部クロック信号を決定する。

【0070】

ステップＳ３０２において、読み出しクロック信号と第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として決定する。

【0071】

ステップＳ３０３において、ターゲット読み出しクロック信号を利用して読み出しデータ信号をラッチする。

【0072】

該方法は、上記の制御装置１０に適用され、制御装置１０はメモリ２０に接続されることに留意されたい。図４と図５を参照すると、さまざまなワークシーンにおいて、制御装置１０は、メモリから取得した読み出しクロック信号ＲＤＱＳをターゲット読み出しクロック信号Ｓａｍｐｌｅ ＣＬＫとし、または、自身内部の生成した第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫをターゲット読み出しクロック信号Ｓａｍｐｌｅ ＣＬＫとし、読み出しデータ信号ＤＱのラッチ処理を完成することができる。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置１０は、依然として第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫで読み出しデータ信号ＤＱをラッチし、データの正しいラッチを保証することができる。

【0073】

ステップＳ３０１において、第１内部クロック信号をターゲット読み出しクロック信号として決定する場合に、電力を節約するように、メモリ２０は、制御装置１０に読み出しクロック信号を送信しなくてよいことに留意されたい。該当する案は、本発明の実施例の保護範囲内に含まれる。

【0074】

いくつかの実施例において、メモリから送信された読み出しクロック信号と読み出しデータ信号を受信するステップの前に、該方法はさらに、
メモリにデータ読み出しコマンドを送信し、メモリは、読み出しクロック信号と読み出しデータ信号を生成するステップを含む。

【0075】

いくつかの実施例において、該方法はさらに、
データ読み出しコマンドが第１読み出しコマンドである場合に、読み出しクロック信号をターゲット読み出しクロック信号として決定し、または、データ読み出しコマンドが第２読み出しコマンドである場合に、第１内部クロック信号をターゲット読み出しクロック信号として決定するステップを含み、第２読み出しコマンドは、メモリ内のモードレジスタに格納されたデューティサイクルパラメータの取得を指示し、第１読み出しコマンドは、第２読み出しコマンド以外のデータ読み出しコマンドである。

【0076】

即ち、データ読み出しコマンドが第１読み出しコマンドである場合に、制御装置１０は、メモリから送信された読み出しクロック信号と読み出しデータ信号を受信し、前記読み出しクロック信号を利用して読み出しデータ信号をラッチする。データ読み出しコマンドが第２読み出しコマンドである場合に、制御装置１０は、メモリから送信された読み出しクロック信号を受信し、自身の生成した第１内部クロック信号を決定し、前記第１内部クロック信号を利用して読み出しデータ信号をラッチする。

【0077】

本発明の実施例は、信号処理方法を提供し、該方法は、前記メモリから送信された読み出しクロック信号を受信し、前記制御装置によって生成された第１内部クロック信号を決定するステップと、前記読み出しクロック信号と前記第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として決定するステップと、前記メモリから送信された読み出しデータ信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするステップと、を含む。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置は、第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【0078】

本発明のさらに別の１つの実施例において、図１２を参照すると、図１２は、本発明の実施例によって提供される信号処理方法の別の一例のフローチャートである。図１２に示すように、該方法は以下のステップを含む。

【0079】

ステップＳ４０１において、第１読み出しコマンドを受信する場合に、第１読み出しコマンドに基づいて読み出しデータ信号を決定し、メモリ内のクロック処理回路によって読み出しクロック信号を生成し、読み出しデータ信号と読み出しクロック信号を一緒に制御装置に送信する。

【0080】

ステップＳ４０２において、第２読み出しコマンドを受信する場合に、第２読み出しコマンドに基づいて読み出しデータ信号を決定し、読み出しデータ信号を制御装置に送信する。

【0081】

該方法は、上記のメモリ２０に適用され、メモリ２０は制御装置１０に接続されることに留意されたい。図１２において、第１読み出しコマンドと第２読み出しコマンドをまとめてデータ読み出しコマンドと呼ぶ。メモリ２０に対して、第１読み出しコマンドを受信する場合に、読み出しクロック信号ＲＤＱＳは正常であり、メモリ２０は、読み出しデータ信号ＤＱと読み出しクロック信号ＲＤＱＳを提供し、これにより、制御装置１０は、読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチする。第２読み出しコマンドを受信する場合に、読み出しクロック信号ＲＤＱＳは歪む可能性があり、メモリ２０は、読み出しデータ信号ＤＱのみを提供し、これにより、制御装置１０は、自身の生成した第１内部クロック信号Ｉｎｔｅｒｎａｌ ＣＬＫを利用して読み出しデータ信号ＤＱをラッチし、データラッチ失敗を回避する。

【0082】

いくつかの実施例において、該方法はさらに、第１読み出しコマンドを受信する場合に、読み出しクロック信号をフローティング状態に制御するステップを含む。

【0083】

いくつかの実施例において、前記のメモリ内のクロック処理回路によって読み出しクロック信号を生成するステップは、
外部で生成されたデータクロック信号を受信するステップと、データクロック信号のデューティサイクルを調整し、第２内部クロック信号を出力するステップと、第２内部クロック信号に基づいて、読み出しクロック信号を出力するステップであって、読み出しクロック信号はパルス信号である、ステップと、を含む。

【0084】

いくつかの実施例において、該方法はさらに、第２内部クロック信号のデューティサイクルを検出し、デューティサイクルパラメータを取得するステップと、デューティサイクルパラメータをモードレジスタに格納するステップと、を含み、第２読み出しコマンドは、モードレジスタに格納されたデューティサイクルパラメータの取得を指示し、第１読み出しコマンドは、第２読み出しコマンド以外のデータ読み出しコマンドである。

【0085】

本発明の実施例は、信号処理方法を提供し、該方法は、第１読み出しコマンドを受信する場合に、前記第１読み出しコマンドに基づいて読み出しデータ信号を決定し、前記メモリ内のクロック処理回路によって読み出しクロック信号を生成し、前記読み出しデータ信号と前記読み出しクロック信号を一緒に前記制御装置に送信するステップ、または、第２読み出しコマンドを受信する場合に、前記第２読み出しコマンドに基づいて前記読み出しデータ信号を決定し、前記読み出しデータ信号を前記制御装置に送信するステップを含む。これにより、第２読み出しコマンドに対して、メモリは、読み出しクロック信号を生成する必要がない。読み出しクロック信号のデューティサイクル歪みの不利な影響を回避するだけでなく、消費電流と消費電力を節約する。

【0086】

本発明のさらに別の１つの実施例において、図１３を参照すると、図１３は、本発明の実施例によって提供される電子機器５０の一例の構造概略図である。図１３に示すように、電子機器５０は、少なくとも上記の制御装置１０と、上記のメモリ２０と、を含む。

【0087】

さまざまなワークシーンにおいて、制御装置１０は、メモリ２０から取得した読み出しクロック信号をターゲット読み出しクロック信号として使用し、または、自身内部の生成した第１内部クロック信号をターゲット読み出しクロック信号として使用し、読み出しデータ信号ＤＱのラッチ処理を完成することができる。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置１０は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【0088】

以上は、本発明の最適的な実施例に過ぎなく、本発明の保護範囲を限定するためのものではない。本発明において、「含む」という用語、又はその任意の他の変形は、非排他的な包含をカバーすることを意図するので、一連の要素を含むプロセス、方法、物品又は装置は、それらの要素だけでなく、明示的に列挙されていない他の要素、又は、そのようなプロセス、方法、物品、又は装置の固有の要素をさらに含むことに留意されたい。特に限定されていない場合、「…を含む」という文で定義された要素は、当該要素を含むプロセス、方法、物品、又は装置に、他の同じ要素があることを排除するものではない。上記の本発明の実施例の番号は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。本発明で提供されるいくつかの方法の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい方法の実施例を取得することができる。本発明で提供されるいくつかの製品の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい製品の実施例を取得することができる。本発明で提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又は機器の実施例を取得することができる。上記の内容は、本発明の具体的な実施形態に過ぎず、本発明の保護範囲はこれに限定されない。本発明で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【産業上の利用可能性】

【0089】

本発明の実施例は、制御装置、メモリ、信号処理方法及び電子機器を提供する。該制御装置はメモリに接続され、制御装置は、メモリから読み出しクロック信号を受信し、読み出しクロック信号を出力するように構成される受信モジュールと、第１内部クロック信号を生成するように構成されるクロックモジュールと、読み出しクロック信号と第１内部クロック信号を受信し、読み出しクロック信号と第１内部クロック信号のいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、ターゲット読み出しクロック信号とメモリから送信された読み出しデータ信号を受信し、ターゲット読み出しクロック信号を利用して読み出しデータ信号をラッチするように構成されるラッチモジュールと、を含む。これにより、メモリ内のクロック信号のデューティサイクルが歪む場合に、制御装置は、依然として第１内部クロック信号により読み出しデータ信号をラッチし、データラッチの正しさを向上させるだけでなく、消費電力を節約することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】