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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-16
(45)【発行日】2024-08-26
(54)【発明の名称】電子機器
(51)【国際特許分類】
G09F 9/30 20060101AFI20240819BHJP
G02F 1/1368 20060101ALI20240819BHJP
G09F 9/00 20060101ALI20240819BHJP
G09G 3/20 20060101ALI20240819BHJP
G09G 3/36 20060101ALI20240819BHJP
【ＦＩ】
G09F9/30 338
G02F1/1368
G09F9/00 346A
G09F9/00 366A
G09G3/20 611C
G09G3/20 621M
G09G3/20 623R
G09G3/20 680G
G09G3/36
【請求項の数】
6
(21)【出願番号】P 2022579355
(86)(22)【出願日】2021-11-26
(86)【国際出願番号】 JP2021043428
(87)【国際公開番号】W WO2022168411
(87)【国際公開日】2022-08-11
【審査請求日】2023-06-07
(31)【優先権主張番号】P 2021016569
(32)【優先日】2021-02-04
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】小出 元
【審査官】武田 悟
(56)【参考文献】
【文献】韓国公開特許第１０－２００６－０１３３２４２（ＫＲ，Ａ）
【文献】韓国公開特許第１０－２０１２－００３０７２４（ＫＲ，Ａ）
【文献】特開２０１８－１８１５６（ＪＰ，Ａ）
【文献】国際公開第２０１０／１００７８３（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０２１／００１２７１１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００ － ９／４６
Ｇ０９Ｇ ３／００ － ３／３８
Ｇ０２Ｆ １／１３３３， １／１３６８
(57)【特許請求の範囲】
【請求項1】
絶縁基板と、前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、を有する半導体基板と、前記第１リード線に電気的に接続された第３リード線と、前記第２リード線に電気的に接続された第４リード線と、を有し、前記半導体基板に連結された配線基板と、
前記配線基板に設けられ、前記第３リード線と前記第４リード線との間に電気的に接続された第１インダクタと、
第２インダクタと、を備え、
前記半導体基板は、前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第６リード線と、前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、前記表示領域の外側の非表示領域と、前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに有し、
前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、
前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続され、
前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、
前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである、電子機器。
【請求項2】
第３インダクタをさらに備え、前記半導体基板は、前記絶縁基板の上方に形成され第３信号が与えられる第９リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第１０リード線と、をさらに有し、
前記配線基板は、前記第９リード線に電気的に接続された第１１リード線と、前記第１０リード線に電気的に接続された第１２リード線と、をさらに有し、
前記第３インダクタは、前記配線基板に設けられ、前記第１１リード線と前記第１２リード線との間に電気的に接続されている、請求項１に記載の電子機器。
【請求項3】
前記半導体基板は、前記絶縁基板の上方に形成され前記表示領域に位置し複数の電極を有する共通電極と、前記絶縁基板の上方に形成され前記非表示領域に位置した第３電子回路と、をさらに有し、前記第３電子回路は、前記複数の電極に電気的に接続され、前記複数の電極を駆動するための回路である、請求項１に記載の電子機器。
【請求項4】
前記第１インダクタは、コイルである、請求項１に記載の電子機器。
【請求項5】
前記コイルは、前記配線基板の内部に形成されている、請求項４に記載の電子機器。
【請求項6】
前記第１インダクタは、フェライトビーズである、請求項１に記載の電子機器。【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体基板及び電子機器に関する。
【背景技術】
【0002】
表示装置等の電子機器に対するＥＭＣ（Electro-Magnetic Compatibility）規格が厳しくなっている。例えば、表示装置からの放射ノイズ（ＥＭＩ：Electro-Magnetic Interference）のレベルを低減することが求められている。そこで、液晶表示パネル等の表示パネルにおいて、各種駆動信号、電源等からＡＭ周波数帯域の放射ノイズのレベルが大きくなる問題を解消することが求められている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－１８８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、放射ノイズを低減することのできる半導体基板及び半導体基板を備えた電子機器を提供する。
【課題を解決するための手段】
【0006】
また、一実施形態に係る電子機器は、
絶縁基板と、前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、を有する半導体基板と、前記第１リード線に電気的に接続された第３リード線と、前記第２リード線に電気的に接続された第４リード線と、を有し、前記半導体基板に連結された配線基板と、前記配線基板に設けられ、前記第３リード線と前記第４リード線との間に電気的に接続された第１インダクタと、第２インダクタと、を備え、前記半導体基板は、前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第６リード線と、前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、前記表示領域の外側の非表示領域と、前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに有し、前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続され、前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである。
絶縁基板と、前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、を有する半導体基板と、前記第１リード線に電気的に接続された第３リード線と、前記第２リード線に電気的に接続された第４リード線と、を有し、前記半導体基板に連結された配線基板と、前記配線基板に設けられ、前記第３リード線と前記第４リード線との間に電気的に接続された第１インダクタと、第２インダクタと、を備え、前記半導体基板は、前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第６リード線と、前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、前記表示領域の外側の非表示領域と、前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに有し、前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続され、前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0009】
（第１の実施形態）
まず、第１の実施形態に係るセンサ付き表示装置について詳細に説明する。本実施形態において、電子機器である表示装置が液晶表示装置である場合について説明する。図１は、本実施形態に係るセンサ付き液晶表示装置の構成を概略的に示す斜視図である。
まず、第１の実施形態に係るセンサ付き表示装置について詳細に説明する。本実施形態において、電子機器である表示装置が液晶表示装置である場合について説明する。図１は、本実施形態に係るセンサ付き液晶表示装置の構成を概略的に示す斜視図である。
【0010】
図１に示すように、液晶表示装置ＤＳＰは、アクティブマトリクス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ１、静電容量型のセンサＳＥ、センサＳＥを駆動する駆動ＩＣチップＩＣ２、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２、ＦＰＣ３などを備えている。
【0011】
液晶表示パネルＰＮＬは、平板状の第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された平板状の第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に挟持された液晶層（後述する液晶層ＬＣ）と、を備えている。なお、本実施形態において、第１基板ＳＵＢ１をアレイ基板と、第２基板ＳＵＢ２を対向基板と、それぞれ言い換えることができる。液晶表示パネルＰＮＬは、画像を表示する表示領域（アクティブエリア）ＤＡを備えている。この液晶表示パネルＰＮＬは、バックライトユニットＢＬからのバックライトを選択的に透過することで画像を表示する透過表示機能を備えた透過型である。なお、液晶表示パネルＰＮＬは、透過表示機能に加えて、外光を選択的に反射することで画像を表示する反射表示機能を備えた半透過型であってもよい。
【0012】
バックライトユニットＢＬは、第１基板ＳＵＢ１の背面側に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したもの等が適用可能であり、詳細な構造については説明を省略する。なお、液晶表示パネルＰＮＬが反射表示機能のみを備えた反射型である場合には、バックライトユニットＢＬは省略される。
【0013】
センサＳＥは、複数の検出電極Ｒｘを備えている。これらの検出電極Ｒｘは、例えば液晶表示パネルＰＮＬの画像を表示する画面側の外面ＥＳの上方に設けられている。このため、検出電極Ｒｘは、外面ＥＳに接していてもよく、又は外面ＥＳから離れて位置していてもよい。後者の場合、外面ＥＳと検出電極Ｒｘとの間には、絶縁層等の部材が介在している。本実施形態において、検出電極Ｒｘは外面ＥＳに接している。ここで、外面ＥＳは、第２基板ＳＵＢ２の第１基板ＳＵＢ１と対向する面とは反対側の面であり、画像を表示する表示面を含んでいる。また、図示した例では、各検出電極Ｒｘは、概ね列方向Ｙに延出し、列方向Ｙに交差する行方向Ｘに並んでいる。液晶表示パネルＰＮＬの厚み方向Ｚは、それぞれ行方向Ｘ及び列方向Ｙに直交している。本実施形態において、行方向Ｘが第１方向であり、列方向Ｙが第２方向であり、厚み方向Ｚが第３方向である。なお、各検出電極Ｒｘは、行方向Ｘに延出し列方向Ｙに並んでいてもよいし、島状に形成され行方向Ｘ及び列方向Ｙにマトリクス状に配置されていてもよい。ここでは、行方向Ｘ及び列方向Ｙは、互いに直交している。
【0014】
第１駆動部としての駆動ＩＣチップＩＣ１は、液晶表示パネルＰＮＬの第１基板ＳＵＢ１上に搭載されている。フレキシブル配線基板ＦＰＣ１は、配線基板として、例えばフレキシブル回路基板（ＦＰＣ：flexible printed circuit）で構成されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、センサＳＥの検出電極Ｒｘと制御モジュールＣＭとを接続している。第２駆動部としての駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ２上に搭載されている。フレキシブル配線基板ＦＰＣ３は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。ここで、制御モジュールＣＭをアプリケーションプロセッサと言い換えることができる。
【0015】
駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ２等を介して接続されている。例えば、フレキシブル配線基板ＦＰＣ２が第１基板ＳＵＢ１上に接続された分岐部ＦＰＣＢを有している場合、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、分岐部ＦＰＣＢ及び第１基板ＳＵＢ１上の配線を介して接続されていてもよい。また、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ１及びＦＰＣ２を介して接続されていてもよい。駆動ＩＣチップＩＣ２は、センサＳＥの駆動時期を知らせるタイミング信号を駆動ＩＣチップＩＣ１に与えることができる。又は、駆動ＩＣチップＩＣ１は、後述する共通電極ＣＥの駆動時期を知らせるタイミング信号を駆動ＩＣチップＩＣ２に与えることができる。又は、制御モジュールＣＭは、駆動ＩＣチップＩＣ１及びＩＣ２にタイミング信号を与えることができる。上記タイミング信号により、駆動ＩＣチップＩＣ１の駆動と、駆動ＩＣチップＩＣ２の駆動との同期化を図ることができる。
【0016】
図２は、図１に示した液晶表示装置ＤＳＰの基本構成及び等価回路を概略的に示す図である。
図２に示すように、液晶表示装置ＤＳＰは、液晶表示パネルＰＮＬなどに加えて、表示領域ＤＡの外側の非表示領域ＮＤＡに位置した駆動ＩＣチップＩＣ１などを備えている。本実施形態において、駆動ＩＣチップＩＣ１は、ソース線駆動回路ＳＤを備えている。液晶表示パネルＰＮＬは、非表示領域ＮＤＡに位置したゲート線駆動回路ＧＤ１，ＧＤ２、共通電極駆動回路ＣＤ１，ＣＤ２、及びデマルチプレクサＤＭを備えている。
図２に示すように、液晶表示装置ＤＳＰは、液晶表示パネルＰＮＬなどに加えて、表示領域ＤＡの外側の非表示領域ＮＤＡに位置した駆動ＩＣチップＩＣ１などを備えている。本実施形態において、駆動ＩＣチップＩＣ１は、ソース線駆動回路ＳＤを備えている。液晶表示パネルＰＮＬは、非表示領域ＮＤＡに位置したゲート線駆動回路ＧＤ１，ＧＤ２、共通電極駆動回路ＣＤ１，ＣＤ２、及びデマルチプレクサＤＭを備えている。
【0017】
なお、駆動ＩＣチップＩＣ１の替わりに、液晶表示パネルＰＮＬが非表示領域ＮＤＡに位置したソース線駆動回路ＳＤを備えてもよい。非表示領域ＮＤＡの形状は、表示領域ＤＡを囲む額縁状（矩形枠状）である。
【0018】
液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、行方向Ｘ及び列方向Ｙにマトリクス状に設けられ、ｍ×ｎ個配置されている（但し、ｍ及びｎは正の整数である）。また、液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、ｎ本のゲート線Ｇ（Ｇ１～Ｇｎ）、ｍ本のソース線Ｓ（Ｓ１～Ｓｍ）、共通電極ＣＥなどを備えている。
【0019】
ゲート線Ｇは、行方向Ｘに略直線的に延出し、表示領域ＤＡの外側に引き出され、ゲート線駆動回路ＧＤ１，ＧＤ２に電気的に接続されている。また、ゲート線Ｇは、列方向Ｙに間隔を置いて並べられている。
【0020】
ソース線Ｓは、列方向Ｙに略直線的に延出し、表示領域ＤＡの外側に引き出され、デマルチプレクサＤＭに電気的に接続されている。デマルチプレクサＤＭは、駆動ＩＣチップＩＣ１（ソース線駆動回路ＳＤ）に電気的に接続されている。また、ソース線Ｓは、行方向Ｘに間隔を置いて並べられ、ゲート線Ｇと交差している。なお、ゲート線Ｇ及びソース線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。
【0021】
共通電極ＣＥは、少なくとも表示領域ＤＡ内に設けられ、共通電極駆動回路ＣＤ１，ＣＤ２に電気的に接続されている。共通電極ＣＥは、複数の電極Ｔｘを有している。電極Ｔｘは、それぞれ複数の画素ＰＸで共用されている。共通電極ＣＥの詳細については後述する。
【0022】
図中、ゲート線駆動回路ＧＤ１及び共通電極駆動回路ＣＤ１は表示領域ＤＡの左側に位置し、ゲート線駆動回路ＧＤ２及び共通電極駆動回路ＣＤ２は表示領域ＤＡの右側に位置している。なお、液晶表示パネルＰＮＬは、少なくとも単個のゲート線駆動回路ＧＤと単個の共通電極駆動回路ＣＤとを備えていればよい。例えば、液晶表示パネルＰＮＬは、ゲート線駆動回路ＧＤ２及び共通電極駆動回路ＣＤ２無しに形成されてもよい。
【0023】
共通電極駆動回路ＣＤは表示領域ＤＡとゲート線駆動回路ＧＤとの間に位置しているが、共通電極駆動回路ＣＤとゲート線駆動回路ＧＤとの位置関係については図２の関係に限定されるものではない。例えば、表示領域ＤＡと共通電極駆動回路ＣＤとの間にゲート線駆動回路ＧＤが位置してもよい。
【0024】
第１基板ＳＵＢ１のうち、第２基板ＳＵＢ２と対向していない領域には、ＯＬＢ（outer lead bonding）の複数のパッドｐが並べられている。駆動ＩＣチップＩＣ１（ソース線駆動回路ＳＤ）、デマルチプレクサＤＭ、ゲート線駆動回路ＧＤ１，ＧＤ２、共通電極駆動回路ＣＤ１，ＣＤ２等の複数の電子回路は、リード線ＬＥを介してパッドｐに電気的に接続されている。
【0025】
なお、上記複数の電子回路は、ＴＦＴ（薄膜トランジスタ）等の能動素子を使用している。上記のことから、第１基板ＳＵＢ１は半導体基板である。また、電子回路の構成は、一般に知られており、特開２０１４－１９９６０５号公報、特開２０１５－２３０４００号公報などに開示された電子回路の構成を実施形態に適用可能である。
【0026】
フレキシブル配線基板ＦＰＣ１は、第１基板ＳＵＢ１（液晶表示パネルＰＮＬ）に連結されている。フレキシブル配線基板ＦＰＣ１と第１基板ＳＵＢ１との接続には、例えば、ＡＣＦ（異方性導電フィルム）を利用した熱圧着法が用いられる。この方法により、第１基板ＳＵＢ１の複数のパッドｐと、フレキシブル配線基板ＦＰＣ１の複数のパッドとの電気的接続が確保される。
【0027】
図３は、図２に示した画素ＰＸを示す等価回路図である。
図３に示すように、各画素ＰＸは、画素スイッチング素子ＰＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。画素スイッチング素子ＰＳＷは、例えばＴＦＴで形成されている。画素スイッチング素子ＰＳＷは、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。
図３に示すように、各画素ＰＸは、画素スイッチング素子ＰＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。画素スイッチング素子ＰＳＷは、例えばＴＦＴで形成されている。画素スイッチング素子ＰＳＷは、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。
【0028】
画素スイッチング素子ＰＳＷは、トップゲート型のＴＦＴ及びボトムゲート型のＴＦＴの何れであってもよい。また、画素スイッチング素子ＰＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンや酸化物半導体などによって形成されていてもよい。画素電極ＰＥは、画素スイッチング素子ＰＳＷに電気的に接続されている。画素電極ＰＥは、共通電極ＣＥと対向している。共通電極ＣＥ、絶縁層及び画素電極ＰＥは、保持容量ＣＳを形成している。
【0029】
図４は、液晶表示装置ＤＳＰの一部の構造を示す断面図である。
図４に示すように、液晶表示装置ＤＳＰは、上述した液晶表示パネルＰＮＬ及びバックライトユニットＢＬに加えて、第１光学素子ＯＤ１、第２光学素子ＯＤ２等も備えている。なお、図示した液晶表示パネルＰＮＬは、表示モードとしてＩＰＳ（In-Plane Switching）の一例であるＦＦＳ（Fringe Field Switching）モードに対応した構成を有しているが、他の表示モードに対応した構成を有してもよい。
図４に示すように、液晶表示装置ＤＳＰは、上述した液晶表示パネルＰＮＬ及びバックライトユニットＢＬに加えて、第１光学素子ＯＤ１、第２光学素子ＯＤ２等も備えている。なお、図示した液晶表示パネルＰＮＬは、表示モードとしてＩＰＳ（In-Plane Switching）の一例であるＦＦＳ（Fringe Field Switching）モードに対応した構成を有しているが、他の表示モードに対応した構成を有してもよい。
【0030】
例えば、液晶表示パネルＰＮＬは、ＦＦＳモード等の主として基板主面に略平行な横電界を利用するＩＰＳ（In-Plane Switching）モードに対応した構成を有していてもよい。横電界を利用する表示モードでは、例えば第１基板ＳＵＢ１に画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成が適用可能である。又は、液晶表示パネルＰＮＬは、ＴＮ（Twisted Nematic）モード、ＯＣＢ（Optically Compensated Bend）モード、ＶＡ（Vertical Aligned）モード等の主として基板主面に略垂直な縦電界を利用するモードに対応した構成を有してもよい。縦電界を利用する表示モードでは、例えば第１基板ＳＵＢ１に画素電極ＰＥが備えられ、第２基板ＳＵＢ２に共通電極ＣＥが備えられた構成が適用可能である。なお、ここでの基板主面とは、互いに直交する行方向Ｘと列方向Ｙとで規定されるＸ－Ｙ平面と平行な面である。
【0031】
液晶表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び液晶層ＬＣを備えている。第１基板ＳＵＢ１と第２基板ＳＵＢ２とは所定の隙間を保持した状態で貼り合わされている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の隙間に封入されている。
【0032】
第１基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。第１基板ＳＵＢ１は、第１絶縁基板１０の第２基板ＳＵＢ２に対向する側に、ソース線Ｓ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁層１１、第２絶縁層１２、第３絶縁層１３、第１配向膜ＡＬ１などを備えている。例えば、画素電極ＰＥ及び共通電極ＣＥは、第１絶縁基板１０の上方に形成され、表示領域ＤＡに位置している。
【0033】
第１絶縁層１１は、第１絶縁基板１０の上に配置されている。なお、詳述しないが、本実施形態では、例えばトップゲート構造の画素スイッチング素子が適用されている。このような実施形態では、第１絶縁層１１は、厚み方向Ｚに積層された複数の絶縁層を含んでいる。例えば、第１絶縁層１１は、第１絶縁基板１０と画素スイッチング素子の半導体層との間に介在するアンダーコート層、半導体層とゲート電極との間に介在するゲート絶縁層、ゲート電極とソース・ドレイン電極との間に介在する層間絶縁層などの各種絶縁層を含んでいる。
【0034】
ゲート線（Ｇ）は、ゲート電極と同様に、ゲート絶縁層と層間絶縁層との間に配置されている。ソース線Ｓは、第１絶縁層１１の上に形成されている。また、画素スイッチング素子のソース電極やドレイン電極なども第１絶縁層１１の上に形成されている。図示した例では、ソース線Ｓは、列方向Ｙに延出している。
【0035】
第２絶縁層１２は、ソース線Ｓ及び第１絶縁層１１の上に配置されている。共通電極ＣＥは、第２絶縁層１２の上に形成されている。共通電極ＣＥは、インジウム錫酸化物（Indium Tin Oxide：ＩＴＯ）、インジウ亜鉛酸化物、（Indium Zinc Oxide：ＩＺＯ）、酸化亜鉛（Zinc Oxide：ＺｎＯ）などの透明な導電材料によって形成されている。なお、図示した例では、共通電極ＣＥの電極Ｔｘ上に金属層ＭＬが形成され、共通電極ＣＥを低抵抗化している。但し、金属層ＭＬは省略してもよい。
【0036】
第３絶縁層１３は、共通電極ＣＥ及び第２絶縁層１２の上に配置されている。画素電極ＰＥは、第３絶縁層１３の上に形成されている。各画素電極ＰＥは、隣合う一対のソース線Ｓの間にそれぞれ位置し、共通電極ＣＥ（電極Ｔｘ）と対向している。また、各画素電極ＰＥは、共通電極ＣＥと対向する位置にスリットＳＬを有している。このような画素電極ＰＥは、例えば、ＩＴＯ、ＩＺＯなどの透明な導電材料によって形成されている。第１配向膜ＡＬ１は、画素電極ＰＥ及び第３絶縁層１３を覆っている。
【0037】
一方、第２基板ＳＵＢ２は、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。第２基板ＳＵＢ２は、第２絶縁基板２０の第１基板ＳＵＢ１に対向する側に、ブラックマトリクスＢＭ、カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【0038】
ブラックマトリクスＢＭは、第２絶縁基板２０の内面に形成され、各画素を区画している。カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢは、それぞれ第２絶縁基板２０の内面に形成され、それらの一部がブラックマトリクスＢＭに重なっている。カラーフィルタＣＦＲは、赤色画素に配置された赤色フィルタであり、赤色の樹脂材料によって形成されている。カラーフィルタＣＦＧは、緑色画素に配置された緑色フィルタであり、緑色の樹脂材料によって形成されている。カラーフィルタＣＦＢは、青色画素に配置された青色フィルタであり、青色の樹脂材料によって形成されている。
【0039】
図示した例は、カラー画像を構成する最小単位である単位画素が赤色画素、緑色画素、及び青色画素の３個の色画素によって構成された場合に相当する。但し、単位画素は、上記の３個の色画素の組み合わせによるものに限らない。例えば、単位画素は、赤色画素、緑色画素、及び青色画素に加えて、白色画素の４個の色画素によって構成されてもよい。この場合、白色フィルタあるいは透明フィルタが白色画素に配置されてもよいし、白色画素のフィルタそのものを省略してもよい。
オーバーコート層ＯＣは、カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢを覆っている。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
オーバーコート層ＯＣは、カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢを覆っている。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
【0040】
検出電極Ｒｘは、第２絶縁基板２０の表面（外面ＥＳ）の上方に形成されている。この検出電極Ｒｘの詳細な構造については後述する。この実施形態において、検出電極Ｒｘは、ＩＴＯ、ＩＺＯなどの透明な導電材料によって形成されている。なお、検出電極Ｒｘは、導電材料として、例えば金属によって形成されていてもよい。検出電極Ｒｘの電気抵抗値を低くすることにより、検出に要する時間を短縮することができる。
【0041】
このため、検出電極Ｒｘを金属で形成することは、液晶表示パネルＰＮＬの大型化及び高精細化に対して有利になる。又は、検出電極Ｒｘは、金属（例えば、金属線）と透明な導電材料（例えば、透明な導電層）との組合せ（集合体）によって形成されていてもよい。
【0042】
各検出電極Ｒｘは、第３絶縁層１３、第１配向膜ＡＬ１、液晶層ＬＣ、第２配向膜ＡＬ２、オーバーコート層ＯＣ、カラーフィルタＣＦＲ，ＣＦＧ，ＣＦＢ、及び第２絶縁基板２０を介して複数の電極（センサ駆動電極）Ｔｘと対向している。
【0043】
第１光学素子ＯＤ１は、第１絶縁基板１０とバックライトユニットＢＬとの間に配置されている。第２光学素子ＯＤ２は、検出電極Ｒｘの上方に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。第１光学素子ＯＤ１に含まれる偏光板の吸収軸と、第２光学素子ＯＤ２に含まれる偏光板の吸収軸とは、互いに直交している。また、この例では、液晶表示装置ＤＳＰの入力面ＩＳは第２光学素子ＯＤ２の表面である。液晶表示装置ＤＳＰは入力面ＩＳに指等の入力手段が接触又は接近した個所の位置情報を検出することができる。
【0044】
次に、上記したＩＰＳの一例であるＦＦＳモードの液晶表示装置ＤＳＰにおいて画像を表示する表示駆動時の動作について説明する。
まず、液晶層ＬＣに電圧が印加されていないオフ状態について説明する。オフ状態は、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されていない状態に相当する。このようなオフ状態では、液晶層ＬＣに含まれる液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸ－Ｙ平面内において一方向に初期配向している。
まず、液晶層ＬＣに電圧が印加されていないオフ状態について説明する。オフ状態は、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されていない状態に相当する。このようなオフ状態では、液晶層ＬＣに含まれる液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸ－Ｙ平面内において一方向に初期配向している。
【0045】
バックライトユニットＢＬからのバックライトの一部は、第１光学素子ＯＤ１の偏光板を透過し、液晶表示パネルＰＮＬに入射する。液晶表示パネルＰＮＬに入射した光は、偏光板の吸収軸と直交する直線偏光である。このような直線偏光の偏光状態は、オフ状態の液晶表示パネルＰＮＬを通過した際にほとんど変化しない。このため、液晶表示パネルＰＮＬを透過した直線偏光のほとんどが、第２光学素子ＯＤ２の偏光板によって吸収される（黒表示）。このようにオフ状態で液晶表示パネルＰＮＬが黒表示となるモードをノーマリーブラックモードという。
【0046】
続いて、液晶層ＬＣに電圧が印加されたオン状態について説明する。オン状態は、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態に相当する。つまり、共通電極ＣＥに対しては共通電極駆動回路ＣＤからコモン駆動信号（コモン電圧）が供給される。その一方で、画素電極ＰＥには、定電圧であるコモン電圧に対して電位差を形成するような映像信号が供給される。これにより、オン状態では、画素電極ＰＥと共通電極ＣＥとの間に横電界（フリンジ電界）が形成される。
【0047】
このようなオン状態では、液晶分子は、Ｘ－Ｙ平面内において、初期配向方向とは異なる方位に配向する。オン状態では、第１光学素子ＯＤ１の偏光板の吸収軸と直交する直線偏光は、液晶表示パネルＰＮＬに入射し、その偏光状態は、液晶層ＬＣを通過する際に液晶分子の配向状態に応じて変化する。このため、オン状態においては、液晶層ＬＣを通過した少なくとも一部の光は、第２光学素子ＯＤ２の偏光板を透過する（白表示）。
【0048】
図５は、液晶表示装置ＤＳＰの一部を示す回路図である。
図５に示すように、駆動ＩＣチップＩＣ１には、リード線ＬＥなどを介してフレキシブル配線基板ＦＰＣ１から信号が入力される。駆動ＩＣチップＩＣ１はデマルチプレクサＤＭに映像信号を出力し、デマルチプレクサＤＭは、入力される映像信号を複数のソース線Ｓに選択的に出力する。
図５に示すように、駆動ＩＣチップＩＣ１には、リード線ＬＥなどを介してフレキシブル配線基板ＦＰＣ１から信号が入力される。駆動ＩＣチップＩＣ１はデマルチプレクサＤＭに映像信号を出力し、デマルチプレクサＤＭは、入力される映像信号を複数のソース線Ｓに選択的に出力する。
【0049】
共通電極駆動回路ＣＤ１，ＣＤ２、ゲート線駆動回路ＧＤ１，ＧＤ２、及びデマルチプレクサＤＭは、第１絶縁基板１０の上方に形成されている。
ゲート線駆動回路ＧＤ１，ＧＤ２は、ゲート線Ｇを介して複数の画素スイッチング素子ＰＳＷに電気的に接続されている。ゲート線駆動回路ＧＤ１，ＧＤ２は、画素スイッチング素子ＰＳＷのオン（導通状態）及びオフ（非導通状態）を切替えるタイミングを制御するための回路である。
ゲート線駆動回路ＧＤ１，ＧＤ２は、ゲート線Ｇを介して複数の画素スイッチング素子ＰＳＷに電気的に接続されている。ゲート線駆動回路ＧＤ１，ＧＤ２は、画素スイッチング素子ＰＳＷのオン（導通状態）及びオフ（非導通状態）を切替えるタイミングを制御するための回路である。
【0050】
共通電極駆動回路ＣＤ１，ＣＤ２は、共通電極ＣＥ（複数の電極Ｔｘ）に電気的に接続されている。共通電極駆動回路ＣＤ１，ＣＤ２は、共通電極ＣＥ（複数の電極Ｔｘ）を駆動するための回路である。
【0051】
デマルチプレクサＤＭは、複数のソース線Ｓ及び複数の画素スイッチング素子ＰＳＷを介して複数の画素電極ＰＥに電気的に接続されている。デマルチプレクサＤＭは、複数の画素電極ＰＥを駆動するための回路であり、複数の画素電極ＰＥに映像信号を与える。
【0052】
複数のリード線ＬＥは、第１絶縁基板１０の上方に形成されている。リード線ＬＥａ１，ＬＥｂ１，ＬＥｃ１，ＬＥｄ１，ＬＥｅ１，ＬＥｉ１，ＬＥｊ１，ＬＥｋ１は、それぞれ駆動ＩＣチップＩＣ１と対応するパッドｐとに電気的に接続されている。
【0053】
リード線ＬＥａ２は、共通電極駆動回路ＣＤ１と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥａ２は、共通電極駆動回路ＣＤ１の内部を延在している。
リード線ＬＥｂ２，ＬＥｃ２は、それぞれゲート線駆動回路ＧＤ１と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｂ２，ＬＥｃ２は、それぞれゲート線駆動回路ＧＤ１の内部を延在している。
リード線ＬＥｄ２，ＬＥｅ２は、それぞれデマルチプレクサＤＭと対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｄ２，ＬＥｅ２は、デマルチプレクサＤＭの内部を延在している。
リード線ＬＥｉ２は、共通電極駆動回路ＣＤ２と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｉ２は、共通電極駆動回路ＣＤ２の内部を延在している。
リード線ＬＥｊ２，ＬＥｋ２は、それぞれゲート線駆動回路ＧＤ２と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｊ２，ＬＥｋ２は、ゲート線駆動回路ＧＤ２の内部を延在している。
リード線ＬＥｂ２，ＬＥｃ２は、それぞれゲート線駆動回路ＧＤ１と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｂ２，ＬＥｃ２は、それぞれゲート線駆動回路ＧＤ１の内部を延在している。
リード線ＬＥｄ２，ＬＥｅ２は、それぞれデマルチプレクサＤＭと対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｄ２，ＬＥｅ２は、デマルチプレクサＤＭの内部を延在している。
リード線ＬＥｉ２は、共通電極駆動回路ＣＤ２と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｉ２は、共通電極駆動回路ＣＤ２の内部を延在している。
リード線ＬＥｊ２，ＬＥｋ２は、それぞれゲート線駆動回路ＧＤ２と対応するパッドｐとに電気的に接続されている。例えば、リード線ＬＥｊ２，ＬＥｋ２は、ゲート線駆動回路ＧＤ２の内部を延在している。
【0054】
第１基板ＳＵＢ１の複数のリード線ＬＥは、ゲート線Ｇ、ソース線Ｓ、及び金属層ＭＬの一以上と同一材料で同時に形成されてもよい。
【0055】
フレキシブル配線基板ＦＰＣ１は、複数のリード線ＬＥを有している。
リード線ＬＥａ３は、対応するパッドｐを介してリード線ＬＥａ１に電気的に接続されている。リード線ＬＥａ４は、対応するパッドｐを介してリード線ＬＥａ２に電気的に接続されている。
リード線ＬＥａ３は、対応するパッドｐを介してリード線ＬＥａ１に電気的に接続されている。リード線ＬＥａ４は、対応するパッドｐを介してリード線ＬＥａ２に電気的に接続されている。
【0056】
リード線ＬＥｂ３は、対応するパッドｐを介してリード線ＬＥｂ１に電気的に接続されている。リード線ＬＥｂ４は、対応するパッドｐを介してリード線ＬＥｂ２に電気的に接続されている。
リード線ＬＥｃ３は、対応するパッドｐを介してリード線ＬＥｃ１に電気的に接続されている。リード線ＬＥｃ４は、対応するパッドｐを介してリード線ＬＥｃ２に電気的に接続されている。
リード線ＬＥｃ３は、対応するパッドｐを介してリード線ＬＥｃ１に電気的に接続されている。リード線ＬＥｃ４は、対応するパッドｐを介してリード線ＬＥｃ２に電気的に接続されている。
【0057】
リード線ＬＥｄ３は、対応するパッドｐを介してリード線ＬＥｄ１に電気的に接続されている。リード線ＬＥｄ４は、対応するパッドｐを介してリード線ＬＥｄ２に電気的に接続されている。
リード線ＬＥｅ３は、対応するパッドｐを介してリード線ＬＥｅ１に電気的に接続されている。リード線ＬＥｅ４は、対応するパッドｐを介してリード線ＬＥｅ２に電気的に接続されている。
リード線ＬＥｅ３は、対応するパッドｐを介してリード線ＬＥｅ１に電気的に接続されている。リード線ＬＥｅ４は、対応するパッドｐを介してリード線ＬＥｅ２に電気的に接続されている。
【0058】
リード線ＬＥｉ３は、対応するパッドｐを介してリード線ＬＥｉ１に電気的に接続されている。リード線ＬＥｉ４は、対応するパッドｐを介してリード線ＬＥｉ２に電気的に接続されている。
リード線ＬＥｊ３は、対応するパッドｐを介してリード線ＬＥｊ１に電気的に接続されている。リード線ＬＥｊ４は、対応するパッドｐを介してリード線ＬＥｊ２に電気的に接続されている。
リード線ＬＥｋ３は、対応するパッドｐを介してリード線ＬＥｋ１に電気的に接続されている。リード線ＬＥｋ４は、対応するパッドｐを介してリード線ＬＥｋ２に電気的に接続されている。
リード線ＬＥｊ３は、対応するパッドｐを介してリード線ＬＥｊ１に電気的に接続されている。リード線ＬＥｊ４は、対応するパッドｐを介してリード線ＬＥｊ２に電気的に接続されている。
リード線ＬＥｋ３は、対応するパッドｐを介してリード線ＬＥｋ１に電気的に接続されている。リード線ＬＥｋ４は、対応するパッドｐを介してリード線ＬＥｋ２に電気的に接続されている。
【0059】
液晶表示装置ＤＳＰは、複数のインダクタＬをさらに備えている。複数のインダクタＬは、フレキシブル配線基板ＦＰＣ１に設けられている。
インダクタＬａは、リード線ＬＥａ３とリード線ＬＥａ４との間に電気的に接続されている。リード線ＬＥａ３、インダクタＬａ、及びリード線ＬＥａ４は、直列に接続されている。
インダクタＬｂは、リード線ＬＥｂ３とリード線ＬＥｂ４との間に電気的に接続されている。
インダクタＬｃは、リード線ＬＥｃ３とリード線ＬＥｃ４との間に電気的に接続されている。
インダクタＬｄは、リード線ＬＥｄ３とリード線ＬＥｄ４との間に電気的に接続されている。
インダクタＬｅは、リード線ＬＥｅ３とリード線ＬＥｅ４との間に電気的に接続されている。
インダクタＬａは、リード線ＬＥａ３とリード線ＬＥａ４との間に電気的に接続されている。リード線ＬＥａ３、インダクタＬａ、及びリード線ＬＥａ４は、直列に接続されている。
インダクタＬｂは、リード線ＬＥｂ３とリード線ＬＥｂ４との間に電気的に接続されている。
インダクタＬｃは、リード線ＬＥｃ３とリード線ＬＥｃ４との間に電気的に接続されている。
インダクタＬｄは、リード線ＬＥｄ３とリード線ＬＥｄ４との間に電気的に接続されている。
インダクタＬｅは、リード線ＬＥｅ３とリード線ＬＥｅ４との間に電気的に接続されている。
【0060】
インダクタＬｉは、リード線ＬＥｉ３とリード線ＬＥｉ４との間に電気的に接続されている。
インダクタＬｊは、リード線ＬＥｊ３とリード線ＬＥｊ４との間に電気的に接続されている。
インダクタＬｋは、リード線ＬＥｋ３とリード線ＬＥｋ４との間に電気的に接続されている。
インダクタＬｊは、リード線ＬＥｊ３とリード線ＬＥｊ４との間に電気的に接続されている。
インダクタＬｋは、リード線ＬＥｋ３とリード線ＬＥｋ４との間に電気的に接続されている。
【0061】
本実施形態において、各々のインダクタＬは、フェライトビーズであり、フレキシブル配線基板ＦＰＣ１に実装されている。但し、インダクタＬは、コイルであってもよい。例えば、上記コイルは、フレキシブル配線基板ＦＰＣ１の内部に形成されてもよい。又は、上記コイルは、外付けタイプのコイルであり、フレキシブル配線基板ＦＰＣ１に実装されてもよい。
【0062】
駆動ＩＣチップＩＣ１は、共通電極駆動回路ＣＤ１，ＣＤ２、ゲート線駆動回路ＧＤ１，ＧＤ２、及びデマルチプレクサＤＭのそれぞれの駆動を制御する。
リード線ＬＥａ１には駆動ＩＣチップＩＣ１から駆動信号ＴＳＶｃｏｍが与えられ、駆動信号ＴＳＶｃｏｍは、リード線ＬＥａ１、リード線ＬＥａ３、インダクタＬａ、リード線ＬＥａ４、及びリード線ＬＥａ２を介して共通電極駆動回路ＣＤ１に与えられる。
リード線ＬＥａ１には駆動ＩＣチップＩＣ１から駆動信号ＴＳＶｃｏｍが与えられ、駆動信号ＴＳＶｃｏｍは、リード線ＬＥａ１、リード線ＬＥａ３、インダクタＬａ、リード線ＬＥａ４、及びリード線ＬＥａ２を介して共通電極駆動回路ＣＤ１に与えられる。
【0063】
リード線ＬＥｂ１には駆動ＩＣチップＩＣ１からゲートイネーブル信号ＥＮＢが与えられ、ゲートイネーブル信号ＥＮＢは、リード線ＬＥｂ１、リード線ＬＥｂ３、インダクタＬｂ、リード線ＬＥｂ４、及びリード線ＬＥｂ２を介してゲート線駆動回路ＧＤ１に与えられる。
【0064】
リード線ＬＥｃ１には駆動ＩＣチップＩＣ１からクロック信号ＣＫＶが与えられ、クロック信号ＣＫＶは、リード線ＬＥｃ１、リード線ＬＥｃ３、インダクタＬｃ、リード線ＬＥｃ４、及びリード線ＬＥｃ２を介してゲート線駆動回路ＧＤ１に与えられる。
なお、ゲート線駆動回路ＧＤ１に複数種類のゲートイネーブル信号ＥＮＢが同時に与えられてもよい。その場合、別途リード線ＬＥ及びインダクタＬｂを用意し、駆動ＩＣチップＩＣ１とゲート線駆動回路ＧＤ１とを電気的に接続すればよい。
なお、ゲート線駆動回路ＧＤ１に複数種類のゲートイネーブル信号ＥＮＢが同時に与えられてもよい。その場合、別途リード線ＬＥ及びインダクタＬｂを用意し、駆動ＩＣチップＩＣ１とゲート線駆動回路ＧＤ１とを電気的に接続すればよい。
【0065】
リード線ＬＥｄ１には駆動ＩＣチップＩＣ１から制御信号ＡＳＷ１が与えられ、制御信号ＡＳＷ１は、リード線ＬＥｄ１、リード線ＬＥｄ３、インダクタＬｄ、リード線ＬＥｄ４、及びリード線ＬＥｄ２を介してデマルチプレクサＤＭに与えられる。
【0066】
リード線ＬＥｅ１には駆動ＩＣチップＩＣ１から制御信号ＡＳＷ２が与えられ、制御信号ＡＳＷ２は、リード線ＬＥｅ１、リード線ＬＥｅ３、インダクタＬｅ、リード線ＬＥｅ４、及びリード線ＬＥｅ２を介してデマルチプレクサＤＭに与えられる。
そして、制御信号ＡＳＷ１，ＡＳＷ２により、デマルチプレクサＤＭの内部のアナログスイッチの駆動が制御される。
そして、制御信号ＡＳＷ１，ＡＳＷ２により、デマルチプレクサＤＭの内部のアナログスイッチの駆動が制御される。
【0067】
リード線ＬＥｉ１には駆動ＩＣチップＩＣ１から駆動信号ＴＳＶｃｏｍが与えられ、駆動信号ＴＳＶｃｏｍは、リード線ＬＥｉ１、リード線ＬＥｉ３、インダクタＬｉ、リード線ＬＥｉ４、及びリード線ＬＥｉ２を介して共通電極駆動回路ＣＤ２に与えられる。
【0068】
リード線ＬＥｊ１には駆動ＩＣチップＩＣ１からゲートイネーブル信号ＥＮＢが与えられ、ゲートイネーブル信号ＥＮＢは、リード線ＬＥｊ１、リード線ＬＥｊ３、インダクタＬｊ、リード線ＬＥｊ４、及びリード線ＬＥｊ２を介してゲート線駆動回路ＧＤ２に与えられる。
【0069】
リード線ＬＥｋ１には駆動ＩＣチップＩＣ１からクロック信号ＣＫＶが与えられ、クロック信号ＣＫＶは、リード線ＬＥｋ１、リード線ＬＥｋ３、インダクタＬｋ、リード線ＬＥｋ４、及びリード線ＬＥｋ２を介してゲート線駆動回路ＧＤ２に与えられる。
なお、ゲート線駆動回路ＧＤ２に複数種類のゲートイネーブル信号ＥＮＢが同時に与えられてもよい。
なお、ゲート線駆動回路ＧＤ２に複数種類のゲートイネーブル信号ＥＮＢが同時に与えられてもよい。
【0070】
次に、本実施形態の液晶表示装置ＤＳＰが備える静電容量型のセンサＳＥについて説明する。図６は、本実施形態におけるセンサＳＥの構成を概略的に示す平面図である。図６において、上記駆動ＩＣチップＩＣ１の図示を省略している。
【0071】
図６に示すように、本実施形態のセンサＳＥは、第１基板ＳＵＢ１側の共通電極ＣＥ、並びに第２基板ＳＵＢ２側の検出電極Ｒｘ及び引き出し線Ｌαなどを備えている。つまり、共通電極ＣＥは、表示用の電極として機能するとともに、センサ駆動電極として機能する。
【0072】
共通電極ＣＥ及び検出電極Ｒｘは、少なくとも表示領域ＤＡに配置されている。共通電極ＣＥは、複数の電極（センサ駆動電極）Ｔｘを有している。図示した例では、複数の電極Ｔｘは、表示領域ＤＡにおいて、それぞれ行方向Ｘに略直線的に延在し、列方向Ｙに間隔を置いて並び、帯状に形成されている。
【0073】
また、本実施形態では、便宜的に、共通電極ＣＥが８個の電極Ｔｘを有するものとして説明する。但し、電極Ｔｘの個数は特に限定されるものではなく種々変更可能であり、共通電極ＣＥは、８個を除く複数個の電極Ｔｘを有していてもよい。
【0074】
本実施形態において、共通電極駆動回路ＣＤ１，ＣＤ２は、画像を表示する表示駆動時に、電極Ｔｘにコモン駆動信号を与える。共通電極駆動回路ＣＤ１，ＣＤ２は、センシングを行うセンシング駆動時に、電極Ｔｘに書込み信号を書込む。
【0075】
検出電極Ｒｘは、表示領域ＤＡにおいて、それぞれ行方向Ｘに間隔をおいて並び、列方向Ｙに略直線的に延出している。つまり、ここでは、検出電極Ｒｘは、電極Ｔｘと交差する方向に延出している。なお、検出電極Ｒｘの個数やサイズ、形状は特に限定されるものではなく種々変更可能である。
【0076】
複数のリード線Ｌαは、非表示領域ＮＤＡ内にて液晶表示パネルＰＮＬの外面ＥＳの上方に設けられ、検出電極Ｒｘに接続されている。ここでは、リード線Ｌαは、検出電極Ｒｘと一対一で電気的に接続されている。また、各々のリード線Ｌαは、非表示領域ＮＤＡにて、液晶表示パネルＰＮＬの外面ＥＳの上方に配置された対応するパッドに接続されている。液晶表示パネルＰＮＬの外面ＥＳにフレキシブル配線基板ＦＰＣ２が連結され、外面ＥＳの上方のパッドにフレキシブル配線基板ＦＰＣ２が接続されている。リード線Ｌαの各々は、検出電極Ｒｘからのセンサ出力値を取り出すために使用される。
【0077】
駆動ＩＣチップＩＣ２は、センシングを行うセンシング駆動時に、電極Ｔｘと検出電極Ｒｘとの間に発生したセンサ信号の変化を示す読取り信号を上記検出電極Ｒｘから読取る。
【0078】
検出回路ＲＣは、例えば、駆動ＩＣチップＩＣ２に内蔵されている。この検出回路ＲＣは、検出電極Ｒｘからの読取り信号（センサ出力値）に基づいて、液晶表示装置ＤＳＰの入力面ＩＳへの導体の接触あるいは接近を検出する。さらに、検出回路ＲＣは、導体が接触あるいは接近した個所の位置情報を検出することも可能である。なお、検出回路ＲＣは、制御モジュールＣＭに備えられていてもよい。
【0079】
次に、上記した液晶表示装置ＤＳＰの入力面ＩＳへの指の接触あるいは接近を検出するためのセンシングを行うセンシング駆動時の動作について説明する。すなわち、複数の電極Ｔｘには、共通電極駆動回路ＣＤから書込み信号が順に書込まれる。このような状態で、センサＳＥによるセンシングが行われる。
【0080】
ここで、センシング方法の一例の原理について図７を参照しながら説明する。図７は、センシング方法の一例の原理を説明するための図である。
図７に示すように、検出電極Ｒｘは、電極Ｔｘとの間にセンサ信号を発生させる。電極Ｔｘと検出電極Ｒｘとの間には、容量Ｃｃが存在する。すなわち、検出電極Ｒｘは電極Ｔｘと静電容量結合する。
図７に示すように、検出電極Ｒｘは、電極Ｔｘとの間にセンサ信号を発生させる。電極Ｔｘと検出電極Ｒｘとの間には、容量Ｃｃが存在する。すなわち、検出電極Ｒｘは電極Ｔｘと静電容量結合する。
【0081】
複数の電極Ｔｘには、順次、所定の周期でパルス状の書込み信号（センサ駆動信号）Ｖｗが書込まれる。この例では、各電極Ｔｘに、順次、書込み信号Ｖｗが書込まれる。また、利用者の指が特定の検出電極Ｒｘと電極Ｔｘとが交差する位置に近接して存在するものとする。検出電極Ｒｘに近接している利用者の指により、容量Ｃｘが生じる。
【0082】
電極Ｔｘにパルス状の書込み信号Ｖｗが書込まれたときに、特定の検出電極Ｒｘからは、他の検出電極から得られるパルスよりもレベルの低いパルス状の読取り信号（センサ出力値）Ｖｒが得られる。すなわち、表示領域ＤＡにおける利用者の指の位置情報である入力位置情報を検出する際、共通電極駆動回路ＣＤ１，ＣＤ２は電極Ｔｘに書込み信号Ｖｗを書込み、電極Ｔｘと検出電極Ｒｘとの間にセンサ信号を発生させる。駆動ＩＣチップＩＣ２は、検出電極Ｒｘに接続されて上記センサ信号（例えば、検出電極Ｒｘに生じる静電容量）の変化を示す読取り信号Ｖｒを読取る。
【0083】
図６に示した検出回路ＲＣでは、書込み信号Ｖｗが各電極Ｔｘに書込まれるタイミングと、各検出電極Ｒｘからの読取り信号Ｖｒと、に基づいて、センサＳＥのＸ－Ｙ平面内での指の２次元位置情報を検出することができる。また、上記の容量Ｃｘは、指が検出電極Ｒｘに近い場合と、遠い場合とで異なる。このため、読取り信号Ｖｒのレベルも指が検出電極Ｒｘに近い場合と、遠い場合とで異なる。したがって、検出回路ＲＣでは、読取り信号Ｖｒのレベルに基づいて、センサＳＥに対する指の近接度（センサＳＥの法線方向の距離）を検出することもできる。
【0084】
上記のように構成された第１の実施形態に係る液晶表示装置ＤＳＰによれば、液晶表示装置ＤＳＰは、インダクタＬを備えている。液晶表示パネルＰＮＬからの放射ノイズ（ＥＭＩ）のレベルの低減を目的として、電子回路に信号を与えるための配線にインダクタＬを接続している。インダクタＬは、ＥＭＩ除去素子である。これにより、液晶表示装置ＤＳＰがインダクタＬ無しに構成されている場合と比較して放射ノイズの低減を図ることができる。
【0085】
駆動ＩＣチップＩＣ１が駆動する対象（例えば、リード線ＬＥａ２及び共通電極駆動回路ＣＤ１）の時定数が気になる場合、電気抵抗より上述したインダクタＬを使用する方が有利である。インダクタＬを使用することで、時定数を落とさずに、言い換えると時定数が大きくなることを抑制しつつ、放射ノイズの対策を行うことができる。
上記のことから、放射ノイズを低減することのできる液晶表示装置ＤＳＰを得ることができる。
上記のことから、放射ノイズを低減することのできる液晶表示装置ＤＳＰを得ることができる。
【0086】
（第２の実施形態）
次に、本第２の実施形態について説明する。液晶表示装置ＤＳＰは、本第２の実施形態で説明する構成以外、上記第１の実施形態と同様に構成されている。図８は、第２の実施形態に係るセンサ付き液晶表示装置ＤＳＰの一部を示す回路図である。
図８に示すように、第１基板ＳＵＢ１の非表示領域ＮＤＡにおいて、インダクタＬを形成するための面積に余裕がある場合、インダクタＬは第１基板ＳＵＢ１に設けられてもよい。本実施形態において、複数のインダクタＬは第１基板ＳＵＢ１の非表示領域ＮＤＡに設けられている。
次に、本第２の実施形態について説明する。液晶表示装置ＤＳＰは、本第２の実施形態で説明する構成以外、上記第１の実施形態と同様に構成されている。図８は、第２の実施形態に係るセンサ付き液晶表示装置ＤＳＰの一部を示す回路図である。
図８に示すように、第１基板ＳＵＢ１の非表示領域ＮＤＡにおいて、インダクタＬを形成するための面積に余裕がある場合、インダクタＬは第１基板ＳＵＢ１に設けられてもよい。本実施形態において、複数のインダクタＬは第１基板ＳＵＢ１の非表示領域ＮＤＡに設けられている。
【0087】
インダクタＬａは、リード線ＬＥａ１とリード線ＬＥａ２との間に電気的に接続されている。
インダクタＬｂは、リード線ＬＥｂ１とリード線ＬＥｂ２との間に電気的に接続されている。
インダクタＬｃは、リード線ＬＥｃ１とリード線ＬＥｃ２との間に電気的に接続されている。
インダクタＬｄは、リード線ＬＥｄ１とリード線ＬＥｄ２との間に電気的に接続されている。
インダクタＬｅは、リード線ＬＥｅ１とリード線ＬＥｅ２との間に電気的に接続されている。
インダクタＬｂは、リード線ＬＥｂ１とリード線ＬＥｂ２との間に電気的に接続されている。
インダクタＬｃは、リード線ＬＥｃ１とリード線ＬＥｃ２との間に電気的に接続されている。
インダクタＬｄは、リード線ＬＥｄ１とリード線ＬＥｄ２との間に電気的に接続されている。
インダクタＬｅは、リード線ＬＥｅ１とリード線ＬＥｅ２との間に電気的に接続されている。
【0088】
インダクタＬｉは、リード線ＬＥｉ１とリード線ＬＥｉ２との間に電気的に接続されている。
インダクタＬｊは、リード線ＬＥｊ１とリード線ＬＥｊ２との間に電気的に接続されている。
インダクタＬｋは、リード線ＬＥｋ１とリード線ＬＥｋ２との間に電気的に接続されている。
インダクタＬｊは、リード線ＬＥｊ１とリード線ＬＥｊ２との間に電気的に接続されている。
インダクタＬｋは、リード線ＬＥｋ１とリード線ＬＥｋ２との間に電気的に接続されている。
【0089】
本実施形態において、各々のインダクタＬは、コイルであり、第１絶縁基板１０の上方に形成されている。但し、インダクタＬは、外付けタイプのコイルであってもよく、フレキシブル配線基板ＦＰＣ１に実装されてもよい。又は、インダクタＬは、フェライトビーズであってもよい。
【0090】
次に、複数のインダクタＬを代表してインダクタＬａについて説明する。図９は、図８の複数のインダクタＬのうち一のインダクタＬａ及び磁性体ＭＡを示す平面図である。
図９に示すように、インダクタＬは、第１配線ＷＬ１と、第２配線ＷＬ２と、を有している。第１配線ＷＬ１は、巻回して形成されている。本実施形態において、第１配線ＷＬ１の巻き数は１２である。第１配線ＷＬ１のライン＆スペースに関し、Ｌ／Ｓ＝２．５／２．５μｍである。
図９に示すように、インダクタＬは、第１配線ＷＬ１と、第２配線ＷＬ２と、を有している。第１配線ＷＬ１は、巻回して形成されている。本実施形態において、第１配線ＷＬ１の巻き数は１２である。第１配線ＷＬ１のライン＆スペースに関し、Ｌ／Ｓ＝２．５／２．５μｍである。
【0091】
そのため、最内周に位置する第１配線ＷＬ１の区間の内側の辺から、最外周に位置する第１配線ＷＬ１の区間の外側の辺までの距離ＤＩに関し、ＤＩ＝（２．５μｍ＋２．５μｍ）×１２＝６０μｍである。
【0092】
また、最内周に位置する第１配線ＷＬ１の左側の区間の内側の辺から、最内周に位置する第１配線ＷＬ１の右側の区間の内側の辺までの幅をＷＩとする。最内周に位置する第１配線ＷＬ１の上側の区間の内側の辺から、最内周に位置する第１配線ＷＬ１の下側の区間の内側の辺までの長さをＬＮとする。幅ＷＩは行方向Ｘの幅であり、長さＬＮは列方向Ｙの長さである。ＷＩ＝ＬＮ＝１４０μｍである。
【0093】
第１配線ＷＬ１の最外周に位置する端部は、リード線ＬＥａ２に電気的に接続されている。第１配線ＷＬ１の最内周に位置する端部は、第２配線ＷＬ２に電気的に接続されている。第２配線ＷＬ２は、第１配線ＷＬ１と複数回交差して延出し、第１配線ＷＬ１に電気的に接続された一端部と、リード線ＬＥａ１に電気的に接続された他端部と、を有している。
【0094】
本実施形態において、インダクタＬａは、第１配線ＷＬ１と、第１配線ＷＬ１とは異なる層に形成された第２配線ＷＬ２と、で形成されている。第１配線ＷＬ１、リード線ＬＥａ１、リード線ＬＥａ２等は、ソース線Ｓと同一材料で同時に形成されている。例えば、第１配線ＷＬ１及びリード線ＬＥａ２は、物理的に連続して形成されている。第２配線ＷＬ２は、金属層ＭＬと同一材料で同時に形成されている。
インダクタＬａのインダクタンスは実質的に１μＨであり、インダクタＬａの抵抗成分は実質的に２００Ωである。
インダクタＬａのインダクタンスは実質的に１μＨであり、インダクタＬａの抵抗成分は実質的に２００Ωである。
【0095】
図１０は、本第２の実施形態に係る第１基板ＳＵＢ１の一部を図９の線Ｘ－Ｘに沿って示す断面図である。図１０において、磁性体ＭＡの図示は省略している。
図１０に示すように、インダクタＬａの第１配線ＷＬ１、リード線ＬＥａ１、リード線ＬＥａ２等は、ソース線Ｓと同一材料で同時に形成され、第２絶縁層１２によって覆われている。第２絶縁層１２は、例えばアクリル樹脂などにより形成される有機絶縁層である。第２配線ＷＬ２は、第２絶縁層１２の上に形成され、第３絶縁層１３によって覆われている。第２配線ＷＬ２は、第２絶縁層１２に形成された貫通孔を通り第１配線ＷＬ１及びリード線ＬＥａ１に接続されている。第３絶縁層１３は例えば無機材料から成る無機絶縁層である。
図１０に示すように、インダクタＬａの第１配線ＷＬ１、リード線ＬＥａ１、リード線ＬＥａ２等は、ソース線Ｓと同一材料で同時に形成され、第２絶縁層１２によって覆われている。第２絶縁層１２は、例えばアクリル樹脂などにより形成される有機絶縁層である。第２配線ＷＬ２は、第２絶縁層１２の上に形成され、第３絶縁層１３によって覆われている。第２配線ＷＬ２は、第２絶縁層１２に形成された貫通孔を通り第１配線ＷＬ１及びリード線ＬＥａ１に接続されている。第３絶縁層１３は例えば無機材料から成る無機絶縁層である。
【0096】
第１配線ＷＬ１、ソース線Ｓ等の配線は、例えば、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。
【0097】
第２配線ＷＬ２、金属層ＭＬ等の配線に関しても、例えば、三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用されている。
なお、ゲート線Ｇは、Ｍｏ（モリブデン）、ＭｏＷ（モリブデン・タングステン）等のＭｏを含む合金で形成されている。
なお、ゲート線Ｇは、Ｍｏ（モリブデン）、ＭｏＷ（モリブデン・タングステン）等のＭｏを含む合金で形成されている。
【0098】
上述したインダクタＬａの構成は、例示であって、種々変形可能である。
少なくとも、第１配線ＷＬ１の巻き数及びライン＆スペース、距離ＤＩ、幅ＷＩ、並びに長さＬＮは、変形可能である。
少なくとも、第１配線ＷＬ１の巻き数及びライン＆スペース、距離ＤＩ、幅ＷＩ、並びに長さＬＮは、変形可能である。
【0099】
第１配線ＷＬ１はソース線Ｓと異なる金属で形成されてもよく、第２配線ＷＬ２は金属層ＭＬと異なる金属で形成されてもよい。例えば、第１配線ＷＬ１は金属層ＭＬと同一材料で同時に形成されてもよく、第２配線ＷＬ２はゲート線Ｇと同一材料で同時に形成されてもよい。
また、第１配線ＷＬ１は、複数種類の金属配線を連結することで形成されてもよい。例えば、第１配線ＷＬ１は、ソース線Ｓと同一材料で同時に形成される部分と、金属層ＭＬと同一材料で同時に形成される部分と、を含んでもよい。
また、第１配線ＷＬ１は、複数種類の金属配線を連結することで形成されてもよい。例えば、第１配線ＷＬ１は、ソース線Ｓと同一材料で同時に形成される部分と、金属層ＭＬと同一材料で同時に形成される部分と、を含んでもよい。
【0100】
磁性体ＭＡは、インダクタＬａを覆っている。磁性体ＭＡは、シート状に形成され、インダクタＬａの上方を覆っている。インダクタＬａは、第１絶縁基板１０と磁性体ＭＡとで挟まれている。本実施形態において、磁性体ＭＡは、平面視において、インダクタＬａの巻回部分の全体を覆っている。
【0101】
磁性体ＭＡは、第１基板ＳＵＢ１のうち第２基板ＳＵＢ２から外れた領域に位置している。そのため、インダクタＬも、第２基板ＳＵＢ２に重なっていない方が望ましい。
また、磁性体ＭＡは、単個のインダクタＬを覆ってもよいが、２以上のインダクタＬをまとめて覆ってもよい。何れにおいても、磁性体ＭＡはインダクタＬがつくる磁界を受けることができればよい。これにより、インダクタＬのインダクタンスを上げることができる。
また、磁性体ＭＡは、単個のインダクタＬを覆ってもよいが、２以上のインダクタＬをまとめて覆ってもよい。何れにおいても、磁性体ＭＡはインダクタＬがつくる磁界を受けることができればよい。これにより、インダクタＬのインダクタンスを上げることができる。
【0102】
上記のように構成された第２の実施形態に係る液晶表示装置ＤＳＰにおいても、上記第１の実施形態と同様の効果を得ることができ、放射ノイズを低減することのできる液晶表示装置ＤＳＰを得ることができる。
【0103】
インダクタＬを第１基板ＳＵＢ１に形成することができる。外付けのインダクタ無しに液晶表示装置ＤＳＰを形成することができる。そのため、製造コストを抑制することができる。また、フレキシブル配線基板ＦＰＣ１にインダクタＬを設けなくともよいため、フレキシブル配線基板ＦＰＣ１の設計の簡素化を図ることができる。ひいては、液晶表示装置ＤＳＰ全体の設計自由度の向上を図ることができる。
【0104】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0105】
例えば、複数の電極Ｔｘは、表示領域ＤＡにおいて、それぞれ列方向Ｙに略直線的に延出し、行方向Ｘに間隔を置いて並んでもよい。その場合、複数の検出電極Ｒｘは、列方向Ｙに間隔を置いて並び、行方向Ｘに略直線的に延出してもよい。
共通電極駆動回路ＣＤは、表示領域ＤＡとデマルチプレクサＤＭとの間に位置してもよい。
半導体基板である第１基板ＳＵＢ１に連結される配線基板は、ＦＰＣに限定されるものではなく、プリント回路板（ＰＣＢ：printed circuit board）であってもよい。
共通電極駆動回路ＣＤは、表示領域ＤＡとデマルチプレクサＤＭとの間に位置してもよい。
半導体基板である第１基板ＳＵＢ１に連結される配線基板は、ＦＰＣに限定されるものではなく、プリント回路板（ＰＣＢ：printed circuit board）であってもよい。
【0106】
上述した実施形態では、電子機器として、液晶表示装置を例に開示した。しかし、上述した実施形態は、他の液晶表示装置、有機ＥＬ（electroluminescent）表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置等、あらゆるフラットパネル型の表示装置に適用可能であり、表示装置以外の電子機器にも適用可能である。
また、上述した実施形態では、半導体基板として、第１基板（アレイ基板）ＳＵＢ１を例に開示した。しかし、半導体基板は、表示装置の基板への適用に限定されるものではなく、例えば、入力位置情報を検出するセンサ基板にも適用可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］絶縁基板と、
前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、
前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、
前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、
前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、
前記絶縁基板の上方に設けられ前記第１リード線と前記第２リード線との間に電気的に接続された第１インダクタと、を備える、半導体基板。
［２］前記絶縁基板の上方に形成され第２信号が与えられる第３リード線と、
前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第４リード線と、
前記絶縁基板の上方に設けられ前記第３リード線と前記第４リード線との間に電気的に接続された第２インダクタと、をさらに備える、［１］に記載の半導体基板。
［３］前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、
前記絶縁基板の上方に形成され第２信号が与えられる第３リード線と、
前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第４リード線と、
前記絶縁基板の上方に設けられ前記第３リード線と前記第４リード線との間に電気的に接続された第２インダクタと、をさらに備える、［１］に記載の半導体基板。
［４］前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、
前記表示領域の外側の非表示領域と、
前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに備え、
前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、
前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである、［３］に記載の半導体基板。
［５］前記絶縁基板の上方に形成され前記表示領域に位置し複数の電極を有する共通電極と、
前記絶縁基板の上方に形成され前記非表示領域に位置した第３電子回路と、をさらに備え、
前記第３電子回路は、前記複数の電極に電気的に接続され、前記複数の電極を駆動するための回路である、［４］に記載の半導体基板。
［６］前記第１インダクタは、前記非表示領域に位置している、［５］に記載の半導体基板。
［７］前記第１インダクタは、前記非表示領域に位置している、［４］に記載の半導体基板。
［８］前記第１インダクタは、コイルである、［１］に記載の半導体基板。
［９］前記コイルは、前記絶縁基板の上方に形成されている、［８］に記載の半導体基板。
［１０］前記第１インダクタは、フェライトビーズである、［１］に記載の半導体基板。
［１１］絶縁基板と、前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、を有する半導体基板と、
前記第１リード線に電気的に接続された第３リード線と、前記第２リード線に電気的に接続された第４リード線と、を有し、前記半導体基板に連結された配線基板と、
前記配線基板に設けられ、前記第３リード線と前記第４リード線との間に電気的に接続された第１インダクタと、を備える、電子機器。
［１２］第２インダクタをさらに備え、
前記半導体基板は、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第６リード線と、をさらに有し、
前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、
前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続されている、［１１］に記載の電子機器。
［１３］第２インダクタをさらに備え、
前記半導体基板は、前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第６リード線と、をさらに有し、
前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、
前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続されている、［１１］に記載の電子機器。
［１４］前記半導体基板は、前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、前記表示領域の外側の非表示領域と、前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに有し、
前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、
前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである、［１３］に記載の電子機器。
［１５］前記半導体基板は、前記絶縁基板の上方に形成され前記表示領域に位置し複数の電極を有する共通電極と、前記絶縁基板の上方に形成され前記非表示領域に位置した第３電子回路と、をさらに有し、
前記第３電子回路は、前記複数の電極に電気的に接続され、前記複数の電極を駆動するための回路である、［１４］に記載の電子機器。
［１６］前記第１インダクタは、コイルである、［１１］に記載の電子機器。
［１７］前記コイルは、前記配線基板の内部に形成されている、［１６］に記載の電子機器。
［１８］前記第１インダクタは、フェライトビーズである、［１１］に記載の電子機器。
また、上述した実施形態では、半導体基板として、第１基板（アレイ基板）ＳＵＢ１を例に開示した。しかし、半導体基板は、表示装置の基板への適用に限定されるものではなく、例えば、入力位置情報を検出するセンサ基板にも適用可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］絶縁基板と、
前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、
前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、
前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、
前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、
前記絶縁基板の上方に設けられ前記第１リード線と前記第２リード線との間に電気的に接続された第１インダクタと、を備える、半導体基板。
［２］前記絶縁基板の上方に形成され第２信号が与えられる第３リード線と、
前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第４リード線と、
前記絶縁基板の上方に設けられ前記第３リード線と前記第４リード線との間に電気的に接続された第２インダクタと、をさらに備える、［１］に記載の半導体基板。
［３］前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、
前記絶縁基板の上方に形成され第２信号が与えられる第３リード線と、
前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第４リード線と、
前記絶縁基板の上方に設けられ前記第３リード線と前記第４リード線との間に電気的に接続された第２インダクタと、をさらに備える、［１］に記載の半導体基板。
［４］前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、
前記表示領域の外側の非表示領域と、
前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに備え、
前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、
前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである、［３］に記載の半導体基板。
［５］前記絶縁基板の上方に形成され前記表示領域に位置し複数の電極を有する共通電極と、
前記絶縁基板の上方に形成され前記非表示領域に位置した第３電子回路と、をさらに備え、
前記第３電子回路は、前記複数の電極に電気的に接続され、前記複数の電極を駆動するための回路である、［４］に記載の半導体基板。
［６］前記第１インダクタは、前記非表示領域に位置している、［５］に記載の半導体基板。
［７］前記第１インダクタは、前記非表示領域に位置している、［４］に記載の半導体基板。
［８］前記第１インダクタは、コイルである、［１］に記載の半導体基板。
［９］前記コイルは、前記絶縁基板の上方に形成されている、［８］に記載の半導体基板。
［１０］前記第１インダクタは、フェライトビーズである、［１］に記載の半導体基板。
［１１］絶縁基板と、前記絶縁基板の上方に形成された複数のゲート線及び複数のソース線と、前記絶縁基板の上方に形成され前記複数のゲート線に接続された第１電子回路と、前記絶縁基板の上方に形成され第１信号が与えられる第１リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第２リード線と、を有する半導体基板と、
前記第１リード線に電気的に接続された第３リード線と、前記第２リード線に電気的に接続された第４リード線と、を有し、前記半導体基板に連結された配線基板と、
前記配線基板に設けられ、前記第３リード線と前記第４リード線との間に電気的に接続された第１インダクタと、を備える、電子機器。
［１２］第２インダクタをさらに備え、
前記半導体基板は、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第１電子回路に電気的に接続された第６リード線と、をさらに有し、
前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、
前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続されている、［１１］に記載の電子機器。
［１３］第２インダクタをさらに備え、
前記半導体基板は、前記絶縁基板の上方に形成され前記複数のソース線に接続された第２電子回路と、前記絶縁基板の上方に形成され第２信号が与えられる第５リード線と、前記絶縁基板の上方に形成され前記第２電子回路に電気的に接続された第６リード線と、をさらに有し、
前記配線基板は、前記第５リード線に電気的に接続された第７リード線と、前記第６リード線に電気的に接続された第８リード線と、をさらに有し、
前記第２インダクタは、前記配線基板に設けられ、前記第７リード線と前記第８リード線との間に電気的に接続されている、［１１］に記載の電子機器。
［１４］前記半導体基板は、前記複数のゲート線及び前記複数のソース線が設けられた表示領域と、前記表示領域の外側の非表示領域と、前記絶縁基板の上方に形成され前記表示領域に位置した複数の画素電極と、をさらに有し、
前記第１電子回路は、前記非表示領域に位置し、前記複数の画素電極に電気的に接続され、前記複数の画素電極を駆動するためのゲート線駆動回路であり、
前記第２電子回路は、前記非表示領域に位置し、前記複数のソース線に接続されるデマルチプレクサである、［１３］に記載の電子機器。
［１５］前記半導体基板は、前記絶縁基板の上方に形成され前記表示領域に位置し複数の電極を有する共通電極と、前記絶縁基板の上方に形成され前記非表示領域に位置した第３電子回路と、をさらに有し、
前記第３電子回路は、前記複数の電極に電気的に接続され、前記複数の電極を駆動するための回路である、［１４］に記載の電子機器。
［１６］前記第１インダクタは、コイルである、［１１］に記載の電子機器。
［１７］前記コイルは、前記配線基板の内部に形成されている、［１６］に記載の電子機器。
［１８］前記第１インダクタは、フェライトビーズである、［１１］に記載の電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】