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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-19
(45)【発行日】2024-08-27
(54)【発明の名称】炭化珪素半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/12 20060101AFI20240820BHJP
H01L 29/78 20060101ALI20240820BHJP
H01L 21/336 20060101ALI20240820BHJP
H01L 29/06 20060101ALI20240820BHJP
H01L 21/265 20060101ALI20240820BHJP
【ＦＩ】
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/78 652F
H01L29/78 652S
H01L29/78 652D
H01L29/78 658A
H01L29/78 658E
H01L29/78 652H
H01L29/06 301D
H01L29/06 301V
H01L29/78 653C
H01L21/265 U
H01L21/265 Z
【請求項の数】
4
(21)【出願番号】P 2020206204
(22)【出願日】2020-12-11
(65)【公開番号】P2022093100
(43)【公開日】2022-06-23
【審査請求日】2023-04-10
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(73)【特許権者】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】古村 雄太
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１８－２０６９２３（ＪＰ，Ａ）
【文献】特開２０１５－２１６１８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／２６５
(57)【特許請求の範囲】
【請求項1】
炭化珪素半導体装置であって、主面が（０００１）面に対して所定の傾斜角度で傾斜したオフ角を有する炭化珪素基板（１）と、
前記炭化珪素基板の上に形成されたエピタキシャル成長膜にて構成され、前記オフ角を有する第１導電型と第２導電型の一方の導電型とされた第１不純物層（３）と、
前記第１不純物層の所望位置に形成され、イオン注入層によって構成された第１導電型と第２導電型の他方の導電型とされた第２不純物層（４）と、を有し、
前記オフ角が設けられた方向をオフ方向として、
深さ方向に沿う前記第１不純物層と前記第２不純物層との境界線が前記主面の法線方向に対して［０００１］方向に向かう方へ傾斜しており、
さらに、反転型の半導体素子を有し、
第１または第２導電型とされた前記炭化珪素基板と、
前記炭化珪素基板の上に形成され、前記炭化珪素基板よりも低不純物濃度とされた第１導電型の炭化珪素のエピタキシャル成長膜で構成された第１導電型層（２）と、
前記第１導電型層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の炭化珪素からなる電界ブロック層（４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の炭化珪素からなるＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなる電流分散層（６）と、
前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（７）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（８）と、
前記ソース領域と前記電流分散層との間における前記ベース領域の表面に形成されたゲート絶縁膜（１１）と、
前記ゲート絶縁膜の上に配置され、一方向を長手方向として形成されたゲート電極（１２）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記炭化珪素基板の裏面側に形成されたドレイン電極（１５）と、を含み、
前記ＪＦＥＴ部および前記電界ブロック層のいずれか一方が前記第１不純物層で他方が前記第２不純物層であり、前記ＪＦＥＴ部および前記電界ブロック層の長手方向もしくは配列方向が前記オフ方向に沿う方向とされており、
前記第１導電型層と前記飽和電流抑制層との間に、一方向を長手方向として延設された第１導電型ピラー（５０）と第２導電型ピラー（５１）が交互に複数本ストライプ状に並べられることで構成されたスーパージャンクション構造（５０、５１）が備えられている、
【請求項2】
炭化珪素半導体装置であって、主面が（０００１）面に対して所定の傾斜角度で傾斜したオフ角を有する炭化珪素基板（１）と、
前記炭化珪素基板の上に形成されたエピタキシャル成長膜にて構成され、前記オフ角を有する第１導電型と第２導電型の一方の導電型とされた第１不純物層（３）と、
前記第１不純物層の所望位置に形成され、イオン注入層によって構成された第１導電型と第２導電型の他方の導電型とされた第２不純物層（４）と、を有し、
前記オフ角が設けられた方向をオフ方向として、
深さ方向に沿う前記第１不純物層と前記第２不純物層との境界線が前記主面の法線方向に対して［０００１］方向に向かう方へ傾斜しており、
さらに、反転型の半導体素子を有し、
第１または第２導電型とされた前記炭化珪素基板と、
前記炭化珪素基板の上に形成され、前記炭化珪素基板よりも低不純物濃度とされた第１導電型の炭化珪素のエピタキシャル成長膜で構成された第１導電型層（２）と、
前記第１導電型層の上に形成され、一方向を長手方向として延設された第１導電型ピラー（５０）と第２導電型ピラー（５１）が交互に複数本ストライプ状に並べられることで構成されたスーパージャンクション構造（５０、５１）と、
前記スーパージャンクション構造の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなる電流分散層（６）と、
前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（７）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（８）と、
前記ソース領域と前記電流分散層との間における前記ベース領域の表面に形成されたゲート絶縁膜（１１）と、
前記ゲート絶縁膜の上に配置され、一方向を長手方向として形成されたゲート電極（１２）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記炭化珪素基板の裏面側に形成されたドレイン電極（１５）と、を含み、
前記第１導電型ピラーおよび前記第２導電型ピラーのいずれか一方が前記第１不純物層で他方が前記第２不純物層であり、前記第１導電型ピラーおよび前記第２導電型ピラーの配列方向もしくは長手方向が前記オフ方向に沿う方向とされている、炭化珪素半導体装置。
【請求項3】
前記境界線は、前記主面の法線方向に対する傾斜角度（θ）が前記オフ角±２°の範囲とされている、請求項１または２に記載の炭化珪素半導体装置。
【請求項4】
前記オフ方向が［１１－２０］方向である、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素（以下、ＳｉＣという）にて半導体素子を構成するＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来より、半導体装置を形成する際には、下地となるシリコン基板に対してイオン注入することでシリコン基板に対して所望の導電型の不純物層を形成することが行われているが、横方向への拡がり無く不純物層を形成することが望まれている。このような横方向への拡がりを抑制して不純物層を形成する手法として、例えば特許文献１に示されるイオン注入法がある。このイオン注入法では、シリコン基板の上に開口部を設けたマスクを配置し、所望の条件でマスク上からイオン注入を行うことで、不純物ドーピング領域を形成している。具体的には、シリコン基板を極低温に冷却した状態で、イオンが大部分チャネリングを起すようにイオンビームを垂直に注入させる。これにより、イオンが低次指数面方位中の主結晶軸チャネルに進行方向を固定するように強いられた運動により注入した方向性を保つようにして結晶中に導入される。したがって、イオン注入時にマスクに対しその下部領域にまわりこむこと無く不純物のドーピング領域を形成することが可能となる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開平６－２５２０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、ＳｉＣを用いた半導体装置の研究が進められている。ＳｉＣはシリコンに比べて硬いことから、高エネルギーでのイオン注入が必要になる。現状では、５ＭｅＶまで加速可能、例えばアルミニウム（Ａｌ）をドーパントとした場合に～約８μｍの深さまで注入可能な設備が存在している。しかしながら、注入時にイオンが格子間のＳｉやＣと衝突を繰り返すことで、深くなるほどドーパントが横拡がりするという課題を発生させる。ＳｉＣの場合、ステップフロー成長となるため、結晶成長させる際にオフ角を有するオフ基板が用いられることから、成長させられたＳｉＣの主面もオフ角を有した状態になる。このため、ＳｉＣの主面に対して垂直にイオン注入を行っても、注入時にイオンが格子間のＳｉやＣと衝突を繰り返すことになる。そして、ドーパントが横拡がりしてしまうと、イオン注入により形成する不純物層の形成範囲が所望の範囲にならず、半導体特性に影響を与えることになる。
【0005】
例えばスーパージャンクション（以下、ＳＪという）構造であれば、イオン注入によって形成するｐ型ピラーの下方部分が横へ拡がることでキャリアの流路となるｎ型ピラーの下方部分の幅を狭めてしまう。
【0006】
また、低オン抵抗を図りつつ低飽和電流を維持するために、異なる導電型のＪＦＥＴ部と電界ブロック層を交互にストライプ状に配置して飽和電流抑制層とする構造がある。この構造の場合であれば、トレンチゲートなどの素子構造の下方においてｐ型エピタキシャル層にイオン注入を行ってｎ型不純物層を等間隔に形成する際に、ｎ型不純物層の下方部分が横へ拡がって形成される。このため、ｐ型エピタキシャル層からｎ型不純物層側に伸びる空乏層の伸び量が足りずにピンチオフしなくなり、飽和電流が増加してしまう。
【0007】
本発明は上記点に鑑みて、イオン注入により形成する不純物層の横方向の拡がりを抑制するＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項１に記載の発明は、ＳｉＣ半導体装置であって、主面が（０００１）面に対して所定の傾斜角度で傾斜したオフ角を有するＳｉＣ基板（１）と、ＳｉＣ基板の上に形成されたエピタキシャル成長膜にて構成され、第１導電型と第２導電型の一方の導電型とされたオフ角を有する第１不純物層（３）と、第１不純物層の所望位置に形成され、イオン注入層によって構成された第１導電型と第２導電型の他方の導電型とされた不純物層（４）と、を有し、オフ角が設けられた方向をオフ方向として、深さ方向に沿う第１不純物層と第２不純物層との境界線が主面の法線方向に対して［０００１］方向に向かう方へ傾斜している。
【0009】
このように、深さ方向に沿う第１不純物層と第２不純物層との境界線が主面の法線方向に対して［０００１］方向に向かう方へ傾斜するようにしている。つまり、第１不純物層に対して第２不純物層をイオン注入によって形成する際に、第２不純物層の表面に対してイオン注入が［０００１］方向に向かうように傾斜させて行われるようにしている。これにより、チャネリングする条件でイオン注入が行われるようにでき、イオン注入層の横方向の拡がりを抑制できるため、第２不純物層が所定幅、例えばほぼ一定幅で形成されたものにできる。
【0012】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0013】
【図1】第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図3】電界ブロック層を通るＸＺ平面と平行な平面において飽和電流抑制層を拡大した断面図である。
【図5】設置台に試料を載せてイオン注入を行うときの様子を示した図である。
【図6A】ＳｉＣのウェハを上方から見たときの様子と方位の関係を示した図である。
【図6B】ＳｉＣのウェハを側方から見たときの様子と方位の関係を示した図である。
【図7A】比較例として示すチャネリングしない条件でのイオン注入の様子を示した図である。
【図7B】第１実施形態で説明するチャネリングする条件でのイオン注入の様子を示した図である。
【図7C】第１実施形態で説明するもう１つのチャネリングする条件でのイオン注入の様子を示した図である。
【図8A】チャネリングしない条件で加速エネルギーを５００ｅＶとしてＡｌをイオン注入した場合の横拡がりのシミュレーション結果を示した図である。
【図8B】チャネリングしない条件で加速エネルギーを１０００ｅＶとしてＡｌをイオン注入した場合の横拡がりのシミュレーション結果を示した図である。
【図8C】チャネリングしない条件で加速エネルギーを２０００ｅＶとしてＡｌをイオン注入した場合の横拡がりのシミュレーション結果を示した図である。
【図8D】チャネリングしない条件で加速エネルギーを３０００ｅＶとしてＡｌをイオン注入した場合の横拡がりのシミュレーション結果を示した図である。
【図8E】チャネリングする条件で加速エネルギーを３０００ｅＶとしてＡｌをイオン注入した場合の横拡がりのシミュレーション結果を示した図である。
【図9】第２実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0015】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示す飽和電流抑制層を有するトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示す飽和電流抑制層を有するトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【0016】
セル部には、半導体素子として、縦型ＭＯＳＦＥＴが形成されている。図２は、セル部の一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。
【0017】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１としては、例えば４Ｈ－ＳｉＣで、主面が（０００１）面に対して所定の傾斜角度のオフ角、本実施形態の場合は［１１－２０］方向に対してオフ角を有したオフ基板が用いられている。オフ角については任意であるが、例えば２～８°、ここでは４°のオフ角を有したオフ基板をｎ＋型基板１として用いている。また、以下の説明では、「ＳｉＣ表面、ここではｎ＋型基板１の主面に対する法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のこと、換言すれば「主面と（０００１）面とにオフ角が設けられた方向」のことをオフ方向と言う。本実施形態では、［１１－２０］方向がオフ方向とされており、Ｘ方向がオフ方向に対してオフ角を有しつつオフ方向に沿う方向とされている。
【0018】
ｎ＋型基板１の主表面上に、ドリフト層の一部を構成するｎ－型層２が形成されている。ｎ＋型基板１は、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ－型層２は、ｎ＋型基板１より低不純物濃度のＳｉＣからなるエピタキシャル成長膜により構成されている。ｎ－型層２は、例えばｎ型不純物濃度が７．０×１０１５～１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【0019】
ｎ－型層２の上には、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の電界ブロック層４が形成されており、ｎ－型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【0020】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【0021】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【0022】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．１～０．６μｍ、好ましくはより狭い０．１μｍとされ、形成間隔となるピッチが例えば０．６～２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ－型層２よりも高くされていて、例えば５．０×１０１７～２．０×１０１８／ｃｍ３とされている。本実施形態の場合、ＪＦＥＴ部３は、深さ方向においてｎ型不純物濃度が一定とされている。
【0023】
電界ブロック層４は、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．１５～１．４μｍ、厚みが例えば１．４μｍとされている。また、電界ブロック層４は、例えばＰ型不純物濃度が３．０×１０１７～１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、後述するように、ＪＦＥＴ部３に対してｐ型不純物をイオン注入して形成したイオン注入層によって構成されている。電界ブロック層４は、深さ方向においてほぼ一定幅とされており、下方位置、つまりｎ－型層２側となる裾の部分も上方位置とほぼ同じ幅とされている。また、電界ブロック層４は、ｎ－型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【0024】
ここで、飽和電流抑制層は、拡大すると図３のように示される。図３は、電界ブロック層４を通るＸＺ平面と平行な平面での断面図である。この図に示されるように、各ＪＦＥＴ部３と各電界ブロック層４は、Ｚ方向に対して傾斜させられている。具体的には、オフ方向および［０００１］方向に平行な面、つまりＸＺ平面において、深さ方向に沿うＪＦＥＴ部３と電界ブロック層４との境界線Ｌ１がＺ方向に対して平行ではなく、［０００１］方向に向かう方へ所定の傾斜角度θで傾斜させられている。傾斜角度θについては、オフ角と等しい角度であると好ましいが、オフ角からある程度ずれていても構わない。オフ角からのずれ量に関しては、オフ角±２．０°以内であれば良く、オフ角±１．５°以内であると好ましく、オフ角±１．０°以内であればより好ましい。このように傾斜角度θを設けることで、イオン注入層によって構成している電界ブロック層４の横方向の拡がり、つまりＸ方向やＹ方向への拡がりを抑制し、電界ブロック層４の幅が一定となるようにしている。このような効果が得られる理由については後述する。
【0025】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるドリフト層の一部を構成するｎ型電流分散層６が形成されている。ｎ型電流分散層６は、後述するようにチャネルを通じて流れる電流がＹ方向に拡散できるようにする層であり、例えば、ｎ－型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層６は、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、厚みが０．５μｍとされている。
【0026】
なお、本実施形態では、ｎ－型層２とＪＦＥＴ部３およびｎ型電流分散層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ－型層２とｎ＋型基板１との間にバッファ層を備えた構造とすることもできる。
【0027】
ｎ型電流分散層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ＋型ソース領域８が形成されている。ｎ＋型ソース領域８は、ｐ型ベース領域７のうちｎ型電流分散層６と対応する部分の上に形成されている。
【0028】
ｐ型ベース領域７は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．３μｍとされている。また、ｎ＋型ソース領域８は、ｎ型不純物濃度がｎ型電流分散層６よりも高濃度とされており、例えば厚みが０．５μｍとされている。
【0029】
また、ｎ＋型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するように複数本のｐ型連結層９が形成されている。本実施形態では、ｐ型連結層９は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向とした短冊状とされ、Ｘ方向に複数本並べられることでストライプ状にレイアウトされている。このｐ型連結層９を通じて、ｐ型ベース領域７や電界ブロック層４が電気的に接続されている。本実施形態の場合、ｎ＋型ソース領域８の表面からｐ型ベース領域７およびｎ型電流分散層６を貫通して電界ブロック層４に達するディープトレンチ９ａが形成され、このディープトレンチ９ａ内に埋め込まれるようにしてｐ型連結層９が形成されている。ｐ型連結層９の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチとは無関係に独立して設定されているが、ｐ型連結層９が形成された部分においてチャネル密度を低下させることになるため、それを抑制できるように設定される。本実施形態の場合、各ｐ型連結層９の間の距離を例えば３０～１００μｍ、各ｐ型連結層９の幅を例えば０．４～１．０μｍとしている。
【0030】
さらに、ｐ型ベース領域７およびｎ＋型ソース領域８を貫通してｎ型電流分散層６に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域７とｎ＋型ソース領域８の合計膜厚よりも０．２～０．４μｍ深くされたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と同方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図１、図２に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。
【0031】
例えば、後述するようにゲートトレンチ１０内に形成されるトレンチゲート構造の形成間隔となるセルピッチ、つまり隣り合うゲートトレンチ１０の配置間隔となるセルピッチは、例えば０．６～２．０μｍとされている。ゲートトレンチ１０の幅については任意であるが、セルピッチよりも小さくされている。また、セルピッチに対して、ＪＦＥＴ部３の配置間隔となるＪＦＥＴピッチ、換言すれば電界ブロック層４の配置間隔は、無関係に独立して設定可能であり、後述するようにＪＦＥＴ部３がピンチオフされる条件で設定されていれば良い。本実施形態の場合、図１および図２に示すようにセルピッチとＪＦＥＴピッチを異ならせているが、これらを等しくしても良い。
【0032】
ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域８とｎ型電流分散層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２によってゲートトレンチ１０内が埋め尽くされ、トレンチゲート構造が構成されている。
【0033】
また、図１に示すように、ｎ＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。ソース電極１４は、複数の金属、例えばＮｉ／Ａｌ等で構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ＋型ソース領域８およびｐ型連結層９と電気的に接触させられている。
【0034】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル部が構成されている。
【0035】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。
【0036】
このとき、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【0037】
まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ－型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【0038】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。特に、本実施形態では、ストライプ状とされた各ＪＦＥＴ部３の幅が厚み方向においてほぼ一定幅とされており、下方位置でも上方位置とほぼ同じ幅になっている。このため、ＪＦＥＴ部３の厚み方向の全域において的確にピンチオフするようにできる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【0039】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【0040】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ－型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【0041】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【0042】
一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【0043】
なお、縦型ＭＯＳＦＥＴの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
【0044】
例えば、ＪＦＥＴ部３の幅、つまりＪＦＥＴ部３が複数本並べられた配列方向における寸法については、飽和電流抑制効果が得られるように設定されていればよい。
【0045】
また、電界ブロック層４の幅、つまり電界ブロック層４が複数本並べられた配列方向における寸法については、低オン抵抗と電界抑制効果とを考慮して設定されていればよい。電界ブロック層４の幅を大きくすると、相対的にＪＦＥＴ部３の形成割合が少なくなり、ＪＦＥＴ抵抗を増大させる要因となるため小さい方が有利であるが、小さ過ぎると、オフ時に電界ブロック層４の側面からも空乏層が広がったときに電界抑制効果が低減する。このため、ＪＦＥＴ抵抗の低減による低オン抵抗の実現と、電界抑制効果を考慮して電界ブロック層４の幅を設定すれば良い。
【0046】
【0047】
〔図４Ａに示す工程〕
まず、半導体基板として、例えば４Ｈ－ＳｉＣで構成され、表面が（０００１）Ｓｉ面とされていると共にオフ方向が［１１－２０］とされた４°のオフ角を有するｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
まず、半導体基板として、例えば４Ｈ－ＳｉＣで構成され、表面が（０００１）Ｓｉ面とされていると共にオフ方向が［１１－２０］とされた４°のオフ角を有するｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
【0048】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパント、例えば窒素（Ｎ２）を導入することで行っている。
【0049】
〔図４Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１６を配置したのち、マスク１６をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１６を除去する。
ＪＦＥＴ部３の表面に、マスク１６を配置したのち、マスク１６をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１６を除去する。
【0050】
ここで、ｐ型不純物をイオン注入する際に、ＪＦＥＴ部３の表面の法線方向に対してイオン注入が［０００１］方向に向かう方へ傾斜、好ましくはオフ角程度傾斜して［０００１］方向にほぼ平行となるようなイオン注入が行われるようにしている。
【0051】
例えば、図５に示すように、イオン注入装置における設置台２０の表面がイオン注入方向に対する垂直面ではなく、垂直面に対してオフ角程度傾斜した面となるようにしておく。そして、上記したマスク１６まで形成したウェハ状の試料２１を設置台２０上に搭載する。
【0052】
このとき、設置台２０の表面の傾斜に合わせて試料２１を搭載することで、ＪＦＥＴ部３を構成するＳｉＣの結晶軸をイオン注入の方向と一致させる。すなわち、ｎ＋型基板１上にエピタキシャル成長によってｎ－型層２やＪＦＥＴ部３を形成していることから、ＪＦＥＴ部３はｎ＋型基板１の結晶性を引き継ぎ、オフ角を有した状態になる。このため、設置台２０の表面に対する法線をイオン注入方向に対する垂直面に投影した方向とオフ方向とが略平行となり、かつ、設置台２０が垂直面に対して傾斜する方向とｎ＋型基板１の周面に対して（０００１）Ｓｉ面が傾斜する方向とが逆方向となるように試料２１を設置台２０上に搭載する。このようにすると、ＪＦＥＴ部３を構成するＳｉＣの結晶軸をイオン注入の方向とほぼ一致させることができる。
【0053】
図６Ａに示すように、ｎ＋型基板１を構成するウェハ３０には、例えば［１１－２０］方向に沿うオリエンテーションフラット（以下、オリフラという）３１が形成されている。また、［１１－２０］方向に沿うオリフラ３１を１ｓｔオリフラとして、［１－１００］方向に沿う２ｎｄオリフラ３２が形成される場合もある。このウェハ３０を図６Ａの紙面下方から見た場合、図６Ｂに示すようにウェハ３０の主面が［１１－２０］方向に対してオフ角を有して傾斜しており、主面に対する法線が［０００１］方向に対してオフ角相当傾斜した状態となっている。このため、［１１－２０］方向に沿うオリフラ３１の平坦部が設置台２０の傾斜方向と略平行となるように試料２１を設置台２０に配置すれば、ＪＦＥＴ部３を構成するＳｉＣの結晶軸をイオン注入の方向とほぼ一致させられる。
【0054】
従来のように、ウェハの主面の法線方向とイオン注入方向が一致するようにしてイオン注入が行われる場合、図７Ａに示すようなイオン注入になる。すなわち、図中一点鎖線で示したウェハの主面４０に対して結晶軸の方向がオフ角分ずれているため、結晶軸の方向に対してイオン注入方向がオフ角だけ傾いた状態でのイオン注入となる。このため、イオンが深く注入される前にＳｉＣを構成する格子間原子と衝突し、イオンが横方向に拡がる原因となる。これに対し、ウェハの主面４０の法線方向に対してイオン注入方向がオフ角程度傾斜するようにしてイオン注入が行われる場合、図７Ｂに示すように、結晶軸の方向とイオン注入方向がほぼ一致した状態でのイオン注入となる。このため、チャネリングさせることが可能となり、イオンがＳｉＣを構成する格子間原子とできるだけ衝突しないようにして深くまで注入され、横方向に拡がることが抑制される。なお、ここでは、図７Ｂに示すように、イオン注入方向は変化させずに、主面４０がイオン注入方向の垂直面に対して傾斜するようにウェハを設置したが、図７Ｃに示すように、イオン注入方向を変化させてチャネリングする条件としても良い。
【0055】
シミュレーションにより、加速エネルギーを変えてＡｌをＳｉＣに対してイオン注入した場合の横方向の拡がり方について確認したところ、図８Ａ～図８Ｅに示す結果が得られた。図８Ａ～図８Ｄは、加速エネルギーを５００ｅＶ、１０００ｅＶ、２０００ｅＶ、３０００ｅＶに変えて、ウェハの主面の法線方向とイオン注入方向が一致するようにしてイオン注入した場合（以下、チャネリング無し状態という）でのシミュレーションである。図７Ｅは、本実施形態のようにチャネリング有り状態でのシミュレーションであり、加速エネルギーを３０００ｅＶとした場合を示している。シミュレーションでは、マスクを配置して注入位置を限定した上でＳｉＣに対してＡｌのイオン注入を行っている。図８Ａ～図８Ｅのいずれの場合も、ドーズ量については２．５×１０１５ｃｍ－２としている。各図の縦軸Ｘは、イオン注入を行った表面からの深さを示し、横軸Ｙは、イオン注入の横拡がり量を示している。また、イオン注入後の不純物濃度については、各図の右側に記載した通りハッチングの濃淡で示した大小関係となっている。
【0056】
図８Ａ～図８Ｄから分かるように、チャネリング無し状態でのイオン注入では、Ａｌイオンが横方向に拡がっており、加速エネルギーを増加させて深くまで注入しようとするほど、より横方向の拡がり量が大きくなっている。これは、イオンが深く注入される前にＳｉＣを構成する格子間原子と衝突し、イオンが横方向に拡がるためである。
【0057】
一方、図８Ｅから分かるように、チャネリング有りの状態でのイオン注入では、Ａｌイオンが横方向に拡がっているものの、チャネリング無し状態として同じ加速エネルギーでイオン注入した場合と比較すると、横方向の拡がり量が小さくなっている。
【0058】
このことからも、チャネリングする条件でイオン注入が行われるようにすることで、イオン注入層の横方向の拡がりを抑制できていると言える。そして、本実施形態のように、チャネリングする条件で電界ブロック層４を形成すれば、電界ブロック層４をほぼ一定幅で形成することが可能となる。
【0059】
なお、イオン注入方向とＪＦＥＴ部３を構成するＳｉＣの結晶軸の方向が一致しているのが好ましいが、少なくともイオン注入方向と結晶軸の方向との成す角度がオフ角より小さくなっていれば、注入されるイオンが横方向に拡散することが抑制される。シミュレーションによれば、オフ角が４°の場合、結晶軸の方向がイオン注入方向に対して±２°以内になっていればチャネリングによってイオンの横方向の拡がりを抑制できることを確認している。好ましくは、結晶軸の方向がイオン注入方向に対して±１．５°以内になっていると、よりイオンの横方向の拡がりを抑制する効果が得られ、±１°以内になっていると更にその効果が得られる。
【0060】
〔図４Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層６を形成する。
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層６を形成する。
【0061】
〔図４Ｄに示す工程〕
さらに、ｎ型電流分散層６の上にｐ型ベース領域７およびｎ＋型ソース領域８をエピタキシャル成長させる。
さらに、ｎ型電流分散層６の上にｐ型ベース領域７およびｎ＋型ソース領域８をエピタキシャル成長させる。
【0062】
〔図４Ｅに示す工程〕
ｎ＋型ソース領域８の上にｐ型連結層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ｎ＋型ソース領域８、ｐ型ベース領域７およびｎ型電流分散層６を順に除去し、ＪＦＥＴ部３および電界ブロック層４に達するディープトレンチ９ａを形成する。そして、マスクを除去する。
ｎ＋型ソース領域８の上にｐ型連結層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ｎ＋型ソース領域８、ｐ型ベース領域７およびｎ型電流分散層６を順に除去し、ＪＦＥＴ部３および電界ブロック層４に達するディープトレンチ９ａを形成する。そして、マスクを除去する。
【0063】
〔図４Ｆに示す工程〕
図示しないＣＶＤ装置を用いて、ディープトレンチ９ａ内を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ９ａ内にのみｐ型ＳｉＣを残すことでｐ型連結層９を形成する。
図示しないＣＶＤ装置を用いて、ディープトレンチ９ａ内を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ９ａ内にのみｐ型ＳｉＣを残すことでｐ型連結層９を形成する。
【0064】
〔図４Ｇに示す工程〕
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
【0065】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。
【0066】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。また、図示しないマスクを用いて層間絶縁膜１３にｎ＋型ソース領域８およびｐ型連結層９を露出させるコンタクトホールを形成する。そして、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【0067】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部３に対して電界ブロック層４をイオン注入によって形成する際に、ＪＦＥＴ部３の表面に対して［０００１］方向に向かうように傾斜させてイオン注入が行われるようにしている。具体的には、オフ角程度傾斜するようなイオン注入が行われるようにしている。これにより、チャネリングする条件でイオン注入が行われるようにでき、イオン注入層の横方向の拡がりを抑制できるため、電界ブロック層４をほぼ一定幅で形成することが可能となる。これにより、飽和電流抑制層を備えた構造において、電界ブロック層４が横方向に拡がってしまうことによるＪＦＥＴ部３の幅の縮小化を抑制することが可能になる。したがって、ＪＦＥＴ部３の幅が縮小されることによるオン抵抗の増加を抑制することが可能となる。
【0068】
（第１実施形態の変形例）
（１）上記第１実施形態では、電界ブロック層４をイオン注入層で構成するように、つまりＪＦＥＴ部３を形成してからｐ型不純物をイオン注入することで電界ブロック層４を形成するようにした。これに対して、ＪＦＥＴ部３をイオン注入層で構成するように、つまり電界ブロック層４をｎ－型層２の上にエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでＪＦＥＴ部３を形成しても良い。
（１）上記第１実施形態では、電界ブロック層４をイオン注入層で構成するように、つまりＪＦＥＴ部３を形成してからｐ型不純物をイオン注入することで電界ブロック層４を形成するようにした。これに対して、ＪＦＥＴ部３をイオン注入層で構成するように、つまり電界ブロック層４をｎ－型層２の上にエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでＪＦＥＴ部３を形成しても良い。
【0069】
その場合、エピタキシャル成長させた電界ブロック層４はｎ＋型基板１の結晶性を引き継ぎ、オフ角を有したものとなる。このため、電界ブロック層４を構成するＳｉＣの結晶軸がイオン注入方向とほぼ一致するようにしてイオン注入が行われるようにする。例えば、第１実施形態で説明したように、イオン注入装置の設置台２０の表面がイオン注入方向に対する垂直面ではなく、垂直面に対してオフ角程度傾斜した面となるようにしておき、そこにウェハ状の試料２１を搭載すれば良い。
【0070】
このように電界ブロック層４を先に形成しておき、ＪＦＥＴ部３をイオン注入によって形成するような構造とすることもできる。この場合には、ＪＦＥＴ部３の幅がほぼ一定となるようにできるため、ＪＦＥＴ部３の幅が下方位置で拡がってしまうことによる電界ブロック層４の幅の縮小化を抑制することが可能になる。したがって、電界ブロック層４からＪＦＥＴ部３側への空乏層の伸び量が足りないためにピンチオフしなくなって飽和電流が増加してしまうことなどを抑制することが可能となる。
【0071】
（２）第１実施形態では、一方向を長手方向とするＪＦＥＴ部３および電界ブロック層４の長手方向とトレンチゲート構造の長手方向が同方向となるようにしたが、これらが異なる方向、つまり交差する方向となっていても良い。また、ＪＦＥＴ部３および電界ブロック層４の長手方向がオフ方向に沿う方向となるようにしたが、ＪＦＥＴ部３および電界ブロック層４の配列方向がオフ方向に沿う方向となるようにしても良い。その場合でも、イオン注入がチャネリングする条件で行われるようにすることで、第１実施形態で示した効果を得ることができる。
【0072】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＳＪ構造を備えたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２実施形態について説明する。本実施形態は、第１実施形態に対してＳＪ構造を備えたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0073】
図９に示すように、ｎ－型層２の上にＳＪ構造を構成するｎ型ピラー５０とｐ型ピラー５１とが形成されている。ｎ型ピラー５０とｐ型ピラー５１は、共に、Ｙ方向に延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ｎ型ピラー５０とｐ型ピラー５１は、それぞれ複数の短冊状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。ｎ型ピラー５０およびｐ型ピラー５１の幅および不純物濃度はチャージバランスが取られた設定とされている。
【0074】
そして、ＳＪ構造の上にＪＦＥＴ部３および電界ブロック層４で構成された飽和電流抑制層が形成され、さらに第１実施形態で説明した縦型ＭＯＳＦＥＴを構成する各部が形成されている。
【0075】
このように、第１実施形態に対して、ｎ－型層２と飽和電流抑制層との間にＳＪ構造を備えた構成としている。このようなＳＪ構造を備えることで、ｎ型ピラー５０およびｐ型ピラー５１の間において空乏層を広げることができ、耐圧を確保できるため、ｎ型ピラー５０の不純物濃度を高くできて、オン抵抗を低減することが可能となる。
【0076】
なお、ＳＪ構造は、例えばｎ－型層２の上にｎ型ピラー５０もしくはｐ型ピラー５１のいずれかをエピタキシャル成長させたのち、他方をイオン注入することなどによって形成することができる。そして、ＳＪ構造を構成するためのイオン注入の際にチャネリングする条件で行うことで、イオン注入によって形成する側の横方向の拡がりを抑制することができる。例えば、エピタキシャル成長させたｎ型ピラー５０にｐ型ピラー５１をイオン注入で形成した場合にｐ型ピラー５１の下方部分が横方向に拡がることでキャリアの流路となるｎ型ピラー５０の下方部分の幅を狭めてしまうことが抑制できる。このため、オン抵抗の増加を抑制することが可能となる。
【0077】
（第２実施形態の変形例）
（１）第２実施形態のようにＳＪ構造を備える場合も、ＳＪ構造を構成するｎ型ピラー５０およびｐ型ピラー５１の長手方向がオフ方向に沿う方向となるようにしても良い。その場合も、第１実施形態やその変形例で説明したような飽和電流抑制層を構成するためのイオン注入の際にチャネリングする条件で行いつつ、ＳＪ構造を構成するためのイオン注入の際にチャネリングする条件で行うようにする。このようにすれば、ＳＪ構造を形成する際に、ｎ型ピラー５０およびｐ型ピラー５１の幅が深さ方向において一定となるようにできる。したがって、例えばｐ型ピラー５１をイオン注入で形成した場合にｐ型ピラー５１の下方部分が横方向に拡がることでキャリアの流路となるｎ型ピラー５０の下方部分の幅を狭めてしまうことが抑制でき、オン抵抗の増加を抑制することが可能となる。
（１）第２実施形態のようにＳＪ構造を備える場合も、ＳＪ構造を構成するｎ型ピラー５０およびｐ型ピラー５１の長手方向がオフ方向に沿う方向となるようにしても良い。その場合も、第１実施形態やその変形例で説明したような飽和電流抑制層を構成するためのイオン注入の際にチャネリングする条件で行いつつ、ＳＪ構造を構成するためのイオン注入の際にチャネリングする条件で行うようにする。このようにすれば、ＳＪ構造を形成する際に、ｎ型ピラー５０およびｐ型ピラー５１の幅が深さ方向において一定となるようにできる。したがって、例えばｐ型ピラー５１をイオン注入で形成した場合にｐ型ピラー５１の下方部分が横方向に拡がることでキャリアの流路となるｎ型ピラー５０の下方部分の幅を狭めてしまうことが抑制でき、オン抵抗の増加を抑制することが可能となる。
【0078】
（２）第２実施形態において、ＳＪ構造を構成するｎ型ピラー５０およびｐ型ピラー５１の長手方向は、飽和電流抑制層を構成するＪＦＥＴ部３および電界ブロック層４の長手方向と垂直な方向に限らない。つまり、垂直以外に交差する方向や同方向といった異なる方向であっても良い。同方向とする場合には、例えば、ｎ型ピラー５０とＪＦＥＴ部３のピッチを合わせ、ｎ型ピラー５０の上方にＪＦＥＴ部３が配置されるようにする。また、ｐ型ピラー５１と電界ブロック層４のピッチを合わせ、ｐ型ピラー５１の上方に電界ブロック層４が形成されるようにする。ｎ型ピラー５０およびｐ型ピラー５１の幅についてはＳＪ構造を構成するのに適したチャージバランスを考慮したものとし、ＪＦＥＴ部３および電界ブロック層４の幅については飽和電流抑制層を構成するのに適したものとする。
【0079】
このような構成とする場合、ＳＪ構造についてはｎ型ピラー５０とｐ型ピラー５１のいずれか一方をエピタキシャル成長により形成し、他方をエピタキシャル成長させた方に対してイオン注入することで形成する。同様に、飽和電流抑制層についても、ＪＦＥＴ部３と電界ブロック層４のいずれか一方をエピタキシャル成長により形成し、他方をエピタキシャル成長させた方に対してイオン注入することで形成する。その場合に、ＳＪ構造を形成するためのイオン注入の際や飽和電流抑制層を形成するためのイオン注入の際に、チャネリングする条件で行うことで、第１実施形態の効果が得られると共に、上記した（１）で説明した効果も得られる。
【0080】
なお、ここでは、ｎ型ピラー５０とＪＦＥＴ部３が繋がり、ｐ型ピラー５１と電界ブロック層４が繋がって形成される形態として説明しているため、ｎ型ピラー５０とＪＦＥＴ部３のピッチを合わせるようにしている。しかしながら、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されていて、電界ブロック層４とｐ型ピラー５１が繋がらない構造になっている場合には、必ずしもｎ型ピラー５０とＪＦＥＴ部３のピッチを合わせなくても良い。
【0081】
（３）第２実施形態では、ＳＪ構造と飽和電流抑制層の双方を備えた構造としているが、飽和電流抑制層を無くしてＳＪ構造のみを備える構造としても良い。その場合、ｎ型ピラー５０およびｐ型ピラー５１の配列方向もしくは長手方向がオフ方向となるようにＳＪ構造を構成し、ＳＪ構造を形成するためのイオン注入の際に、チャネリングする条件で行うことで、上記した（１）で説明した効果を得ることができる。
【0082】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0083】
（１）例えば、上記各実施形態では、飽和電流抑制層を有する構造やＳＪ構造を形成するためのイオン注入をチャネリングする条件で行う場合を例に挙げて説明した。しかしながら、これは一例を挙げたに過ぎず、オフ角を有するＳｉＣ基板に対してエピタキシャル成長膜で構成される一方の導電型の第１不純物層を形成し、第１不純物層に対して他方の導電型の第２不純物層をイオン注入層によって構成するものに本発明を適用できる。すなわち、オフ角を有することになる第１不純物層に対して第２不純物層をイオン注入によって形成する際に、オフ角相当傾斜させたチャネリングする条件でイオン注入を行うようにすれば良い。それにより、深さ方向に沿う境界線がＳｉＣ基板の主面の法線に対して［０００１］方向に向かう方へオフ角程度傾斜した状態となった構造で第１不純物層と第２不純物層を形成できる。
【0084】
そして、このようなチャネリングする条件で第２不純物層を形成することで、第２不純物層が下方位置において横方向に拡がることを抑制でき、第２不純物層の幅をほぼ一定にすることができて、デバイス特性を安定化することが可能となる。
【0085】
（２）また、第１実施形態の変形例や第２実施形態の変形例においても、ＪＦＥＴ部３が電界ブロック層４よりも深くなるような構造としても良い。つまり。電界ブロック層４を形成しておいてから、イオン注入によってＪＦＥＴ部３を形成するような製造方法とする場合においても、ＪＦＥＴ部３を電界ブロック層４と同じ深さにすることもできるし、ＪＦＥＴ部３が電界ブロック層４よりも深くなるようにすることもできる。
【0086】
このように、ＪＦＥＴ部３を電界ブロック層４よりも深くすると、電界ブロック層４からｎ－型層２側に２次元的に伸びる２次元空乏層の伸び量を抑制することが可能なる。つまり、電界ブロック層４側からｎ－型層２内に伸びる空乏層がＪＦＥＴ部３の下方に入り込むことを更に抑制できる。このため、ＪＦＥＴ部３における電流の出口の狭窄を抑制することができ、低オン抵抗とすることが可能となる。
【0087】
（３）また、上記各実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。さらに、結晶多形として４Ｈを例に挙げたが、他の結晶多形、例えば６Ｈ等のＳｉＣ基板を用いても良い。
【0088】
（４）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。また、トレンチゲート構造を例に挙げたが、プレーナ型のＭＯＳＦＥＴやＩＧＢＴであっても良いし、ＭＯＳＦＥＴやＩＧＢＴ以外の素子であっても良い。
【0089】
（５）なお、結晶の方位等を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【0090】
１ ｎ＋型基板
２ ｎ－型層
３ ＪＦＥＴ部
４ 電界ブロック層
２０ 設置台
２１ 試料
３０ ウェハ
５０ ｎ型ピラー
５１ ｐ型ピラー
２ ｎ－型層
３ ＪＦＥＴ部
４ 電界ブロック層
２０ 設置台
２１ 試料
３０ ウェハ
５０ ｎ型ピラー
５１ ｐ型ピラー
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9】