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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-19
(45)【発行日】2024-08-27
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240820BHJP
H01L 29/12 20060101ALI20240820BHJP
H01L 29/739 20060101ALI20240820BHJP
H01L 21/336 20060101ALI20240820BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 653C
H01L29/78 652D
H01L29/78 652B
H01L29/78 655A
H01L29/78 658F
【請求項の数】
2
(21)【出願番号】P 2020217183
(22)【出願日】2020-12-25
(65)【公開番号】P2022102450
(43)【公開日】2022-07-07
【審査請求日】2023-04-10
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(73)【特許権者】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】前川 容佑
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１９－０６２１２６（ＪＰ，Ａ）
【文献】特開２００８－１０８７８５（ＪＰ，Ａ）
【文献】特開２０２０－１０２５９２（ＪＰ，Ａ）
【文献】国際公開第２０１９／１１７２４８（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１３／００４９１０４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、
前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、
前記ベース層を貫通して前記ドリフト層に達する状態で形成されたトレンチ（１６）の壁面に配置されたゲート絶縁膜（１６）と、前記ゲート絶縁膜上に配置されたゲート電極（１８）と、を有するトレンチゲート構造と、
前記ベース層および前記第１不純物領域と電気的に接続される第１電極（２０）と、
前記第２不純物領域と電気的に接続される第２電極（２１）と、
前記第１電極と前記ゲート電極との間に配置された層間絶縁膜（１９）と、を備え、
前記ゲート電極は、前記トレンチの開口部に対して凹んだ窪み部（１８ａ）が形成されており、
前記層間絶縁膜は、前記ゲート電極と接続される配線部が配置される部分と異なる部分において、前記トレンチ内に配置されている前記ゲート電極上のみに配置されている半導体装置の製造方法であって、
前記ドリフト層および前記ベース層を有し、前記ベース層側の面を一面（１０ａ）とする半導体基板（１０）を用意することと、
前記半導体基板に前記トレンチを形成することと、
前記トレンチの壁面に前記ゲート絶縁膜を形成することと、
前記ゲート絶縁膜上に、前記トレンチの開口部側に空洞部（１６ａ）が形成されるように、前記ゲート電極を形成することと、
前記半導体基板の一面上に、前記トレンチの空洞部を埋め込みつつ、前記半導体基板と反対側の表面（１９１ａ）のうちの前記ゲート電極と対向する部分に凹部（１９１ｂ）が形成されるように下層絶縁膜（１９１）を形成することと、
前記下層絶縁膜上に、前記凹部を埋め込むように、前記下層絶縁膜よりエッチングレートの低い上層絶縁膜（１９２）を形成することと、
ドライエッチングを行い、前記トレンチ内に配置されている前記ゲート電極上に少なくとも前記下層絶縁膜が残るようにしつつ、前記半導体基板の一面を露出させることにより、前記ゲート電極上に前記下層絶縁膜を含む前記層間絶縁膜を形成することと、
前記半導体基板の一面に前記第１電極を形成することと、を行い、
前記下層絶縁膜を形成することの後、ウェットエッチングを行い、前記凹部の開口部幅（Ａ１）を広げることを行う半導体装置の製造方法。
【請求項2】
前記凹部の開口部幅を広げることでは、前記下層絶縁膜のうちの前記ゲート電極と対向する全領域に前記凹部が形成されるようにする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【0002】
従来より、トレンチゲート構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ｎ＋型の基板上に、ｎ－型のドリフト層、ｐ型のベース層、ｎ＋型のソース領域等が順に積層された半導体基板を用いて構成されている。そして、半導体基板には、ソース領域およびベース層を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。
【0003】
また、この半導体装置では、半導体基板の一面上に層間絶縁膜が形成され、層間絶縁膜にはベース層およびソース領域を露出させるコンタクトホールが形成されている。そして、層間絶縁膜上には、層間絶縁膜に形成されたコンタクトホールを通じてベース層およびソース領域と電気的に接続されるように第１電極が形成されている。また、半導体基板の他面側には、ｎ＋型の基板と接続されるように第２電極が形成されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１８－０３７５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記のような半導体装置では、ソース領域等の不純物領域と第１電極との位置ずれを抑制することが望まれている。つまり、不純物領域と第１電極との接続性を向上させることが望まれている。
【0006】
本発明は上記点に鑑み、不純物領域と第１電極との接続性が低下することを抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するための請求項１は、半導体装置に関する製造方法であり、ドリフト層およびベース層を有し、ベース層側の面を一面（１０ａ）とする半導体基板（１０）を用意することと、半導体基板にトレンチを形成することと、トレンチの壁面にゲート絶縁膜を形成することと、ゲート絶縁膜上に、トレンチの開口部側に空洞部（１６ａ）が形成されるように、ゲート電極を形成することと、半導体基板の一面上に、トレンチの空洞部を埋め込みつつ、半導体基板と反対側の表面（１９１ａ）のうちのゲート電極と対向する部分に凹部（１９１ｂ）が形成されるように下層絶縁膜（１９１）を形成することと、下層絶縁膜上に、凹部を埋め込むように、下層絶縁膜よりエッチングレートの低い上層絶縁膜（１９２）を形成することと、ドライエッチングを行い、トレンチ内に配置されているゲート電極上に少なくとも下層絶縁膜が残るようにしつつ、半導体基板の一面を露出させることにより、ゲート電極上に下層絶縁膜を含む層間絶縁膜を形成することと、半導体基板の一面に第１電極を形成することと、を行い、下層絶縁膜を形成することの後、ウェットエッチングを行い、凹部の開口部幅（Ａ１）を広げることを行う。
【0010】
これによれば、下層絶縁膜上に、下層絶縁膜に形成される凹部を埋め込むように、下層絶縁膜よりエッチングレートの低い上層絶縁膜を配置している。このため、ドライエッチングを行って構成基板の一面を露出させる際、ゲート電極上に下層絶縁膜を残し易くできる。このため、ドライエッチング時のロバスト性を向上しつつ、第１電極とゲート電極とがショートすることを抑制できる。
【0011】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0014】
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。
【0015】
半導体装置は、図１に示されるように、炭化珪素（以下では、単にＳｉＣともいう）で構成されるｎ＋型の基板１１を有する半導体基板１０を備えている。なお、本実施形態では、基板１１がドレイン領域を構成する。基板１１の表面上には、ＳｉＣで構成されるｎ－型のドリフト層１２が配置され、ドリフト層１２上には、ＳｉＣで構成されるｐ型のベース層１３が配置されている。そして、ベース層１３の表層部には、ＳｉＣで構成され、ドリフト層１２よりも高不純物濃度とされたｎ＋型のソース領域１４、およびベース層１３よりも高不純物濃度とされたｐ＋型のコンタクト領域１５が形成されている。
【0016】
本実施形態では、このように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４、コンタクト領域１５等が積層されて半導体基板１０が構成されている。以下、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとし、ソース領域１４およびコンタクト領域１５側の面を半導体基板１０の一面１０ａとする。そして、ソース領域１４およびコンタクト領域１５は、半導体基板１０の一面１０ａから露出した状態となっている。
【0017】
なお、本実施形態では、ドリフト層１２およびベース層１３がエピタキシャル成長等によって形成される。ソース領域１４およびコンタクト領域１５は、エピタキシャル成長やイオン注入等によって形成される。また、本実施形態では、ソース領域１４が第１不純物領域に相当し、基板１１が第２不純物領域に相当している。
【0018】
半導体基板１０には、一面１０ａ側からベース層１３およびソース領域１４を貫通してドリフト層１２に達するように複数のトレンチ１６が形成されている。これにより、ベース層１３は、複数個に分離され、トレンチ１６の側面と接するようにソース領域１４が形成された状態となる。そして、本実施形態のコンタクト領域１５は、隣合うトレンチ１６の間において、ソース領域１４を挟んでトレンチ１６と反対側に形成されている。つまり、コンタクト領域１５は、トレンチ１６に挟まれるように形成されている。
【0019】
なお、ソース領域１４は、トレンチ１６の長手方向に沿ってトレンチ１６の側面に接するように棒状に延設され、トレンチ１６の先端よりも内側で終端する構造とされている。コンタクト領域１５は、ソース領域１４を挟んでトレンチ１６と反対側に形成されると共に、トレンチ１６の長手方向（すなわち、ソース領域１４）に沿って棒状に延設されている。そして、本実施形態のコンタクト領域１５は、半導体基板１０の一面１０ａを基準としてソース領域１４よりも深く形成されている。
【0020】
複数のトレンチ１６は、本実施形態では，半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ１６は、先端部が引き回されることで環状構造とされていてもよい。また、本実施形態のトレンチ１６は、特に図示しないが、セル領域から外周領域まで引き延ばされている。
【0021】
また、本実施形態のトレンチ１６は、当該トレンチ１６の開口部側から底面側に向かって幅が狭くなるテーパ状とされている。そして、トレンチ１６は、開口部の幅をＡとし、深さをＢとすると、幅Ａに対する深さＢの比であるアスペクト比（Ｂ／Ａ）が２．５以上となるように構成されている。つまり、トレンチ１６は、高アスペクト比となる形状とされている。
【0022】
なお、トレンチ１６の幅Ａとは、半導体基板１０の面方向において、トレンチ１６の長手方向と交差する方向の長さのことであり、図１中では紙面左右方向の長さとなる。また、トレンチ１６の深さＢとは、半導体基板１０の厚さ方向の長さであり、ドリフト層１２とベース層１３との積層方向に沿った長さである。そして、トレンチ１６は、例えば、幅Ａが５００～１０００ｎｍ程度とされ、深さＢが１３００～１７００ｎｍ程度とされる。
【0023】
各トレンチ１６内は、各トレンチ１６の壁面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【0024】
ここで、本実施形態のゲート電極１８は、トレンチ１６の開口部よりも凹んだ窪み部１８ａが形成された状態となっている。言い換えると、ゲート電極１８は、半導体基板１０の一面１０ａに対して凹んだ窪み部１８ａが形成された状態となっている。
【0025】
そして、ゲート電極１８上には、半導体基板１０の一面１０ａから突出するように、層間絶縁膜１９が形成されている。具体的には、層間絶縁膜１９は、ゲート電極１８上に形成されており、半導体基板１０の一面１０ａは、層間絶縁膜１９から露出した状態となっている。但し、本実施形態では、特に図示しないが、ゲート電極１８は、外周領域まで引き出されたトレンチ１６の長手方向の端部において、半導体基板１０の一面１０ａ側に形成された配線部としてのゲートランナーと電気的に接続される。そして、外周領域では、ゲートランナーを覆うように層間絶縁膜１９が形成されている。つまり、層間絶縁膜１９は、ゲートランナーが配置される部分と異なる部分においては、ゲート電極１８上のみに配置されている。すなわち、本実施形態では、外周領域にゲートランナーが配置されているため、セル領域においては、ゲート電極１８上のみに層間絶縁膜１９が配置されている。そして、ソース領域１４およびコンタクト領域１５は、全領域が半導体基板１０の一面１０ａから露出した状態となっている。なお、本実施形態では、セル領域にゲートランナーが形成されていない構成について説明し、外周領域の構成は適宜変更可能である。
【0026】
半導体基板１０の一面１０ａには、ソース領域１４およびコンタクト領域１５と電気的に接続される上部電極２０が形成されている。具体的には、上部電極２０は、半導体基板１０の一面１０ａ側に直接配置されている。つまり、層間絶縁膜１９には、半導体基板１０の一面１０ａを露出させるコンタクトホール等は形成されていない。また、上部電極２０とゲート電極１８とは、層間絶縁膜１９によって絶縁されている。
【0027】
本実施形態の上部電極２０は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域１５）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、本実施形態では、上部電極２０が第１電極に相当している。
【0028】
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２１が形成されている。なお、本実施形態では、下部電極２１が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。
【0029】
以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ＋型、ｎ型、ｎ－型が第１導電型に相当しており、ｐ－型、ｐ型、ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４、コンタクト領域１５等を含んで半導体基板１０が構成されている。
【0030】
【0031】
まず、図２Ａに示されるように、ドリフト層１２、ベース層１３、ソース領域１４、コンタクト領域１５等が形成された半導体基板１０を用意する。そして、図示しないマスクを用いてドライエッチング等を行い、ソース領域１４およびベース層１３を貫通してドリフト層１２に達するトレンチ１６を形成する。
【0032】
次に、図２Ｂに示されるように、熱酸化等を行い、トレンチ１６の壁面にゲート絶縁膜１７を形成する。続いて、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Depositionの略）法等によってポリシリコンを成膜することにより、ゲート絶縁膜１７上にゲート電極１８を配置する。その後、図示しないマスクを用いてパターニングを行い、ドライエッチング等で半導体基板１０の一面１０ａ上に配置されたポリシリコンを除去しつつ、トレンチ１６のうちの開口部側の部分に配置されたポリシリコンを除去する。これにより、トレンチ１６のうちの開口部側の部分にゲート電極１８が配置されていない空洞部１６ａが構成される。言い換えると、ゲート電極１８に窪み部１８ａが構成される。
【0033】
続いて、図２Ｃに示されるように、ＣＶＤ（Chemical Vapor Depositionの略）法等により、トレンチ１６の開口部側の部分（すなわち、空洞部１６ａ）を埋め込むように下層絶縁膜１９１を形成する。この際、下層絶縁膜１９１には、半導体基板１０の一面１０ａ側と反対側の表面１９１ａ側において、トレンチ１６を埋め込むことによって構成される微小な凹部１９１ｂが形成された状態となる。具体的には、下層絶縁膜１９１の表面１９１ａには、半導体基板１０の厚さ方向において、ゲート電極１８と対向する部分に凹部１９１ｂが形成された状態となる。なお、下層絶縁膜１９１は、凹部１９１ｂが構成されるように厚さが調整される。
【0034】
次に、図２Ｄに示されるように、下層絶縁膜１９１上に、下層絶縁膜１９１に形成された凹部１９１ｂを埋め込むように上層絶縁膜１９２を配置する。上層絶縁膜１９２は、下層絶縁膜１９１よりエッチングレートの低い材料で構成されたものが用いられる。例えば、下層絶縁膜１９１は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成され、上層絶縁膜１９２は、ＴＥＯＳ（tetraethoxysilaneの略）等で構成される。なお、下層絶縁膜１９１に形成される凹部１９１ｂが微小であるため、上層絶縁膜１９２は、所定以上の厚さとされることにより、下層絶縁膜１９１側と反対側の表面１９２ａがほぼ平坦な面となる。言い換えると、下層絶縁膜１９１および上層絶縁膜１９２は、下層絶縁膜１９１に凹部１９１ｂが形成されつつ、上層絶縁膜１９２の表面１９２ａが平坦となるように、厚さが調整される。
【0035】
次に、図２Ｅに示されるように、半導体基板１０の一面１０ａ側から、セル領域においては、マスク等を配置せずに全体的にドライエッチングを行う。この場合、上層絶縁膜１９２は、凹部１９１ｂを埋め込む部分に配置された部分の厚さが厚くなっている。つまり、上層絶縁膜１９２は、ゲート電極１８上に位置する部分の厚さが厚くなっている。このため、半導体基板１０の一面１０ａ側から全体的にドライエッチングを行うと、まず、凹部１９１ｂ内に配置された上層絶縁膜１９２を除く上層絶縁膜１９２が全体的に除去される。
【0036】
そして、そのままドライエッチングを行うことにより、下層絶縁膜１９１が除去されつつ、凹部１９１ｂ内の上層絶縁膜１９２も除去される。この際、上層絶縁膜１９２のエッチングレートが下層絶縁膜１９１のエッチングレートよりも低くされているため、下層絶縁膜１９１の方が除去され易くなる。また、下層絶縁膜１９１が除去される際、下層絶縁膜１９１では、上層絶縁膜１９２が配置された部分から離れた部分のエッチングレートが高くなり易い。具体的には、下層絶縁膜１９１では、隣合うトレンチ１６の間の中心の部分のエッチングレートが高くなり易い。したがって、下層絶縁膜１９１および上層絶縁膜１９２の表面１９１ａ、１９２ａは、トレンチ１６上の部分から、隣合うトレンチ１６の間の中心に向かって半導体基板１０の一面１０ａ側に傾斜した形状となる。なお、外周領域においては、適宜マスクが配置され、ゲートライナー等を覆うように、下層絶縁膜１９１および上層絶縁膜１９２が残される。
【0037】
続いて、図２Ｆに示されるように、さらにドライエッチングを行い、セル領域においては、ゲート電極１８上に下層絶縁膜１９１を残しつつ、半導体基板１０の一面１０ａ上に形成されている下層絶縁膜１９１を除去する。つまり、セル領域においては、ゲート電極１８上のみに下層絶縁膜１９１を残しつつ、ソース領域１４およびコンタクト領域１５を下層絶縁膜１９１から露出させる。この際、ゲート電極１８上では上層絶縁膜１９２が残存することによってエッチングされ難くなっていたため、容易にゲート電極１８上のみに下層絶縁膜１９１を残すことができる。そして、ゲート電極１８上に残る下層絶縁膜１９１によって層間絶縁膜１９が構成される。
【0038】
その後、図２Ｇに示されるように、ＰＶＤ（physical vapor depositionの略）法等により、半導体基板１０の一面１０ａ側に上部電極２０を形成する。この場合、層間絶縁膜１９は、トレンチ１６内に配置されており、半導体基板１０の一面１０ａ上には配置されていない。つまり、ソース領域１４およびコンタクト領域１５は、層間絶縁膜１９から露出した状態となっている。このため、本実施形態では、層間絶縁膜１９にソース領域１４等を露出させるコンタクトホールを形成することなく、ソース領域１４と電気的に接続される上部電極２０が形成される。つまり、本実施形態では、ソース領域１４と上部電極２０とをセルフアライン（すなわち、自己整合）で接続できる。そして、特に図示しないが、半導体基板１０の他面側に下部電極２１を形成することにより、図１に示す半導体装置が製造される。
【0039】
以上説明した本実施形態によれば、上部電極２０は、半導体基板１０の一面１０ａに配置され、ソース領域１４およびコンタクト領域１５とそのまま接続されている。このため、層間絶縁膜１９にソース領域１４およびコンタクト領域１５を露出させるコンタクトホールを形成する必要がない。したがって、ソース領域１４およびコンタクト領域１５と上部電極２０との位置ずれが発生することを抑制でき、ソース領域１４およびコンタクト領域１５と上部電極２０との接続性が低下することを抑制できる。また、層間絶縁膜１９にコンタクトホールを形成する必要がないため、製造工程の簡略化を図ることもできる。
【0040】
（１）本実施形態では、層間絶縁膜１９は、トレンチ１６の開口部から外側に突出するように配置されている。このため、層間絶縁膜１９が厚くなり易く、ゲート電極１８と上部電極２０との絶縁性の向上を図ることができる。
【0041】
（２）本実施形態では、下層絶縁膜１９１を形成する際、下層絶縁膜１９１の表面１９１ａのうちのゲート電極１８と対向する部分に凹部１９１ｂが形成されるようにしている。そして、上層絶縁膜１９２を形成する際、下層絶縁膜１９１に形成された凹部１９１ｂを埋め込むように上層絶縁膜１９２を配置している。また、上層絶縁膜１９２を下層絶縁膜１９１よりエッチングレートの低い材料で構成している。このため、半導体基板１０の一面１０ａ上に配置された下層絶縁膜１９１および上層絶縁膜１９２を除去する際、容易にゲート電極１８上のみに下層絶縁膜１９１を残すことができる。したがって、ドライエッチング時のロバスト性を向上しつつ、上部電極２０とゲート電極１８とがショートすることを抑制できる。
【0042】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、凹部１９１ｂを広げる工程を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
第２実施形態について説明する。本実施形態は、第１実施形態に対し、凹部１９１ｂを広げる工程を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【0043】
本実施形態では、上記図２Ｃの工程を行って下層絶縁膜１９１を形成した後、図３に示されるように、ウェットエッチングを行うって凹部１９１ｂの開口部幅を広げる工程を行う。本実施形態では、凹部１９１ｂの開口部幅をＡ１とすると共にゲート電極１８の最大幅をＡ２とした際、開口部幅Ａ１が最大幅Ａ２よりも広くなるようにする。つまり、下層絶縁膜１９１には、半導体基板１０の厚さ方向において、表面１９１ａのうちのゲート電極１８と対向する全領域に凹部１９１ｂが形成されるようにする。なお、本実施形態におけるゲート電極１８の最大幅Ａ２は、ゲート電極１８のうちの最もトレンチ１６の開口部側に位置する部分の幅となる。
【0044】
その後、図２Ｄの工程を行って上層絶縁膜１９２を配置する。この際、凹部１９１ｂの開口部幅Ａ１がゲート電極１８の最大幅Ａ２よりも広くされているため、ゲート電極１８上では、上層絶縁膜１９２の厚さが厚くなる部分が増加する。したがって、その後の工程を行って層間絶縁膜１９を構成した際、ゲート電極１８が層間絶縁膜１９から露出することを抑制でき、ゲート電極１８と上部電極２０との絶縁性の向上を図ることができる。
【0045】
以上説明した本実施形態によれば、上部電極２０は、ソース領域１４およびコンタクト領域１５とそのまま接続されている。したがって、上記第１実施形態と同様の効果を得ることができる。
【0046】
（１）本実施形態では、凹部１９１ｂの開口部幅Ａ１がゲート電極１８の最大幅Ａ２よりも広くされている。このため、ゲート電極１８上では、上層絶縁膜１９２の厚さが厚くなる部分が増加する。したがって、半導体基板１０の一面１０ａ上に配置された下層絶縁膜１９１および上層絶縁膜１９２を除去する際、さらにゲート電極１８上に下層絶縁膜１９１を残し易くできる。
【0047】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0048】
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記各実施形態におけるｎ＋型の基板１１（すなわち、ドレイン領域）をｐ＋型のコレクタ領域に変更する以外は、上記各実施形態で説明した縦型ＭＯＳＦＥＴと同様である。なお、ＩＧＢＴとする場合、ソース領域１４がエミッタ領域となる。
【0049】
また、上記各実施形態では、半導体基板１０が炭化珪素で構成される例について説明した。しかしながら、半導体基板１０は、シリコンや窒化ガリウム等で構成されていてもよい。なお、半導体基板１０をシリコンで構成する場合、例えば、図２Ａの工程では、ドレイン領域が形成されていなくてもよく、下部電極２１を形成する前にイオン注入等でドレイン領域を構成するようにしてもよい。
【0050】
さらに、上記各実施形態では、トレンチ１６が開口部から底面に向かって幅が狭くなるテーパ状とされた例について説明した。しかしながら、トレンチ１６は、開口部から底面に向かって幅が一定とされていてもよい。
【0051】
また、上記各実施形態では、層間絶縁膜１９が下層絶縁膜１９１で構成される例について説明した。しかしながら、図２Ｆの工程では、ゲート電極１８上に上層絶縁膜１９２も残るようにしてもよい。つまり、層間絶縁膜１９は、下層絶縁膜１９１および上層絶縁膜１９２で構成されるようにしてもよい。
【0052】
そして、上記各実施形態において、層間絶縁膜１９は、トレンチ１６の開口部から外側に突出するように配置されていなくてもよい。つまり、層間絶縁膜１９は、トレンチ１６内にのみ配置されていてもよい。
【0053】
さらに、上記第２実施形態において、開口部幅Ａ１が最大幅Ａ２よりも狭くなるようにしてもよい。このような製造方法としても、開口部幅Ａ１を広げることによって上層絶縁膜１９２が厚くなる部分が増加するため、上記第２実施形態と同様の効果を得ることができる。
【符号の説明】
【0054】
１０ 半導体基板
１０ａ 一面
１１ｂ 他面
１１ 基板（第２不純物領域）
１２ ドリフト層
１３ ベース層
１４ ソース領域（第１不純物領域）
１５ ベース層
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
２０ 上部電極（第１電極）
２１ 下部電極（第２電極）
１０ａ 一面
１１ｂ 他面
１１ 基板（第２不純物領域）
１２ ドリフト層
１３ ベース層
１４ ソース領域（第１不純物領域）
１５ ベース層
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
２０ 上部電極（第１電極）
２１ 下部電極（第２電極）
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図3】