特許 7541094 マルチチップデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-19

(45)【発行日】2024-08-27

(54)【発明の名称】マルチチップデバイス

(51)【国際特許分類】

   H03K 19/00 20060101AFI20240820BHJP

   H01L 25/07 20060101ALI20240820BHJP

   H01L 25/065 20230101ALI20240820BHJP

   H01L 25/18 20230101ALI20240820BHJP

   H03K 17/24 20060101ALI20240820BHJP

   H03K 19/17736 20200101ALI20240820BHJP

   H03K 19/094 20060101ALN20240820BHJP

   H03K 19/0185 20060101ALN20240820BHJP

   H03K 17/22 20060101ALN20240820BHJP

【ＦＩ】

H03K19/00 108

H01L25/08 Y

H03K17/24

H03K19/17736

H03K19/094

H03K19/0185

H03K17/22 C

【請求項の数】 15

(21)【出願番号】P 2022536527

(86)(22)【出願日】2020-10-07

(65)【公表番号】

(43)【公表日】2023-02-15

(86)【国際出願番号】 US2020054618

(87)【国際公開番号】W WO2021126349

(87)【国際公開日】2021-06-24

【審査請求日】2023-10-04

(31)【優先権主張番号】16/715,249

(32)【優先日】2019-12-16

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】プリパティ， ナレンドラ クマール

(72)【発明者】

【氏名】サラスワトゥラ， スレー アールケーシー

(72)【発明者】

【氏名】ヤチャレニ， サントッシュ

(72)【発明者】

【氏名】チョウ， シートン

【審査官】柳下 勝幸

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０３４３４４１（ＵＳ，Ａ１）

【文献】特開２０１３－０７８２２０（ＪＰ，Ａ）

【文献】特開平０９－２０５３５５（ＪＰ，Ａ）

【文献】特開２００４－０９６７２７（ＪＰ，Ａ）

【文献】特開２０１５－１８００５６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／００

Ｈ０１Ｌ ２５／０７

Ｈ０３Ｋ １７／２４

Ｈ０３Ｋ １９／１７７３６

Ｈ０３Ｋ １９／０９４

Ｈ０３Ｋ １９／０１８５

Ｈ０３Ｋ １７／２２

(57)【特許請求の範囲】

【請求項1】

電源回路および論理回路を含む第１のチップと、
前記第１のチップに結合された第２のチップであって、前記第２のチップが、前記電源回路から第１の電力を受け取るように構成され、前記第２のチップが、第１のプログラマブル回路、第１のプルアップ回路、および第１の検出器回路を含み、前記第１の検出器回路が、前記第２のチップ上の第１の電源電圧の存在を検出し、応答して第１の存在信号を出力するように構成され、前記第２のチップ上の前記第１の電源電圧が、前記電源回路からの前記第１の電力に基づいており、前記論理回路が、前記第１の存在信号に基づいてプルアップ信号を生成するように構成され、前記第１のプルアップ回路が、前記プルアップ信号を受信するように構成され、前記プルアップ信号に応答して、前記第１のプログラマブル回路のノードの電圧をプルアップするように構成された、第２のチップと
を備える、マルチチップデバイス。

【請求項2】

前記第１のプログラマブル回路が、構成メモリを含み、前記構成メモリは、前記第１の電源電圧が印加される電力ノードに接続された、請求項１に記載のマルチチップデバイス。

【請求項3】

前記第１のプルアップ回路が、前記第１のプログラマブル回路の前記ノードと電力ノードとの間に接続されたトランジスタを含み、前記電源回路が、前記電力ノード上の第２の電源電圧を生成するように構成され、前記トランジスタが、前記論理回路に接続され、前記プルアップ信号を受信するように構成されたゲートを有する、請求項１に記載のマルチチップデバイス。

【請求項4】

前記第１の検出器回路は、前記第１の電源電圧が前記第２のチップのトリップ電圧を下回るとき、前記第１の存在信号として論理低値を出力するように、および前記第１の電源電圧が前記第２のチップの前記トリップ電圧を上回るとき、前記第１の存在信号として論理高値を出力するように構成され、
前記論理回路は、前記第１の存在信号が、論理低値であるとき、前記プルアップ信号として論理低値を出力するように構成された、
請求項１に記載のマルチチップデバイス。

【請求項5】

前記第１のチップが、前記第１のチップ上の第２の電源電圧の存在を検出し、応答して第２の存在信号を出力するように構成された第２の検出器回路をさらに含み、前記第１のチップ上の前記第２の電源電圧が、前記電源回路からの前記第１の電力に基づいており、前記論理回路が、前記第１の存在信号および前記第２の存在信号に基づいて前記プルアップ信号を生成するように構成された、請求項１に記載のマルチチップデバイス。

【請求項6】

前記第１のチップに結合された第３のチップをさらに備え、前記第３のチップが、前記電源回路から第２の電力を受け取るように構成され、前記第３のチップが、第２のプログラマブル回路、第２のプルアップ回路、および第２の検出器回路を含み、前記第２の検出器回路が、前記第３のチップ上の第２の電源電圧の存在を検出し、応答して第２の存在信号を出力するように構成され、前記第３のチップ上の前記第２の電源電圧が、前記電源回路からの前記第２の電力に基づいており、前記論理回路が、前記第１の存在信号および前記第２の存在信号に基づいて前記プルアップ信号を生成するように構成され、前記第２のプルアップ回路が、前記プルアップ信号を受信するように構成され、前記プルアップ信号に応答して、前記第２のプログラマブル回路のノードの電圧をプルアップするように構成された、請求項１に記載のマルチチップデバイス。

【請求項7】

前記第１のプログラマブル回路が、構成可能な相互接続ネットワークおよび構成メモリセルを含み、前記構成メモリセルの各々が、前記第１の電源電圧が印加される第１の電力ノードに接続され、前記構成メモリセルの各々が、前記構成可能な相互接続ネットワークのそれぞれの構成可能な回路に接続された記憶ノードを含み、
前記第１の検出器回路は、前記第１の電力ノードに接続され、前記第１の電力ノード上の前記第１の電源電圧が前記第２のチップのトリップ電圧を下回るとき、前記第１の存在信号として論理低値を出力するように、および前記第１の電力ノード上の前記第１の電源電圧が前記第２のチップの前記トリップ電圧を上回るとき、前記第１の存在信号として論理高値を出力するように構成され、
前記論理回路は、前記第１の存在信号が論理低値であるとき、前記プルアップ信号として論理低値を生成するように構成され、
前記第１のプルアップ回路が、第２の電力ノードと、前記構成可能な相互接続ネットワークの前記構成可能な回路のうちの２つ以上の間に相互接続されたそれぞれのノードとの間に接続されたトランジスタを含み、前記トランジスタの各々は、前記プルアップ信号が論理低値であるとき、前記第２の電力ノードの電圧に前記それぞれのノードをプルアップするように構成された、請求項１に記載のマルチチップデバイス。

【請求項8】

マルチチップデバイスを動作させる方法であって、前記方法は、
第１のチップ上の第１の検出器回路によって、前記第１のチップ上の電源電圧の存在を検出することに基づいて第１の存在信号を生成することであって、前記第１のチップ上の前記電源電圧が、第２のチップ上の電源回路からの電力に基づく、第１の存在信号を生成することと、
前記第２のチップ上の論理回路によって、前記第１の存在信号に基づいてプルアップ信号を生成することと、
前記第１のチップ上の第１のプルアップ回路によって、前記プルアップ信号に応答して、前記第１のチップ上の第１のプログラマブル回路のノードの電圧をプルアップすることと
を含む、方法。

【請求項9】

前記第１の存在信号を生成することは、
前記電源電圧が前記第１のチップのトリップ電圧を下回ると検出されたとき、前記第１の存在信号として論理低値を生成することと、
前記電源電圧が前記第１のチップの前記トリップ電圧を上回ると検出されたとき、前記第１の存在信号として論理高値を生成することと
を含み、
前記プルアップ信号を生成することは、前記第１の存在信号が論理低値であるとき、前記プルアップ信号として論理低値を生成することを含む、
請求項８に記載の方法。

【請求項10】

前記第２のチップ上の第２の検出器回路によって、前記第２のチップ上の電源電圧の存在を検出することに基づいて第２の存在信号を生成することであって、前記第２のチップ上の前記電源電圧が、前記電源回路からの電力に基づいており、前記プルアップ信号が、前記第１の存在信号および前記第２の存在信号に基づいて生成される、第２の存在信号を生成すること
をさらに含む、請求項８に記載の方法。

【請求項11】

第３のチップ上の第２の検出器回路によって、前記第３のチップ上の電源電圧の存在を検出することに基づいて第２の存在信号を生成することであって、前記第３のチップ上の前記電源電圧が、前記第２のチップ上の前記電源回路からの電力に基づいており、前記プルアップ信号が、前記第１の存在信号および前記第２の存在信号に基づいて生成される、第２の存在信号を生成することと、
前記第３のチップ上の第２のプルアップ回路によって、前記プルアップ信号に応答して、前記第３のチップ上の第２のプログラマブル回路のノードの電圧をプルアップすることと
をさらに含む、請求項８に記載の方法。

【請求項12】

前記第１の存在信号が、前記第１のチップ上の第１の電力ノード上の前記電源電圧の前記存在を検出することに基づいて生成され、前記第１の検出器回路が、前記第１の電力ノードに接続され、前記第１の電力ノード上の前記電源電圧が前記第１のチップのトリップ電圧を下回るとき、論理低値が、前記第１の存在信号として生成され、前記第１の電力ノード上の前記電源電圧が前記第１のチップの前記トリップ電圧を上回るとき、論理高値が、前記第１の存在信号として生成され、
前記第１の存在信号が論理低値であるとき、論理低値が、前記プルアップ信号として生成され、
前記第１のプログラマブル回路の前記ノードが、構成可能な相互接続ネットワークのノードであり、前記プルアップ信号が論理低値であるとき、前記構成可能な相互接続ネットワークの前記ノードの電圧が、第２の電力ノードの電圧にプルアップされ、
前記第１のプログラマブル回路が、構成メモリセルを含み、前記構成メモリセルの各々が、前記第１の電力ノードに接続され、前記構成メモリセルの各々が、前記構成可能な相互接続ネットワークのそれぞれの構成可能な回路に接続された記憶ノードを含む、
請求項８に記載の方法。

【請求項13】

マルチチップデバイスであって、
複数のチップを備えるチップスタックであって、前記複数のチップは、
電力管理モジュールを備える第１のチップであって、前記電力管理モジュールが、電源回路および論理回路を備え、前記電源回路が、電力を出力するように構成された、第１のチップと、
第１の構成可能な相互接続ネットワーク、第１の構成メモリセル、第１の検出器回路、および第１のプルアップ回路を備える第２のチップであって、前記第１の構成メモリセルの各々が、前記第１の構成可能な相互接続ネットワークのそれぞれの第１の構成可能な要素に接続された記憶ノードを有し、前記第１の構成メモリセルが、第１の電源ノードに接続され、前記第１の電源ノード上の第１の電源電圧が、前記電源回路によって出力された前記電力に基づいており、前記第１の検出器回路が、前記第１の電源ノードに接続され、前記第１の電源ノード上の前記第１の電源電圧の存在を検出し、応答して第１の存在信号を出力するように構成され、前記論理回路が、前記第１の検出器回路に接続され、前記第１の存在信号に基づいてプルアップノード上のプルアップ信号を生成するように構成され、前記第１のプルアップ回路が、前記プルアップノードに接続され、前記プルアップ信号に応答して、第２の電源ノード上の第２の電源電圧に前記第１の構成可能な相互接続ネットワークの第１の連結ノードをプルアップするように構成され、前記第１の連結ノードの各々が、前記第１の構成可能な相互接続ネットワークの前記第１の構成可能な要素のうちの２つ以上の間に接続された、第２のチップと
を備える、チップスタック
を備える、マルチチップデバイス。

【請求項14】

前記第１のチップが、第３の電源ノードに接続され、前記第３の電源ノード上の第３の電源電圧の存在を検出し、応答して第２の存在信号を出力するように構成された第２の検出器回路をさらに含み、前記論理回路が、前記第２の検出器回路に接続され、前記第１の存在信号および前記第２の存在信号に基づいて前記プルアップ信号を生成するように構成された、請求項１３に記載のマルチチップデバイス。

【請求項15】

前記複数のチップが、第３のチップをさらに備え、前記第３のチップが、第２の構成可能な相互接続ネットワーク、第２の構成メモリセル、第２の検出器回路、および第２のプルアップ回路を備え、前記第２の構成メモリセルの各々が、前記第２の構成可能な相互接続ネットワークのそれぞれの第２の構成可能な要素に接続された記憶ノードを有し、前記第２の構成メモリセルが、第３の電源ノードに接続され、前記第３の電源ノード上の第３の電源電圧が、前記電源回路によって出力された前記電力に基づいており、前記第２の検出器回路が、前記第３の電源ノードに接続され、前記第３の電源ノード上の前記第３の電源電圧の存在を検出し、応答して第２の存在信号を出力するように構成され、前記論理回路が、前記第２の検出器回路に接続され、前記第１の存在信号および前記第２の存在信号に基づいて前記プルアップノード上の前記プルアップ信号を生成するように構成され、前記第２のプルアップ回路が、前記プルアップノードに接続され、前記プルアップ信号に応答して、第４の電源ノード上の第４の電源電圧に前記第２の構成可能な相互接続ネットワークの第２の連結ノードをプルアップするように構成され、前記第２の連結ノードの各々が、前記第２の構成可能な相互接続ネットワークの前記第２の構成可能な要素のうちの２つ以上の間に接続され、前記第１、第２および第３のチップがともに接合された、請求項１３に記載のマルチチップデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の例は、一般に、マルチチップデバイスに関し、より詳細には、マルチチップデバイスのパワーダウン中の競合電流低減の技術に関する。

【背景技術】

【0002】

複数の集積回路チップを含むモジュールおよび／またはパッケージを含む装置が開発されてきた。そのような装置の形態は様々である。そのような装置を形成することによって、電子デバイスは、デバイスを形成するための複数のチップを統合することができ、ここで、各チップは、標準的な半導体処理を使用して製造され、次いで、より大きい多機能デバイスを形成するためにアセンブルおよびパッケージングされ得る。異なるチップを有することによって、いくつかの事例では、あるチップの部分が高温処理を必要とするのに対して、別のチップの部分が高温処理に耐えることができないときなど、統合することが困難である半導体処理が分離され得る。

【0003】

別の態様は、異なる機能性をもつチップ（たとえば、いくつかはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップであり、いくつかはメモリチップである）を有するデバイスを、より小さいデバイスサイズおよびより多くの機能性およびより低い電力をもつ同じ装置中に構築する能力である。チップのための半導体プロセスは、チップの増加された性能、低減されたコスト、および製造における増加された歩留まりなどのエリアにおいてより大きい強みをデバイスに与えるために、より重点を置かれ得る。他の利点が、そのような装置によって実現され得る。

【発明の概要】

【0004】

本明細書で説明されるいくつかの例は、一般に、マルチチップデバイスに関する。より詳細には、本明細書で説明される例は、マルチチップデバイスのパワーダウン中の競合電流低減の技術に関する。

【0005】

本明細書で説明される例は、マルチチップデバイスである。マルチチップデバイスは、第１のチップおよび第２のチップを含む。第１のチップは、電源回路および論理回路を含む。第２のチップは、第１のチップに結合される。第２のチップは、電源回路から電力を受け取るように構成される。第２のチップは、プログラマブル回路、プルアップ回路、および検出器回路を含む。検出器回路は、第２のチップ上の電源電圧の存在を検出し、応答して存在信号を出力するように構成される。第２のチップ上の電源電圧は、電源回路からの電力に基づく。論理回路は、存在信号に基づいてプルアップ信号を生成するように構成される。プルアップ回路は、プルアップ信号を受信するように構成され、プルアップ信号に応答して、プログラマブル回路のノードの電圧をプルアップするように構成される。

【0006】

本明細書で説明される別の例は、マルチチップデバイスを動作させる方法である。存在信号が、第１のチップ上の検出器回路によって、第１のチップ上の電源電圧の存在を検出することに基づいて生成される。第１のチップ上の電源電圧は、第２のチップ上の電源回路からの電力に基づく。プルアップ信号が、第２のチップ上の論理回路によって、存在信号に基づいて生成される。第１のチップ上のプログラマブル回路のノードの電圧が、第１のチップ上のプルアップ回路によって、プルアップ信号に応答してプルアップされる。

【0007】

本明細書で説明される別の例は、マルチチップデバイスである。マルチチップデバイスは、複数のチップを含むチップスタックを含む。複数のチップは、第１のチップおよび第２のチップを含む。第１のチップは、電力管理モジュールを含む。電力管理モジュールは、電源回路および論理回路を含む。電源回路は、電力を出力するように構成される。第２のチップは、構成可能な相互接続ネットワーク、構成メモリセル、検出器回路、およびプルアップ回路を含む。構成メモリセルの各々は、構成可能な相互接続ネットワークのそれぞれの構成可能な要素に接続された記憶ノードを有する。構成メモリセルは、第１の電源ノードに接続される。第１の電源ノード上の第１の電源電圧が、電源回路によって出力された電力に基づく。検出器回路は、第１の電源ノードに接続され、第１の電源ノード上の第１の電源電圧の存在を検出し、応答して存在信号を出力するように構成される。論理回路は、検出器回路に接続され、存在信号に基づいてプルアップノード上のプルアップ信号を生成するように構成される。プルアップ回路は、プルアップノードに接続され、プルアップ信号に応答して、第２の電源ノード上の第２の電源電圧に、構成可能な相互接続ネットワークの連結ノードをプルアップするように構成される。連結ノードの各々は、構成可能な相互接続ネットワークの構成可能な要素のうちの２つ以上の間に接続される。

【0008】

これらおよび他の態様は、以下の発明を実施するための形態を参照して理解され得る。

【0009】

上記に記載された特徴が詳細に理解され得るように、上記で簡単に要約されている、より詳細な説明が、例示的な実装形態を参照することによって行われ得、それらのうちのいくつかが、添付の図面中に図示されている。しかしながら、添付の図面は、典型的な例示的な実装形態を図示するにすぎず、それゆえ、実装形態の範囲の限定と見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0010】

【図1】いくつかの例によるマルチチップデバイスの構造の図である。

【図2】いくつかの例による、図１のマルチチップデバイスの集積回路（ＩＣ）を描く回路図のブロック図である。

【図3】いくつかの例による、構成可能な相互接続ネットワークの構成可能な相互接続要素の簡略化された回路図である。

【図4】いくつかの例による例示的な構成スタティックランダムアクセスメモリ（ＣＲＡＭ）セルを図示する図である。

【図5】ベースチップおよびファブリックチップが、異なるプロセスコーナーにおいて特徴づけられたときの信号およびタイミングを図示するチャートである。

【図6】ベースチップおよびファブリックチップが、異なるプロセスコーナーにおいて特徴づけられたときの信号およびタイミングを図示するチャートである。

【図7】いくつかの例による、図２のマルチチップデバイスのＩＣの追加の詳細を描く回路図のブロック図である。

【図8】いくつかの例による、図７の回路図のコンテキストにおける、ベースチップおよびファブリックチップがファストファスト（ＦＦ）およびスロースロー（ＳＳ）と特徴づけられたときの信号およびタイミングを図示するチャートである。

【図9】いくつかの例による検出器回路の少なくとも一部の回路図である。

【図10】いくつかの例による、マルチチップデバイスを動作させる方法のフローチャートである。

【発明を実施するための形態】

【0011】

理解を容易にするために、同一の参照符号が、可能な場合、図に共通である同一の要素を指定するために使用されている。一例の要素が、他の例において有益に内蔵され得ることが予期される。

【0012】

本明細書で説明されるいくつかの例は、概してマルチチップデバイスに関する。より詳細には、本明細書で説明される例は、マルチチップデバイスのパワーダウン中の競合電流低減の技術に関する。

【0013】

概して、いくつかの例では、マルチチップデバイスの１つまたは複数のチップは、（フィールドゲートプログラマブルアレイ（ＦＰＧＡ）または他のプログラマブル集積回路中に含まれ得るものなど）構成可能な相互接続ネットワークと、（構成スタティックランダムアクセスメモリ（ＣＲＡＭ）セルなど）構成メモリセルと、プルアップ回路と、１つまたは複数の検出器回路とを含む。１つまたは複数のチップの各々上で、構成メモリセルは、構成可能な相互接続ネットワークのそれぞれの構成可能な回路または要素に接続された記憶ノードを有する。構成メモリセルは、構成可能な相互接続ネットワークの構成可能な回路または要素を構成するように書き込まれるかまたはプログラムされ得る。構成メモリセルは、構成メモリセルに電力を供給するためのメモリ電源ノードに接続される。プルアップ回路は、相互接続電源ノードと、構成可能な相互接続ネットワークのノード（たとえば、２つ以上の構成可能な回路または要素の間に接続されたノード）とに接続されたソース／ドレインを有するトランジスタを含むことができる。トランジスタは、プルアップノードに接続されたゲートを有することができる。プルアップ回路は、相互接続電源の電圧に、構成可能な相互接続ネットワークのノードの電圧をプルアップするように構成される。第１の検出器回路が、メモリ電源ノードに接続され、メモリ電源ノード上のメモリ電源電圧の存在を検出するように構成される。第２の検出器回路が、相互接続電源ノードに接続され得、相互接続電源ノード上の相互接続電源電圧の存在を検出するように構成される。第１および第２の検出器回路は、それぞれの電源電圧が第１および第２の検出器回路のチップのトリップ電圧を上回るとき、それぞれの電源電圧を検出するように構成され得る。第１および第２の検出器回路は、それぞれ、メモリ電源電圧存在信号および相互接続電源電圧存在信号を出力するように構成され得、メモリ電源電圧存在信号および相互接続電源電圧存在信号は、それぞれの電源電圧がチップのトリップ電圧を下回るとき、論理低値であり得、それぞれの電源電圧がチップのトリップ電圧を上回るとき、論理高値であり得る。

【0014】

マルチチップデバイスの別のチップは、電源回路、１つまたは複数の検出器回路、および論理回路を含む電力管理モジュールを含む。電源回路は、マルチチップデバイスのチップを通して分散された１つまたは複数の異なる電力ドメインのための電力を生成することができる。いくつかの例では、電源回路は、相互接続電源ノードに印加される相互接続電源電圧を生成し、メモリ電源ノードに印加されるメモリ電源電圧を生成する。いくつかの例では、電源回路は、相互接続電源ノードに印加される相互接続電源電圧を生成し、メモリ電源ノードに印加されるメモリ電源電圧がそれから生成される中間補助電源電圧を生成する。メモリ電源電圧は、構成可能な相互接続ネットワークを有する１つまたは複数のチップの各々上のまたは電源回路を有するチップ上の中間補助電源電圧から生成された調整電圧であり得る。第１の検出器回路が、たとえば、中間補助電源ノードおよび／またはメモリ電源ノードに接続され、中間補助および／またはメモリ電源ノード上の電源電圧の存在を検出するように構成される。第２の検出器回路が、相互接続電源ノードに接続され得、相互接続電源ノード上の相互接続電源電圧の存在を検出するように構成される。第１および第２の検出器回路は、それぞれの電源電圧がチップのトリップ電圧を上回るとき、それぞれの電源電圧を検出するように構成され得る。第１および第２の検出器回路は、それぞれ、中間補助および／またはメモリ電源電圧存在信号ならびに相互接続電源電圧存在信号を出力するように構成され得、中間補助および／またはメモリ電源電圧存在信号ならびに相互接続電源電圧存在信号は、それぞれの電源電圧がチップのトリップ電圧を下回るとき、論理低値であり得、それぞれの電源電圧がチップのトリップ電圧を上回るとき、論理高値であり得る。

【0015】

論理回路は、検出器回路の各々に接続され、電源電圧存在信号の各々を受信するように構成される。論理回路は、電源電圧存在信号のうちの１つまたは複数に基づいてプルアップ信号を生成するように構成される。たとえば、論理回路は、プルアップ信号を生成するために電源電圧存在信号のＡＮＤをとる（または類似の論理関数を実行する）ＡＮＤゲート（または類似の論理回路）を含むことができる。プルアップ信号は、ファブリックチップのプルアップノードに出力される。ファブリックチップのプルアップ回路は、プルアップ信号に基づいて、相互接続電源の電圧に、構成可能な相互接続ネットワークのノードのそれぞれの電圧をプルアップすることができる。

【0016】

以下で説明される例によって詳述されるように、プルアップ信号は、相補的相互接続パワーオンリセット信号によって実装され得、論理回路は、マルチチップデバイスのパワーダウンシーケンス中に動作させられ得る。パワーダウンシーケンス中に、プルアップ信号（たとえば、相補的相互接続パワーオンリセット信号）は、チップのうちのいずれかがチップのトリップ電圧に達したとき、（たとえば、ノードの電圧をプルアップすることによって）それぞれの構成可能な相互接続ネットワークのノードを整合させることができる。チップのうちのいずれかがトリップ電圧に達したときにノードを整合させることによって、構成可能な相互接続ネットワーク中の競合電流は、低減されるかまたは回避され得る。

【0017】

これらおよび他の例の態様が、以下で説明される。当業者が、本開示を読めば直ちに理解するように、追加のまたは他の利点が、様々な例によって達成され得る。以下で説明される例は、チップスタックのコンテキストにおいて説明される。各チップが、インターポーザにたとえばミニバンプによって接続される場合など、他の例が、任意のマルチチップデバイス中に実装され得る。追加として、態様は、様々な回路のコンテキストにおいて説明されるが、他の例が、いくつかの異なるプログラマブル回路（たとえば、異なるプログラマブル集積回路）とともにまたはいくつかの異なるプログラマブル回路中に実装され得る。本明細書で提供される例は、様々な態様の理解の明快のためのものであるにすぎない。

【0018】

様々な特徴が、図を参照しながら以下で説明される。図は、一定の縮尺で描かれることも描かれないこともあること、および類似の構造または機能の要素は、図全体にわたって同様の参照符号によって表されることに留意されたい。図は、特徴の説明を容易にするものであるにすぎないことに留意されたい。図は、請求される本発明の網羅的な説明として、または請求される本発明の範囲に対する限定として意図されない。加えて、図示されている例は、示されるすべての態様または優位性を有する必要はない。特定の例に関して説明される態様または優位性は、その例に必ずしも限定されるとは限らず、そのように図示されない場合、またはそのように明示的に説明されない場合でも、任意の他の例において実践され得る。さらに、本明細書で説明される方法は、動作の特定の順序で説明され得るが、他の例による他の方法が、より多いまたはより少ない動作を伴う（たとえば、様々な動作の異なる直列または並列実行を含む）様々な他の順序で実装され得る。

【0019】

図１は、いくつかの例による、マルチチップデバイスの構造である。図１のマルチチップデバイスは、ベースチップ１０２とファブリックチップ１０４、１０６、１０８とを含むチップスタックを含む。様々な他のマルチチップデバイスは、異なる構造、異なる数のチップ、追加の構成要素などを有することができる。図１中で、チップ１０２～１０８は、スタッキングされ、マルチチップデバイス中のチップスタックを形成する。チップ１０２～１０８は、いくつかの例では、アクティブダイオンアクティブダイ（ＡｏＡ）デバイスを形成するためにスタッキングされる。いくつかの例では、以下で説明されるように、より多いまたはより少ないチップが、チップスタック中に含まれ得る。たとえば、ファブリックチップ１０４～１０８のうちの１つまたは複数は、チップスタックから削除されるか、またはチップスタック中に追加され得る。

【0020】

チップ１０２～１０８の各々は、それぞれの半導体基板１１２、１１４、１１６、１１８と、それぞれの半導体基板１１２～１１８の前面上のそれぞれの前面誘電体層１２２、１２４、１２６、１２８とを含む。前面誘電体層１２２～１２８は、集積回路中の様々な構成要素を電気的に接続することができる、前面誘電体層１２２～１２８中に形成された（図示されているが、具体的には番号付けされていない）メタライゼーション（たとえば、金属線および／またはビア）を含む。チップ１０２～１０６の各々は、それぞれの半導体基板１１２～１１６の裏面上の裏面誘電体層１３２、１３４、１３６を含む。裏面誘電体層１３２～１３６は、集積回路中の様々な構成要素を電気的に接続することができる、裏面誘電体層１３２～１３６中に形成された（図示されているが、具体的には番号付けされていない）メタライゼーション（たとえば、金属線および／またはビア）を含む。チップ１０２～１０８の各半導体基板１１２～１１８は、たとえば、それぞれの半導体基板１１２～１１８の前面表面上におよび／またはその前面表面中に形成されたトランジスタ１４２、１４４、１４６、１４８を含む。トランジスタ１４２～１４８および任意の他の構成要素は、前面誘電体層１２２～１２８中のメタライゼーションに接続され得る。それぞれのチップ１０２～１０６の各半導体基板１１２～１１６は、各半導体基板１１２～１１６を通る裏面基板貫通ビア（ＴＳＶ）１６２、１６４、１６６を有し、裏面基板貫通ビア（ＴＳＶ）１６２、１６４、１６６は、それぞれのチップ１０２～１０６の、前面誘電体層１２２～１２６中のメタライゼーションを裏面誘電体層１３２～１３６中のメタライゼーションに電気的に接続することができる。

【0021】

前面ボンドパッド１５２、１５４、１５６、１５８（たとえば、金属（たとえば、Ｃｕ）ボンドパッド）が、それぞれの半導体基板１１２～１１８から遠位にある外側表面においてチップ１０２～１０８のそれぞれの前面誘電体層１２２～１２８中に形成される。前面ボンドパッド１５２～１５８は、それぞれのチップ間インターフェースを形成する配列中にあり得る。前面ボンドパッド１５２～１５８は、それぞれの前面誘電体層１２２～１２８中のメタライゼーションに接続される。裏面ボンドパッド１７４、１７６（たとえば、金属（たとえば、Ｃｕ）ボンドパッド）は、それぞれの半導体基板１１４、１１６から遠位にある外側表面においてファブリックチップ１０４、１０６のそれぞれの裏面誘電体層１３４、１３６中に形成される。裏面ボンドパッド１７４、１７６は、それぞれのチップ間インターフェースを形成する配列中にあり得る。裏面ボンドパッド１７４、１７６は、それぞれの裏面誘電体層１３４、１３６中のメタライゼーションに接続される。

【0022】

外側コネクタ裏面パッド１７２（たとえば、金属（たとえば、アルミニウム）パッド）が、ベースチップ１０２の半導体基板１１２から遠位にある外側表面においてベースチップ１０２の裏面誘電体層１３２中に形成される。外側コネクタ裏面パッド１７２は、ベースチップ１０２の裏面誘電体層１３２中のメタライゼーションに接続される。パッシベーション層１８０は、ベースチップ１０２の半導体基板１１２から遠位にある外側表面上に形成され、外側コネクタ裏面パッド１７２を露出させるそれぞれの開口をもつ。外部コネクタ１８２（たとえば、制御崩壊チップ接続（Ｃ４）、ミニバンプなど）が、パッシベーション層１８０中の開口を通してそれぞれの外側コネクタ裏面パッド１７２上に形成される。

【0023】

外部コネクタ１８２は、パッケージ基板に取り付けられ得る。パッケージ基板は、たとえば、プリント回路板（ＰＣＢ）にさらに取り付けられ、パッケージ基板（よって、マルチチップデバイス）をＰＣＢに取り付け得る。様々な他の構成要素が、マルチチップデバイス中に含まれ得る。たとえば、インターポーザ、（成形コンパウンド（ＭＵＦ）または同様のものなど）封入剤などが、マルチチップデバイス中に含まれ得る。当業者は、マルチチップデバイスに対して行われ得る様々な変更を直ちに想定するであろう。

【0024】

チップ１０２～１０８は、チップスタックを形成するために、ともに（たとえば、金属間および酸化物間接合を使用するハイブリッド接合によって）接合される。図１を参照すると、ベースチップ１０２は、ベースチップ１０２の前面誘電体層１２２の前面ボンドパッド１５２および外側表面が、ファブリックチップ１０４の前面誘電体層１２４の前面ボンドパッド１５４および外側表面に接合されるように、前面間でファブリックチップ１０４に接合される。ファブリックチップ１０４は、ファブリックチップ１０４の裏面誘電体層１３４の裏面ボンドパッド１７４および外側表面が、ファブリックチップ１０６の前面誘電体層１２６の前面ボンドパッド１５６および外側表面に接合されるように、裏面前面間でファブリックチップ１０６に接合される。ファブリックチップ１０６は、ファブリックチップ１０６の裏面誘電体層１３６の裏面ボンドパッド１７６および外側表面が、ファブリックチップ１０８の前面誘電体層１２８の前面ボンドパッド１５８および外側表面に接合されるように、裏面前面間でファブリックチップ１０８に接合される。

【0025】

接合の他の配列が、実装され得る。前面裏面間、前面間、および裏面間接合の様々な置換が、実装され得る。他の例では、チップ１０２～１０８は、（ミニバンプ、はんだなど）外部コネクタを使用してともに取り付けられ得る。いくつかの例では、チップ１０２～１０８のうちのいくつかは、外部コネクタによってともに取り付けられ得、チップのうちの他のものは、外部コネクタの使用なしにともに接合され得る。接合および外部コネクタの使用の任意の置換が、実装され得る。

【0026】

チップ１０２～１０８は、いくつかの例では、異なるウェハ上におよび異なる処理によって製造される。たとえば、ベースチップ１０２は、複数の他のベースチップとともにベースウェハ上に製造され、各ファブリックチップ１０４～１０８は、他のファブリックチップとともにそれぞれのファブリックウェハ上に製造される。例として、ベースウェハは、ゲート誘電体中に含まれる厚い酸化物を有するデバイス（たとえば、トランジスタ）を用いて製造され得、ファブリックウェハは、ゲート誘電体中に含まれる薄い酸化物を有するデバイス（たとえば、トランジスタ）を用いて製造され得る。ベースウェハは、ベースチップ１０２が、ファブリックチップ１０４と整合し、ファブリックチップ１０４に接合されるように、第１のファブリックウェハに接合される。第１のファブリックウェハは、ファブリックチップ１０４が、ファブリックチップ１０６に接合されるように、第２のファブリックウェハに接合される。第２のファブリックウェハは、ファブリックチップ１０６が、ファブリックチップ１０８に接合されるように、第３のファブリックウェハに接合される。接合は、任意の適切な順序で実施され得る。

【0027】

チップ１０２～１０８は、異なる処理を受けるので、チップは、異なるプロセスコーナーにおいて特徴づけられ得る。たとえば、ｎ型トランジスタおよびｐ型トランジスタの各強度は、所与のチップについて全体として、ファスト（Ｆ）、ティピカル（Ｔ）、およびスロー（Ｓ）と特徴づけられ得、したがって、各チップは、そのような強度によって特徴づけられ得る。例として、「ＦＦ」と特徴づけられたチップは、（全体として）ｎ型およびｐ型トランジスタの両方がファストであるものであるか、または「ＴＳ」と特徴づけられたチップは、（全体として）ｎ型トランジスタがティピカル（またはノミナル）であり、（全体として）ｐ型トランジスタがスローであるものである。マルチチップデバイス中に内蔵された、異なるプロセスコーナーにおいて特徴づけられたチップは、以下でより詳細に説明されるように、競合電流を引き起こすことがある。

【0028】

図２は、いくつかの例による、図１のマルチチップデバイスのチップスタックの集積回路（ＩＣ）を描く回路図のブロック図である。図示されている例では、マルチチップデバイスは、マルチチッププログラマブルデバイスである。チップ１０２～１０８のＩＣの様々な構成要素が、図１中に図示されており、図１に関して説明された。チップ１０２～１０８の他の構成要素が、後続の図中に図示されており、それらの図に関して説明される。

【0029】

図示されている例では、ベースチップ１０２は、ＳｏＣであり得る、ベースチップ１０２上のベースＩＣを含む。ファブリックチップ１０４～１０８は、各々、同じＩＣである、プログラマブル論理（ＰＬ）ＩＣ２２０を含む。（たとえば、他のハードＩＰブロックをもつ）他のＩＣが、チップ中に実装され得る。より一般的には、ファブリックチップ１０４～１０８は、ＰＬ ＩＣ２２０を有するものとして図示および説明されるが、他の例は、ファブリックチップ１０４～１０８に加えてまたはファブリックチップ１０４～１０８の代わりに異なる１つまたは複数のチップを実装することができ、ここで、そのような１つまたは複数のチップは、任意のプログラマブルＩＣを有する。

【0030】

ベースチップ１０２上のベースＩＣは、処理システム２０２、入力／出力回路（ＩＯ）２０４、ＩＰコア回路２０６、ネットワークオンチップ（ＮｏＣ）２１０、およびＺインターフェース２１６を含む。処理システム２０２は、様々な異なるプロセッサタイプおよび数のプロセッサコアのうちのいずれかであり得、またはそのいずれかを含み得る。たとえば、処理システム２０２は、個々のプロセッサ、たとえば、プログラム命令コードを実行することが可能な単一のコアとして実装され得る。別の例では、処理システム２０２は、マルチコアプロセッサとして実装され得る。処理システム２０２は、様々な異なるタイプのアーキテクチャのうちのいずれかを使用して実装され得る。処理システム２０２を実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、グラフィックス処理ユニット（ＧＰＵ）アーキテクチャ、モバイルプロセッサアーキテクチャ、縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャ（たとえば、ＲＩＳＣ－Ｖ）、またはコンピュータ可読プログラム命令コードを実行することが可能である他の好適なアーキテクチャを含み得る。

【0031】

入力／出力回路２０４は、極度性能入力／出力（ＸＰＩＯ：ｅＸｔｒｅｍｅ Ｐｅｒｆｏｒｍａｎｃｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、マルチギガビットトランシーバ（ＭＧＴ）、高帯域幅メモリ（ＨＢＭ）インターフェース、アナログデジタル変換器（ＡＤＣ）、デジタルアナログ変換器（ＤＡＣ）、または任意の他の入出力ブロックを含むことができる。入力／出力回路２０４は、マルチチップデバイスの外の回路からおよび／またはその回路に信号を受信および／または送信するように構成され得る。ＩＰコア回路２０６は、（ダブルデータレート（ＤＤＲ）メモリコントローラ、高帯域幅メモリ（ＨＢＭ）メモリコントローラ、または同様のものなど）メモリコントローラ、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）インターフェース、アクセラレータ用キャッシュコヒーレント相互接続（ＣＣＩＸ）インターフェース、（メディアアドレスコントローラ（ＭＡＣ）または同様のものなど）イーサネットコア、前方誤り訂正（ＦＥＣ）ブロック、および／または任意の他の硬化回路を含むことができる。入力／出力回路２０４および／またはＩＰコア回路２０６のうちのいずれかは、プログラマブルであり得る。

【0032】

ＮｏＣ２１０は、プログラマブルネットワーク２１２およびＮｏＣ周辺機器相互接続（ＮＰＩ）２１４を含む。プログラマブルネットワーク２１２は、ベースチップ１０２上のベースＩＣのサブシステムおよび任意の他の回路を通信可能にともに結合する。プログラマブルネットワーク２１２は、ＮｏＣパケット交換機と、ＮｏＣパケット交換機を接続する相互接続線とを含む。各ＮｏＣパケット交換機は、プログラマブルネットワーク２１２においてＮｏＣパケットの交換を実施する。プログラマブルネットワーク２１２は、プログラマブルネットワーク２１２のエッジにおいてインターフェース回路を有する。インターフェース回路は、ＮｏＣマスタユニット（ＮＭＵ）およびＮｏＣスレーブユニット（ＮＳＵ）を含む。各ＮＭＵは、プログラマブルネットワーク２１２にマスタ回路を接続する入口回路であり、各ＮＳＵは、スレーブエンドポイント回路にプログラマブルネットワーク２１２を接続する出口回路である。ＮＭＵは、プログラマブルネットワーク２１２のＮｏＣパケット交換機および相互接続線を介してＮＳＵに通信可能に結合される。ＮｏＣパケット交換機は、プログラマブルネットワーク２１２において複数の物理チャネルを実装するために、相互接続線を通して互いにならびにＮＭＵおよびＮＳＵに接続される。ＮｏＣパケット交換機、ＮＭＵ、およびＮＳＵは、それぞれのＮｏＣパケット交換機、ＮＭＵ、またはＮＳＵの動作を決定するレジスタブロックを含む。

【0033】

ＮＰＩ２１４は、ＮＭＵ、ＮＳＵ、およびＮｏＣパケット交換機の機能性を決定するレジスタブロックに書き込むための回路類を含む。ＮＰＩ２１４は、機能性を設定するためのＮＰＩ２１４のプログラミングのためのレジスタブロックに結合された周辺相互接続を含む。プログラマブルネットワーク２１２のＮＭＵ、ＮＳＵ、およびＮｏＣパケット交換機中のレジスタブロックは、割込み、サービス品質（ＱｏＳ）、エラー処理および報告、トランザクション制御、電力管理、ならびにアドレスマッピング制御をサポートする。ＮＰＩ２１４は、処理システム２０２上に存在するＮＰＩルートノード（たとえば、処理システム２０２のプラットフォーム管理コントローラ（ＰＭＣ））と、ＮＰＩルートノードに接続された相互接続されたＮＰＩスイッチと、相互接続されたＮＰＩスイッチおよび対応するレジスタブロックに接続されたプロトコルブロックとを含むことができる。ＮＰＩ２１４は、ベースチップ１０２上のベースＩＣの任意のプログラマブル回路をプログラムするために使用され得る。たとえば、ＮＰＩ２１４は、プログラマブルである入力／出力回路２０４および／またはＩＰコア回路２０６をプログラムするために使用され得る。

【0034】

Ｚインターフェース２１６は、受動相互接続であり得るか、または信号を駆動するためのバッファなど、能動回路を含むことができる。Ｚインターフェース２１６は、ベースチップ１０２の上にあるチップへの、処理システム２０２、入力／出力回路２０４、ＩＰコア回路２０６、およびＮｏＣ２１０のプログラマブルネットワーク２１２のための、メタライゼーション層中のビア金属線およびビアを含む、インターフェースを提供する。

【0035】

ベースチップ１０２上のベースＩＣの様々なサブシステムおよび回路は、通信可能に結合され得る。図示されているように、処理システム２０２、入力／出力回路２０４、およびＩＰコア回路２０６は、ＮｏＣ２１０に（たとえば、プログラマブルネットワーク２１２に）接続され、よって、互いに通信可能に結合される。処理システム２０２は、ベースチップ１０２上の様々なプログラマブル構成要素に構成データを通信するためのＮＰＩ２１４にさらに接続される。処理システム２０２は、ベースチップ１０２の上にあるチップに構成データを通信するためのＮｏＣ２１０のプログラマブルネットワーク２１２にさらに接続される。ＮｏＣ２１０のプログラマブルネットワーク２１２は、トランザクションデータおよび構成データなど、データが、別のチップにＺインターフェース２１６を通して通信され得るように、Ｚインターフェース２１６に接続される。処理システム２０２、入力／出力回路２０４、およびＩＰコア回路２０６の各々は、たとえば、上にあるファブリックチップ１０４～１０８中のＰＬ ＩＣ２２０中のプログラマブル論理との直接通信のためにＺインターフェース２１６に接続される。様々なサブシステムと回路との間の、直接接続など、他の通信機構が実装され得る。

【0036】

ファブリックチップ１０４～１０８の各々上のＰＬ ＩＣ２２０は、１つまたは複数のプログラマブル論理領域を含む。プログラマブル論理領域は、指定された機能を実施するようにプログラムされ得る論理回路類である。プログラマブル論理領域は、任意の数または配列のプログラマブルタイルを含むことができる。例として、プログラマブル論理領域は、ＦＰＧＡのファブリックとして実装され得る。たとえば、プログラマブル論理領域は、任意の数の構成可能な論理ブロック（ＣＬＢ）、ルックアップテーブル（ＬＵＴ）、デジタル信号処理ブロック（ＤＳＰ）、ランダムアクセスメモリブロック（ＢＲＡＭ）などを含むことができる。プログラマブルタイル（たとえば、ＣＬＢ、ＬＵＴ、ＤＳＰ、ＢＲＡＭなど）の各々は、１つまたは複数のプログラマブル相互接続要素を含むことができる。様々なそれぞれのタイプのプログラマブルタイルは、行および／または列中に配列され得、関連するプログラマブル相互接続要素は、たとえば、同じ列および行中の隣接するプログラマブル論理要素に接続され得る。プログラマブル相互接続要素は、プログラマブル論理領域の構成可能な相互接続ネットワークを形成するために相互接続され得る。任意の論理および接続が、プログラマブル論理領域のプログラマブルタイルのうちのいずれかをプログラムまたは構成することによって、プログラマブル論理領域によって実装され得る。

【0037】

各ＰＬ ＩＣ２２０は、構成フレーム（ＣＦＲＡＭＥ）ドライバを含む構成相互接続をも含むことができる。ＣＦＲＡＭＥドライバは、プログラマブル論理を構成するために（ビットストリームなど）構成データを通信するための制御論理であるか、またはその制御論理を含み得る。各プログラマブル論理領域は、Ｚインターフェース２１６を介して受信された構成データによって構成可能またはプログラム可能である。たとえば、処理システム２０２（たとえば、処理システム２０２のＰＭＣ）は、それぞれのＰＬ ＩＣ ２２０にＮｏＣ２１０のプログラマブルネットワーク２１２およびＺインターフェース２１６を介して構成データを送信することができる。いくつかの例では、（たとえば、ＣＦＲＡＭＥドライバを含む）構成相互接続は、適切なプログラマブルタイルに構成データを導くことができ、そのようなプログラマブルタイルを構成することを制御することができる。

【0038】

ＰＬ ＩＣ２２０および／またはファブリックチップ１０４～１０８は、下にあるチップと上にあるチップとの間で信号を送信するための通信経路を含むことができる。たとえば、通信経路は、所与のチップを通るメタライゼーションおよびＴＳＶなど、受動通信経路であり得る。いくつかの例では、バッファまたはドライバなど、能動回路類が、通信経路中に含まれ得る。いくつかの例では、能動回路類は、トライステートバッファによってなど、たとえば、信号の通信の指向性を構成するためにプログラム可能であり得る。

【0039】

以下で説明される様々な回路において、参照識別子は、ノードおよび／またはそのノード上の信号に対してなされ得る。当業者は、参照識別子のそのような互換性を直ちに理解し、そのような参照識別子がノードを指すのか信号を指すのかをコンテキストから理解するであろう。追加として、低信号または高信号への言及は、それぞれ、論理低値または論理高値を有する信号を指す。

【0040】

図３は、いくつかの例による、（たとえば、ＰＬ ＩＣ２２０の各々のための）構成可能な相互接続ネットワークの構成可能な相互接続要素の簡略化された回路図である。構成可能な相互接続ネットワークは、ＦＰＧＡ、複合プログラマブル論理デバイス（ＣＰＬＤ）、プログラマブル論理アレイ（ＰＬＡ）、または同様のものなど、プログラマブル回路であるかまたはプログラマブル回路中に含まれ得る。構成可能な相互接続ネットワークは、ＦＰＧＡであるかまたはＦＰＧＡを含み得る、上記で説明されたＰＬ ＩＣ２２０の一部であるとして説明される。図３は、第１の相互接続ノード３０２－１、第２の相互接続ノード３０２－２、およびマルチプレクサノード３０４を示す。第１の相互接続ノード３０２－１および第２の相互接続ノード３０２－２内の回路は、概して同じであり、よって、ジェネリック相互接続ノードが、ここでは説明される。図示中の（または以下で説明される）総称的に説明されるが、参照符号に付加された「－１」を有する構成要素は、第１の相互接続ノード３０２－１のためのものであり、図示中の（または以下で説明される）参照符号に付加された「－２」を有する構成要素は、第２の相互接続ノード３０２－２のためのものである。第１の相互接続ノード３０２－１および第２の相互接続ノード３０２－２は、相互接続ノード３０２と、個々にまたはまとめてのいずれかで、総称的に呼ばれる。

【0041】

相互接続ノード３０２は、トランスミッションゲート３１２、３１４、３１６、３１８を含む。各トランスミッションゲート３１２～３１８は、並列接続されたｎ型トランジスタおよびｐ型トランジスタを含む。各トランスミッションゲート３１２～３１８は、連結ノード３１０に接続された入力／出力ノードを有する。各トランスミッションゲート３１２～３１６は、別の（たとえば、隣接する）相互接続ノード３０２またはマルチプレクサノード３０４のノードに接続された別の入力／出力ノードをさらに有する。トランスミッションゲート３１８は、構成可能な論理要素（ＣＬＥ）、ＢＲＡＭ論理要素（ＢＲＬ）、ＤＳＰ論理要素（ＤＳＰＬ）、または入力／出力論理要素（ＩＯＬ）など、プログラマブル論理要素の論理ノードＬＯＧＩＣに接続された別の入力／出力ノードを有する。トランスミッションゲート３１２～３１８の各々のゲートは、相互接続ノード３０２のそれぞれの構成スタティックランダムアクセスメモリ（ＣＲＡＭ）セルの相補的記憶ノードに接続される。トランスミッションゲート３１２のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ０の記憶ノードＱ０に接続され、トランスミッションゲート３１２のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ０の相補的記憶ノードＱ０Ｂに接続される。トランスミッションゲート３１４のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ１の記憶ノードＱ１に接続され、トランスミッションゲート３１４のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ１の相補的記憶ノードＱ１Ｂに接続される。トランスミッションゲート３１６のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ２の記憶ノードＱ２に接続され、トランスミッションゲート３１６のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ２の相補的記憶ノードＱ２Ｂに接続される。トランスミッションゲート３１８のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ３の記憶ノードＱ３に接続され、トランスミッションゲート３１８のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ３の相補的記憶ノードＱ３Ｂに接続される。

【0042】

マルチプレクサノード３０４は、トランスミッションゲート３２２、３２４、３２６、３２８と、ｐ型トランジスタ３３０、３４０、３４２、３４４、３４６と、インバータ３５０、３５２とを含む。各トランスミッションゲート３１２～３１８は、並列接続されたｎ型トランジスタおよびｐ型トランジスタを含む。各トランスミッションゲート３２２～３２８は、連結ノード３２０に接続された入力／出力ノードを有する。各トランスミッションゲート３２２～３２８は、別の（たとえば、隣接する）相互接続ノード３０２またはマルチプレクサノード３０４のノードに接続された別の入力／出力ノードをさらに有する。トランスミッションゲート３２２～３２８の各々のゲートは、マルチプレクサノード３０４のそれぞれのＣＲＡＭセルの相補的記憶ノードに接続される。トランスミッションゲート３２２のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ０の記憶ノードＱ０に接続され、トランスミッションゲート３２２のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ０の相補的記憶ノードＱ０Ｂに接続される。トランスミッションゲート３２４のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ１の記憶ノードＱ１に接続され、トランスミッションゲート３２４のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ１の相補的記憶ノードＱ１Ｂに接続される。トランスミッションゲート３２６のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ２の記憶ノードＱ２に接続され、トランスミッションゲート３２６のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ２の相補的記憶ノードＱ２Ｂに接続される。トランスミッションゲート３２８のｎ型トランジスタのゲートは、ＣＲＡＭセルＣ３の記憶ノードＱ３に接続され、トランスミッションゲート３２８のｐ型トランジスタのゲートは、ＣＲＡＭセルＣ３の相補的記憶ノードＱ３Ｂに接続される。

【0043】

ｐ型トランジスタ３３０のソースは、相互接続電源ノードＶＣＣ＿ＩＮＴに接続され、ｐ型トランジスタ３３０のドレインは、連結ノード３２０に接続される。ｐ型トランジスタ３３０のゲートは、相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂに接続される。ｐ型トランジスタ３４０～３４６は、直列に接続される。ｐ型トランジスタ３４０のソースは、相互接続電源ノードＶＣＣ＿ＩＮＴに接続される。ｐ型トランジスタ３４０のドレインは、ｐ型トランジスタ３４２のソースに接続される。ｐ型トランジスタ３４２のドレインは、ｐ型トランジスタ３４４のソースに接続される。ｐ型トランジスタ３４４のドレインは、ｐ型トランジスタ３４６のソースに接続される。ｐ型トランジスタ３４６のドレインは、連結ノード３２０に接続される。ｐ型トランジスタ３４０～３４６のそれぞれのゲートは、マルチプレクサノード３０４のＣＲＡＭセルＣ０～Ｃ３の相補的記憶ノードＱ０Ｂ～Ｑ３Ｂに接続される。インバータ３５０、３５２は、直列に接続される。インバータ３５０の入力ノードは、連結ノード３２０に接続され、インバータ３５０の出力ノードは、インバータ３５２の入力ノードに接続される。

【0044】

相互接続ノード３０２およびマルチプレクサノード３０４は、本明細書の例の態様を図示するために示されている。多くの相互接続ノード３０２は、概してＰＬ ＩＣの構成可能な相互接続ネットワーク中に含まれる。第１の相互接続ノード３０２－１の連結ノード３１０－１と、第２の相互接続ノード３０２－２のトランスミッションゲート３１６－２の入力／出力ノードとの間の接続は、隣接する相互接続ノード３０２の間に実装され得る多くの接続の例示である。いくつかのマルチプレクサノード３０４が、構成可能な相互接続ネットワークにおいて相互接続ノード３０２内でインターリーブされ得る。マルチプレクサノード３０４は、第２の相互接続ノード３０２－２の連結ノード３１０－２とトランスミッションゲート３２８の入力／出力ノードとの間の接続によって示されているように、隣接する相互接続ノード３０２に接続され得る。さらに、マルチプレクサノード３０４は、マルチプレクサノード３０４のインバータ３５２の出力ノードと、第２の相互接続ノード３０２－２のトランスミッションゲート３１４－２の入力／出力ノードとの間の接続によって示されているように、相互接続ノード３０２にフィードバックを提供するために接続され得る。様々な相互接続ノード３０２およびマルチプレクサノード３０４の多くの詳細が、簡潔および明快のために省略されている。

【0045】

図４は、例示的なＣＲＡＭセル４００を図示する。ＣＲＡＭセル４００は、相互接続ノード３０２およびマルチプレクサノード３０４のＣＲＡＭセルの例示である。ＣＲＡＭセル４００は、クロスカップルドインバータ４１０、４１２とパスゲートトランジスタ４１４、４１６とを含む。インバータ４１０の入力ノードおよびインバータ４１２の出力ノードは、ともに接続され、記憶ノードＱＸを形成する。インバータ４１０の出力ノードおよびインバータ４１２の入力ノードは、ともに接続され、相補的記憶ノードＱＸＢを形成する。インバータ４１０、４１２は、電力のためにＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭに接続される。

【0046】

パスゲートトランジスタ４１４のソース／ドレインは、データラインノードＤＸに接続され、パスゲートトランジスタ４１４の別のソース／ドレインは、記憶ノードＱＸに接続される。パスゲートトランジスタ４１６のソース／ドレインは、相補的データラインノードＤＸＢに接続され、パスゲートトランジスタ４１６の別のソース／ドレインは、相補的記憶ノードＱＸＢに接続される。パスゲートトランジスタ４１４、４１６のゲートは、アドレスノードＡに接続される。

【0047】

相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、（たとえば、電力管理モジュール（ＰＭＭ）によって）ベースチップ１０２上で生成され得る。この相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、次いで、ベースチップ１０２からファブリックチップ１０４～１０８に伝搬され、構成可能な相互接続ネットワークにおいてマルチプレクサノード３０４の相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂに配信される。相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが、パワーアップおよびパワーダウンシーケンス中に低であるとき、（フィードバックによって）連結ノード３１０および３２０が、相互接続電源電圧ＶＣＣ＿ＩＮＴにプルアップされることを引き起こすことができる。たとえば、低相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、ｐ型トランジスタ３３０が、連結ノード３２０が相互接続電源電圧ＶＣＣ＿ＩＮＴにプルアップされるように、閉じられるかまたは導通状態になることを引き起こすことができ、相互接続電源電圧ＶＣＣ＿ＩＮＴは、インバータ３５０、３５２を介して他の連結ノード３１０にフィードバックされ得る。それゆえに、ｐ型トランジスタ３３０は、プルアップ回路と呼ばれることがある。他のプルアップ回路が、実装され得る。

【0048】

相互接続電源電圧ＶＣＣ＿ＩＮＴに連結ノード３１０、３２０をプルアップすることによって、コネクティングトランスミッションゲートを通る高い競合電流を引き起こすことがある、連結ノード３１０、３２０の間の電圧低下は、低減または解消され得る。たとえば、相互接続電源電圧ＶＣＣ＿ＩＮＴに連結ノード３１０、３２０をプルアップしない場合、競合電流は、（ｉ）相互接続ノード３０２がそれらに接続された論理ノードＬＯＧＩＣが、異なる電圧にあるとき、および（ｉｉ）トランスミッションゲートのｐ型トランジスタが導通状態になるほど十分に相補的記憶ノードＱＸＢの信号が低くなるように、ＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭが、それぞれのチップのトリップ電圧を下回ってパワーダウンシーケンス中に低下するとき、起こることがある。

【0049】

相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが、ベースチップ１０２上で検出されたコンディションのみに基づいて生成される場合、いくつかの状況では、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、連結ノード３１０、３２０が相互接続電源電圧ＶＣＣ＿ＩＮＴにプルアップされるべきであるときに低くないことがある。概して、これは、ベースチップ１０２が、ファブリックチップ１０４～１０８のうちのいずれよりも速いプロセスコーナーにおいて特徴づけられたとき、起こり得る。

【0050】

図５および図６は、ベースチップおよび任意のファブリックチップが、異なるプロセスコーナーにおいて特徴づけられたときの信号およびタイミングを図示するチャートである。図５中で、ベースチップは、スロースロー（ＳＳ）と特徴づけられ、ファブリックチップは、ファストファスト（ＦＦ）と特徴づけられる。図６中で、ベースチップは、ファストファスト（ＦＦ）と特徴づけられ、ファブリックチップは、スロースロー（ＳＳ）と特徴づけられる。これらの例では、パワーオンリセット信号ＰＯＲおよび相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、ベースチップ上で検出されたコンディションのみに基づいて生成される。

【0051】

図５および図６は両方とも、パワーアップシーケンス中に上昇し、パワーダウンシーケンス中に降下する電源電圧ＶＣＣを図示する。電源電圧ＶＣＣが、パワーアップ中に上昇するにつれて、電源電圧ＶＣＣは、時間Ｔ１においてファストトリップ電圧ＶＴＲＩＰＦ（たとえば、０．２５Ｖ）を受け渡し、その後、時間Ｔ２においてスロートリップ電圧ＶＴＲＩＰＳ（たとえば、０．５３Ｖ）を受け渡す。電源電圧ＶＣＣが、パワーダウン中に降下するにつれて、電源電圧ＶＣＣは、時間Ｔ３においてスロートリップ電圧ＶＴＲＩＰＳを受け渡し、その後、時間Ｔ４においてファストトリップ電圧ＶＴＲＩＰＦを受け渡す。概して、ファストと分類されたチップのトランジスタは、スローと分類されたチップのトランジスタよりも低いしきい値電圧ｖ_ｔを有する。それゆえに、ファストと分類されたチップは、パワーアップ時により低い電圧において動作可能になるためにトリップオンし、パワーダウン時により低い電圧においてトリップオフすることになる。逆に、スローと分類されたチップは、パワーアップ時により高いにおいて動作可能になるためにトリップオンし、パワーダウン時により高い電圧においてトリップオフすることになる。

【0052】

図５および図６は、ベースチップが、それぞれ、スロースロー（ＳＳ）およびファストファスト（ＦＦ）と特徴づけられたときの、パワーアップおよびパワーダウンシーケンス中の、ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳを示す。ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、ベースチップ上のいかなる電源電圧に対してもジェネリックであり、概して、パワーアップおよびパワーダウンシーケンスの態様を図示するために使用される。図５中で、ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、電源電圧ＶＣＣが、時間Ｔ２においてパワーアップ中にベースチップをトリップオンするのに十分に高いことを指し示し、電源電圧ＶＣＣが、時間Ｔ３においてパワーダウン中にベースチップをトリップオフするのに十分に低いことを指し示す。図５中のベースチップは、ベースチップが、スロースローと特徴づけられたので、より高いスロートリップ電圧ＶＴＲＩＰＳにおいてトリップオン／オフする。図６中で、ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、電源電圧ＶＣＣが、時間Ｔ１においてパワーアップ中にベースチップをトリップオンするのに十分に高いことを指し示し、電源電圧ＶＣＣが、時間Ｔ４においてパワーダウン中にベースチップをトリップオフするのに十分に低いことを指し示す。図６中のベースチップは、ベースチップが、ファストファストと特徴づけられたので、より低いファストトリップ電圧ＶＴＲＩＰＦにおいてトリップオン／オフする。

【0053】

図５および図６は、ファブリックチップが、それぞれ、ファストファスト（ＦＦ）およびスロースロー（ＳＳ）と特徴づけられたときの、パワーアップおよびパワーダウンシーケンス中の、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳを示す。ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、ファブリックチップ上のいかなる電源電圧に対してもジェネリックであり、概して、パワーアップおよびパワーダウンシーケンスの態様を図示するために使用される。図５中で、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、電源電圧ＶＣＣが、時間Ｔ１においてパワーアップ中にファブリックチップをトリップオンするのに十分に高いことを指し示し、電源電圧ＶＣＣが、時間Ｔ４においてパワーダウン中にファブリックチップをトリップオフするのに十分に低いことを指し示す。図５中のファブリックチップは、ファブリックチップが、ファストファストと特徴づけられたので、より低いファストトリップ電圧ＶＴＲＩＰＦにおいてトリップオン／オフする。図６中で、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、電源電圧ＶＣＣが、時間Ｔ２においてパワーアップ中にファブリックチップをトリップオンするのに十分に高いことを指し示し、電源電圧ＶＣＣが、時間Ｔ３においてパワーダウン中にファブリックチップをトリップオフするのに十分に低いことを指し示す。図６中のファブリックチップは、ファブリックチップが、スロースローと特徴づけられたので、より高いスロートリップ電圧ＶＴＲＩＰＳにおいてトリップオン／オフする。

【0054】

図５および図６は、パワーオンリセット信号ＰＯＲをも示す。パワーオンリセット信号ＰＯＲは、これらの図中では、ベースチップにおいてのみ検出および／または生成される。パワーオンリセット信号ＰＯＲは、概して、電源電圧ＶＣＣが、パワーオンリセット信号ＰＯＲがその点において低であるベースチップのトリップ電圧を上回るまで、電源電圧ＶＣＣを追尾する。図５中に示されているように、パワーオンリセット信号ＰＯＲは、ベースチップが、（ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって指し示されているように）トリップオンする時間Ｔ２まで、電源電圧ＶＣＣを追尾し、時間Ｔ２から時間Ｔ３まで低のままであり、時間Ｔ３において、ベースチップが、（ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって指し示されているように）トリップオフしたとき、電源電圧ＶＣＣを追尾するために遷移する。図６中に示されているように、パワーオンリセット信号ＰＯＲは、ベースチップが、（ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって指し示されているように）トリップオンする時間Ｔ１まで、電源電圧ＶＣＣを追尾し、時間Ｔ１から時間Ｔ４まで低のままであり、時間Ｔ４において、ベースチップが、（ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって指し示されているように）トリップオフしたとき、電源電圧ＶＣＣを追尾するために遷移する。

【0055】

図５および図６は、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂをさらに示す。パワーアップシーケンス中に、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、異なる電力ドメインを電源電圧に立ち上げるシーケンスを制御する、状態機械の指定されたシーケンシングに基づいて生成される。相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、概して、このパワーアップシーケンス中に低である。相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが、図３中の相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂにおいて提供されると仮定すると、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが低であるとき、構成可能な相互接続ネットワーク中の連結ノード３１０、３２０は、相互接続電源ノードＶＣＣ＿ＩＮＴの電圧にプルアップされる。パワーアップシーケンスの終結において、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、リリースされ、（時間Ｔ２と時間Ｔ３との間で）高に遷移する。概して、パワーアップシーケンスのタイミングは、時間Ｔ２と時間Ｔ３との間で相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂの遷移のタイミングを規定することができる。

【0056】

図５および図６中で、パワーダウンシーケンス中に、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳを追尾する。それゆえに、図５中で、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、（たとえば、ベースチップが、パワーダウン中にトリップオフする）時間Ｔ３において低に遷移し、図６中で、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、（たとえば、ベースチップが、パワーダウン中にトリップオフする）時間Ｔ４において低に遷移する。

【0057】

図５によって提示されている状況では、構成可能な相互接続ネットワーク中の高い競合電流は、起こらないことがある。パワリングダウンの直前に、構成可能な相互接続ネットワークは、競合電流が、構成可能な相互接続ネットワーク中に存在することなしに、（たとえば、ユーザ設計に従って）動作可能であるように構成されると仮定されることに留意されたい。ファブリックチップは、ファストファストと特徴づけられ、ファブリックチップのトランジスタは、概して、より低いしきい値電圧を有するので、相互接続チップは、ベースチップが、低相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂをその点において生成する時間Ｔ３の後、相互接続チップの動作可能なステータスおよび構成を保持することができる。図５中の時間Ｔ３における低相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、構成可能な相互接続ネットワーク中の連結ノード３１０、３２０が、トランジスタ３３０およびフィードバックによって相互接続電源ノードＶＣＣ＿ＩＮＴの電圧にプルアップされることを引き起こし、これは、異なる連結ノード３１０、３２０の間の電圧低下を防止または低減する。異なる連結ノード３１０、３２０の間の電圧低下が低減されるかまたはない場合、それらの連結ノードの間に接続されたトランスミッションゲートを通る高い競合電流は、回避され得る。

【0058】

図６によって提示されている状況では、構成可能な相互接続ネットワーク中の高い競合電流は、起こり得る。この状況では、ファブリックチップの構成可能な相互接続ネットワークは、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが、低に遷移する前に、構成可能な相互接続ネットワークの構成を失うことがある。ベースチップは、ファストファストと特徴づけられ、ベースチップのトランジスタは、概して、より低いしきい値電圧を有するので、ベースチップは、電源電圧ＶＣＣが、時間Ｔ４においてより低いファストトリップ電圧ＶＴＲＩＰＦになるまで、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂを低に遷移させない。しかしながら、ファブリックチップは、スロースローと特徴づけられ、ファブリックチップのトランジスタは、概して、より高いしきい値電圧を有するので、ＣＲＡＭセルの相補的記憶ノードＱＸ、ＱＸＢ上の信号は、時間Ｔ３においておよび時間Ｔ３の後、対応するトランスミッションゲートのトランジスタのしきい値電圧を下回る電圧レベルに降下し得る（よって、ファブリックチップは、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって指し示されているように、時間Ｔ３においてトリップオフする）。相補的記憶ノードＱＸ、ＱＸＢ上の信号が、トランスミッションゲートのトランジスタのしきい値電圧を下回る電圧レベルに降下したとき、トランスミッションゲートのｐ型トランジスタは、導通状態にあり得る。相互接続ノード３０２のトランスミッションゲート３１８に接続された論理ノードＬＯＧＩＣにおける電圧が、（たとえば、プログラマブル論理要素の先行する構成からの永続的電圧により）異なる場合、電圧低下は、１つまたは複数のトランスミッションゲートがそれらの間に接続されたノードの間に存在し得る。電圧低下は、介在するトランスミッションゲートを通って流れる高い競合電流を生じることがあり、これは、それらのトランスミッションゲートを焼き尽くし、ファブリックチップに損傷を与えることがある。この競合電流が起こる可能性は、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが高である時間Ｔ３と、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが低に遷移し、連結ノード３１０、３１０がｐ型トランジスタ３３０によってプルアップされる時間Ｔ４との間に存在する。

【0059】

図７は、いくつかの例による、図２のマルチチップデバイスのチップスタックのＩＣの追加の詳細を描く回路図のブロック図である。ベースチップ１０２は、電力管理モジュール（ＰＭＭ）５０２を含む。ＰＭＭ５０２は、いくつかの例では処理システム２０２中に含まれ得、他の例では処理システムの外にあり得る。ＰＭＭ５０２は、検出器回路５０４、論理回路５０６、および電源回路５０８を含む。ファブリックチップ１０４～１０８のＰＬ ＩＣ２２０は、各々、検出器回路５０４ならびに相互接続ネットワークおよびプログラマブル論理（ＩＮＴ／ＰＬ）５１０（たとえば、ファブリック）を含む。

【0060】

電源回路５０８は、チップ１０２～１０８に電力を出力するように構成される。電源回路５０８は、チップスタックの１つまたは複数の電力ドメインの電源電圧を生成および調整するようにさらに構成される。電源回路５０８は、様々なチップ１０２～１０８中の金属層および／またはＴＳＶを通してチップスタック全体にわたってその電力を分配する。図７は、電源回路５０８が、第１の電源ノード５２０および第２の電源ノード５２２を介して、ファブリックチップ１０４～１０８のＩＮＴ／ＰＬ５１０とＰＭＭ５０２中の検出器回路５０４とに接続されることを示す。いくつかの例では、電源回路５０８は、第１の電源ノード５２０上の相互接続電源電圧ＶＣＣ＿ＩＮＴおよび第２の電源ノード５２２上のＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭを分配することができる。そのような例では、第１の電源ノード５２０は、相互接続電源ノードＶＣＣ＿ＩＮＴであり得、第２の電源ノード５２２は、ＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭであり得る。他の例では、電源回路５０８は、第１の電源ノード５２０上の相互接続電源電圧ＶＣＣ＿ＩＮＴおよび第２の電源ノード５２２上の補助電源電圧ＶＣＣ＿ＡＵＸを分配することができる。そのような例では、第１の電源ノード５２０は、相互接続電源ノードＶＣＣ＿ＩＮＴであり得、第２の電源ノード５２２は、補助電源ノードＶＣＣ＿ＡＵＸであり得る。ファブリックチップ１０４～１０８の各々は、補助電源電圧ＶＣＣ＿ＡＵＸから調整ＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭを生成し、それぞれのファブリックチップ１０４～１０８上のＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭ上のＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭを分配するための、電力変換回路を含むことができる。パワーアップされ、動作可能なとき、ＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭは、相互接続電源電圧ＶＣＣ＿ＩＮＴおよび／または補助電源電圧ＶＣＣ＿ＡＵＸよりも大きくなり得る。相互接続電源ノードＶＣＣ＿ＩＮＴおよびＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭは、図３および図４中に示されているようになど、ＩＮＴ／ＰＬ５１０の構成可能な相互接続ネットワークに接続される。

【0061】

各ファブリックチップ１０４～１０８上の検出器回路５０４は、相互接続電源電圧ＶＣＣ＿ＩＮＴおよびＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭが、それぞれのファブリックチップ１０４～１０８が動作可能であるほど十分に高くなったときを検出するために、そのそれぞれのチップ１０２～１０８上の相互接続電源ノードＶＣＣ＿ＩＮＴおよびＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭに接続される。ベースチップ１０２上の検出器回路５０４は、第１の電源ノード５２０（たとえば、相互接続電源ノードＶＣＣ＿ＩＮＴ）および第２の電源ノード５２２（たとえば、ＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭまたは補助電源ノードＶＣＣ＿ＡＵＸ）に接続される。検出器回路５０４は、それぞれのチップ１０２～１０８が、トリップオンし、トリップオフしたときを検出する。ベースチップ１０２の検出器回路５０４は、第１の電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ５３０および第２の電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ５３２を介して、論理回路５０６に接続される。ファブリックチップ１０４～１０８の各検出器回路５０４は、それぞれの相互接続電源電圧存在ノードＶＣＣ＿ＩＮＴ＿ＰＲＥＳ５３４－１、５３４－２、５３４－３およびそれぞれのＣＲＡＭ電源電圧存在ノードＶＣＣ＿ＲＡＭ＿ＰＲＥＳ５３６－１、５３６－２、５３６－３を介して、ＰＭＭ５０２の論理回路５０６に接続される。ベースチップ１０２の検出器回路５０４は、それぞれ、第１の電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ５３０および第２の電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ５３２上のそれぞれの第１の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳおよび第２の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳを出力する。ファブリックチップ１０４～１０８の各検出器回路５０４は、それぞれ、相互接続電源電圧存在ノードＶＣＣ＿ＩＮＴ＿ＰＲＥＳ５３４－１、５３４－２、５３４－３およびＣＲＡＭ電源電圧存在ノードＶＣＣ＿ＲＡＭ＿ＰＲＥＳ５３６－１、５３６－２、５３６－３上のそれぞれの相互接続電源電圧存在信号ＶＣＣ＿ＩＮＴ＿ＰＲＥＳおよびＣＲＡＭ電源電圧存在信号ＶＣＣ＿ＲＡＭ＿ＰＲＥＳを出力する。

【0062】

論理回路５０６は、各電源電圧存在ノード５３０、５３２、５３４、５３６に接続される。論理回路５０６は、グローバルパワーオンリセット信号ＰＯＲを生成するために、チップ１０２～１０８上で生成された電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳ、ＶＣＣ＿ＩＮＴ＿ＰＲＥＳ、ＶＣＣ＿ＲＡＭ＿ＰＲＥＳのＮＡＮＤをとるための、ＮＡＮＤゲートまたは類似の論理回路を含むことができる。グローバルパワーオンリセット信号ＰＯＲは、ファブリックチップ１０４～１０８の各ＩＮＴ／ＰＬ５１０に接続された、グローバルパワーオンリセットノードＰＯＲ５４０上の論理回路５０６によって出力される。論理回路５０６は、パワーアップシーケンスおよび／またはパワーダウンシーケンスを実装するように構成された論理状態機械をさらに含むことができる。パワーアップシーケンスにおいて、論理状態機械は、グローバルパワーオンリセット信号ＰＯＲおよび状態機械のコンディションに基づいてグローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂを生成することができる。パワーダウンシーケンスにおいて、論理状態機械は、グローバルパワーオンリセット信号ＰＯＲを反転させることによって、グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂを生成することができる。いくつかの例では、論理回路は、グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂを生成するために、チップ１０２～１０８上で生成された電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳ、ＶＣＣ＿ＩＮＴ＿ＰＲＥＳ、ＶＣＣ＿ＲＡＭ＿ＰＲＥＳの論理積をとるための、ＡＮＤゲートまたは類似の論理回路を含むことができる。グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、ファブリックチップ１０４～１０８の各ＩＮＴ／ＰＬ５１０に接続された、グローバル相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂ５４２上の論理回路５０６によって出力される。相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂ５４２は、ＩＮＴ／ＰＬ５１０の構成可能な相互接続ネットワーク中のマルチプレクサノード３０４中のｐ型トランジスタ３３０のゲートに接続される。よって、構成可能な相互接続ネットワークのプルアップ回路は、グローバル相補的相互接続パワーオンリセットノードＰＯＲ＿ＩＮＴ＿Ｂ５４２上の相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂに応答して、連結ノード３１０、３２０の電圧をプルアップすることができる。

【0063】

図８は、いくつかの例による、図７の回路図のコンテキストにおける、ベースチップおよびファブリックチップがファストファスト（ＦＦ）およびスロースロー（ＳＳ）と特徴づけられたときの信号およびタイミングを図示するチャートである。図８のチャートにおいて、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、任意のファブリックチップ１０４～１０８によって生成された、相互接続電源電圧存在信号ＶＣＣ＿ＩＮＴ＿ＰＲＥＳおよび／またはＣＲＡＭ電源電圧存在信号ＶＣＣ＿ＲＡＭ＿ＰＲＥＳのうちのいずれかの例示であり、ベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳは、ベースチップ１０２によって生成された第１および第２の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳのうちのいずれかの例示である。図８中に示されているように、パワーダウンシーケンスにおいて、グローバルパワーオンリセット信号ＰＯＲは、スロートリップ電圧ＶＴＲＩＰＳにおいてトリップするファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳによって図示されているファブリックチップである、最スローチップと整合された遷移を有する。パワーオンリセット信号ＰＯＲは、最スローチップにパワーオンリセット信号ＰＯＲを整合させるために、ファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳとベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳとのＮＡＮＤをとることによって生成される。さらに、パワーダウンシーケンスにおいて、グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、最スローチップと整合された遷移を有する。グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、パワーダウンシーケンス中に、グローバルパワーオンリセット信号ＰＯＲを反転させること、またはファブリックチップジェネリック電源電圧存在信号ＦＡＢ＿ＶＣＣ＿Ｘ＿ＰＲＥＳとベースチップジェネリック電源電圧存在信号ＢＡＳ＿ＶＣＣ＿Ｘ＿ＰＲＥＳとの論理積をとることによって生成される。パワーアップシーケンスにおいて、状態機械がパワーアップシーケンスを制御するタイミングは、競合電流がパワーアップシーケンスの前の状態および／またはタイミングによって除去され得るポイントにおいて、グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂの遷移が、低から高に遷移することを引き起こすことができる。

【0064】

上記の説明に鑑みて、パワーダウン中に、グローバル相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂの低への遷移を、最スローチップのトリップオフに整合させることによって、構成可能な相互接続ネットワーク中の連結ノード３１０、３２０は、各ファブリックチップ１０４～１０８が、トリップオフする前にまたはトリップオフするとき、相互接続電源ノードＶＣＣ＿ＩＮＴの電圧にｐ型トランジスタ３３０によってプルアップされ得る。これは、構成可能な相互接続ネットワークのトランスミッションゲートを通る競合電流を防止または低減することができる。

【0065】

図９は、いくつかの例による、検出器回路５０４の少なくとも一部の回路図である。検出器回路５０４は、電源電圧の存在を検出するためにチップ１０２～１０８のうちのいずれか中に実装され得る。検出器回路５０４は、参照符中の「Ｘ」によって指し示される、いかなる電力ドメインに関しても総称的に説明される。検出器回路５０４は、電源がそれぞれのチップ上で検出されるべきである電力ドメインの各々について実装され得る。検出器回路５０４は、抵抗器６０２と、ｎ型トランジスタ６０４、６０６、６１２、６１４、６１８、６２０と、ｐ型トランジスタ６０８、６１０、６１６、６２２と、インバータ６２４、６２６とを含む。検出器回路は、ジェネリック電源ノードＶＣＣ＿Ｘおよびジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳに接続される。ファブリックチップ１０４～１０８上の１つの検出器回路について、ジェネリック電源ノードＶＣＣ＿Ｘは、ファブリックチップ１０４～１０８上の相互接続電源ノードＶＣＣ＿ＩＮＴであり得、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳは、ファブリックチップ１０４～１０８上の相互接続電源電圧存在ノードＶＣＣ＿ＩＮＴ＿ＰＲＥＳであり得る。ファブリックチップ１０４～１０８上の別の検出器回路について、ジェネリック電源ノードＶＣＣ＿Ｘは、ファブリックチップ１０４～１０８上のＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭであり得、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳは、ファブリックチップ１０４～１０８上のＣＲＡＭ電源電圧存在ノードＶＣＣ＿ＲＡＭ＿ＰＲＥＳであり得る。検出器回路は両方とも、ファブリックチップ１０４～１０８上の検出器回路５０４の一部であり得る。同様に、ベースチップ１０２上の１つの検出器回路について、ジェネリック電源ノードＶＣＣ＿Ｘは、ベースチップ１０２上の第１の電源ノード５２０であり得、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳは、ベースチップ１０２上の第１の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳであり得る。ベースチップ１０２上の別の検出器回路について、ジェネリック電源ノードＶＣＣ＿Ｘは、ベースチップ１０２上の第２の電源ノード５２２であり得、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳは、ベースチップ１０２上の第２の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳであり得る。検出器回路は両方とも、ベースチップ１０２上の検出器回路５０４の一部であり得る。

【0066】

抵抗器６０２は、ジェネリック電源ノードＶＣＣ＿Ｘに接続された第１の端子を有し、ｎ型トランジスタ６０４のドレインにおよびトランジスタ６０８、６１０、６１２、６１４のそれぞれのゲートに接続された第２の端子を有する。ｎ型トランジスタ６０４のソースは、ｎ型トランジスタ６０６のドレインに接続され、ｎ型トランジスタ６０６のソースは、接地ノードＧＮＤに接続される。ｎ型トランジスタ６０４、６０６のゲートは、ジェネリック電源ノードＶＣＣ＿Ｘに接続される。

【0067】

ｐ型トランジスタ６０８のソースは、ジェネリック電源ノードＶＣＣ＿Ｘに接続され、ｐ型トランジスタ６０８のドレインは、ｐ型トランジスタ６１０、６１６のそれぞれのソースに接続される。ｐ型トランジスタ６１０のドレインは、ｎ型トランジスタ６１２のドレイン、ｐ型トランジスタ６１６のゲート、ｎ型トランジスタ６２０のゲート、およびインバータ６２４の入力ノードに接続される。ｎ型トランジスタ６１２のソースは、ｎ型トランジスタ６１４のドレインに接続され、ｎ型トランジスタ６１４のソースは、接地ノードＧＮＤに接続される。ｐ型トランジスタ６１６のドレインは、ｎ型トランジスタ６１８のドレインに接続され、ｎ型トランジスタ６１８のソースは、接地ノードＧＮＤに接続される。ｎ型トランジスタ６１８のゲートは、ジェネリック電源ノードＶＣＣ＿Ｘに接続される。ｎ型トランジスタ６２０のドレインは、ｐ型トランジスタ６２２のドレインに接続され、ｐ型トランジスタ６２２のソースは、ジェネリック電源ノードＶＣＣ＿Ｘに接続される。ｐ型トランジスタ６２２のゲートは、接地ノードＧＮＤに接続される。インバータ６２４の出力ノードは、インバータ６２６の入力ノードに接続され、インバータ６２６の出力ノードは、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳである。

【0068】

検出器回路５０４の詳細な動作は、当業者によって直ちに理解されるであろう。概して、検出器回路５０４は、ジェネリック電源ノードＶＣＣ＿Ｘ上のジェネリック電源電圧ＶＣＣ＿Ｘが、検出器回路５０４がその上に配置されたチップのトリップ電圧を上回ったときを検出する。ジェネリック電源電圧ＶＣＣ＿Ｘが、トリップ電圧を下回るとき、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ上の信号は、低であり、ジェネリック電源電圧ＶＣＣ＿Ｘが、トリップ電圧を上回るとき、ジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳ上の信号は、ジェネリック電源電圧ＶＣＣ＿Ｘを追尾する（たとえば、論理的に高である）。よって、検出器回路５０４は、ジェネリック電源電圧ＶＣＣ＿Ｘの存在を検出し、応答してジェネリック電源電圧存在ノードＶＣＣ＿Ｘ＿ＰＲＥＳを出力するように構成される。

【0069】

図１０は、いくつかの例による、マルチチップデバイスを動作させる方法７００のフローチャートである。マルチチップデバイスは、上記で説明されたものであり得る。ブロック７０２において、１つまたは複数の存在信号が、それぞれのチップ上の電源電圧のそれぞれの存在を検出することに基づいて、各チップ上の検出器回路によって生成される。たとえば、ファブリックチップ１０４～１０８のための電源電圧は、ＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭおよび／または相互接続電源電圧ＶＣＣ＿ＩＮＴであり得、ＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭおよび／または相互接続電源電圧ＶＣＣ＿ＩＮＴの（たとえば、チップのトリップ電圧を上回るまたは下回る）存在の検出は、それぞれ、ＣＲＡＭ電源電圧存在信号ＶＣＣ＿ＲＡＭ＿ＰＲＥＳおよび／または相互接続電源電圧存在信号ＶＣＣ＿ＩＮＴ＿ＰＲＥＳが生成されることを引き起こすことができる。ＣＲＡＭ電源電圧ＶＣＣ＿ＲＡＭおよび相互接続電源電圧ＶＣＣ＿ＩＮＴは、図３および図４中に示されているように、ファブリックチップ１０４～１０２の構成可能な相互接続ネットワーク中のＣＲＡＭ電源ノードＶＣＣ＿ＲＡＭおよび相互接続電源ノードＶＣＣ＿ＩＮＴに印加され得る。ベースチップ１０２のための電源電圧は、それぞれ、第１の電源ノード５２０および第２の電源ノード５２２上の第１の電源電圧および／または第２の電源電圧であり得、第１の電源電圧および／または第２の電源電圧の（たとえば、チップのトリップ電圧を上回るまたは下回る）存在の検出は、それぞれ、第１の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳおよび／または第２の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳが生成されることを引き起こすことができる。チップ１０２～１０８への電力は、ベースチップ１０２上の電源回路５０８によって出力され得、その存在が検出される電源電圧は、上記で説明されたように、電源回路５０８によって出力された電力に基づき得る。

【0070】

ブロック７０４において、プルアップ信号が、１つまたは複数の存在信号に基づいてベースチップ上の論理回路によって生成される。たとえば、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂは、ＣＲＡＭ電源電圧存在信号ＶＣＣ＿ＲＡＭ＿ＰＲＥＳ、相互接続電源電圧存在信号ＶＣＣ＿ＩＮＴ＿ＰＲＥＳ、第１の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳ、および第２の電源電圧存在信号ＶＣＣ＿Ｘ＿ＰＲＥＳのうちの１つまたは複数に基づいてベースチップ１０２上の論理回路５０６によって生成され得る。

【0071】

ブロック７０６において、ファブリックチップ上のプログラマブルＩＣの構成可能な相互接続ネットワークのノードのそれぞれの電圧は、プルアップ信号に応答して、ファブリックチップ上のそれぞれのプルアップ回路によってプルアップされる。たとえば、相補的相互接続パワーオンリセット信号ＰＯＲ＿ＩＮＴ＿Ｂが、低であるとき、ｐ型トランジスタ３３０は、上記で説明されたように、構成可能な相互接続ネットワークの連結ノード３２０、３１０の電圧をプルアップする。構成可能な相互接続ネットワークは、図３および図４に関して上記で説明されたものであり得る。

【0072】

上記は、特定の例を対象とするが、他の例およびさらなる例が、本発明の基本範囲から逸脱することなく考えられ得、本発明の範囲は、以下の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】