特許 7541190 コンピュートインメモリトランジスタによるブール論理の実現方法、ユニット及び回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-19

(45)【発行日】2024-08-27

(54)【発明の名称】コンピュートインメモリトランジスタによるブール論理の実現方法、ユニット及び回路

(51)【国際特許分類】

   H03K 19/173 20060101AFI20240820BHJP

   H03K 19/21 20060101ALI20240820BHJP

   H10B 51/00 20230101ALI20240820BHJP

   H01L 21/8234 20060101ALI20240820BHJP

   H01L 27/06 20060101ALI20240820BHJP

   H01L 27/088 20060101ALI20240820BHJP

   H03K 19/185 20060101ALN20240820BHJP

【ＦＩ】

H03K19/173 130

H03K19/21

H10B51/00

H01L27/06 102A

H01L27/088 H

H03K19/185

【請求項の数】 6

(21)【出願番号】P 2023524981

(86)(22)【出願日】2022-05-07

(65)【公表番号】

(43)【公表日】2024-02-08

(86)【国際出願番号】 CN2022091442

(87)【国際公開番号】W WO2023130632

(87)【国際公開日】2023-07-13

【審査請求日】2023-04-24

(31)【優先権主張番号】202210021493.1

(32)【優先日】2022-01-10

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】521162399

【氏名又は名称】之江実験室

(74)【代理人】

【識別番号】100128347

【弁理士】

【氏名又は名称】西内 盛二

(72)【発明者】

【氏名】▲顧▼ 佳▲ニー▼

(72)【発明者】

【氏名】▲陳▼ 冰

(72)【発明者】

【氏名】玉 ▲シアオ▼

(72)【発明者】

【氏名】金 成吉

(72)【発明者】

【氏名】▲韓▼ 根全

【審査官】福田 正悟

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１７２５３９（ＵＳ，Ａ１）

【文献】特開２００５－０１２２１０（ＪＰ，Ａ）

【文献】特開２００３－１７９４８５（ＪＰ，Ａ）

【文献】国際公開第２００４／０８６６２５（ＷＯ，Ａ１）

【文献】国際公開第２００３／０６５５８２（ＷＯ，Ａ１）

【文献】中国特許出願公開第１１４０２４５４６（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／１７３

Ｈ０３Ｋ １９／２１

Ｈ１０Ｂ ５１／００

Ｈ０１Ｌ ２１／８２３４

Ｈ０３Ｋ １９／１８５

(57)【特許請求の範囲】

【請求項1】

コンピュートインメモリトランジスタによるコンピュートインメモリ論理回路であって、前記コンピュートインメモリ論理回路が３つの基本セルからなり、前記基本セルがコンピュートインメモリトランジスタ及びプルアップ・ブルダウン抵抗からなり、プルアップ・ブルダウン抵抗がコンピュートインメモリトランジスタに直列接続され且つコンピュートインメモリトランジスタのゲート電極が独立し、プルアップ・ブルダウン抵抗の一端がコンピュートインメモリトランジスタのドレイン電極に接続され、 第１段コンピュートインメモリトランジスタのドレイン電極が第２段基本セルのゲート電極に接続されることにより、第１段基本セルと第２段基本セルとがカスケード接続されており、第２段基本セルと第３段基本セルとが１つのプルアップ・ブルダウン抵抗を共用し、第２段コンピュートインメモリトランジスタのドレイン電極が第３段コンピュートインメモリトランジスタのドレイン電極に接続され、且つ第２段コンピュートインメモリトランジスタのソース電極が第３段コンピュートインメモリトランジスタのソース電極に接続されることにより、第２段基本セルと第３段基本セルとが並列接続されており、第１段コンピュートインメモリトランジスタのゲート電極、第３段コンピュートインメモリトランジスタのゲート電極が前記コンピュートインメモリ論理回路の入力とされ、第３段コンピュートインメモリトランジスタのドレイン電極の電圧が前記コンピュートインメモリ論理回路の出力とされ、 第２段基本セルと第３段基本セルは並列接続構造であり、並列接続構造中のプルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端のポートと第１段コンピュートインメモリトランジスタのソース電極とがＧＮＤに接続され、並列接続構造中のコンピュートインメモリトランジスタのソース電極と第１段プルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端のポートとがＶ_ｄｄに接続され、第１段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、論理値が０／１であり、第２段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、第３段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、論理値が０／１であり、第１段基本セルはＮＯＲ論理演算を実現し、 前記コンピュートインメモリ論理回路はＸＮＯＲ

論理演算を実現し、第１段コンピュートインメモリトランジスタの閾値電圧と第３段コンピュートインメモリトランジスタの閾値電圧との対応する論理値が一致し、Ａで表され、第１段コンピュートインメモリトランジスタのゲート電極の電圧と第３段コンピュートインメモリトランジスタのゲート電極の電圧との対応する論理値が一致し、Ｂで表され、 前記基本セルにおいて、コンピュートインメモリトランジスタの閾値電圧Ｖ _ｔ は基本セルの入力Ａを表し、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ _ｉｎ は基本セルの入力Ｂを表し、入力Ａと入力Ｂがシリアル入力であり、コンピュートインメモリトランジスタのドレイン電極の電圧は基本セルの出力Ｖ _ｏｕｔ とされ、プルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端がポートＴ１であり、コンピュートインメモリトランジスタのソース電極がポートＴ２であり、 前記基本セルにおいて、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ _ｉｎ と閾値電圧Ｖ _ｔ はＶ _ｔ ＋＞Ｖ _ｉｎ＋ ＞Ｖ _ｔ０ ＞Ｖ _ｉｎ－ ＞Ｖ _ｔ－ の関係を満たし、 ゲート電極の電圧Ｖ _ｉｎ がＶ _ｉｎ＋ 、Ｖ _ｉｎ－ の間に変調され、閾値電圧Ｖ _ｔ がＶ _ｔ＋ 、Ｖ _ｔ０ 、Ｖ _ｔ－ の間に変調される ことを特徴とするコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【請求項2】

コンピュートインメモリトランジスタによるコンピュートインメモリ論理回路であって、前記コンピュートインメモリ論理回路が３つの基本セルからなり、前記基本セルがコンピュートインメモリトランジスタ及びプルアップ・ブルダウン抵抗からなり、プルアップ・ブルダウン抵抗がコンピュートインメモリトランジスタに直列接続され且つコンピュートインメモリトランジスタのゲート電極が独立し、プルアップ・ブルダウン抵抗の一端がコンピュートインメモリトランジスタのドレイン電極に接続され、 第１段コンピュートインメモリトランジスタのドレイン電極が第２段基本セルのゲート電極に接続されることにより、第１段基本セルと第２段基本セルとがカスケード接続されており、第２段基本セルと第３段基本セルとが１つのプルアップ・ブルダウン抵抗を共用し、第２段コンピュートインメモリトランジスタのドレイン電極が第３段コンピュートインメモリトランジスタのドレイン電極に接続され、第２段コンピュートインメモリトランジスタのソース電極が第３段コンピュートインメモリトランジスタのソース電極に接続されることにより、第２段基本セルと第３段基本セルとが並列接続されており、第１段コンピュートインメモリトランジスタのゲート電極、第３段コンピュートインメモリトランジスタのゲート電極が前記コンピュートインメモリ論理回路の入力とされ、第３段コンピュートインメモリトランジスタのドレイン電極の電圧が前記コンピュートインメモリ論理回路の出力とされ、 第２段基本セルと第３段基本セルは並列接続構造であり、並列接続構造中のコンピュートインメモリトランジスタのソース電極と第１段コンピュートインメモリトランジスタのソース電極とがＧＮＤに接続され、並列接続構造中のプルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端のポートと第１段プルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端のポートとがＶ_ｄｄに接続され、第１段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、論理値が０／１であり、第２段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、第３段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、論理値が０／１であり、第１段基本セルはＮＯＲ論理演算を実現し、 前記コンピュートインメモリ論理回路はＸＯＲ

論理演算を実現し、第１段コンピュートインメモリトランジスタの閾値電圧と第３段コンピュートインメモリトランジスタの閾値電圧との対応する論理値が一致し、Ａで表され、第１段コンピュートインメモリトランジスタのゲート電極の電圧と第３段コンピュートインメモリトランジスタのゲート電極の電圧との対応する論理値が一致し、Ｂで表され、 前記基本セルにおいて、コンピュートインメモリトランジスタの閾値電圧Ｖ _ｔ は基本セルの入力Ａを表し、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ _ｉｎ は基本セルの入力Ｂを表し、入力Ａと入力Ｂがシリアル入力であり、コンピュートインメモリトランジスタのドレイン電極の電圧は基本セルの出力Ｖ _ｏｕｔ とされ、プルアップ・ブルダウン抵抗のコンピュートインメモリトランジスタに接続されない一端がポートＴ１であり、コンピュートインメモリトランジスタのソース電極がポートＴ２であり、 前記基本セルにおいて、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ _ｉｎ と閾値電圧Ｖ _ｔ はＶ _ｔ ＋＞Ｖ _ｉｎ＋ ＞Ｖ _ｔ０ ＞Ｖ _ｉｎ－ ＞Ｖ _ｔ－ の関係を満たし、 ゲート電極の電圧Ｖ _ｉｎ がＶ _ｉｎ＋ 、Ｖ _ｉｎ－ の間に変調され、閾値電圧Ｖ _ｔ がＶ _ｔ＋ 、Ｖ _ｔ０ 、Ｖ _ｔ－ の間に変調される ことを特徴とするコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【請求項3】

前記基本セルは

の１０種のブール論理を実現することに用いられ、コンピュートインメモリトランジスタの閾値変化によりＡ、ＢのＡＮＤ－ＯＲ関係を変調し、基本セルの両ボートの電圧の設定態様はＮＯＴゲート機能を持つか否かを決定する ことを特徴とする請求項１又は２に記載のコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【請求項4】

前記基本セルのブール論理の実現方法は、以下のステップａ）～ステップｄ）を含み、 前記ステップａ）では、ポートＴ１が接地され、ポートＴ２の電圧がＶ_ｄｄである場合、コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、印加されるゲート電極の電圧がＶ_ｉｎ＋＞Ｖ_ｔ０とされる場合、出力が１であり、印加されるゲート電極の電圧がＶ_ｉｎ－＜Ｖ_ｔ０とされる場合、出力が０であり、 前記ステップｂ）では、出力がＢに関連せず、コンピュートインメモリトランジスタのゲート電極の電圧がＶ_ｉｎ＋であり、閾値電圧がＶ_ｔ＋／Ｖ_ｔ－である場合、Ａ論理演算を実現し、閾値電圧がＶ_ｔ＋＞Ｖ_ｉｎ＋とされる場合、Ａの論理値が０であり、閾値電圧がＶ_ｔ－＜Ｖ_ｉｎ＋とされる場合、Ａの論理値が１であり、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

論理演算を実現し、 前記ステップｃ）では、出力がＡに関連せず、コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、ゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－である場合、Ｂ論理演算を実現し、ゲート電極の電圧がＶ_ｉｎ＋＞Ｖ_ｔ０とされる場合、Ｂの論理値が１であり、ゲート電極の電圧がＶ_ｉｎ－＜Ｖ_ｔ０とされる場合、Ｂの論理値が０であり、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

論理演算を実現し、 前記ステップｄ）では、出力論理がＡ、Ｂの両方に関連し、印加されるゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－であり、Ｂの論理値が１／０である場合、 サブステップｄ１）では、閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、ＡＢの２種の論理演算を実現し、 サブステップｄ２）では、閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、Ａ＋Ｂの２種の論理演算を実現する ことを特徴とする請求項３に記載のコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【請求項5】

前記ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することは、ポートＴ１が接地され、ポートＴ２電圧がＶ_ｄｄである場合、基本セルがＮＯＴゲート機能を持たず、ポートＴ１電圧がＶ_ｄｄであり、ポートＴ２が接地される場合、基本セルがＮＯＴゲート機能を持つ ことを特徴とする請求項４に記載のコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【請求項6】

前記コンピュートインメモリトランジスタは不揮発性三端子トランジスタである ことを特徴とする請求項１又は２に記載のコンピュートインメモリトランジスタによるコンピュートインメモリ論理回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体と集積回路の技術分野に属し、特にコンピュートインメモリ（ｃｏｍｐｕｔｉｎｇ－ｉｎ－ｍｅｍｏｒｙ）トランジスタによるブール論理の実現方法、ユニット及び回路に関する。

【背景技術】

【0002】

フォンノイマン型アーキテクチャに基づく従来のコンピューティングシステムにおいて、コンピューティングユニットと記憶ユニットが物理的に分離されているので、データが両者の間に頻繁に転送される必要があり、システムの電力消費及び速度の深刻な損失をもたらす。メモリの性能の向上はＣＰＵの性能に比べて圧倒的に遅く、且つ両者性能の差は大きなものとなり、高速低消費電力プロセッサの開発を制限してしまう。それと同時に、ハイアクセス、高並列の人工知能及び脳に倣うコンピューティング等の応用もコンピュートインメモリの発展を高速駆動している。

【0003】

コンピュートインメモリトランジスタは高速、低消費電力、高集積密度及び非破壊性読み出し等の利点を有すると同時に、該当デバイスはゲート電極の材料の分極を調整することによりデータの不揮発性記憶を実現することができ、コンピュートインメモリト応用の高速実現に寄与する。従って、コンピュートインメモリトランジスタを利用してデータ記憶と演算を実現することは新型のコンピューティングアーキテクチャを実現し、コンピューティング速度及びエネルギー効率を改善し、回路集積密度を向上させることに重要な役割を有する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、従来技術におけるフォンノイマン型アーキテクチャの記憶演算が分離される欠陥に対して、コンピュートインメモリトランジスタによるブール論理の実現方法、ユニット及び回路を提供することである。本発明は不揮発性コンピュートインメモリトランジスタを利用してブール論理のコンピュートインメモリトを実現し、回路の占有面積及びデータ転送による電力消費を減少する。

【課題を解決するための手段】

【0005】

本発明の目的は以下の技術的解決手段により実現され、コンピュートインメモリトランジスタによるコンピュートインメモリの基本セルであって、コンピュートインメモリトランジスタ及びプルアップ・ブルダウン抵抗からなり、プルアップ・ブルダウン抵抗がコンピュートインメモリトランジスタに直列接続され且つコンピュートインメモリトランジスタのゲート電極が独立し、コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔは入力Ａを表し、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎは入力Ｂを表し、入力Ａと入力Ｂがシリアル入力であり、プルアップ・ブルダウン抵抗の一端がコンピュートインメモリトランジスタのドレイン電極に接続され、且つドレイン電極の電圧は出力Ｖ_ｏｕｔとされ、プルアップ・ブルダウン抵抗の他端がポートＴ１であり、コンピュートインメモリトランジスタのソース電極がポートＴ２である。

【0006】

さらに、コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎと閾値電圧Ｖ_ｔはＶ_ｔ＋＞Ｖ_ｉｎ＋＞Ｖ_ｔ０＞Ｖ_ｉｎ－＞Ｖ_ｔ－の関係を満たし、
ゲート電極の電圧Ｖ_ｉｎがＶ_ｉｎ＋、Ｖ_ｉｎ－の間に変調され、閾値電圧Ｖ_ｔがＶ_ｔ＋、Ｖ_ｔ０、Ｖ_ｔ－の間に変調される。

【0007】

さらに、前記コンピュートインメモリトランジスタは強誘電体系コンピュートインメモリトランジスタである。

【0008】

コンピュートインメモリトランジスタによるブール論理の実現方法であって、単一の上記基本セルにより

の１０種のブール論理を実現し、コンピュートインメモリトランジスタの閾値変化によりＡ、ＢのＡＮＤ－ＯＲ関係を変調し、基本セルの両ボートの電圧の設定態様はＮＯＴゲート機能を持つか否かを決定する。

【0009】

さらに、以下のステップａ）～ステップｄ）を含み、
前記ステップａ）では、ポートＴ１が接地され、ポートＴ２の電圧がＶ_ｄｄである場合、コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、印加されるゲート電極の電圧がＶ_ｉｎ＋＞Ｖ_ｔ０とされる場合、出力が１であり、印加されるゲート電極の電圧がＶ_ｉｎ－＜Ｖ_ｔ０とされる場合、出力が０であり、
前記ステップｂ）では、出力がＢに関連せず、コンピュートインメモリトランジスタのゲート電極の電圧がＶ_ｉｎ＋であり、閾値電圧がＶ_ｔ＋／Ｖ_ｔ－である場合、Ａ論理演算を実現し、閾値電圧がＶ_ｔ＋＞Ｖ_ｉｎ＋とされる場合、Ａの論理値が０であり、閾値電圧がＶ_ｔ－＜Ｖ_ｉｎ＋とされる場合、Ａの論理値が１であり、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

論理演算を実現し、
前記ステップｃ）では、出力がＡに関連せず、コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、ゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－である場合、Ｂ論理演算を実現し、ゲート電極の電圧がＶ_ｉｎ＋＞Ｖ_ｔ０とされる場合、Ｂの論理値が１であり、ゲート電極の電圧がＶ_ｉｎ－＜Ｖ_ｔ０とされる場合、Ｂの論理値が０であり、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

論理演算を実現し、
前記ステップｄ）では、出力論理がＡ、Ｂの両方に関連し、印加されるゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－であり、Ｂの論理値が１／０である際に、
サブステップｄ１）では、閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、ＡＢの２種の論理演算を実現し、
サブステップｄ２）では、閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、Ａ＋Ｂの２種の論理演算を実現する。

【0010】

さらに、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することは、ポートＴ１が接地され、ポートＴ２電圧がＶ_ｄｄである場合、基本セルがＮＯＴゲート機能を持たず、ポートＴ１電圧がＶ_ｄｄであり、ポートＴ２が接地される場合、基本セルがＮＯＴゲート機能を持つ。

【0011】

コンピュートインメモリトランジスタによるコンピュートインメモリ論理回路であって、２つの上記基本セルがカスケード接続されることにより構成され、上段基本セルの出力が下段基本セルのゲート電極に接続され、
上段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ１がＶ_ｔ０であり、上段コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎ１が論理回路の入力Ｂとされ、下段コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎ２が上段基本セルの出力電圧Ｖ_ｏｕｔ１とされ、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２が論理回路の入力Ａとされ、下段基本セルの出力Ｖ_ｏｕｔ２が論理回路の出力とされ、上段プルアップ・ブルダウン抵抗の出力Ｖ_ｏｕｔ１ではない一端がポートＴ１であり、上段コンピュートインメモリトランジスタのソース電極がポートＴ２であり、下段プルアップ・ブルダウン抵抗の出力Ｖ_ｏｕｔ２ではない一端がポートＴ３であり、下段コンピュートインメモリトランジスタのソース電極がポートＴ４である。

【0012】

コンピュートインメモリトランジスタによるブール論理の実現方法であって、出力論理がＡ、Ｂの両方に関連し、上記論理回路により

、

、

、

の４種のブール論理を実現し、以下の内容を含み、
ポートＴ１電圧がＶ_ｄｄに接続され、ポートＴ２が接地され、上段コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎ１がＶ_ｉｎ＋／Ｖ_ｉｎ－であり、この場合、上段基本セルがＮＯＴゲート機能を持ち、出力Ｖ_ｏｕｔ１が

であり、下段コンピュートインメモリトランジスタの閾値電圧を変調させることにより、

、

の論理演算を実現し、下段ポートＴ３、Ｔ４電圧の設定を調整することにより、

、

論理演算に対してＮＯＴ演算を行うか否かを決定し、
ｅ）ポートＴ３が接地され、ポートＴ４電圧がＶ_ｄｄに接続され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ＋／Ｖ_ｔ０である場合、

の論理演算を実現し、
ｆ）ポートＴ３が接地され、ポートＴ４電圧がＶ_ｄｄに接続され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ０／Ｖ_ｔ－である場合、

の論理演算を実現し、
ｇ）ポートＴ３がＶ_ｄｄに接続され、ポートＴ４電圧が接地され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ＋／Ｖ_ｔ０である場合、

の論理演算を実現し、
ｈ）ポートＴ３がＶ_ｄｄに接続され、ポートＴ４電圧が接地され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ０／Ｖ_ｔ－である場合、

の論理演算を実現する。

【0013】

コンピュートインメモリトランジスタによるコンピュートインメモリ論理回路であって、前記コンピュートインメモリ論理回路が３つの上記基本セルからなり、第１段コンピュートインメモリトランジスタのドレイン電極が第２段基本セルのゲート電極に接続されることにより、第１段基本セルと第２段基本セルとがカスケード接続され、第２段基本セルと第３段基本セルとが１つのプルアップ・ブルダウン抵抗を共用し、第２段コンピュートインメモリトランジスタのドレイン電極が第３段コンピュートインメモリトランジスタのドレイン電極に接続され、第２段コンピュートインメモリトランジスタのソース電極が第３段コンピュートインメモリトランジスタのソース電極に接続されることにより、第２段基本セルと第３段基本セルとが並列接続され、第１段強誘電体系コンピュートインメモリトランジスタのゲート電極、第３段強誘電体系コンピュートインメモリトランジスタのゲート電極が入力とされ、第３段コンピュートインメモリトランジスタのドレイン電極の電圧が前記コンピュートインメモリ論理回路の出力とされる。

【0014】

コンピュートインメモリトランジスタによるブール論理の実現方法であって、上記論理回路によりＸＮＯＲ

、ＸＯＲ

の２種の論理演算を実現し、
第１段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、論理値が０／１であり、第２段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、第３段コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、論理値が０／１であり、第１段基本セルはＮＯＲ論理演算を実現し、第１段コンピュートインメモリトランジスタの閾値電圧と第３段コンピュートインメモリトランジスタの閾値電圧との対応する論理値が一致し、Ａで表され、第１段コンピュートインメモリトランジスタのゲート電極の電圧と第３段コンピュートインメモリトランジスタのゲート電極の電圧との対応する論理値が一致し、Ｂで表される。

【0015】

並列接続構造中のプルアップ・ブルダウン抵抗が接続されるポートと第１段コンピュートインメモリトランジスタのソース電極とがＧＮＤに接続され、且つ並列接続構造中のコンピュートインメモリトランジスタのソース電極と第１段プルアップ・ブルダウン抵抗が接続されるポートとがＶ_ｄｄに接続される場合、論理回路はＸＮＯＲ機能

を実現し、並列接続構造中のコンピュートインメモリトランジスタのソース電極と第１段コンピュートインメモリトランジスタのソース電極とがＧＮＤに接続され、且つ並列接続構造中のプルアップ・ブルダウン抵抗が接続されるポートと第１段プルアップ・ブルダウン抵抗が接続されるポートとがＶ_ｄｄに接続される場合、論理回路はＸＯＲ機能

を実現する。

【発明の効果】

【0016】

本発明の有益な効果は以下のとおりであり、本発明は、コンピュートインメモリトランジスタがデータを記憶することに基づき、少ないデバイスを利用してブール論理演算を実現し、データ転送及び回路面積を減少することができ、コンピューティング速度及びエネルギー効率を大幅に向上させることに有利である。

【図面の簡単な説明】

【0017】

【図1】図１は本発明のコンピュートインメモリト基本セルの論理回路の構造図である。

【図2】図２は本発明の基本セルがカスケード接続されることにより構成される論理回路の構造図である。

【図3】図３は本発明の基本セルをカスケード接続し並列接続することにより構成されるＸＮＯＲ回路の構造図である。

【図4】図４は本発明の基本セルをカスケード接続及び並列接続することにより構成されるＸＯＲ回路の構造図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的解決手段を明確で完全に説明し、説明される実施例は本発明の複数の可能な実施例の一部に過ぎず、全ての実施例ではなく、本発明の基本的な理解を提供するためのものであり、本発明の重要又は決定的な要素を確定し又は保護しようとする範囲を限定するためのものではない。容易に理解できるように、本発明の技術的解決手段に基づき、本発明の実質的な主旨を変更することなく、当業者は相互に置換可能な他の実施形態を提供することができる。従って、以下の具体的な実施形態及び図面は本発明の技術的解決手段の例示的な説明に過ぎず、本発明の全部又は本発明の技術的解決手段を限定又は制限するものとみなされるべきではない。

【0019】

本発明のコンピュートインメモリトランジスタによるブール論理の実現方法、ユニット及び回路については、コンピュートインメモリトランジスタの特性及びその読み書き方式でブール論理演算機能を実現する。本発明の基本セルは、プルアップ・ブルダウン抵抗及び閾値電圧が外部物理的電界により制御できるコンピュートインメモリトランジスタからなり、コンピュートインメモリトランジスタの閾値電圧とゲート電極の電圧がそれぞれ入力のＡとＢを表し、且つＡとＢがシリアル入力である。前記基本セル中のプルアップ・ブルダウン抵抗はコンピュートインメモリトランジスタに直列接続され且つトランジスタのゲート電極が独立する。前記基本セルは異なる構造及びポート電圧設定により１６種の基本ブール論理演算を実現することができ、単一の構造は

の１０種の基本ブール論理を実現することができ、コンピュートインメモリトランジスタの閾値変化はＡ、ＢのＡＮＤ－ＯＲ関係を変調させることができ、基本セルの両ボートの電圧の設定方法はＮＯＴゲート機能を持つか否かを決定し、２つの単一の構造のカスケード接続により４種の論理演算を実現することができ、そのカスケード接続方式は上段の出力が下段のゲート電極に接続されることであり、該構造は

、

、

及び

の４種の論理演算機能を実現することができ、回路のカスケード接続及び組み合わせによりＸＮＯＲ

、ＸＯＲ

の２種の論理演算機能を実現することができる。

【0020】

図１に示すように、本発明のコンピュートインメモリトランジスタによるコンピュートインメモリト基本セルはプルアップ・ブルダウン抵抗及びコンピュートインメモリトランジスタからなり、コンピュートインメモリトランジスタは閾値電圧Ｖ_ｔが外部物理的電界により制御される可能であり、閾値電圧の入力を調節することにより論理情報を記憶する。プルアップ・ブルダウン抵抗がトランジスタに直列接続され、且つトランジスタのゲート電極が独立し、コンピュートインメモリトランジスタのドレイン電極がプルアップ・ブルダウン抵抗の一端に接続され、ドレイン電極の電圧Ｖ_ｏｕｔが基本セルの論理演算の出力であり、プルアップ・ブルダウン抵抗の他端がポートＴ１であり、コンピュートインメモリトランジスタのソース電極が他方のポートＴ２に接続される。本実施例は強誘電体系コンピュートインメモリトランジスタを用いる。

【0021】

強誘電体系コンピュートインメモリトランジスタは閾値電圧Ｖ_ｔが入力Ａを表し（Ｖ_ｔがＶ_ｔ＋、Ｖ_ｔ０、Ｖ_ｔ－の間に変換可能である）、ゲート電極の電圧Ｖ_ｉｎが入力Ｂを表す（Ｖ_ｉｎがＶ_ｉｎ＋、Ｖ_ｉｎ－の間に変換可能である）。ＡとＢがシリアル入力であり、トランジスタの閾値電圧Ｖ_ｔの変化によりＡ、Ｂの間のＡＮＤ－ＯＲ関係を実現することができ、本実施例は強誘電体系コンピュートインメモリトランジスタの閾値電圧を変調させて数値Ａの入力を実現してからゲート電極の電圧を印加してＢの入力を実現する。ポート電圧の異なる設定方法はＮＯＴゲート機能を実現するか否かを決定することができる。

【0022】

閾値電圧Ｖ_ｔとゲート電極の電圧Ｖ_ｉｎはＶ_ｔ＋＞Ｖ_ｉｎ＋＞Ｖ_ｔ０＞Ｖ_ｉｎ－＞Ｖ_ｔ－の関係を満たす。
ここで、ゲート電極の電圧Ｖ_ｉｎがＶ_ｉｎ＋、Ｖ_ｉｎ－の間に変調され、閾値電圧Ｖ_ｔがＶ_ｔ＋、Ｖ_ｔ０、Ｖ_ｔ－の間に変調され、Ｖ_ｔ０はプログラム又は消去パルスを印加する前の閾値電圧である。ゲート電極の電圧Ｖ_ｉｎが閾値電圧Ｖ_ｔよりも大きい場合、トランジスタがオンにされ（論理出力が１である）、ゲート電極の電圧Ｖ_ｉｎが閾値電圧Ｖ_ｔよりも小さい場合、トランジスタがオフにされる（論理出力が０である）。

【0023】

本発明の単一のコンピュートインメモリト基本セルによる論理演算の実現方法は、上記コンピュートインメモリト基本セルの電圧の設定により、表１に従って、

の１０種のブール論理を実現する。具体的には、
ａ）ポートＴ１が接地され、ポートＴ２電圧が電源電圧Ｖ_ｄｄである場合、強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、印加されるゲート電極の電圧Ｖ_ｉｎ＋＞Ｖ_ｔ０の場合、出力が１である。印加されるゲート電極の電圧Ｖ_ｉｎ－＜Ｖ_ｔ０の場合、出力が０であり、
ｂ）出力がＢに関連せず、強誘電体系コンピュートインメモリトランジスタのゲート電極の電圧がＶ_ｉｎ＋であり、閾値電圧がＶ_ｔ＋／Ｖ_ｔ－である場合、Ａ論理演算を実現し、閾値電圧Ｖ_ｔ＋＞Ｖ_ｉｎ＋の場合、Ａの論理値が０であり、閾値電圧Ｖ_ｔ－＜Ｖ_ｉｎ＋の場合、Ａの論理値が１である。ＮＯＴゲート機能をオンやオフにするようにポート電圧を調整することにより、

論理演算を実現することができ、
ｃ）出力がＡに関連せず、強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０であり、ゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－である場合、Ｂ論理演算を実現し、ゲート電極の電圧Ｖ_ｉｎ＋＞Ｖ_ｔ０の場合、Ｂの論理値が１であり、ゲート電極の電圧Ｖ_ｉｎ－＜Ｖ_ｔ０の場合、Ｂの論理値が０である。ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

論理演算を実現することができ、
ｄ）出力論理がＡ、Ｂの両方に関連し、印加されるゲート電極の電圧がＶ_ｉｎ＋／Ｖ_ｉｎ－であり、Ｂの論理値が１／０である場合、
ｄ１）閾値電圧がＶ_ｔ＋／Ｖ_ｔ０であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、ＡＢの２種の論理演算を実現し、
ｄ２）閾値電圧がＶ_ｔ０／Ｖ_ｔ－であり、Ａの論理値が０／１である場合、ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することにより、

、Ａ＋Ｂの２種の論理演算を実現する。

【0024】

ＮＯＴゲート機能をオン・オフにするようにポート電圧を調整することは、具体的に、ポートＴ１が接地され、ポートＴ２電圧がＶ_ｄｄである場合、基本セルがＮＯＴゲート機能を持たず、ポートＴ１電圧がＶ_ｄｄであり、ポートＴ２が接地される場合、基本セルがＮＯＴゲート機能を持つ。

【0025】

表１には、調整可能な三ボートの電圧及び閾値電圧を利用して１０種のブール論理を実現するための設定方法である。

【表1】

【0026】

論理出力

の実施例を例とし、具体的に、入力Ａの値に基づき、強誘電体系コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔをＶ_ｔ０又はＶ_ｔ－に設定する（論理値が０又は１である）。入力Ｂの大きさに基づき、ゲート電極に電圧Ｖ_ｉｎ＋又はＶ_ｉｎ－を印加する（論理値が１又は０である）。表２はＡとＢの論理関数カルノー図を示しており、該論理出力がＡ＋Ｂであることを推定できる。これを基礎として、ポートＴ１に電圧Ｖ_ｄｄを印加し、ポートＴ２を接地させることで、ＮＯＴゲート機能を実現することができ、論理出力が

である。

【0027】

表２には、ＡとＢの論理関数カルノー図である。

【表2】

【0028】

図２に示すように、本発明の２つのコンピュートインメモリト基本セルをカスケード接続することにより構成される論理回路は、より多くの論理演算を実現することができ、上段基本セルの出力が下段基本セルのゲート電極に接続される。上段強誘電体系コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ１がＶ_ｔ０であり、ゲート電極の電圧Ｖ_ｉｎ１が入力Ｂである。下段強誘電体系コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎ２が上段基本セルの出力電圧Ｖ_ｏｕｔ１であり、下段強誘電体系コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２は入力Ａであり、そのドレイン電極の電圧Ｖ_ｏｕｔ２は論理演算の出力である。上段プルアップ・ブルダウン抵抗の出力Ｖ_ｏｕｔ１ではない一端がポートＴ１であり、上段強誘電体系コンピュートインメモリトランジスタのソース電極がポートＴ２であり、下段プルアップ・ブルダウン抵抗の出力Ｖ_ｏｕｔ２ではない一端がポートＴ３であり、下段強誘電体系コンピュートインメモリトランジスタのソース電極がポートＴ４である。

【0029】

上段基本セルのポートＴ１に電圧Ｖ_ｄｄが印加され、ポートＴ２が接地されることで、ＮＯＴゲート機能が実現される。

【0030】

本発明の２つのカスケード接続されるコンピュートインメモリト基本セルに基づくブール論理演算の実現方法では、出力論理はＡ、Ｂの両方に関連し、表３に従って、４種のブール論理を実現し、具体的には、
ポートＴ１電圧がＶ_ｄｄに接続され、ポートＴ２が接地され、上段コンピュートインメモリトランジスタのゲート電極の電圧Ｖ_ｉｎ１がＶ_ｉｎ＋／Ｖ_ｉｎ－であり、この場合、上段基本セルがＮＯＴゲート機能を持ち、出力Ｖ_ｏｕｔ１が

であり、下段コンピュートインメモリトランジスタの閾値電圧を変調させることにより、

、

の論理演算を実現することができ、下段ポートＴ３、Ｔ４電圧の設定を調整することにより、

、

の論理演算に対してＮＯＴ演算を行うか否かを決定し、
ｅ）ポートＴ３が接地され、ポートＴ４電圧がＶ_ｄｄに接続され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ＋／Ｖ_ｔ０である場合、

の論理演算を実現することができ、
ｆ）ポートＴ３が接地され、ポートＴ４電圧がＶ_ｄｄに接続され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ０／Ｖ_ｔ－である場合、

の論理演算を実現することができ、
ｇ）ポートＴ３がＶ_ｄｄに接続され、ポートＴ４電圧が接地され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ＋／Ｖ_ｔ０である場合、

の論理演算を実現することができ、
ｈ）ポートＴ３がＶ_ｄｄに接続され、ポートＴ４電圧が接地され、下段コンピュートインメモリトランジスタの閾値電圧Ｖ_ｔ２がＶ_ｔ０／Ｖ_ｔ－である場合、

の論理演算を実現することができる。

【0031】

表３には、基本セルのカスケード接続により４種のブール論理を実現するための設定方法である。

【表3】

【0032】

論理出力

の実施例を例とし、具体的に、ポートＴ１とポートＴ４にそれぞれ電圧Ｖ_ｄｄが印加され、ポートＴ２とポートＴ３が接地（ＧＮＤ）され、上段強誘電体系コンピュートインメモリトランジスタのゲート電極Ｖ_ｉｎ１に電圧Ｖ_ｉｎ＋又はＶ_ｉｎ－が印加され、その閾値電圧Ｖ_ｔ１がＶ_ｔ０に変調される場合、上段基本セルの出力Ｖ_ｏｕｔ１が

であり、下段基本セルの閾値電圧Ｖ_ｔ２がＶ_ｔ＋又はＶ_ｔ０に変調される場合、ＡＮＤゲート機能が実現され、その論理出力が

である。

【0033】

図３に示すように、これは本発明の３つの基本セルをカスケード接続し並列接続することにより構成されるＸＮＯＲ回路である。第１段コンピュートインメモリトランジスタのドレイン電極が第２段基本セルのゲート電極に接続されることにより、第１段基本セルと第２段基本セルとをカスケード接続し、第２段基本セルと第３段基本セルとが１つのプルアップ・ブルダウン抵抗を共用し、第２段コンピュートインメモリトランジスタのドレイン電極が第３段コンピュートインメモリトランジスタのドレイン電極に接続され、第２段コンピュートインメモリトランジスタのソース電極が第３段コンピュートインメモリトランジスタのソース電極に接続されることにより、第２段基本セルと第３段基本セルとを並列接続する。第１段強誘電体系コンピュートインメモリトランジスタのゲート電極、第３段強誘電体系コンピュートインメモリトランジスタのゲート電極が入力であり、第３段コンピュートインメモリトランジスタのドレイン電極の電圧が前記コンピュートインメモリ論理回路の出力である。第１段コンピュートインメモリトランジスタの閾値電圧と第３段コンピュートインメモリトランジスタの閾値電圧との対応する論理値が一致し、Ａで表され、第１段コンピュートインメモリトランジスタのゲート電極の電圧と第３段コンピュートインメモリトランジスタのゲート電極の電圧との対応する論理値が一致し、Ｂで表される。

【0034】

第１段基本セルの強誘電体系コンピュートインメモリトランジスタのゲート電極の印加される電圧がＶ_ｉｎ＋又はＶ_ｉｎ－であり、第１段閾値電圧がＶ_ｔ０／Ｖ_ｔ－に設定され、論理ゲート１がＡ＋Ｂである。

【0035】

第１段基本セルのトランジスタのソース電極が接地され、第１段プルアップ・ブルダウン抵抗が接続されるポートに電圧Ｖ_ｄｄが印加される場合、ＮＯＲ論理演算

を実現することができ、具体的な操作条件が表１に示される。

【0036】

第１段基本セルの強誘電体系コンピュートインメモリトランジスタの出力電圧が第２段基本セルの入力であり、第２段基本セルの強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０に設定され、１つの入力の伝送機能が実現され、すなわち論理ゲート２が

である。

【0037】

第３段基本セルの強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ＋／Ｖ_ｔ０に設定され、論理ゲート３がＡＮＤゲート論理演算ＡＢを実現する。

【0038】

第２段基本セルは第３段基本セルに並列接続され、並列接続構造は論理ゲート２と論理ゲート３のＯＲゲート論理演算を実現することができる。

【0039】

全体回路構造はＸＮＯＲ論理演算を実現し、論理表現式は

である。

【0040】

図４に示すように、本発明の３つの基本セルをカスケード接続し並列接続することにより構成されるＸＯＲ回路では、第１段基本セルが第２段基本セルにカスケード接続され、第２段基本セルが第３段基本セルに並列接続される。第１段強誘電体系コンピュートインメモリトランジスタのゲート電極、第３段強誘電体系コンピュートインメモリトランジスタのゲート電極が入力であり、第３段コンピュートインメモリトランジスタのドレイン電極の電圧が前記コンピュートインメモリ論理回路の出力である。第１段コンピュートインメモリトランジスタの閾値電圧と第３段コンピュートインメモリトランジスタの閾値電圧との対応する論理値が一致し、Ａで表され、第１段コンピュートインメモリトランジスタのゲート電極の電圧と第３段コンピュートインメモリトランジスタのゲート電極の電圧との対応する論理値が一致し、Ｂで表される。

【0041】

第１段基本セルの強誘電体系コンピュートインメモリトランジスタのゲート電極の印加される電圧がＶ_ｉｎ＋又はＶ_ｉｎ－であり、第１段閾値電圧がＶ_ｔ０／Ｖ_ｔ－に設定され、論理ゲート１がＡ＋Ｂである。第１段基本セルのトランジスタのソース電極が接地され、第１段プルアップ・ブルダウン抵抗が接続されるポートに電圧Ｖ_ｄｄが印加される場合、ＮＯＲ論理演算

を実現することができ、具体的な操作条件が表１に示される。

【0042】

第１段基本セルの強誘電体系コンピュートインメモリトランジスタの出力電圧が第２段基本セルの入力であり、第２段基本セルの強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ０に設定され、１つの入力の伝送機能が実現され、すなわち論理ゲート２が

である。

【0043】

第３段基本セルの強誘電体系コンピュートインメモリトランジスタの閾値電圧がＶ_ｔ＋／Ｖ_ｔ０に設定され、論理ゲート３はＡＮＤゲート論理演算ＡＢを実現する。

【0044】

第２段基本セルが第３段基本セルに並列接続され、並列接続構造のトランジスタのソース電極が接地され、プルアップ・ブルダウン抵抗が接続されるポート電圧がＶ_ｄｄである場合、論理ゲート２と論理ゲート３のＮＯＲ論理演算を実現することができる。

【0045】

全体回路構造はＸＯＲ論理演算を実現し、その論理表現式は

である。

【0046】

上記では本発明を詳細に説明している。従来ＣＭＯＳトランジスタの論理回路構造に比べて、本発明は、より少ないトランジスタでより多くの論理演算を実現することができ、従来のフォンノイマン型コンピューティングアーキテクチャに比べて、記憶ユニットと演算ユニットとの間のデータ転送による遅延及び電力消費を回避することができ、新型のコンピューティングアーキテクチャを実現し、コンピューティング速度及びエネルギー効率を改善し、回路集積密度を向上させることに重要な役割を有する。

【図1】

【図2】

【図3】

【図4】