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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-21
(45)【発行日】2024-08-29
(54)【発明の名称】ソースドライバ及び表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20240822BHJP
G09G 3/20 20060101ALI20240822BHJP
【ＦＩ】
G09G3/36
G09G3/20 623J
G09G3/20 632Z
G09G3/20 633B
G09G3/20 670F
G09G3/20 670H
【請求項の数】
5
(21)【出願番号】P 2021055517
(22)【出願日】2021-03-29
(65)【公開番号】P2022152667
(43)【公開日】2022-10-12
【審査請求日】2023-12-27
(73)【特許権者】
【識別番号】320012037
【氏名又は名称】ラピステクノロジー株式会社
(74)【代理人】
【識別番号】110001025
【氏名又は名称】弁理士法人レクスト国際特許事務所
(72)【発明者】
【氏名】石井 宏明
【審査官】中村 直行
(56)【参考文献】
【文献】国際公開第２０１３／０２４７５３（ＷＯ，Ａ１）
【文献】特開２０２１－０３９１３９（ＪＰ，Ａ）
【文献】特開２０１２－１５０１５２（ＪＰ，Ａ）
【文献】特開２０２０－１６６０２５（ＪＰ，Ａ）
【文献】特開２０１８－０６６９３４（ＪＰ，Ａ）
【文献】特開２０１８－１３６３７１（ＪＰ，Ａ）
【文献】国際公開第２０１９／２０８３９０（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１２／０１３９８８２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００ ー ５／４２
(57)【特許請求の範囲】
【請求項1】
第１の伝送ライン及び第２の伝送ラインを介して複数の画素データ片の系列を含むシリアルデータ信号を受信し、前記複数の画素データ片に基づいて複数のソースラインと該複数のソースラインに接続された複数個の画素部とを有する表示パネルの前記複数のソースラインに前記複数個の画素部を駆動する駆動電圧を出力するソースドライバであって、前記第１の伝送ラインを介してシリアルデータ信号を受信する第１のデータ受信部と、
切替信号に応じて、前記第１の伝送ライン及び前記第２の伝送ラインのいずれか一方からのシリアルデータ信号を出力するセレクタと、
前記セレクタから出力されたシリアルデータ信号を受信する第２のデータ受信部と、
前記第１のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第１のパラレルデータとして出力する第１のシリアルパラレル変換回路と、
前記第２のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第２のパラレルデータとして出力する第２のシリアルパラレル変換回路と、
前記セレクタが前記第１の伝送ラインからのシリアルデータ信号を出力している場合に、前記第１のパラレルデータと前記第２のパラレルデータとを比較し、比較結果を出力する比較回路と、
を有することを特徴とするソースドライバ。
【請求項2】
前記シリアルデータ信号は、複数の画素データ片の系列からなるシリアルの画像データと、前記画像データに続いて伝送されるダミーデータと、から構成され、前記セレクタは、前記ダミーデータが伝送されるタイミングで前記第１の伝送ラインからのシリアルデータ信号を出力することを特徴とする請求項１に記載のソースドライバ。
【請求項3】
前記第１の伝送ライン及び前記第２の伝送ラインを介して接続されるタイミングコントローラから前記シリアルデータ信号を受信し前記切替信号は、前記ソースドライバが前記タイミングコントローラからのシリアルデータ信号の受信に使用するレーン数を設定する使用レーン数設定信号であり、
前記セレクタは、前記使用レーン数設定信号によって設定されるレーン数が１である場合に、前記第１の伝送ラインからのシリアルデータ信号を出力することを特徴とする請求項１に記載のソースドライバ。
【請求項4】
複数のソースライン及び複数のゲートラインと、前記複数のソースラインと前記複数のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、複数の画素データ片の系列を含むシリアルデータ信号を出力するタイミングコントローラと、
第１の伝送ライン及び第２の伝送ラインを介して前記タイミングコントローラから前記シリアルデータ信号を受信し、前記複数の画素データ片に基づいて前記複数個の画素部を駆動する駆動電圧を前記複数のソースラインに出力するソースドライバと、
を有し、
前記ソースドライバは、
前記第１の伝送ラインを介してシリアルデータ信号を受信する第１のデータ受信部と、
切替信号に応じて、前記第１の伝送ライン及び前記第２の伝送ラインのいずれか一方からのシリアルデータ信号を出力するセレクタと、
前記セレクタから出力されたシリアルデータ信号を受信する第２のデータ受信部と、
前記第１のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第１のパラレルデータとして出力する第１のシリアルパラレル変換回路と、
前記第２のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第２のパラレルデータとして出力する第２のシリアルパラレル変換回路と、
前記セレクタが前記第１の伝送ラインからのシリアルデータ信号を出力している場合に、前記第１のパラレルデータと前記第２のパラレルデータとを比較し、比較結果を出力する比較回路と、
を有することを特徴とする表示装置。
【請求項5】
前記タイミングコントローラは、前記比較回路による比較結果を前記ソースドライバから受信し、当該比較結果に基づいて、前記ソースドライバの前記第１の受信部、前記第２の受信部、前記第１のシリアルパラレル変換回路及び前記第２のシリアルパラレル変換回路のいずれかに異常が発生しているか否かを検知することを特徴とする請求項４に記載の表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ソースドライバ及び表示装置に関する。
【背景技術】
【0002】
液晶や有機ＥＬ（Electro Luminescence）等の表示デバイスからなる表示装置の駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板で構成されている。ゲートドライバからのゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した駆動信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。例えば、ゲートドライバにより選択された横一列の画素部に対してソースドライバがアナログ電圧を印加して横一列の表示を行い、選択する画素列を変えながらこれを縦方向に繰り返し行うことにより、１フレームの画面を表示する。
【0003】
ソースドライバが９６０本の出力信号線を有する場合、タイミングコントローラからソースドライバに９６０チャネル分の画像データがシリアル伝送される。ソースドライバは、タイミングコントローラからシリアル伝送されたデータを受信し、シリアルパラレル変換を行ってデータラッチ群に格納する。格納されたパラレルデータはＤＡＣ回路によりＤ／Ａ変換され、アナログの階調電圧信号として出力される。
【0004】
表示装置における画像データ通信の通信速度を向上させるため、データ伝送のレーンを複数備えた構成が知られている。このような複数のレーンを有する表示装置では、動作するレーン数を切り替え可能に構成されており、動作しないレーンは電流の供給を止めて消費電流を削減するようにしていることが一般的である。
【0005】
ところで、近年、自動車等の車両における電子ミラーやクラスタ等の重要保安部品として、上記のような表示装置が搭載されることが多くなっている。このような車載向けの表示装置では、装置の故障によりシステムが危険な状態になることを避けるため、装置の故障を速やかに検知することが必要となる。例えば、液晶パネルを有する表示装置において、電源系統を含む表示系の故障警告を確実に行うため、電源ラインの電流値及び電圧値の少なくとも一方を監視する監視回路を備えた表示装置が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００８－９６６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ソースドライバのデータ受信部の故障を検知する方法として、巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）の手法が用いられている。しかし、巡回冗長検査による故障検知を行うためには、通信インタフェースがＣＲＣに対応している必要がある。したがって、インタフェースの種類によっては故障検知を行うことが出来ないという問題があった。また、送信側であるタイミングコントローラ、及び受信側であるソースドライバのデータ受信部の双方がＣＲＣに対応していなければならないという制約が存在する。
【0008】
本発明は上記問題点に鑑みてなされたものであり、データ送信側の構成や通信インタフェースの種類を問わず、簡易な構成でデータ受信部の異常を検知することが可能なソースドライバを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係るソースドライバは、第１の伝送ライン及び第２の伝送ラインを介して複数の画素データ片の系列を含むシリアルデータ信号を受信し、前記複数の画素データ片に基づいて複数のソースラインと該複数のソースラインに接続された複数個の画素部とを有する表示パネルの前記複数のソースラインに前記複数個の画素部を駆動する駆動電圧を出力するソースドライバであって、前記第１の伝送ラインを介してシリアルデータ信号を受信する第１のデータ受信部と、切替信号に応じて、前記第１の伝送ライン及び前記第２の伝送ラインのいずれか一方からのシリアルデータ信号を出力するセレクタと、前記セレクタから出力されたシリアルデータ信号を受信する第２のデータ受信部と、前記第１のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第１のパラレルデータとして出力する第１のシリアルパラレル変換回路と、前記第２のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第２のパラレルデータとして出力する第２のシリアルパラレル変換回路と、前記セレクタが前記第１の伝送ラインからのシリアルデータ信号を出力している場合に、前記第１のパラレルデータと前記第２のパラレルデータとを比較し、比較結果を出力する比較回路と、を有することを特徴とする。
【0010】
また、本発明に係る表示装置は、複数のソースライン及び複数のゲートラインと、前記複数のソースラインと前記複数のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、複数の画素データ片の系列を含むシリアルデータ信号を出力するタイミングコントローラと、第１の伝送ライン及び第２の伝送ラインを介して前記タイミングコントローラから前記シリアルデータ信号を受信し、前記複数の画素データ片に基づいて前記複数個の画素部を駆動する駆動電圧を前記複数のソースラインに出力するソースドライバと、を有し、前記ソースドライバは、前記第１の伝送ラインを介してシリアルデータ信号を受信する第１のデータ受信部と、切替信号に応じて、前記第１の伝送ライン及び前記第２の伝送ラインのいずれか一方からのシリアルデータ信号を出力するセレクタと、前記セレクタから出力されたシリアルデータ信号を受信する第２のデータ受信部と、前記第１のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第１のパラレルデータとして出力する第１のシリアルパラレル変換回路と、前記第２のデータ受信部が受信したシリアルデータ信号をシリアルパラレル変換し、第２のパラレルデータとして出力する第２のシリアルパラレル変換回路と、前記セレクタが前記第１の伝送ラインからのシリアルデータ信号を出力している場合に、前記第１のパラレルデータと前記第２のパラレルデータとを比較し、比較結果を出力する比較回路と、を有することを特徴とする。
【発明の効果】
【0011】
本発明に係るソースドライバによれば、簡易な構成でデータ受信部の異常検知を行うことが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明に係る表示装置の構成を示すブロック図である。
【図2】本発明に係るソースドライバの構成を示すブロック図である。
【図3】実施例１のデータ受信部の構成を示すブロック図である。
【図4】実施例１の各レーンにおける入力データ及びデータ比較の例を示す図である。
【図5】実施例２のデータ受信部の構成を示すブロック図である。
【図6】実施例２の各レーンにおける入力データ及びデータ比較の例を示す図である。
【図7】データ受信部の構成の変形例を示すブロック図である。
【発明を実施するための形態】
【0013】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例1】
【0014】
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、タイミングコントローラ１２、ゲートドライバ１３及びソースドライバ１４－１～１４－ｐを含む。
【0015】
表示パネル１１は、複数個の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、各々が水平方向に延伸する走査線であるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたｍ本のソース線ＤＬ１～ＤＬｍと、を有する。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びソース線ＤＬ１～ＤＬｍの交差部に設けられている。
【0016】
画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。
【0017】
画素部Ｐ１１～Ｐｎｍは、ソースドライバ１４から映像データに対応した駆動電圧（階調電圧）の供給を受ける。具体的には、ソースドライバ１４から駆動電圧Ｄｖ１～Ｄｖｍがソース線ＤＬ１～ＤＬｍに出力され、画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、駆動電圧Ｄｖ１～Ｄｖｍが画素部Ｐ１１～Ｐｎｍに印加される。これにより、画素部Ｐ１１～Ｐｎｍの各々の画素電極が充電され、輝度が制御される。
【0018】
表示装置１００が液晶表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチＭ１１～Ｍｎｍを介してソース線ＤＬ１～ＤＬｍに接続される透明電極と、半導体基板に対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに印加された駆動電圧（階調電圧）と対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。
【0019】
タイミングコントローラ１２は、映像データＶＳに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列（シリアル信号）を生成する。また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、一定のクロック周期を有する埋め込みクロック方式のクロック信号ＣＬＫ を生成する。タイミングコントローラ１２は、画素データ片ＰＤの系列とクロック信号ＣＬＫとを一体化したシリアル信号である映像データ信号ＶＤＳを生成し、ソースドライバ１４－１～１４－ｐに供給して映像データの表示制御を行う。映像データ信号ＶＤＳは、所定数のソース線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
【0020】
本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。ｎ個の画素データ片群の各々は、それぞれ１水平走査ライン（すなわち、ゲート線ＧＬ１～ＧＬｎの各々）上の画素を供給対象とする階調電圧に対応する画素データ片からなる画素データ片群である。ソースドライバ１４－１～１４－ｐの動作により、ｍ×ｎ個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ１１～Ｐｎｍ）を供給対象とする駆動電圧信号Ｄｖ１～Ｄｖｍがソース線を介して印加される。
【0021】
なお、タイミングコントローラ１２とソースドライバ１４－１～１４－ｐの各々との間には、映像データ信号ＶＤＳを伝送するための一対の伝送路である第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢが設けられている。第１の伝送路ＴＬＡが常にデータ伝送に用いられる一方、第２の伝送路ＴＬＢはタイミングコントローラ１２の選択に応じてデータ伝送に用いるか否かが切り替え可能に構成されている。第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢの両方を使ってデータ伝送を行う場合、第１の伝送路ＴＬＡのみを使ってデータ伝送を行う場合と比べてデータ通信の通信レートが高くなる。
【0022】
また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、映像データ信号ＶＤＳの１フレーム毎のタイミングを示すフレーム同期信号ＦＳを生成し、ソースドライバ１４－１～１４－ｐに供給する。
【0023】
また、タイミングコントローラ１２は、ソースドライバ１４－１～１４－ｐの各々から比較結果信号ＲＳを受信する。比較結果信号ＲＳは、各ソースドライバの内部で行われる後述するデータ比較処理の処理結果を示す信号である。タイミングコントローラ１２は、比較結果信号ＲＳに基づいて、ソースドライバ内の受信部及びデータ処理部に異常があるか否かを検知する異常検知部（図示せず）を有する。
【0024】
ゲートドライバ１３は、ソースドライバ１４－１からゲート制御信号ＧＳの供給を受け、ゲート制御信号ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ１１～Ｐｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１４－１～１４－ｐから駆動電圧信号Ｄｖ１～Ｄｖｍが印加されることにより、画素電極への階調電圧の書き込みが行われる。
【0025】
換言すると、ゲートドライバ１３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、駆動電圧信号Ｄｖ１～Ｄｖｍの供給対象として選択される。ソースドライバ１４は、選択された横一列の画素部に対して駆動電圧信号Ｄｖ１～Ｄｖｍを印加し、電圧に応じた色を表示させる。駆動電圧信号Ｄｖ１～Ｄｖｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、データ線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。
【0026】
なお、画素部Ｐ１１～Ｐｎｍは、ゲート線の伸長方向に沿って配置されたｍ個のうちの隣接する３個の画素部（すなわち、３ｃｈの画素部）毎に、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。すなわち、ｊ＝（１／３）ｍとすると、１ｃｈ、４ｃｈ、・・・（３ｊ－２）ｃｈは「Ｒ」、２ｃｈ、５ｃｈ、・・・（３ｊ－１）ｃｈは「Ｇ」、３ｃｈ、６ｃｈ、・・・３ｊｃｈは「Ｂ」にそれぞれ対応している。例えば、１ｃｈ、２ｃｈ、３ｃｈのＲ、Ｇ、Ｂの組み合わせにより、１つの色が表現される。
【0027】
ソースドライバ１４－１～１４－ｐは、ソース線ＤＬ１～ＤＬｍを分割した所定数のソース線毎に設けられている。各ソースドライバが駆動するソース線の本数は、当該ソースドライバの出力ｃｈ数に対応している。例えば、ソースドライバ１個あたり９６０ｃｈの出力を有し、表示パネルが１画素列あたりソース線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のソースドライバでソース線が駆動される。本実施例では、ソースドライバ１４－１～１４－ｐの各々がｋ本（ｋは、２以上ｍ未満の整数）のソース線を駆動する場合（すなわち、出力ｃｈ数がｋである場合）を例として、以下の説明を行う。
【0028】
ソースドライバ１４－１～１４－ｐの各々は、タイミングコントローラ１２から、それぞれ別々の伝送路を介してフレーム同期信号ＦＳ及び映像データ信号ＶＤＳの供給を受ける。ソースドライバ１４－１～１４－ｐは、映像データ信号ＶＤＳに示される階調数に応じた多値レベルの階調電圧に対応する駆動電圧Ｄｖ１～Ｄｖｍを、ソース線ＤＬ１～ＤＬｍを介して画素部Ｐ１１～Ｐｎｍに印加する。なお、ソース線ＤＬ１～ＤＬｍの本数（すなわち、ｍ本）は、ソースドライバ１４－１～１４－ｐ全体の出力ｃｈ数に対応している。
【0029】
図２は、ソースドライバ１４－１の内部構成を示すブロック図である。ソースドライバ１４－１は、受信部２１、データ処理部２２、ソース制御部２３、ゲート制御部２４、第１のデータラッチ群２５、第２のデータラッチ群２６、及びＤＡＣ２７－１～２７－ｋから構成されている。なお、ソースドライバ１４-１以外の他のソースドライバ１４－２～１４－ｐも、ゲート制御部２４以外の部分については図２と同様の構成を有する。以下の説明では、ソースドライバ１４－１～１４－ｐに共通の構成を説明する際に当該構成を有するソースドライバを単にソースドライバ１４とも称する。
【0030】
受信部２１は、タイミングコントローラ１２からの映像データ信号ＶＤＳ及びフレーム同期信号ＦＳを受信するインタフェース回路部である。受信部２１は、ＰＬＬ（Phase Locked Loop）回路を含む。受信部２１は、受信した映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列（図２では“ＤＡＴＡ”として示す）を、データ処理部２２に供給する。また、受信部２１は、映像データ信号ＶＤＳからクロック信号ＣＬＫを抽出し、データ処理部２２に供給する。
【0031】
本実施例の受信部２１は、各々がタイミングコントローラ１２から映像データ信号ＶＤＳ及びフレーム同期信号ＦＳを受信する２本のレーン（図２では図示を省略）から構成されている。この２本のレーンの説明については後述する。
【0032】
データ処理部２２は、シリアルパラレル変換部を含み、受信部２１から供給された画素データ片ＰＤの系列（ＤＡＴＡ）をパラレルデータとしての画像データＶＤに変換し、ソース制御部２３に供給する。
【0033】
また、データ処理部２２は、図示せぬタイミング制御部を含み、１水平期間分の画像データ片ＰＤの系列の入力に応じて水平同期信号ＬＳを生成し、第２のデータラッチ群２６に供給する。また、データ処理部２２のタイミング制御部は、ゲートドライバの動作タイミングを制御するゲートタイミング信号ＧＳを生成し、ゲート制御部２４に供給する。
【0034】
ソース制御部２３は、データ処理部２２によりシリアルパラレル変換された画像データＶＤを、所定のデータマッピングに従って第１のデータラッチ群２５に順次格納する。
【0035】
ゲート制御部２４は、ゲートタイミング信号ＧＳを出力し、ゲートドライバ１３によるゲート信号Ｖｇ１～Ｖｇｎの出力タイミングの制御を行う。
【0036】
第１のデータラッチ群２５は、ソース線ＤＬ１～ＤＬｋに対応するｋ個のデータラッチから構成されている。第１のデータラッチ群２５を構成するｋ個のデータラッチの各々は、取り込んだ画像データＶＤを順次出力する。
【0037】
第２のデータラッチ群２６は、第１のデータラッチ群２５と同様、ソース線ＤＬ１～ＤＬｋに対応するｋ個のデータラッチから構成されている。第２のデータラッチ群２６は、水平同期信号ＬＳをラッチクロックとして、その立ち上がりで第１のデータラッチ群２５から出力された画像データＶＤを取り込む。第２のデータラッチ群２６は、取り込んだ画像データＶＤを順次出力し、ＤＡＣ２７－１～２７ｋに供給する。
【0038】
ＤＡＣ（Digital Analog Converter）２７－１～２７－ｋは、第２のデータラッチ群２６から出力された画像データＶＤに対してレベルシフト及びアナログ変換を行い、駆動電圧信号Ｄｖ１～ＤＶｋを生成する。
【0039】
図３は、受信部２１及びデータ処理部２２の詳細な構成を示すブロック図である。なおここではデータ処理部２２に含まれるタイミング制御部については図示を省略している。
【0040】
受信部２１は、第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢを介してタイミングコントローラ１２に接続されている。以下の説明では、第１の伝送路ＴＬＡを介して伝送される映像データ信号ＶＤＳに含まれる画像データをピクセルデータＤ０、第２の伝送路ＴＬＢを介して伝送される映像データ信号ＶＤＳに含まれる画像データをピクセルデータＤ１と称する。例えば、タイミングコントローラ１２が第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢの両方を用いてデータ伝送を行う場合、ピクセルデータＤ０及びピクセルデータＤ１により１水平走査ライン分のシリアルデータ（画素データ片ＰＤ）が構成される。一方、タイミングコントローラ１２が第１の伝送路ＴＬＡのみを用いてデータ伝送を行う場合、ピクセルデータＤ０により１水平走査ライン分のシリアルデータ（画素データ片ＰＤ）が構成される。
【0041】
受信部２１は、第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂを有する。第１レーン受信部３１Ａは、第１の伝送路ＴＬＡに接続されている。第１レーン受信部３１Ａは、タイミングコントローラ１２から送信された映像データ信号ＶＤＳを第１の伝送路ＴＬＡを介して受信する。また、第１レーン受信部３１Ａは、タイミングコントローラ１２からフレーム同期信号ＦＳ受信し、受信した映像データ信号ＶＤＳ及びフレーム同期信号ＦＳに基づいてシリアルデータＤＡＴＡ０及びクロック信号ＣＬＫを抽出（生成）して出力する。
【0042】
第２レーン受信部３１Ｂは、タイミングコントローラ１２から送信された映像データ信号ＶＤＳを第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢのうちのいずれか一方を介して受信する。本実施例では、第２レーン受信部３１Ｂの入力部の手前にセレクタＳＬ１が設けられており、第２レーン受信部３１Ｂは、セレクタＳＬ１の切替動作により第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢのいずれか一方と選択的に接続される。
【0043】
換言すると、セレクタＳＬ１は、切替信号である比較制御信号ＣＳに応じて、第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢのいずれか一方からの映像データ信号ＶＤＳを出力する。第２レーン受信部３１Ｂは、セレクタＳＬ１から出力された映像データ信号ＶＤＳを受信する。なお、比較制御信号ＣＳは、ソースドライバ１４－１の内部に設けられた図示せぬ比較制御回路から供給される。
【0044】
また、第２レーン受信部３１Ｂは、タイミングコントローラ１２からフレーム同期信号ＦＳ受信し、受信した映像データ信号ＶＤＳ及びフレーム同期信号ＦＳに基づいてシリアルデータＤＡＴＡ１及びクロック信号ＣＬＫを抽出（生成）して出力する。
【0045】
また、受信部２１は、使用レーン数設定部３２を有する。使用レーン数設定部３２は、タイミングコントローラ１２がデータ伝送に用いる伝送路の数についての情報（すなわち、第１の伝送路ＴＬＡのみを使ってデータ伝送を行うのか、第１の伝送路ＴＬＡ及び第２の伝送路ＴＬＢの両方を使ってデータ伝送を行うのか）に基づいて使用レーン数設定信号ＮＳを生成し、データ処理部２２のデータマージ部３４に供給する。使用レーン数設定信号ＮＳは、第２レーンのイネーブル信号であり、第２レーンを使用する場合には論理レベル１（Ｈレベル）となり、使用レーン数は“２”に設定される。一方、第２レーンを使用しない場合には使用レーン数設定信号ＮＳは論理レベル０（Ｌレベル）となり、使用レーン数は“１”に設定される。
【0046】
データ処理部２２は、第１レーンシリパラ回路３３Ａ、第２レーンシリパラ回路３３Ｂ、データマージ部３４及びデータ比較回路３５を有する。
【0047】
第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂは、それぞれ第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂに対応して設けられている。第１レーンシリパラ回路３３Ａは、第１レーン受信部３１Ａから出力されたシリアルデータＤＡＴＡ０をパラレルデータＶＤ０に変換し、データマージ部３４に供給する。第２レーンシリパラ回路３３Ｂは、第２レーン受信部３１Ｂから出力されたシリアルデータＤＡＴＡ１をパラレルデータＶＤ１に変換し、データマージ部３４に供給する。
【0048】
データマージ部３４は、第１シリパラ変換回路３３Ａから供給されたパラレルデータＶＤ０及び第２シリパラ変換回路３３Ｂから供給されたパラレルデータＶＤ１のデータマージを行い、画像データＶＤを生成する。
【0049】
データ比較回路３５は、第１レーンシリパラ回路３３Ａから出力されたパラレルデータＶＤ０と第２レーンシリパラ回路３３Ｂから出力されたパラレルデータＶＤ１とを比較し、比較結果を示す比較結果信号ＲＳを出力する。データ比較回路３５は、比較制御信号ＣＳの供給を受け、比較制御信号ＣＳの信号レベルが論理レベル１（Ｈレベル）である場合にのみ、パラレルデータＶＤ０とパラレルデータＶＤ１との比較を行う。
【0050】
データ比較回路３５から出力された比較結果信号ＲＳは、タイミングコントローラ１２に供給される。タイミングコントローラ１２の図示せぬ異常検知部は、比較結果信号ＲＳが論理レベル１（Ｈレベル）である場合には、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂのいずれにも異常がないと判定する。一方、比較結果信号ＲＳが論理レベル０（Ｌレベル）である場合には、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂのいずれかに異常があると判定する。
【0051】
なお、ソースドライバ１４内に異常検知部を設けても良く、例えば、データ比較回路３５からの比較結果信号ＲＳを受信してソースドライバ１４内で異常の判定を行っても良い。
【0052】
次に、図４を参照して、データ比較回路３５による比較動作について説明する。なお、ここでは第１の伝送路ＴＡ及び第２の伝送路ＴＢをともにデータ伝送に用いる場合、すなわち使用レーン数が２である場合を例として説明する。
【0053】
図４の最上段は、タイミングコントローラ１２からソースドライバ１４に伝送される映像データ信号ＶＤＳのデータ形式（プロトコル）を簡略化して示している。映像データ信号ＶＤＳは、１水平走査ライン分毎のＲＧＢピクセルデータを格納するデータ部と、その間に設けられたブランクデータ部と、から構成されている。
【0054】
使用レーン数が２である場合、第１レーン受信部３１Ａには、ピクセルデータＤ０が供給される。また、第２レーン受信部３１Ｂには、ピクセルデータＤ１が供給される。また、本実施例の映像データ信号ＶＤＳでは、ブランクデータ部にダミーデータＤｍが格納されている。
【0055】
比較制御信号ＣＳは、ＲＧＢピクセルデータの供給期間ではＬレベルとなり、ダミーデータＤｍの供給期間ではＨレベルとなる。これにより、ダミーデータＤｍの供給期間がデータ比較期間となる。
【0056】
比較制御信号ＣＳがＬレベルであるＲＧＢピクセルデータの供給期間では、図３に示すセレクタＳＬ１が“０”に切り替えられ、第２レーン受信部３１ＢにはピクセルデータＤ１が供給される。第１レーン受信部３１ＡはピクセルデータＤ０に基づいてシリアルデータＤＡＴＡ０を生成し、第２レーン受信部３１ＢはピクセルデータＤ１に基づいてシリアルデータＤＡＴＡ１を生成する。
【0057】
第１レーンシリパラ変換回路３３Ａは、シリアルデータＤＡＴＡ０をシリアルパラレル変換し、ピクセルデータＤ０に対応するパラレルデータＶＤ０を生成する。第２レーンシリパラ変換回路３３Ｂは、シリアルデータＤＡＴＡ１をシリアルパラレル変換し、ピクセルデータＤ１に対応するパラレルデータＶＤ１を生成する。データマージ部３３は、パラレルデータＶＤ０及びＶＤ１のデータマージを行い、画像データＶＤを生成する。
【0058】
一方、比較制御信号ＣＳがＨレベルであるデータ比較期間では、セレクタＳＬ１が“１”に切り替えられ、第２レーン受信部３１Ｂには第１レーン受信部３１Ａと同じデータが供給される。すなわち、データ比較期間はダミーデータＤｍの供給期間であるため、第１レーン受信部３１Ａと第２レーン受信部３１Ｂとに同じダミーデータＤｍが供給される。
【0059】
第１レーン受信部３１Ａは、ダミーデータＤｍに基づいてシリアルデータＤＡＴＡ０を生成する。第１レーンシリパラ変換回路３３Ａは、シリアルデータＤＡＴＡ０をシリアルパラレル変換し、ダミーデータＤｍに対応するパラレルデータＶＤ０を生成する。
【0060】
第２レーン受信部３１Ｂは、ダミーデータＤｍに基づいてシリアルデータＤＡＴＡ１を生成する。第２レーンシリパラ変換回路３３Ｂは、シリアルデータＤＡＴＡ１をシリアルパラレル変換し、ダミーデータＤｍに対応するパラレルデータＶＤ１を生成する。
【0061】
データ比較回路３５は、データ比較期間に生成されたパラレルデータＶＤ０とパラレルデータＶＤ１とを比較し、両者が一致する場合にはＨレベル、一致しない場合にはＬレベルを有する比較結果信号ＲＳを出力する。
【0062】
上記の通り、第１レーン受信部３１Ａと第２レーン受信部３１Ｂとは同じ構成を有するため、故障等の異常が生じていない限り、同じデータが入力された場合、出力されるデータも同じものとなる。データ比較期間では第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂに同じダミーデータＤｍが入力されているため、第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂのいずれにも異常が生じていない場合、第１レーン受信部３１Ａが出力するシリアルデータＤＡＴＡ０と第２レーン受信部３１Ｂが出力するシリアルデータＤＡＴＡ０とは同じデータとなる。
【0063】
また、第１レーンシリパラ回路３３Ａと第２レーンシリパラ回路３３Ｂとは同じ構成を有するため、故障等の異常が生じていない限り、同じデータが入力された場合、出力されるデータも同じものとなる。シリアルデータＤＡＴＡ０とシリアルデータＤＡＴＡ０とが同じデータである場合、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂのいずれにも異常が生じていないとすると、第１レーンシリパラ回路３３ＡがシリアルデータＤＡＴＡ０をシリアルパラレル変換して得られたパラレルデータＶＤ０と、第１レーンシリパラ回路３３ＡがシリアルデータＤＡＴＡ０をシリアルパラレル変換して得られたパラレルデータＶＤ０とは同じデータとなる。
【0064】
したがって、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂがいずれも正常である（すなわち、異常が生じていない）場合、データ比較回路３５によりパラレルデータＶＤ０とパラレルデータＶＤ１とが一致すると判定され、比較結果信号ＲＳの信号レベルはＨレベルとなる。
【0065】
これに対し、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂのいずれかに異常がある場合、第１レーンシリパラ回路３３Ａから出力されるパラレルデータＶＤ０と第２レーンシリパラ回路３３Ｂから出力されるパラレルデータＶＤ１とは異なるデータとなる。したがって、データ比較回路３５によりパラレルデータＶＤ０とパラレルデータＶＤ１とが一致しないと判定され、比較結果信号ＲＳの信号レベルはＬレベルとなる。
【0066】
以上のように、本実施例の表示装置１００は、映像データ信号ＶＤＳのブランク期間（ブランクデータ部）を利用して、第１レーン及び第２レーンの各々の受信部及びシリパラ変換回路に同じダミーデータＤｍを供給し、出力されたデータを比較して両者が一致するか否かを判定することにより、受信部及びシリパラ変換回路における異常発生の有無を検知する。本実施例では、ダミーデータＤｍが送信されるブランク期間では実際の画像表示に用いるデータを受信する必要がないため、当該ブランク期間をデータ比較期間としている。
【0067】
かかる構成によれば、ＣＲＣ（Cyclic Redundancy Check）等を用いて故障検知を行う場合とは異なり、タイミングコントローラ１２側の特別な対応（例えば、ＣＲＣに対応した通信インタフェースや機能ブロック等）を要することなく、ソースドライバ側の構成のみを用いてデータ受信部及びシリパラ変換回路における異常発生の有無を検知することが可能となる。
【0068】
また、本実施例では、ダミーデータＤｍが送信されるブランク期間をデータ比較期間としている。このため、実際の画像表示に用いる画像データを送信するタイミングでは高い通信レートでデータ通信を行いつつ、ブランク期間を利用して周期的にデータ比較を行うことができる。
【実施例2】
【0069】
次に、本発明の実施例２について説明する。実施例２の表示装置は、ソースドライバ内のセレクタの構成及び動作において実施例１の表示装置１００と異なる。
【0070】
図５は、本実施例の受信部２１及びデータ処理部２２の詳細な構成を示すブロック図である。
【0071】
セレクタＳＬ２は、使用レーン数設定部３２から出力された使用レーン数設定信号ＮＳに基づいて、第２レーン受信部３１Ｂの入力部の接続先の切り替えを行う。具体的には、セレクタＳＬ２は、使用レーン数設定信号ＮＳの信号レベルが論理レベル０の場合には接続先を第１の伝送路ＴＬＡとし、論理レベル１の場合には接続先を第２の伝送路ＴＬＢとする切り替えを行う。
【0072】
次に、図６を参照して、本実施例のデータ比較回路３５による比較動作について説明する。
【0073】
本実施例のデータ比較回路３５は、使用レーン数設定信号ＮＳがＬレベルである場合、すなわち使用レーン数が１である場合にデータ比較を行う。使用レーン数が１である場合、タイミングコントローラ１２から第１の伝送路ＴＬＡを介して映像データ信号ＶＤＳ（ピクセルデータＤ０）が送信される一方、第２の伝送路ＴＬＢには映像データ信号ＶＤＳが送信されない。
【0074】
レーン数設定信号ＮＳがＬレベルであるため、セレクタＳＬ２が“０”に切り替えられ、第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂには同じピクセルデータＤ０が供給される。
【0075】
第１レーン受信部３１Ａは、ピクセルデータＤ０に基づいてシリアルデータＤＡＴＡ０を生成する。第１レーンシリパラ変換回路３３Ａは、シリアルデータＤＡＴＡ０をシリアルパラレル変換し、ピクセルデータＤ０に対応するパラレルデータＶＤ０を生成する。
【0076】
第２レーン受信部３１Ｂは、ピクセルデータＤ０に基づいてシリアルデータＤＡＴＡ１を生成する。第２レーンシリパラ変換回路３３Ｂは、シリアルデータＤＡＴＡ１をシリアルパラレル変換し、ピクセルデータＤ０に対応するパラレルデータＶＤ１を生成する。
【0077】
データ比較回路３５は、パラレルデータＶＤ０とパラレルデータＶＤ１とを比較し、両者が一致する場合にはＨレベル、一致しない場合にはＬレベルを有する比較結果信号ＲＳを出力する。
【0078】
なお、本実施例では、ブランク期間においても第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂに共通のダミーデータＤｍが供給され、ピクセルデータＤ０と同様の処理が行われる。
【0079】
したがって、本実施例では全期間に亘ってデータ比較が行われ、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂがいずれも正常である（すなわち、異常が生じていない）場合、データ比較回路３５によりパラレルデータＶＤ０とパラレルデータＶＤ１とが一致すると判定され、Ｈレベルの比較結果信号ＲＳが全期間に亘って出力される。
【0080】
以上のように、本実施例のソースドライバ１４では、使用レーン数設定信号ＮＳにより使用レーン数が“１”に設定されている場合に常にデータ比較を行い、第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂにおける異常の有無を検知する。
【0081】
かかる構成によれば、実施例１の場合と同様、タイミングコントローラ１２側の特別な対応（例えば、ＣＲＣに対応した通信インタフェースや機能ブロック等）を要することなく、ソースドライバ側の構成のみを用いてデータ受信部及びシリパラ変換回路における異常発生の有無を検知することが可能となる。
【0082】
また、データ比較期間でのみデータ比較を行う実施例１とは異なり、異常発生の有無を常時監視することができる。
【0083】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ソースドライバの受信部及びデータ処理部が第１レーン及び第２レーンという２つの通信レーンから構成されている場合を例として説明した。しかし、通信レーンの数はこれに限られず、３以上の複数の通信レーンから構成されていてもよい。
【0084】
また、上記各実施例では、第２レーン受信部３１Ｂの入力側にセレクタ（ＳＬ１，ＳＬ２）が配置されている場合を例として説明したが、これ以外の位置にセレクタを配置してもよい。例えば、第２レーン受信部３１Ｂの入力側のセレクタに加えて、第１レーン受信部３１Ａの入力側に、伝送路の接続切替を行わないダミーのセレクタを配置してもよい。かかる構成によれば、第１レーン受信部３１Ａの入力部の負荷容量と第２レーン受信部３１Ｂの入力部の負荷容量とを揃えることができるため、システム設計が容易となる。
【0085】
また、第２レーン受信部３１Ｂの入力側ではなく出力側、すなわち第２レーン受信部３１Ｂと第２レーンシリパラ回路３３Ｂとの間にセレクタを設けてもよい。
【0086】
図７は、かかる構成を有するデータ受信部及びシリパラ変換回路の変形例の構成を示すブロック図である。第２レーンシリパラ回路３３Ｂの入力側にセレクタＳＬ３が設けられている。セレクタＳＬ３は、比較制御信号ＣＳ２の信号レベルに応じて、第２レーンシリパラ回路３３Ｂの入力部の接続先を切り替える。例えば、セレクタＳＬ３は、比較制御信号ＣＳ２の信号レベルが論理レベル１（Ｈレベル）である場合には第１レーン受信部３１Ａ、論理レベル０（Ｌレベル）である場合には第２レーン受信部３１Ｂが接続先となるように切り替えを行う。
【0087】
かかる構成によれば、例えば実施例１のデータ比較により第１レーン受信部３１Ａ、第２レーン受信部３１Ｂ、第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂのいずれかに異常があると判定された場合に、第２レーンシリパラ回路３３Ｂを第１レーン受信部３１Ａに接続してさらにデータ比較を行うことにより、異常個所が受信部側（第１レーン受信部３１Ａ及び第２レーン受信部３１Ｂ）なのかシリパラ回路側（第１レーンシリパラ回路３３Ａ及び第２レーンシリパラ回路３３Ｂ）なのかを判定することが可能となる。
【0088】
また、上記各実施例及び変形例とは異なり、データマージ部３４よりも後段にデータ比較回路を設けてもよい。例えば、データのマージを行った後でいったんデータを分解し、分解したデータを比較することにより、データマージ部における異常発生の有無も併せて検知することが可能となる。
【0089】
また、上記実施例では、ソースドライバ１４－１がゲートドライバ１３のゲートタイミングを制御するゲート制御信号ＧＳを生成し、ゲートドライバ１３に供給する構成を例として説明した。しかし、これとは異なり、タイミングコントローラ１２がゲート制御信号ＧＳをゲートドライバ１３に供給する構成であってもよい。
【符号の説明】
【0090】
１００ 表示装置
１１ 表示パネル
１２ タイミングコントローラ
１３ ゲートドライバ
１４－１～１４－ｐ ソースドライバ
２１ 受信部
２２ データ処理部
２３ ソース制御部
２４ ゲート制御部
２５ 第１のデータラッチ群
２６ 第２のデータラッチ群
２７－１～２７－ｋ ＤＡＣ
３１Ａ 第１レーン受信部
３１Ｂ 第２レーン受信部
３２ 使用レーン数設定部
３３Ａ 第１レーンシリパラ回路
３３Ｂ 第２レーンシリパラ回路
３４ データマージ部
３５ データ比較回路
１１ 表示パネル
１２ タイミングコントローラ
１３ ゲートドライバ
１４－１～１４－ｐ ソースドライバ
２１ 受信部
２２ データ処理部
２３ ソース制御部
２４ ゲート制御部
２５ 第１のデータラッチ群
２６ 第２のデータラッチ群
２７－１～２７－ｋ ＤＡＣ
３１Ａ 第１レーン受信部
３１Ｂ 第２レーン受信部
３２ 使用レーン数設定部
３３Ａ 第１レーンシリパラ回路
３３Ｂ 第２レーンシリパラ回路
３４ データマージ部
３５ データ比較回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】