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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-21
(45)【発行日】2024-08-29
(54)【発明の名称】電圧ドライバ及びその動作方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240822BHJP
G01R 31/3183 20060101ALI20240822BHJP
【ＦＩ】
G01R31/28 Q
G01R31/3183
【請求項の数】
24
(21)【出願番号】P 2021563086
(86)(22)【出願日】2020-04-23
(65)【公表番号】
(43)【公表日】2022-06-28
(86)【国際出願番号】 US2020029490
(87)【国際公開番号】W WO2020219654
(87)【国際公開日】2020-10-29
【審査請求日】2023-04-10
(31)【優先権主張番号】16/395,098
(32)【優先日】2019-04-25
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】502391840
【氏名又は名称】テラダイン、 インコーポレイテッド
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】バン デル ワグト、 ジャン ポール アンソニー
(72)【発明者】
【氏名】パークス、 アラン
(72)【発明者】
【氏名】チェ、 ローレンス
【審査官】島田 保
(56)【参考文献】
【文献】特開２００９－１００３４０（ＪＰ，Ａ）
【文献】特開２００３－１８８７０５（ＪＰ，Ａ）
【文献】特開平０６－１２５２６１（ＪＰ，Ａ）
【文献】特開２００５－２２９５９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００１２９８１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０３２９４４０（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ ３１／２８－３１／３１９３
(57)【特許請求の範囲】
【請求項1】
電圧ドライバであって、ドライバ出力と、
複数の回路スライスと
を含み、
各回路スライスは、
時定数と、
前記ドライバ出力を第一の電圧レベル又は、前記第一の電圧レベルより高い第二の電圧レベルに切替可能に接続するように構成された１つ又は複数のスイッチと
を含み、
前記複数の回路スライス内のスイッチは、少なくとも第一の時定数を有する第一の回路スライスを前記第一の電圧レベルから切断して、前記第一の回路スライスを前記第二の電圧レベルに接続するように、及び少なくとも第二の時定数を有する第二の回路スライスを前記第二の電圧レベルから切断して、前記第二の回路スライスを前記第一の電圧レベルに接続するように構成され、
前記ドライバ出力における出力波形の立ち上がりエッジがピーキング特性を有する、電圧ドライバ。
【請求項2】
前記ピーキング特性は、電圧ピークのピーク値である、請求項１の電圧ドライバ。
【請求項3】
前記出力波形は、前記第一の時定数に基づく第一の時間レートを有する第一の部分と、
前記第二の時定数に基づく第二の時間レートを有する、前記第一の部分に続く第二の部分と
を含み、
前記第一の部分と第二の部分は前記電圧ピークを画定する、請求項２の電圧ドライバ。
【請求項4】
前記第二の時定数は前記第一の時定数より大きい、請求項１の電圧ドライバ。
【請求項5】
前記複数の回路スライス内のスイッチはさらに、前記第一の回路スライスを前記第二の電圧レベルから切断して、前記第一の回路スライスを前記第一の電圧レベルに接続するように、及び前記第二の回路スライスを前記第一の電圧レベルから切断して、前記第二の回路スライスを前記第二の電圧レベルに接続するように構成され、前記ドライバ出力における前記出力波形の立ち下がりエッジがプログラム可能なピーキング特性を有する、請求項４の電圧ドライバ。
【請求項6】
前記第二の時定数はプログラム可能な時定数であり、前記第二の回路スライスは、
第一の抵抗器端子と第二の抵抗器端子を有する抵抗器と、
前記第一の抵抗器端子及び前記ドライバ出力に接続されたスライス出力と、
前記第二の抵抗器端子に接続されたプログラム可能キャパシタンスを有するコンデンサと
をさらに含み、
前記プログラム可能な時定数は、前記コンデンサの前記プログラム可能なキャパシタンスに基づく、請求項１の電圧ドライバ。
【請求項7】
前記第二の回路スライスについて、前記１つ又は複数のスイッチは、前記抵抗器の前記第二の抵抗器端子を前記第一の電圧レベル又は前記第二の電圧レベルの何れかに切替可能に接続するか、又は第二の抵抗器端子を前記第一の電圧レベル及び前記第二の電圧レベルから切替可能に切断するように構成され、
前記電圧ドライバは前記ドライバ出力においてプログラム可能な出力インピーダンスを有する、請求項６の電圧ドライバ。
【請求項8】
前記第二の回路スライスについて、前記１つ又は複数のスイッチは、
前記第二の抵抗器端子を前記第一の電圧レベルに選択的に接続するように構成された第一のスイッチと、
前記第二の抵抗器端子を前記第二の電圧レベルに選択的に接続するように構成された第二のスイッチと
を含み、
前記電圧ドライバは前記ドライバ出力においてプログラム可能な出力電圧を有する、請求項７の電圧ドライバ。
【請求項9】
前記第一及び第二のスイッチは、シリコン金属酸化膜半導体（ＭＯＳ）トランジスタである、請求項８の電圧ドライバ。
【請求項10】
各回路スライスの前記抵抗器はポリシリコンを含む、請求項９の電圧ドライバ。
【請求項11】
前記第一のスイッチは、前記第一の電圧レベルと前記第二の抵抗器端子との間に直列に連結された第一のトランジスタと第三のトランジスタを含み、前記第二のスイッチは、前記第二の電圧レベルと前記第二の抵抗器端子との間に直列に連結された第二のトランジスタと第四のトランジスタを含む、請求項８の電圧ドライバ。
【請求項12】
前記第一、第二、第三、及び第四のトランジスタはシリコン金属酸化膜半導体（ＭＯＳ）トランジスタであり、前記第三のトランジスタは前記第一のトランジスタより高い特徴的動作電圧を有し、
前記第四のトランジスタは前記第二のトランジスタより高い特徴的動作電圧を有する、請求項１１の電圧ドライバ。
【請求項13】
前記複数の回路スライスは第一の回路スライス群であり、前記第一の回路スライス群の各スライス出力は、第一の抵抗を有する第一の回路経路を通じて前記ドライバ出力に接続され、
前記電圧ドライバは第二の回路スライス群をさらに含み、
前記第二の回路スライス群の各スライス出力は、１つ又は複数の抵抗器を含む第二の回路経路を通じて前記ドライバ出力に接続され、
前記第二の回路経路は第二の抵抗を含み、
前記第二の抵抗は前記第一の抵抗より大きい、請求項１の電圧ドライバ。
【請求項14】
電圧ドライバであって、ドライバ出力と、
複数の回路スライスと
を含み、
各回路スライスは、
抵抗器の第一の抵抗器端子及び前記ドライバ出力に接続されたスライス出力と、
前記抵抗器の第二の抵抗器端子を第一の電圧レベル又は第二の電圧レベルの何れかに切替可能に接続するか、又は前記第二の抵抗器端子を前記第一の電圧レベルと前記第二の電圧レベルの両方から切替可能に切断するように構成された１つ又は複数のスイッチと、
前記第二の抵抗器端子に連結されたプログラム可能コンデンサと
を含む、電圧ドライバ。
【請求項15】
前記複数の回路スライスは、前記第一の電圧レベルに接続された第一のプログラム可能コンデンサを有する第一の回路スライスであって、第一の時定数を有する第一の回路スライスと、
前記第二の電圧レベルに接続された第二のブログラム可能コンデンサを有する第二の回路スライスであって、前記第一の時定数とは異なる第二の時定数を有する第二の回路スライスと
を含み、
前記電圧ドライバは、前記ドライバ出力において、プログラム可能なピーキング特性を有する信号波形を出力するように構成され、
前記信号波形は、
前記第一の時定数に基づく第一の時間レートを有する第一の部分と、
前記第二の時定数に基づく第二の時間レートを有する、前記第一の部分に続く第二の部分と
を含み、
前記第一の部分と前記第二の部分は電圧ピークを画定し、
前記ピーキング特性は、前記電圧ピークのピーク値である、請求項１４の電圧ドライバ。
【請求項16】
複数の回路スライスを含み、各々がプログラム可能な時定数を有する電圧ドライバの動作方法であって、コントローラから標的時間領域特性を示す第一のデータを受信するステップと、
前記第一のデータを受信したことに応答して、前記電圧ドライバのドライバ出力において、前記標的時間領域特性を有する信号波形を生成するステップと
を含み、
前記信号波形を生成するステップは、１つ又は複数の回路スライスの前記プログラム可能な時定数を調整するステップを含む、方法。
【請求項17】
前記生成された信号波形は、第一の時間レートを有する第一の部分と、
第二の時間レートを有する、前記第一の部分に続く第二の部分と
を含み、
前記第一の部分及び第二の部分は電圧ピークを画定し、
前記標的時間領域特性は、前記電圧ピークのピーク値であり、
前記信号波形を生成するステップはさらに、
第一の電圧レベルを前記ドライバ出力に前記複数の回路スライスのうちの少なくとも第一の回路スライスを介して接続するステップと、
第二の電圧レベルを前記ドライバ出力に前記複数の回路スライスのうちの少なくとも第二の回路スライスを介して接続するステップと、
前記第一の回路スライスの第一のプログラム可能な時定数を、前記信号波形の前記第一の部分の前記第一の時間レートが前記第一のプログラム可能な時定数に基づくように調整するステップと、
前記第二の回路スライスの第二のプログラム可能な時定数を、前記信号波形の前記第二の部分の前記第二の時間レートが前記第二のプログラム可能な時定数に基づくように調整するステップと
を含む、請求項１６の方法。
【請求項18】
前記第二の電圧レベルは前記第一の電圧レベルより高く、前記信号波形の前記第一の部分と前記第二の部分とは立ち上がりエッジを画定し、
前記信号波形を生成するステップはさらに、
前記第一の回路スライスを前記第一の電圧レベルから切断して、前記第一の回路スライスを前記第二の電圧レベルに接続するステップと、
前記第二の回路スライスを前記第二の電圧レベルから切断して、前記第一の回路スライスを前記第一の電圧レベルに接続するステップと
を含む、請求項１７の方法。
【請求項19】
前記第二のプログラム可能な時定数は前記第一のプログラム可能な時定数より大きい、請求項１８の方法。
【請求項20】
前記複数の回路スライスの各回路スライスは、前記ドライバ出力に抵抗器を介して接続されるプログラム可能コンデンサをさらに含み、前記プログラム可能な時定数を調整するステップは前記プログラム可能コンデンサを調整するステップを含む、請求項１７の方法。
【請求項21】
前記複数の回路スライスの各回路スライスは、前記ドライバ出力に接続された抵抗器と、
前記抵抗器を前記第一の電圧レベル又は前記第二の電圧レベルに切替可能に接続するように構成された複数のスイッチと
を含み、
前記スイッチはシリコン金属酸化膜半導体（ＭＯＳ）トランジスタである、請求項１７の方法。
【請求項22】
前記コントローラから標的電圧を示す第二のデータを受信するステップと、第一の数の回路スライスを前記第一の電圧レベルに、及び第二の数の回路スライスを前記第二の電圧レベルに選択的に接続することによって、前記ドライバ出力における出力電圧を前記標的電圧へと調整するステップと
をさらに含む、請求項１７の方法。
【請求項23】
前記コントローラから標的出力インピーダンスを示す第三のデータを受信するステップと、前記第一の電圧レベル又は前記第二の電圧レベルを前記ドライバ出力に前記複数の回路スライスの１つ又は複数の回路スライスを介して選択的に接続することによって、前記電圧ドライバのドライバ出力におけるプログラム可能な出力インピーダンスを前記標的出力インピーダンスにマッチするように調整し、前記ドライバ出力における前記出力インピーダンスが複数のプログラム可能な出力インピーダンス値のうちの１つを有するようにするステップと
をさらに含む、請求項２２の方法。
【請求項24】
エンコーダを用いて前記第一のデータ及び第二のデータを受信するステップと、前記エンコーダを用いて、前記受信した第一のデータ及び第二のデータに基づくドライバ制御信号を生成するステップと、
前記ドライバ制御信号を前記複数の回路スライス内のスイッチの制御端子に提供して、前記１つ又は複数の回路スライスが前記第一の電圧レベル又は前記第二の電圧レベルに接続されるようにするステップと
をさらに含む、請求項２２の方法。
【発明の詳細な説明】
【背景技術】
【0001】
半導体装置、回路、及びプリント回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）アセンブリ等の電子コンポーネントは多くの場合、製造中及び製造後に自動試験装置（ＡＴＥ：ａｕｔｏｍａｔｅｄ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）等の試験システムを使って試験される。これらの試験を行うために、ＡＴＥは試験信号を生成又は測定する機器を含んでいてよく、それによって特定の被試験装置（ＤＵＴ：ｄｅｖｉｃｅ－ｕｎｄｅｒ－ｔｅｓｔ）について様々な動作条件を試験できる。機器は例えば、半導体装置に印加されるデジタル又はアナログ信号のパターンを生成してよく、応答としての半導体装置からのデジタル又はアナログ信号を測定してよい。
【0002】
ＡＴＥは、ＤＵＴの１つ又は複数の試験ポイントに特定の電圧波形の試験信号を印加するために使用されることが多い。このような試験信号を生成するために、ＡＴＥはプログラム可能な電圧レベルを生成する電圧ドライバを含んでいてよい。電圧ドライバは、シングルエンド型で、ＤＵＴ上のある試験ポイントに接続されることになる信号出力ポートにおいてプログラム可能な出力電圧を提供してよい。電圧ドライバは代替的に、差動型であって、入力として差動信号を取るＤＵＴｓを駆動するための差動電圧信号を生成してもよい。生成された差動電圧信号は２つの電圧波形を含み、これらは通常、差動出力ペアにおいて反対の相である。
【0003】
電圧ドライバの出力における電圧レベルは、ユーザ入力で特定されるか、又はＡＴＥの残りの部分から受信したデジタル信号からの何れかのデジタル入力によってブログラムされてよい。出力粒度、又はある電圧ドライバが１つ又は複数の固定供給電圧から生成できる明確な分数電圧レベルの数は一般に、電圧ドライバが受信するデジタル信号の中のバイナリビットの１０進数順列に基づく。例えば、８ビット電圧レベル制御の電圧ドライバは、最大２５６通りの異なる出力電圧レベルの順列を生成でき、１６ビット電圧レベル制御の電圧ドライバであれば、最大６５，５３６通りの異なる出力電圧レベルを生成できる。
【発明の概要】
【課題を解決するための手段】
【0004】
本願の態様は、電圧ドライバ回路及び、出力電圧を提供するためのその動作方法に関する。本発明者らは、ドライバ出力における複数の特性をプログラム可能とすることのできる電圧ドライバ回路のための設計に気付き、それを理解した。これらの特性には、電圧レベル、出力インピーダンス、及び／又は時間領域挙動のうちの１つ又は複数が含まれていてよい。例えば、調整可能な出力インピーダンスは、異なる負荷のインピーダンスにマッチするようにプログラムされてよく、特に高速の用途において、低い電力消費で調整可能な電圧が提供される。さらに、出力電圧振幅の時間領域挙動を調整することによって、電圧ピーキング挙動が制御されてよい。したがって、このようなドライバにより、試験システムは試験対象の半導体装置をより高い信頼性で、又はより迅速に試験する波形を生成できる。
【0005】
幾つかの実施形態によれば、電圧ドライバが提供される。電圧ドライバは、ドライバ出力と複数の回路スライスを含む。各回路スライスは、時定数と、ドライバ出力を第一の電圧レベル又は第二の電圧レベルに切替可能に接続するように構成された１つ又は複数のスイッチを含む。複数の回路スライス内のスイッチは、少なくとも第一の時定数を持つ第一の回路スライスを第一の電圧レベルから切断して、第一の回路スライスを第二の電圧レベルに接続し、また、少なくとも第二の時定数を持つ第二の回路スライスを第二の電圧レベルから切断して、第二の回路スライスを第一の電圧レベルに接続することによって、ドライバ出力における出力波形の立ち上がりエッジがピーキング特性を有するように構成される。
【0006】
ピーキング特性は、電圧ピークのピーク値であってよい。出力信号波形は、第一の時定数に基づく第一の時間レートを有する第一の部分と、第二の時定数に基づく第二の時間レートを有する、第一の部分に続く第二の部分を含んでいてよい。第一の部分と第二の部分は電圧ピークを画定する。
【0007】
第二のプログラム可能な時定数は第一のプログラム可能な時定数より大きくてよい。複数の回路スライス内のスイッチはさらに、第一の回路スライスを第二の電圧レベルから切断して、第一の回路スライスを第一の電圧レベルに接続し、且つ第二の回路スライスを第一の電圧レベルから切断して、第二の回路スライスを第二の電圧レベルに接続することによって、ドライバ出力における出力波形の立ち下がりエッジがプログラム可能なピーキング特性を有するように構成されてもよい。
【0008】
第二の時定数はプログラム可能な時定数であってよく、第二の回路スライスは、第一の抵抗器端子と第二の抵抗器端子を有する抵抗器と、第一の抵抗器端子及びドライバ出力に接続されたスライス出力と、第二の抵抗器端子に接続されたプログラム可能なキャパシタンスを有するコンデンサと、を含んでいてよい。プログラム可能な時定数は、コンデンサのプログラム可能なキャパシタンスに基づいていてよい。
【0009】
１つ又は複数のスイッチは、抵抗器の第二の抵抗器端子を第一の電圧レベル又は第二の電圧レベルの何れかに切替可能に接続するか、又は第二の抵抗器端子を第一の電圧レベル及び第二の電圧レベルから切替可能に切断するように構成されてよく、それによって電圧ドライバ回路はドライバ出力においてプログラム可能な出力インピーダンスを有する。１つ又は複数のスイッチはまた、第二の抵抗器端子を第一の電圧レベルに選択的に接続するように構成された第一のスイッチと、第二の抵抗器端子を第二の電圧レベルに選択的に接続するように構成された第二のスイッチも含んでいてよく、それによって電圧ドライバ回路はドライバ出力においてプログラム可能な出力電圧を有する。
【0010】
第一及び第二のスイッチは、シリコン金属酸化膜半導体（ＭＯＳ）トランジスタであってよい。各回路スライスの抵抗器はポリシリコンを含んでいてよい。
【0011】
第一のスイッチは、第一の電圧レベルと第二の抵抗器端子との間に直列に連結された第一のトランジスタと第三のトランジスタを含んでいてよく、第二のスイッチは、第二の電圧レベルと第二の抵抗器端子との間に直列に連結された第二のトランジスタ及び第四のトランジスタを含んでいてよい。第一、第二、第三、及び第四のトランジスタは、シリコン金属酸化膜半導体（ＭＯＳ）トランジスタであってよい。第三のトランジスタは、第一のトランジスタより高い特徴的動作電圧を有していてよく、第四のトランジスタは第二のトランジスタより高い特徴的動作電圧を有していてよい。
【0012】
複数の回路スライスは第一の回路スライス群であってよく、第一の回路スライス群の各スライス出力は、第一の抵抗を有する第一の回路経路を通じてドライバ出力に接続されてよい。電圧ドライバ回路は第二の回路スライス群をさらに含んでいてよく、第二の回路スライス群の各スライス出力は、１つ又は複数の抵抗器を含む第二の回路経路を通じてドライバ出力に接続されてよく、それによって第二の回路経路は第二の抵抗を含み、第二の抵抗は第一抵抗より大きい。
【0013】
幾つかの実施形態によれば、電圧ドライバが提供される。電圧ドライバは、ドライバ出力と複数の回路スライスを含む。各回路スライスは、抵抗器の第一の抵抗器端子及びドライバ出力に接続されたスライス出力と、抵抗器の第二の抵抗器端子を第一の電圧レベル若しくは第二の電圧レベルの何れかに切替可能に接続するか、又は第二の抵抗器端子を第一の電圧レベルと第二の電圧レベルの両方から切替可能に切断するように構成された１つ又は複数のスイッチを含む。各回路スライスは、第二の抵抗器端子に連結されたプログラム可能コンデンサをさらに含む。
【0014】
複数の回路スライスは、第一の電圧レベルに接続された第一のプログラム可能コンデンサを有する第一の回路スライスであって、第一の時定数を有する第一の回路スライスと、第二の電圧レベルに接続された第二のブログラム可能コンデンサを有する第二の回路スライスであって、第一の時定数とは異なる第二の時定数を有する第二の回路スライスと、を含んでいてよい。電圧ドライバは、ドライバ出力において、プログラム可能なピーキング特性を有する信号波形を出力するように構成されてよく、この信号波形は、第一の時定数に基づく第一の時間レートを有する第一の部分と、第二の時定数に基づく第二の時間レートを有する、第一の部分に続く第二の部分を含み、第一の部分と第二の部分は電圧ピークを画定する。ピーキング特性は、電圧ピークのピーク値であってよい。
【0015】
幾つかの実施形態によれば、電圧ドライバの動作方法が提供される。電圧ドライバは複数の回路スライスを含み、各々がプログラム可能な時定数を有する。方法は、コントローラから標的時間領域特性の表示を含む第一のデータを受信するステップを含む。第一のデータを受信したことに応答して、電圧ドライバのドライバ出力において、標的時間領域特性を有する信号波形を生成するステップ。信号波形を生成するステップは、１つ又は複数の回路スライスのプログラム可能な時定数を調整するステップを含む。
【0016】
生成された信号波形は、第一の時間レートを有する第一の部分と、第二の時間レートを有する、第一の部分に続く第二の部分を含んでいてよく、第一の部分と第二の部分は電圧ピークを画定する。標的時間領域特性は、電圧ピークのピーク値であってよい。信号波形を生成するステップは、第一の電圧レベルをドライバ出力に複数の回路スライスのうちの少なくとも第一の回路スライスを介して接続するステップと、第二の電圧レベルをドライバ出力に複数の回路スライスのうちの少なくとも第二の回路スライスを介して接続するステップと、第一の回路スライスの第一のプログラム可能な時定数を、信号波形の第一の部分の第一の時間レートが第一のプログラム可能な時定数に基づくように調整するステップと、第二の回路スライスの第二のプログラム可能な時定数を、信号波形の第二の部分の第二の時間レートが第二のプログラム可能な時定数に基づくように調整するステップと、をさらに含んでいてよい。
【0017】
第二の電圧レベルは第一の電圧レベルより高くてよい。信号波形の第一の部分と第二の部分は立ち上がりエッジを画定してよく、信号波形を生成するステップは、第一の回路スライスを第一の電圧レベルから切断して、第一の回路スライスを第二の電圧レベルに接続するステップと、第二の回路スライスを第二の電圧レベルから切断して、第一の回路スライスを第一の電圧レベルに接続するステップをさらに含む。
【0018】
第二のプログラム可能な時定数は第一のプログラム可能な時定数より大きくてよい。複数の回路スライスの各回路スライスは、ドライバ出力に抵抗器を介して接続されるプログラム可能コンデンサをさらに含んでいてよい。プログラム可能な時定数を調整するステップは、プログラム可能コンデンサを調整するステップを含んでいてよい。複数の回路スライスの各回路スライスは、ドライバ出力に接続された抵抗器と、抵抗器を第一の電圧レベル又は第二の電圧レベルに切替可能に接続するように構成された複数のスイッチと、を含んでいてよい。スイッチはシリコン金属酸化膜半導体（ＭＯＳ）トランジスタであってよい。
【0019】
方法は、コントローラから標的電圧の表示を含む第二のデータを受信するステップと、第一の数の回路スライスを第一の電圧レベルに、及び第二の数の回路スライスを第二の電圧レベルに選択的に接続することによって、ドライバ出力における出力電圧を標的電圧へと調整するステップをさらに含んでいてよい。
【0020】
方法は、コントローラから標的出力インピーダンスの表示を含む第三のデータを受信するステップと、第一の電圧レベル又は第二の電圧レベルをドライバ出力に複数の回路スライスの１つ又は複数の回路スライスを介して選択的に接続することによって、電圧ドライバのドライバ出力におけるプログラム可能な出力インピーダンスを標的出力インピーダンスにマッチするように調整し、それによってドライバ出力における出力インピーダンスが複数のプログラム可能な出力インピーダンス値のうちの１つを有するようにするステップと、をさらに含んでいてよい。
【0021】
方法は、エンコーダを用いて第一のデータ及び第二のデータを受信するステップと、エンコーダを用いて、受信した第一のデータ及び第二のデータに基づくドライバ制御信号を生成するステップと、ドライバ制御信号を複数の回路スライス内のスイッチの制御端子に提供して、１つ又は複数の回路スライスが第一の電圧レベル又は第二の電圧レベルに接続されるようにするステップと、をさらに含んでいてよい。
【0022】
以上は、付属の特許請求の範囲により定義される本発明の非限定的な概要である。
【0023】
各種の態様及び実施形態を下記のような図面を参照しながら説明する。図面は必ずしも正しい縮尺で描かれていないと理解すべきである。図中、様々な図面に示されている同じ又はほぼ同じコンポーネントは各々、同様の番号で表されている。明瞭にするために、各図面において全てのコンポーネントに表示がなされ得るとは限らない。
【図面の簡単な説明】
【0024】
【図1】本願の態様による電圧ドライバ回路が利用されてよい自動試験システムの例示的な実施形態の略図である。
【図2A】本願のある態様による例示的なピン電子部品（ＰＥ）を示す略図である。
【図2B】例示的な信号遷移中のドライバ出力における、時間に対する出力電圧波形である。
【図2C】幾つかの実施形態による、例示的な電圧ドライバ回路内の回路スライスの略図である。
【図3】幾つかの実施形態による、例示的な電圧ドライバ回路内の回路スライス群の略図である。
【図4】幾つかの実施形態による、スタック型トランジスタ構成を有する例示的な回路スライスの略図である。
【図5】幾つかの実施形態による、調整可能な時定数を有する回路スライス群の概略回路図である。
【図6】幾つかの態様による数種類の例示的な波形のプロットである。
【図7】幾つかの実施形態による、セグメント電圧ドライバ回路の略図である。
【発明を実施するための形態】
【0025】
本発明者らは、ドライバ出力における複数の特性をプログラムできるようにする電圧ドライバ回路のための設計に気付き、それを理解した。これらの特性には、電圧レベル、出力インピーダンス、及び／又は時間領域挙動のうちの１つ又は複数が含まれていてよい。例えば、調整可能な出力インピーダンスは、異なる負荷のインピーダンスにマッチするようにプログラムされてよく、それによって特に高速の用途において、低い電力消費で調整可能な電圧が提供される。さらに、出力電圧振幅の時間領域挙動を調整することによって電圧ピーキングが制御されてよい。したがって、このようなドライバにより、試験システムは、試験対象の半導体装置をより高い信頼性で、及び／又はより高速に、及び／又はより正確に試験する波形を生成することができるかもしれない。
【0026】
幾つかの実施形態によれば、電圧ドライバは複数の回路スライスで実装されてよい。電圧ドライバに対するプログラム可能な制御は、回路スライスの各々の中の、その回路スライドの出力の特性を変化させるスイッチを設定することによって実現されてよい。スライスの出力は相互に接続されて、電圧ドライバのための出力がまとめて提供されてもよい。スイッチは、回路スライスのコンポーネントを複数の電圧供給源のうちの１つに接続するように構成されてよい。複数の電圧供給源の各々に接続される各スライス内のコンポーネントの数のほか、電圧供給源の何れにも接続されないこのようなコンポーネントの数は、回路スライスの出力における複数の特性に影響を与えるかもしれない。回路スライスの出力における特性が複合的に電圧ドライバ回路の出力における、電圧、インピーダンス、及び／又は時間領域特性を含む特性に影響を与えるかもしれない。
【0027】
幾つかの実施形態において、複数の回路スライスは群で構成されてよい。各群内の回路スライスのコンポーネントは同じであってよいが、群ごとに異なるコンポーネントを有していてもよい。例えば、電圧源に接続されるコンポーネントは抵抗器であってよい。各群内の回路スライスは同じ抵抗の抵抗器を有していてよいが、異なる群のスライスは異なる値の抵抗器を有していてもよい。抵抗器が複数の電圧源の各々に接続されるような群の各々の中のスライスの比を制御することによって、出力電圧が設定されてもよい。電圧源に接続されるこのようなコンポーネントの数を制御することによって、インピーダンスや時間領域特性等のその他の特性が設定されてもよい。
【0028】
本願の態様は、全てのドライバスライスが不活性化されているとき（「トライステート状態」と呼ばれることもある）に電圧ドライバからの出力ピンにおけるリーク電流を低減化できる。幾つかの実施形態において、本開示によるドライバは、少なくとも４つの態様、すなわち（１）複数のプログラム可能な電圧レベルを正確に設定するためのセグメント化、（２）出力抵抗又はインピーダンスを（例えば、５０オームに）調整するためのセグメント化、（３）後でより詳しく説明する反転スライスピーキング（ＩＳＰ：ｉｎｖｅｒｔｅｄ ｓｌｉｃｅ ｐｅａｋｉｎｇ）等の時間領域特性、（４）全てのスイッチがトライステート状態である場合にドライバ全体からの出力リーク電流を低くすることのできるスイッチデザイン、を提供できる。例えば、本願の態様による電圧ドライバは、出力電圧範囲全体にわたり出力ピンにおけるリーク電流を数ｎＡ又はそれ未満のレベルもたらすかもしれず、これはＡＴＥにおいて望ましい。
【0029】
幾つかの実施形態によれば、電圧ドライバの動作方法が提供される。電圧ドライバは、複数の回路スライスを含む。方法は、コントローラからドライバ出力波形の局面の標的時間領域挙動等の表示時を含む第一のデータを受信するステップを含む。第一のデータを受信したことに応答して、様々なスライス群のためのプログラム可能な時定数及び信号極性を調整して、ピーキング挙動を含めた所望の波形整形を取得するステップ。波形挙動は複数のプログラム可能な挙動のうちの１つである。
【0030】
図１は、本願の態様による電圧ドライバ回路が利用されてよい自動試験システムの例示的な実施形態の略図である。図１は試験システム１０を示し、これはテスタ１６を制御して被試験装置（ＤＵＴ）２０に対して本願において開示される方法にしたがって試験を行う試験コンピュータ１２を含む。幾つかの状況において、テスタ１６は当該技術分野で知られている技術を使って構成される自動試験装置（ＡＴＥ）であってもよい。ＤＵＴ ２０は、試験に適した何れの装置であってもよい。例えば、ＤＵＴ ２０は半導体装置であってよい。ＡＴＥ １６は、ＤＵＴ ２０のための試験信号１４を生成及び／又は測定する回路構成を含んでいてよい。ＡＴＥ １６は、異なる種類のアナログ又はデジタル信号を生成又は測定するように構成された複数の機器を含んでいてもよい。
【0031】
本願のある態様によれば、ＡＴＥ １６内の幾つかの機器は、ピン電子部品（ＰＥ）の形態で実装されてよく、そのＰＥドライバは、被試験装置（ＤＵＴ）に提供するための設計された大きさ及びタイミングの出力電圧信号を生成する。例えば、デジタル信号を生成及び／又は測定するデジタル試験機器は、そのようなＰＥ回路で実装されてよい。それが使用される機器の具体的な種類に関係なく、ＰＥは相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ等の多数のトランジスタを含む集積回路（ＩＣｓ）として実装されてもよい。
【0032】
図１は自動試験システムの大いに単純化された表現であると理解すべきである。例えば、図示されていないが、試験システム１０はＡＴＥ １６内の機器の動作を制御する制御回路構成を含んでいてよい。それに加えて、試験システム１０は、測定結果を処理して、ＤＵＴ ２０が正しく動作しているか否かを特定する処理回路構成を含んでいてよい。また、図１はＡＴＥ １６とＤＵＴ ２０との間に１つの信号経路を示している。当業者であればわかるように、現代的ＤＵＴを試験するには、何百又は何千もの試験信号を生成して測定する必要があるかもしれない。したがって、本明細書に記載の回路構成は、ＡＴＥ １６の中で何度も再現され、ＤＵＴ ２０を試験するための同期された試験信号を提供するように制御されてよい。さらに、図１は１つのＤＵＴ ２０が試験される状況を示しているが、試験システム１０は複数の装置を試験するように構成されてもよい。
【0033】
試験信号を生成又は測定する機器又はその他のコンポーネントの数及び被試験装置の数に関係なく、試験システム１０は信号をＤＵＴ ２０とＡＴＥ １６内の機器との間でルーティングする信号送達コンポーネントを含んでいてよい。
【0034】
さらに、図示されている他のコンポーネントは限定的ではなく例示的であると理解すべきである。例えば、図１では試験コンピュータ１２はパーソナルコンピュータ（ＰＣ）として示されているが、モバイルデバイスやコンピュータワークステーション等、試験コンピュータの実装には何れの適当な装置が使用されてもよいと理解すべきである。試験コンピュータ１２は、ネットワークに接続されて、そのネットワーク上でリソースにアクセスし、及び／又はそのネットワークに接続された１つ又は複数の他のコンピュータと通信することができてよい。
【0035】
図２Ａは、本願のある態様による例示的なＰＥ ２００を示す略図である。ＰＥ ２００は電圧ドライバ回路２１０を含み、これは第一の電源電圧ＶＤＤＯと第二の電源電圧ＶＳＳＯに連結され、エンコーダ２０４から受信したドライバ制御信号２０２に応答して出力ＶＯＵＴで出力電圧を提供するように構成される。エンコーダ２０４は、コントローラ２０６から受信した入力データ２０５に基づくドライバ制御信号２０２を生成してよい。ドライバ制御信号２０２は、ＶＯＵＴでの出力電圧を制御するために電圧ドライバ回路２１０内の複数のコンポーネントの構成を設定する複数の制御信号の集合であってよいと理解すべきである。図２Ａではドライバ制御信号２０２のための１つの信号経路が示されているが、本発明の実施形態はそのように限定されず、幾つかの実施形態においてはドライバ制御信号２０２内の別々の制御信号が電圧ドライバ回路２１０内の複数の制御端子に印加されてよいと理解すべきである。例えば、エンコーダ２０４は、電圧ドライバ回路２１０内の複数のスイッチ及びプログラム可能コンデンサの各制御端子に制御信号を供給してよい。制御信号の１つ又は複数は高速で動作して、例えば２つの電圧レベル間での高速切替を可能にしてよく、他方で、残りの制御信号は低速で動作して、高速動作が開始する前のドライバを、例えば電圧レベル及び／又はその他のドライバ特性を制御するように構成してもよい。
【0036】
引き続き図２Ａを参照すると、コントローラ２０６はロジック、プロセッサ、及び／又はメモリ素子を含み、ＰＥ ２００の内部又はその外部の何れかに配置されてよい。コントローラ２０６からの入力データ２０５は、複数のＧｂｐｓのオーダ、例えば１０Ｇｂｐｓ以下のデータレートを有する高速データであってよい。入力信号２０５は、５Ｇｂｐｓ、２０Ｇｂｐｓ、１～１００Ｇｂｐｓ、又は５～５０Ｇｂｐｓのデータレートを有する高速データストリームであってよいが、本願で開示される技術の各種の態様は何れのバンド幅のデータストリームにも使用されてよいと理解すべきである。幾つかの実施形態において、入力データ２０５は時間に対する所望の出力電圧レベルの値のデータストリームを含む。入力データ２０５はまた、標的出力インピーダンス及び時間領域ピーキング挙動を示す構成データも含んでいてよい。エンコーダ２０４は、受信した入力データ２０５に基づくドライバ制御信号２０２を生成して、入力データ２０５内で示される値に実質的に対応する波形を有するＶＯＵＴでの出力電圧を生成するように電圧ドライバ回路２１０を構成するように構成される。幾つかの実施形態において、ＤＵＴはＰＥの外部のＤＵＴピンを介してＶＯＵＴに接続されてよい。
【0037】
本願のある態様によれば、本発明者らは、ＰＥ ２００等のＰＥが数Ｇｂｐｓのオーダ、例えば１０Ｇｂｐｓ以下の高いデータレートでＤＵＴを試験するために使用される場合、出力電圧レベル、出力インピーダンス、及びピーキングやスルーレート等の出力波形の時間領域挙動に対して精密な制御を提供することにおいて課題があることに気付き、それを理解した。以下に詳しく説明する電圧ドライバ回路は、これらの課題の幾つか又は全部に対応するために使用されてよい。
【0038】
図２Ａを参照すると、本願の１つの態様は、電圧ドライバ回路２１０の出力において調整可能な出力抵抗ＲＯＵＴを提供して、それを所望の値に設定することができ、例えばＤＵＴピンに接続されたＤＵＴの負荷抵抗ＲＬｏａｄに実質的にマッチするようにすることに関する。このように負荷抵抗にマッチさせることによって、電圧ドライバ回路から負荷に送信された信号のインピーダンスミスマッチによる減衰が縮小される。減衰の縮小は、高いデータレートにおいて特に望ましいかもしれない。本発明者らは、出力抵抗ＲＯＵＴは、ＲＬｏａｄが変化するとき、例えば異なる種類のＤＵＴを試験するとき、又は同じ種類のＤＵＴに対する環境的及びオンダイでの製造上のばらつきを考慮に入れるために調整されてよいことに気付き、それを理解した。高周波数動作の場合、本願の態様は、回路内の応答性コンポーネントを勘案して、出力インピーダンスの調整可能性にも同様に応用されてよい。
【0039】
本願のある態様によれば、電圧ドライバ回路は１つ又は複数の回路スライス群を含む。ある群の中の回路スライスはＶＳＳＯとＶＤＤＯとの間に並列に接続される。各回路スライスはまた、スライス出力を含み、ある群の中の回路スライスのスライス出力は同じノードに連結される。各回路スライス内で、抵抗器は切替可能にスライス出力を供給電圧の１つに接続するか、又は何れにも接続しない。少なくとも１つの回路スライス群の中で、スライス出力は電圧ドライバ回路のドライバ出力に接続される。本発明者らは、ドライバ出力をＶＳＳＯ又はＶＤＤＯのうちの一方に接続する抵抗器が抵抗器の抵抗によってＲＯＵＴに寄与し、したがって選択された数の回路スライスをドライバ出力に接続することにより、出力抵抗ＲＯＵＴは選択された数の回路スライス内のＲＯＵＴの並列組合せに基づいてプログラム可能であるかもれないことに気付き、それを理解した。
【0040】
幾つかの実施形態によれば、各回路スライス内の抵抗器の第一の抵抗器端子はスライス出力に接続される。各回路スライスはスイッチを含み、これはエンコーダからの制御信号に連結され、それによって制御され、切替可能にその回路スライス内の抵抗器の第二の抵抗器端子をＶＤＤＯ及びＶＳＳＯのうちの一方に接続し、又はＶＤＤＯ及びＶＳＳＯの両方から切断する。スライス出力がドライバ出力に接続されているとき、出力抵抗ＲＯＵＴはＶＤＤＯ又はＶＳＳＯに接続された抵抗器を有する回路スライスの並列組合せに基いている。これらの回路スライスは、「活性化された」とも言われる。抵抗器がＶＤＤＯ及びＶＳＳＯの何れからも切断される回路スライスは、「切断された」、又は「不活性化された」と言われてよい。
【0041】
幾つかの実施形態によれば、回路スライスは、同じ設計を有し、同じ数の回路素子を有して、回路設計を簡素化する回路モジュールとして実装されてよいが、全ての回路スライスが同じように実装されることは必要条件ではない。幾つかの実施形態において、スイッチは金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、これは例えばシリコン（Ｓｉ）ＭＯＳＦＥＴであるがこれに限定されない。１つの実施形態において、回路スライスはＳｉ ＣＭＯＳを含み、当該技術分野で知られているシリコン半導体製造技術を使って製造される。本発明者らは、Ｓｉ ＣＭＯＳ技術を用いて電圧ドライバ回路の一部又は全部を実装することにより、電力消費量が減少するかもしれないことを理解し、それに気付いた。このような実装では、各回路スライスは３つの状態、すなわちスイッチが抵抗器をＶＤＤＯに接続しているハイ状態、スイッチが抵抗器をＶＳＳＯに接続しているロー状態、及び第一の抵抗器端子がＶＤＤＯ又はＶＳＳＯの何れにも接続されず、それゆえ浮動状態にあるトライステートのうちの少なくとも１つにあるように制御されてよい。
【0042】
本願の態様はまた、ドライバ出力における出力電圧の制御も提供する。幾つかの実施形態において、ある回路スライス群のスライス出力における出力電圧は、第一の数の回路スライスをＶＤＤＯに選択的に接続し、第二の数の回路スライスをＶＳＳＯに選択的に接続するか、又は第一の比の回路スライスをＶＤＤＯに接続し、第二の比の回路スライスをＶＳＳＯに選択的に接続することによって調整可能である。幾つかの実施形態において、回路スライスをＶＤＤＯ又はＶＳＳＯに接続することは、回路スライス内のスイッチを制御して、抵抗器の第一の抵抗器端子をＶＤＤＯ又はＶＳＳＯに接続することを含む。ある群内の活性化された回路スライスの１００％がＶＤＤＯに接続された場合、スライス出力における開回路出力電圧はＶＤＤＯとなると理解すべきである。同様に、活性化された回路スライスの１００％がＶＳＳＯに接続された場合、スライス出力における開回路出力電圧はＶＳＳＯとなる。それゆえ、活性化された回路スライスのある比がＶＤＤＯに接続され、それ以外の活性化された回路スライスがＶＳＳＯに接続された場合、出力電圧はＶＳＳＯとＶＤＤＯとの間の中間レベルとなる。
【0043】
出力抵抗は活性化されたスライスの数によって調整され、出力電圧は活性化されたスライス内のＶＤＤＯとＶＳＳＯに接続されたスライスの比により調整されるため、本願の態様は出力抵抗と出力電圧を独立して調整できようにすることが可能である。
【0044】
ドライバの出力電圧を設定できるステップの数、又は異なる値の数は、２つの電源電圧間に並列に提供される回路スライスの数に依存する。ドライバの出力電圧を変化させることのできるステップサイズ、又は粒度は、最大ステップに関する最小ステップで表される電圧間の差をステップの数で割ったものに依存する。比較的大きい電圧範囲にわたる出力電圧に対するより細かい制御は、回路スライス群を用いて提供されてよく、各群は異なるステップサイズで制御可能な出力電圧を提供する。群の出力電圧を組み合わせて電圧ドライバの出力を提供してもよい。
【0045】
幾つかの実施形態において、電圧ドライバ回路はセグメント化されたスライス群をさらに含んでいてよく、これはセグメント化された分圧器ラダとして機能する。最上位ビット（ＭＳＢ）スライスの第一の群、又は「粗調整スライス」のスライス出力はドライバ出力に直接接続され、下位ビット（ＬＳＢ）スライスの第二の群、又は「微調整スライス」のスライス出力は、１つ又は複数の抵抗器の連続を通じてドライバ出力に接続される。複数のＬＳＢセグメント、及びしたがって複数のＬＳＢ群、すなわち微調整スライスが提供されて、さらなる微調整を可能としてもよい。粗調整スライスと微調整スライスは抵抗器ラダ回路のネットワークを介してドライバ出力に接続され、それによって粗調整スライスのスライス出力における電圧の変化は微調整スライスのスライス出力における電圧の同等レベルの変化による微調整ステップより大きい粗調整ステップに寄与する。本明細書に記載のセグメント電圧ドライバ回路は、当該技術分野で知られている何れの分圧器抵抗器ラダ回路ネットワークを使用してもよく、これは例えばＲ－２Ｒラダ回路、Ｒ－８Ｒラダ回路があるがこれらに限定されない。ドライバ出力における出力電圧の粗調整と微調整を提供することに加えて、このようなセグメント化された分圧器ラダ回路は出力抵抗の同様レベルの粗調整と微調整を提供すると理解すべきであり、粗調整スライスのスライス出力における出力抵抗の変化は、微調整スライスのスライス出力における出力抵抗の同じ変化からのそれと比較して、ＲＯＵＴにおける粗調整ステップに寄与する。
【0046】
図２Ｂは、例示的な信号遷移中のドライバ出力における、時間に対する出力電圧波形の略図である。図２Ｂは、デジタル波形のうち、レベル２１３として示されるローレベルとレベル２１５として示されるハイレベルを有する部分を示している。本明細書に記載のドライバを用いると、レベル２１３及び２１５に対応する電圧レベルは、プログラム制御下で、回路スライス群の各々のうちのＶＤＤＯ又はＶＳＳＯに接続された回路スライスの数の比を調整することによって設定されてよい。出力抵抗は、プログラム制御下で、各群内のＶＤＤＯ又はＶＳＳＯの一方に接続される回路スライスの数を、両方から切断されるものに対して調整することによって設定されてよい。
【0047】
出力抵抗及び出力電圧の制御に加えて、本願の態様はまた、電圧ドライバ回路の出力波形のプログラム可能なピーキング特性等の時間領域挙動の制御も提供する。図２Ｂは、電圧ドライバが、出力電圧がレベル２１３からより高いレベル２１５に上昇したことを示すデータ信号２０５を受信したときの波形２１２の例示的なピーキング挙動を示している。瞬時に遷移するのではなく、様々な回路コンポーネント内の遅延によって波形２１２は立ち上がり部分２１６を有し、典型的に、標的レベル２１５を通過してピーク２１４に至り、その後、立ち下がり部分２１８を有する。立ち上がり部分２１６と立ち下がり部分２１８は、立ち上がりエッジ２２１を画定するかもしれない。同様に、波形２１２は、図２Ｂに示されるように立ち下がりエッジ２２３も有していてよい。ピーキングとは、立ち上がり、立ち下がり、及びピーク部分２１６、２１８、及び２１４の波形の形状を指し、安定化した出力電圧レベル２１５に関するピーク２１４のピーク値が含まれる。本発明者らは、ピーキング中、ピーク２１４における瞬間電圧は所望の電圧レベル２１５を通過し、したがって超過するかもしれず、制御しなければ、望ましくないこととして、ＰＥ又はＤＵＴの適合電圧レベルを超えるかもしれないことに気付き、それを理解した。本願のある態様によれば、活性化された回路スライスの時定数の構成は電圧ドライバ回路の出力における時間領域特性、例えば立ち上がり及び立ち下がり部分２１６、２１８の時間レート、又は時間に対する電圧変化率に影響を与える。スライスの適当な時定数を選択することによって、ピーキング挙動を制御できる。
【0048】
本発明者らは、上の項目で説明された電圧ドライバ回路の各回路スライスが、その回路スライス内の抵抗とキャパシタンスの積に基づく電圧遷移のためのプログラム可能な時定数τを有してよいことに気付き、それを理解した。
【0049】
幾つかの実施形態によれば、プログラム可能コンデンサが提供され、各回路スライス内の抵抗器に接続されてよい。本願のある態様によれば、電圧ドライバに印加される、データ信号２０５内で示された電圧がレベル２１３からレベル２１５に上昇した場合、ＶＤＤＯに接続され、活性化された回路スライスは、ＶＤＤＯが電圧レベル２１３より高いため、出力電圧をデータ信号２０５により示されるものと同じ方向に移動させる傾向がある。出力電圧をデータ信号２０５により示されるものと同じ方向に移動させる傾向のあるこれらの活性化スライスは、「非反転スライス」と呼ばれてよい。同様に、出力電圧をデータ信号２０５により示されるものと反対方向に移動させる傾向のある活性化スライスは、「反転スライス」と呼ばれてよい。
【0050】
図２Ｂに示される例において、立ち上がりエッジ２２１中、ＶＤＤＯに接続されたスライスは「非反転スライス」と呼ばれてよい。このような非反転スライスはそれ以前はＶＳＳＯに接続されていたかもしれず、ＶＳＳＯから切断され、その代わりにＶＤＤＯに接続されて、出力信号を標的電圧レベルまで上昇させて立ち上がりエッジを生成するように制御される。ＶＳＳＯに接続されるスライスは「反転スライス」と呼ばれてよく、それは、ＶＳＳＯが電圧レベル２１３より低く、駆動信号２０５により示されるように２１３から２１５への電圧レベルの上昇のコール（ｃａｌｌ）と反対であるからである。このような反転スライスはそれ以前はＶＤＤＯに接続されていたかもしれず、ＶＤＤＯから切断され、その代わりにＶＳＳＯに接続されるように制御される。このような例において、立ち下がりエッジ２２３は非反転スライスをＶＳＳＯに接続し、反転スライスをＶＤＤＯに接続することによって生成されてよいと理解すべきである。
【0051】
本発明者らは、波形２１２内の立ち上がり部分２１６の時間レートが非反転スライスの時定数によって影響を受け、立ち下がり部分２１８の時間レートは反転スライスの時定数によって影響を受けることを理解し、それに気付いた。反転スライスをより長い時定数τ１を有するように選択的に制御することによって、立ち下がり部分２１８は、立ち上がり部分２１６と比較してより低い（又はより小さい）時間レートを有するように調整されてよい。同様に、立ち上がり部分２１６の時間レートは、非反転スライスを特定の時定数τ１を有するように選択的に制御することによって調整されてよい。本明細書に記載の技術は、反転スライスピーキング（ＩＳＰ：ｉｎｖｅｒｔｅｄ ｓｌｉｃｅ ｐｅａｋｉｎｇ）法と呼ばれることがあるかもしれない。反転及び非反転スライスがどちらもプログラム可能な時定数を有してもよいが、全てのスライスの時定数が調整可能であることは必要条件ではないと理解すべきである。例えば、非反転スライスの１つ又は複数は固定された時定数を有していてよく、反転スライスだけがプログラム可能な時定数を有するか、又はその逆である。非反転及び反転スライスの両方の時定数がどちらも、所望のピーキング特性を提供するように設計された固定値を有してしてもよい。
【0052】
本発明者らは、ピーク２１４の形状及び／又は値等のピーキング特性が、非反転及び反転時定数を個別に、又は組み合わせて調整することによって制御されてよいことを理解し、それに気付いた。例えば、立ち上がり部分２１６がより高い（又は大きい）時間レートを有するように制御される場合、波形２１２はより大きく超過し、その結果、電圧レベル２１５に関して、２１４でのピーク電圧がより高くなるかもしれない。幾つかの実施形態において、τ１とτ２は、非反転回路スライス及び反転回路スライス内のプログラム可能なキャパシタンスをそれぞれ選択的に設定することによって調整されてよい。
【0053】
より長い時定数での反転スライスの動作は上述のピーキング挙動につながるものの、より長い時定数で非反転スライスを動作させることによって、より低速の全体的な信号スルーレートが得られるかもしれないと理解すべきであり、これある形態のスルーレート制御を提供する。波形スルーレートを低減させることは、例えば他の信号との干渉を最小化するために有益であることがあり、本願で開示される実施形態はまた、このような目的のためにも使用されてよい。
【0054】
本願の幾つかの態様は、本明細書に記載の種類の電圧ドライバ回路の動作方法に関する。１つの実施形態において、方法は、プログラム可能な出力インピーダンス、出力電圧及び、出力波形の電圧ピーキング特性等のプログラム可能な時間領域特性を調整するステップを含む。調整は、ＤＵＴを試験するためのＰＥの動作前又は動作後に、例えば活性化すべき回路スライスの数と、活性化すべきであればどの電源電圧に接続するかのほか、活性化されたスライスのためのプログラム可能なキャパシタンスを明示するエンコーダに１つ又は複数の制御パラメータを提供することによって実行されてよい。このような調整は、電圧出力の変化を示すユーザからの、又はプログラムされた入力に応答して行われてよい。幾つかの実施形態において、制御パラメータはＰＥ上のメモリ、例えば図２Ａに示されるようなコントローラ２０６内のメモリに記憶されてよい。
【0055】
図２Ｃは、幾つかの実施形態による例示的な電圧ドライバ回路の回路スライス２２０の略図である。回路スライス２２０は、スライス出力ＶＯＵＴに接続された第一の抵抗器端子２３０を有する抵抗器Ｒｓｌｉｃｅと、ＶＤＤＯとＲｓｌｉｃｅの第二の抵抗器端子２２８との間に接続された第一のスイッチ２２４と、ＶＳＳＯと第二の抵抗器端子３０８との間に接続された第二のスイッチ２２６と、を含む。したがって、スライス出力ＶＯＵＴは抵抗器Ｒｓｌｉｃｅと直列にスイッチ２２４、２２６の一方を通じて電源電圧ＶＤＤＯ／ＶＳＳＯの一方に接続される。本発明者は、電源電圧とスライス出力との間のスイッチ及び直列Ｒｓｌｉｃｅの配置が、スライス出力がオープンロードに接続されているときにＶＳＳＯとＶＤＤＯとの間のレール・ツー・レール電圧範囲のほぼ全体にわたりスライス出力に広い出力電圧範囲を提供する低電力消費構成であることを理解し、それに気付いた。スイッチ２２４及び２２６は、スイッチ２２４及び２２６の制御端子で受信される、それぞれ制御信号ｖｉ＿ｈ及びｖｉ＿１に応答して開／閉するように制御される。
【0056】
引き続き図２Ｂを参照すると、回路スライス２２０はコンデンサＣｐｅａｋを含み、これは、第二の抵抗器端子２２８に接続される第一のコンデンサ端子と、電圧Ｖ１に接続される第二のコンデンサ端子を有する。電圧Ｖ１は電源電圧でも、又は幾つかの実施形態によれば、ＰＥ内のアース等の基準電圧でもよい。コンデンサＣｐｅａｋは調整可能なキャパシタンスを有していてよく、信号遷移付近で回路スライス２２０の時定数を調整するために使用され、それによってスライス出力ＶＯＵＴにおける電圧のピーキング等の時間領域挙動を調整できる。コンデンサＣｐｅａｋは制御端子を含んでいてよく、それによってコンデンサＣｐｅａｋのインピーダンスの値はＣｐｅａｋの制御端子で受信される制御信号ｖ＿ｃに基づいて調整される。制御信号ｖ＿ｃは、制御信号ｖｉ＿ｈ及びｖｉ＿ｌと共に、図２Ａに示されるようなエンコーダ２０４からのドライバ制御信号２０２の一部として受信されてもよい。
【0057】
本願の幾つかの実施形態の詳細を、図３～７に関して以下に説明する。
【0058】
図３は、幾つかの実施形態による、例示的な電圧ドライバ回路内の回路スライス群３００の略図である。回路スライス群３００は、複数の、Ｎ個の回路スライス３０２を含んでいてよく、その各々は電源電圧ＶＤＤＯとＶＳＳＯとの間に並列に接続される。図３は、各回路スライス３０２が相互に実質的に同じであるように示しているが、本願の態様はそのように限定されず、１つの群の中の回路スライスが同じであることは必要条件ではないと理解すべきである。
【0059】
図３に示される実施形態において、回路スライス３０２はスライス出力３１２に接続された第一の抵抗器端子３１０を有する抵抗器Ｒｓｌｉｃｅと、ＶＤＤＯとＲｓｌｉｃｅの第二の抵抗器端子３０８との間に接続された第一のスイッチ３０４と、ＶＳＳＯと第二の抵抗器端子３０８との間に接続された第二のスイッチ３０６と、を含む。スライス出力３１２はまとめてスライス群の電圧出力３２２に接続される。各回路スライス３０２内で、スライス出力３１２は抵抗器Ｒｓｌｉｃｅと直列にスイッチ３０４、３０６の一方を通じて電源電圧の一方に接続される。本発明者は、電源電圧とスライス出力との間のスイッチ及び直列Ｒｓｌｉｃｅの配置が、スライス出力がオープンロードに接続されているときにＶＳＳＯとＶＤＤＯとの間のレール・ツー・レール電圧範囲のほぼ全体にわたりスライス出力に広い出力電圧範囲を提供する低電力消費構成であることを理解し、それに気付いた。幾つかの実施形態において、スイッチ３０４及び３０６は、Ｓｉ ＣＭＯＳで実装されて、製造コストが削減され、電力消費が低減化される。図３ではＲｓｌｉｃｅが１つの抵抗器の記号で表されているが、Ｒｓｌｉｃｅの実装は１つの抵抗器に限定されず、例えば１つ又は複数の抵抗器のほか、回路上の他のコンポーネントにおける静及び動抵抗の組込みを含んでいてもよいと理解すべきである。
【0060】
引き続き図３を参照すると、各回路スライス３０２内のスイッチ３０４及び３０６は、例えば図２Ａに示されるようなドライバ制御信号２０２によって、選択的にＲｓｌｉｃｅを電源電圧ＶＤＤＯ、ＶＳＳＯの一方に接続し、又は何れの電源電圧にも接続しないように制御されてよい。図２Ａに示されるようなコントローラ２０６等のコントローラは、群３００を、ｎｏ個の回路スライス３７０を不活性化するように構成してよく、この場合、両方のスイッチ３０４及び３０６がオフにされる。回路スライス３５０及び３６０は活性化されたスライスであり、スイッチ３０６がオフのときにスイッチ３０４をオンにすることによってＶＤＤＯに接続された「ハイ」スライスをｎｈ個と、スイッチ３０４がオフのときにスイッチ３０６をオンにすることによって、ＶＳＳＯに接続された「ロー」スライスをｎｌ個有する。活性化スライスの数ｎｈ＋ｎｌは出力ＩＯ＿ＤＵＴにおいて回路スライス群３００の出力インピーダンスを調整するように選択されてよく、他方で電圧出力３２２における出力電圧レベルは、活性化スライスにおける数ｎｈ及びｎｌをプログラムすることによって調整されてよい。
【0061】
図３は、スイッチ３０４及び３０６が各々１つのトランジスタにより実装されていることを示している。スイッチはその他の方法で実装されても、そのように限定されないと理解すべきである。
【0062】
図４は、幾つかの実施形態による、スタック型ＭＯＳＦＥＴ構成の回路スライスの例示的な実装の略図である。図４に示されるような回路スライス４０２において、スライス出力ｖｏは抵抗器４０６の第一の抵抗器端子４１０に連結される。第一のトランジスタ４１１と第三のトランジスタ４１３は、第二のトランジスタ端子４０８と電源電圧ｖｄｄｏとの間に直列に連結される。第二のトランジスタ４１２と第四のトランジスタ４１４は、第二のトランジスタ端子４０８と電源電圧ｖｓｓｏとの間に直列に連結される。
【0063】
図４の回路スライス４０２が図３の回路スライス３０２と異なる１つの点は、図４においては直列に積み重ねられた２つのトランジスタ４１１、４１３（４１２、４１４）が抵抗器４０６を電源電圧ｖｄｄｏ（ｖｓｓｏ）に接続するための第一のスイッチ（第二のスイッチ）を形成するために使用されることであり、これは図３のＲｓｌｉｃｅをＶＤＤＯ（ＶＳＳＯ）に接続する１つのスイッチ３０４（３０６）に代わる。本願の１つの態様によれば、図４のスタック型トランジスタ構成は、スイッチから出力ピン４１０への／出力ピン４１０からスイッチへのリーク電流を減少させるかもしれない。幾つかの実施形態において、スイッチ４１１、４１２、４１３、４１４はＳｉ ＭＯＳＦＥＴであり、スイッチ４１１及び４１２はスイッチ４１３及び４１４と比較して、より低い特徴的動作電圧、より高速の固有の切替能力、及びより大きいリーク電流を有する。幾つかの実施形態において、スタック型スイッチ４１１及び４１３のうち、スイッチ４１１は高いデータレートの入力データ信号ｖｉ＿ｈによって制御されて、数Ｇｂｐｓのオーダ、例えば１０Ｇｂｐｓ以下の速度で選択的にオンとオフに切り替わる。ある態様によれば、スタック型スイッチ４１３は、スイッチ４１１がオフにされたときのｖｄｄｏと抵抗器４０６との間の電流経路におけるリーク電流を減少させるかもしれない。図４に示される例において、スイッチ４１１がオフのときのリーク電流は、ノード４３１とｖｒｇｈとの間のスイッチ４２１を制御信号ｖｉ＿ｈｉｚｎによって閉じ、トランジスタ４１３のゲートのスイッチ４２３を同じ制御信号ｖｉ＿ｈｉｚｎによってｖｒｇｃａｓｃｐからｖｄｄｏに切り替えることによって減少させられてよい。ｖｒｇｈの電圧に応じて、これによってトランジスタ４１３のゲート及びソース端子で前記スイッチを強力にオフにする電圧が実現されるかもしれず、これはスタック型スイッチ４１１及び４１３を通じたｖｄｄｏからｖｏへの望ましくないリーク電流を減少させる。幾つかの実施形態において、スタック型スイッチ４１１及び４１３は、スタック型トランジスタとして実装されてよい。同様に、スタック型スイッチ４１４は、スイッチ４１２がオフの時のｖｓｓｏと抵抗器４０６との間の電流経路内におけるリーク電流を、ノード４３２とｖｒｇｌとの間のスイッチ４２２を制御信号ｖｉ＿ｈｉｚｐによって閉じ、トランジスタ４１４のゲートのスイッチ４２４を同じ制御信号ｖｉ＿ｈｉｚｐによってｖｒｇｃａｓｃｎからｖｓｓｏに切り替えることによって減少させられてよい。ｖｒｇｌの電圧に応じて、これによってトランジスタ４１４のゲート及びソース端子で前記トランジスタを強力にオフにする電圧が実現されるかもしれず、これはスタック型トランジスタ４１４及び４１２を通じたｖｏからｖｓｓｏへの望ましくないリーク電流を減少させる。幾つかの実施形態において、スイッチ４１３及び４１４はそれらのゲート端子において、固定電圧ｖｒｇｃａｓｃｐ、ｖｒｇｃａｓｃｎによって制御される。１つの実施形態において、スイッチ４１１、４１２はＳｉ ＭＯＳＦＥＴであり、その特徴的な動作電圧はスイッチ４１３、４１４のそれの約半分である。
【0064】
引き続き図４を参照すると、回路スライス４０２内のスイッチがスライス出力４１０を電源電圧の１つに接続するように動作するとき、スライス出力ｖｏと接続された電源電圧との間の抵抗は幾つかの要素に依存し、これには抵抗器４０６の抵抗、及びスライス出力から接続された電源電圧までの電流経路内のスイッチのオン抵抗が含まれる。図４に示される例において、抵抗器４０６の抵抗は、スライス出力における全出力抵抗の約８０％～１００％であり、２つのスタック型スイッチ４１１、４１３又は４１２、４１４の全オン状態抵抗はスライス出力における全出力抵抗の約２０％～１０％である。スライス出力ｖｏでの全出力抵抗はＮ＊５０オームであることが目標とされ、Ｎは５０オームの全出力インピーダンスを合成するために使用される予定のドライバスライスの数である。幾つかの実施形態において、抵抗器４０６は１つの個別の抵抗器である。１つの非限定的な例において、抵抗器４０６はポリシリコン抵抗器を含む。
【0065】
さらに図４に関して、回路スライス４０２は第二の抵抗器端子４０８に接続されたコンデンサＣｐｅａｋを含む。コンデンサＣｐｅａｋは、信号遷移付近での回路スライス４０２の時定数を調整するために使用されてよく、それによってスライス出力ｖｏにおける電圧のピーキング等の時間領域挙動を調整できる。コンデンサＣｐｅａｋは、何れの適当な方法で実装されてもよく、制御端子を含んで、コンデンサＣｐｅａｋのキャパシタンス値が制御端子において受信される制御信号に基づいて調整されるようになっていてもよい。
【0066】
図５は、図２に示される回路スライス等、調整可能な時定数を有する回路スライス群の略図である。図５において、回路５５０は非反転回路スライスの第一の群（群０）を代表するテブナンの等価回路であり、他方で回路５７０は反転回路スライスの第二の群（群１）を代表するテブナンの等価回路である。回路５５０内の非反転回路スライスは電圧Ｖｏｘに接続され、その一方で回路５７０内の反転回路スライスは電圧Ｖ１ｘに接続される。ＶｏｘとＶ１ｘは、それぞれ駆動データ信号及びその反転に瞬時に追従するテブナンの等価電圧である。駆動データ信号が出力電圧の増加を示すと、Ｖｏｘは増大してＶ１ｘは減少し、またその逆である。
【0067】
引き続き図５を参照すると、群０と群１のコンダクタンスはそれぞれの群の中にアクティブなスライスが幾つあるかに関する。Ｇ０／１はスライス内のＦＥＴスイッチのコンダクタンスを表し、ｇ０／１は出力Ｖｏｕｔに共通に接続されるスライス抵抗器を表す。幾つかの実施形態において、Ｇｘはｇｘ（ｘ＝｛０．１｝）より大きく、例えばほぼ１０倍大きい傾向がある。単純にするために、Ｇｘがｇｘより十分に高いことを前提として、Ｖ、Ｇ、Ｃの組合せはほぼ時定数τｘ＝Ｃｘ／Ｇｘの新しい電圧源として見てよい。すると、有効な回路５５０及び５７０は２つの電圧源に分解され、反対方向に移動し、異なる時定数τ０及びτ１でＶｏｕｔにおいて抵抗連結される。出力電圧Ｖｏｕｔはすると、これら２つの電圧源の加重和となり、重みはｇｘに比例し、各電圧源からの寄与を受け、これは図５の簡略化回路モデルに関して「Ｖｏｕｔに寄与する電圧」と呼ばれる。幾つかの実施形態において、Ｃｘは、図４に示されるようなＣｐｅａｋ等のプログラム可能コンデンサを表してよく、これは単独でも、その回路スライス内の他のキャパシタンス源と組み合わせられてもよい。
【0068】
図６は、本明細書に記載のドライバ回路を用いて生成されてよい幾つかの例示的な波形のプロットである。データプロット６００は、図５の回路図に示される対応するノードにおけるシミュレーションによる波形Ｖｏｕｔを示している。波形Ｖｏｕｔは、５０Ωの外部負荷抵抗をかけシミュレートされ、Ｖｏｕｔを接地させて終端する。この例では反転スライスである群１は、この例では非反転スライスである群０より約２００ｐｓ遅い時定数を有するように構成される。群０及び１がＶｏｕｔに寄与する電圧は、Ｖｏｕｔ＋＋及びＶｏｕｔ－として示されている。データプロット６００が示すように、Ｖｏｕｔはスライス群の全電圧Ｖｏｕｔ＋とＶｏｕｔ－の合計であり、Ｖｏｕｔ＋内の立ち上がり部分６２６の時定数を主として有する立ち上がり部分６１６と、Ｖｏｕｔ－内の立ち下がり部分６３８の時定数を主として有する立ち下がり部分６１８を持つピーキング挙動を示す。その結果、ピーク６１４の値等のピーキング挙動は群０及び群１内のスライスの時定数を別々に、又は一緒に調整することによって調整されてよい。
【0069】
したがって、本願の態様は、１つ又は複数の回路スライスの時定数を調整することによってピーキング挙動の調整可能性を提供し、その一方で出力インピーダンス及び出力電圧レベルの前述のような独立した調整可能性は保持される。ピーキング挙動を制御することには、電圧ドライバ回路からの瞬時電圧出力が、典型的にはテスタ１６からＤＵＴ ２０までの経路１４内の信号損失を補償するように規定される電圧制約の範囲内に確実に保持されるという利点がある。例えば、図６を参照すると、ピーキング電圧はピーク６１４と定常状態電圧レベル６０５との間の差として定義されてよい。幾つかの実施形態において、出力電圧のピーク・ツー・ピーク振幅は、ピーキング挙動中のオーバシュートを考慮するために、標的とされる安定電圧範囲を超過したピーキング電圧のほぼ２倍大きくてよい。幾つかの実施形態において、非反転及び反転スライスの時定数は、ピーキング電圧が安定化された出力電圧レベルの１％～３０％、２％～２０％、又は５％～１５％となるように構成される。反転スライスピーキング方式の結果として、ピーキング電圧は絶対的にプログラム可能となるかもしれない。小さく設定された電圧範囲の場合、このことによって非常に高いピーキングパーセンテージを使用でき、これは例えば、設定された電圧の振幅が例えば数１００ｍＶと小さい場合に、１００％を超えるかもしれない。
【0070】
幾つかの実施形態において、エンコーダ２０４は、プログラム可能なドライバ入力信号を適切なドライバ特性にマッピングするようにプログラムされてよい。幾つかの実施形態において、較正又は計算がドライバについて行われてよく、それによってドライバ制御入力信号の十分な数の代表的な組合せについて付与される出力電圧、インピーダンス、及び時定数を特定することができる。較正は、負荷抵抗及び所望の出力電圧レベル等の負荷条件を変えて繰り返されてよい。較正の結果、ドライバ特性の所望の集合について、これらの特性にできるだけ近いものを提供するドライバ制御入力信号の集合が選択されてよい。
【0071】
図７は、幾つかの実施形態による、ドライバ回路により生成されるかもしれない電圧範囲を拡張するために複数の回路スライス群が使用されてよいセグメント電圧ドライバ回路の略図である。図７は、Ｎ－１個の６４－ＬＳＢスライス、すなわち並列に接続された粗調整スライスの第一のセグメント、７個の８－ＬＳＢスライスの第二のセグメントのほか、並列に接続された８個の１－ＬＳＢスライスの第三のセグメントを含む電圧ドライバ回路７００を示す。ここで、Ｎは５０Ωの並列出力抵抗が得られることになる６４－ＬＳＢスライスの数である。
【0072】
図７では、６４－ＬＳＢスライスの第一のセグメント内の各回路スライスのスライス出力は電圧出力Ｖｏｕｔに直接連結され、第一のセグメント内の各回路スライスはＮ×５０Ωの抵抗器を有する。回路スライスの第二及び第三のセグメントは、抵抗器ネットワークのストリング７２０を通じてＶｏｕｔに接続される。第二及び第三のセグメント内の各回路スライスは、８×Ｎ×５０Ωの抵抗器を有する。図７に示される実施形態において、抵抗器ネットワーク７２０の下部は、Ｒ－８Ｒ分圧器ネットワークを形成するように構成される。回路スライスの第一のセグメントの出力７３１と第二のセグメントの出力７３２は相互に連結されるが、回路スライスの第二のセグメントの出力７３２とスライスの第三のセグメントの出力７３３は、抵抗器ネットワーク７２０内の７×Ｎ×５０Ωの抵抗器を介して接続される。
【0073】
図７において、Ｖｏｕｔでの出力インピーダンスは図示されているスライスの数により決まる。しかし一般には、出力インピーダンスを５０Ωより低く、又はそれより高く調整できるようにするために、各種類について、より多くのスライスが含められる。これはまた、理想的な数値とは異なるオンダイ抵抗及びＦＥＴインピーダンスを修正することができるようにするためにも行われる。さらに、これらのスライスの幾つかは、実際のスライス設計を制約する実践上の検討事項によって望まれる、他のスライスとは異なるピーキング能力を有するかもしれない。
【0074】
ここまで本発明の少なくとも１つの実施形態の幾つかの態様を説明したが、当業者にとっては様々な変更、改変、及び改良が容易にわかると理解すべきである。
【0075】
例えば、本明細書に記載の幾つかの実施形態は２つの電源電圧レールを使用しているが、本願の態様はそのように限定されず、３つ以上の電圧レールを用いて実装されてもよいと理解すべきであり、その場合、３つ以上の電圧レール間に１つ又は複数の回路スライスが接続される。代替的又は追加的に、電源電圧レールの１つは接地されてよい。
【0076】
このような代替、改変、及び改良は、本開示の一部であることが意図され、また、本発明の主旨と範囲の中に含まれることが意図される。さらに、本発明の利点が示されているが、必ずしも本明細書に記載の技術の全ての実施形態が記載された利点の全てを含んでいるとは限らないと理解すべきである。幾つかの実施形態は、本明細書において有利であると記載された何れかの特徴を実装していなくてもよく、幾つかの例において、記載された特徴の１つ又は複数が実装されてさらなる実施形態が実現されてもよい。したがって、上述の説明と図面は例にすぎない。
【0077】
本発明の各種の態様は個別にも、組み合わせても、又は前述の実施形態において具体的に論じられていない様々な配置でも使用されてよく、したがって、その利用において、上の説明文の中に記載された、又は図面に示されたコンポーネントの詳細及び配置に限定されない。例えば、１つの実施形態において説明された態様は、他の実施形態において説明された態様とどのようにでも組み合わされてよい。
【0078】
例えば、出力抵抗又は出力インピーダンスは、幾つかの実施形態においては負荷特性又は負荷インピーダンスと「マッチする」ということができる。これらのインピーダンス又は抵抗は同じである必要はないと理解すべきである。反対に、インピーダンスは関心対象のある周波数範囲について、又は関心対象の公称周波数において、インピーダンス又は抵抗の差がある閾値量未満である場合に、マッチしているかもしれない。閾値は、パーセンテージの差等の相対的な値として明示されてよい。一例として、幾つかの実施形態のインピーダンスは、これらの差が５％未満であればマッチしていると考えられてよい。しかしながら、他の実施形態においては、１０％以下、１５％以下、又は２０％以下の差はマッチしているとみなされてもよい。何れかの特定の実施形態において容認可能とみなされる差は、このインピーダンスにおけるこのような変化によって、電子機器の性能に影響を与えることにおいて有意とされるのに十分に大きい反射を生じさせるか否かに依存していてよい。したがって、インピーダンスを「マッチしている」又は「一致している」とみなすことにおいて使用される特定の閾値は、本発明には重要ではないと理解すべきである。他の実施形態においては、閾値はオームで明示されてもよい。例えば、２０Ω又はそれ未満の差はマッチしているとみなされてよい。他の実施形態において、１Ω、５Ω、又は１０Ωの差は「マッチする」又は「一致する」とみなされてよい。
【0079】
また、本発明は方法として実装されてもよく、その一例を提供した。この方法の一環として行われる動作は、何れの適当な方法で順序付けされてもよい。したがって、動作が例示されたものとは異なる順序で行われる実施形態が構成されてもよく、これには、幾つかの動作を、例示的な実施形態では逐次的な動作として示されていても、同時に行うことが含まれていてよい。
【0080】
特許請求の範囲の中で特許請求要素を修飾するために「第一の」、「第二の」、「第三の」等の順序を示す用語が使用されていても、それ自体が１つの特許請求要素の他の要素に対する優先性、上位性、又は順序や、ある方法の動作が行われる時間的順序を暗示せず、単に特定の名前を有する１つの特許請求要素を同じ名前を有する（ただし、順序を示す用語の使用を除く）他の要素から区別して、これらの特許請求要素を区別するためのラベルとして使用されているにすぎない。
【0081】
「ほぼ」及び「約」という用語は、幾つかの実施形態においては目標値の±２０％以内、幾つかの実施形態では目標値の±１０％以内、幾つかの実施形態では目標値の±５％以内、及びさらに幾つかの実施形態では目標値の±２％以内を意味するために使用されてよい。「ほぼ」及び「約」という用語は目標値を含んでいてよい。
【0082】
また、本明細書中で使用される表現法や用語は説明を目的としており、限定的とみなすべきではない。本明細書中での「～を含む（ｉｎｃｌｕｄｉｎｇ、ｃｏｍｐｒｉｓｉｎｇ）」、又は「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「包含する（ｉｎｖｏｌｖｉｎｇ）」及びその変化形の使用は、その後に列挙される項目及びその等価物のほか、追加的な項目も含むものとする。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】