(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-21
(45)【発行日】2024-08-29
(54)【発明の名称】接合構造およびその形成方法
(51)【国際特許分類】
H01L 21/60 20060101AFI20240822BHJP
【ＦＩ】
H01L21/60 311Q
【請求項の数】
20
【外国語出願】
(21)【出願番号】P 2022046091
(22)【出願日】2022-03-22
(65)【公開番号】P2023015978
(43)【公開日】2023-02-01
【審査請求日】2022-11-18
(31)【優先権主張番号】110126516
(32)【優先日】2021-07-20
(33)【優先権主張国・地域又は機関】TW
【新規性喪失の例外の表示】特許法第３０条第２項適用 令和３年３月２３日にＭａｔｅｒｉａｌｓ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ １７５（２０２１）１１１０６０にて、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｉｎｔｅｒｆａｃｉａｌ ｓｔｒｕｃｔｕｒｅ ｆｏｒ ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ ｏｆ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ｓｐｕｔｔｅｒｅｄ ｗｉｔｈ Ａｇ ｎａｎｏｔｗｉｎｎｅｄ ｆｉｌｍｓ」と題する論文において発表 令和３年８月３日にＪ Ｍａｔｅｒ Ｓｃｉ：Ｍａｔｅｒ Ｅｌｅｃｔｒｏｎ（２０２１）３２：２１９６６－２１９７３にて、「Ｅｎｈａｎｃｉｎｇ ｅｆｆｅｃｔ ｏｆ ｓｕｂｓｔｒａｔｅ ｂｉａｓ ｏｎ ｎａｎｏｔｗｉｎｆｏｒｍａｔｉｏｎ ｏｆ ｓｐｕｔｔｅｒｅｄ Ａｇ ｔｈｉｎ ｆｉｌｍｓ」と題する論文において発表
(73)【特許権者】
【識別番号】522114427
【氏名又は名称】樂▲金▼材料科技股▲ふん▼有限公司
(74)【代理人】
【識別番号】110001494
【氏名又は名称】前田・鈴木国際特許弁理士法人
(72)【発明者】
【氏名】莊 東漢
(72)【発明者】
【氏名】蔡 幸樺
【審査官】今井 聖和
(56)【参考文献】
【文献】台湾特許公告第０００７０３２２６（ＴＷ，Ｂ）
【文献】台湾特許出願公開第２０１５４２８８８（ＴＷ，Ａ）
【文献】米国特許出願公開第２０１６／００４６０９９（ＵＳ，Ａ１）
【文献】特開２０２１－０７２４３５（ＪＰ，Ａ）
【文献】特開２０１９－２０７９７２（ＪＰ，Ａ）
【文献】特開２００２－１１０７２６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０２３６７８２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６０
Ｈ０１Ｌ ２１／５２
Ｈ０１Ｌ ２３／４８
Ｈ０１Ｌ ２３／５０
Ｈ０１Ｌ ２５／００
(57)【特許請求の範囲】
【請求項1】
第１の基板、前記第１の基板に対向して配置された第２の基板、
前記第１の基板上に配置された第１の接合層、
前記第２の基板上に配置され、前記第１の接合層に対向する第２の接合層、および
前記第１の接合層と前記第２の接合層の間に配置された銀フィーチャを含み、前記銀フィーチャは、平行な双晶境界を含む銀ナノ双晶構造を含み、前記平行な双晶境界は、９０％以上の［１１１］結晶方位を含む接合構造。
【請求項2】
前記銀フィーチャの厚さは、少なくとも０．３μｍである請求項１に記載の接合構造。
【請求項3】
前記銀ナノ双晶構造の厚さは少なくとも０．１μｍである請求項１に記載の接合構造。
【請求項4】
前記平行な双晶境界間の距離は１ｎｍ～１００ｎｍの間である請求項１に記載の接合構造。
【請求項5】
前記銀フィーチャは、前記第１の接合層と前記銀ナノ双晶構造の間の第１の遷移粒子層、および
前記第２の接合層と前記銀ナノ双晶構造の間の第２の遷移粒子層をさらに含む請求項１に記載の接合構造。
【請求項6】
前記銀フィーチャは、７０％以上の［１１１］結晶方位を含む請求項５に記載の接合構造。
【請求項7】
前記第１の基板内にあり、前記第１の接合層に接続された第１のビア、および前記第２の基板内にあり、前記第２の接合層に接続された第２のビアをさらに含む請求項１に記載の接合構造。
【請求項8】
前記第１の基板および前記第２の基板のそれぞれは、シリコン（Ｓｉ）チップ、Ｓｉウェハ、またはそれらの組み合わせを含む請求項１に記載の接合構造。
【請求項9】
前記第１の接合層および前記第２の接合層のそれぞれは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、Ｃｕ／Ｔｉ、Ｃｕ／Ｎｉ、Ｃｕ／Ｃｒ、またはそれらの組み合わせを含む請求項１に記載の接合構造。
【請求項10】
第１の基板上に第１の接合層を形成するステップ、前記第１の接合層上に第１の銀フィーチャを形成するステップ、
第２の基板上に第２の接合層を形成するステップ、
前記第２の接合層上に第２の銀フィーチャを形成するステップ、および
前記第１の銀フィーチャと前記第２の銀フィーチャを接合して、前記第１の接合層と前記第２の接合層の間に第３の銀フィーチャを形成するステップを含み、前記第３の銀フィーチャは、平行な双晶境界を含む銀ナノ双晶構造を含み、前記平行な双晶境界は、９０％以上の［１１１］結晶方位を含む接合構造を形成する方法。
【請求項11】
前記第３の銀フィーチャの厚さは、少なくとも０．３μｍであり、前記銀ナノ双晶構造の厚さは少なくとも０．１μｍであり、前記平行な双晶境界間の距離は１ｎｍ～１００ｎｍの間である請求項１０に記載の方法。
【請求項12】
前記第１の銀フィーチャおよび前記第２の銀フィーチャを形成する各前記ステップは、スパッタリングまたは蒸発コーティングを含み、前記スパッタリングまたは蒸発コーティング中、０Ｖ～－３００Ｖの電圧および０Ａ～３．０Ａの電流の負のバイアスが前記第１の銀フィーチャおよび前記第２の銀フィーチャに加えられる請求項１０に記載の方法。
【請求項13】
前記第１の銀フィーチャと前記第２の銀フィーチャの接合は、１００℃～２５０℃の間の温度で行われる請求項１０に記載の方法。
【請求項14】
前記第１の銀フィーチャと前記第２の銀フィーチャの接合は、１ＭＰａ～３０ＭＰａの間の圧力で行われる請求項１０に記載の方法。
【請求項15】
前記第１の銀フィーチャと前記第２の銀フィーチャの接合は、１０-3トル以上の真空で行われる請求項１０に記載の方法。
【請求項16】
前記第１の銀フィーチャと前記第２の銀フィーチャの接合時間は１０分～６０分の間である請求項１０に記載の方法。
【請求項17】
前記第１の接合層と前記銀ナノ双晶構造の間に第１の遷移粒子層を形成するステップ、および前記第２の接合層と前記銀ナノ双晶構造の間に第２の遷移粒子層を形成するステップをさらに含む請求項１０に記載の方法。
【請求項18】
前記第３の銀フィーチャは、前記第１の遷移粒子層、前記第２の遷移粒子層、および前記銀ナノ双晶構造を含み、前記第３の銀フィーチャは、７０％以上の［１１１］結晶方位を含む請求項１７に記載の方法。
【請求項19】
前記第１の基板に、前記第１の接合層に接続された第１のビアを形成するステップ、および前記第２の基板に、前記第２の接合層に接続された第２のビアを形成するステップをさらに含む請求項１０に記載の方法。
【請求項20】
前記第１の基板および前記第２の基板のそれぞれは、Ｓｉチップ、Ｓｉウェハ、またはそれらの組み合わせを含み、前記第１の接合層と前記第２の接合層のそれぞれは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、Ｃｕ／Ｔｉ、Ｃｕ／Ｎｉ、Ｃｕ／Ｃｒ、またはそれらの組み合わせを含む請求項１０に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２１年６月２０日に出願された台湾特許出願番号第１１０１２６５１６号についての優先権を主張するものであり、これらの全ては引用によって本願に援用される。
【0002】
本発明は、結合構造およびその形成方法に関するものであり、特に、銀フィーチャ（ｓｉｌｖｅｒ ｆｅａｔｕｒｅ）を有する接合構造およびその形成方法に関するものである。
【背景技術】
【0003】
従来の技術では、さまざまなシングルチップモジュール（アナログチップ、デジタルロジックチップ、メモリチップなど）がプリント回路基板（ＰＣＢ）上に並列に配置され、集積回路構造を形成している。しかしながら、プリント回路板の面積が限られており、各チップ間の距離が長いため、信号遅延のデメリットがある。従って、２次元集積回路構造がその後開発された。それがマルチチップモジュール（ＭＣＭ）である。２次元集積回路構造は、製造プロセスの最適化により、同じモジュールに異なるチップを封止する。トランジスタの数が増え続ける中、チップまたはウェハが垂直に積み重ねられた３次元集積回路構造がさらに発展してきた。３次元集積回路構造は、システムインパッケージ（ＳｉＰ）を実現し、その例には、マルチチップパッケージ（ＭＣＰ）、スタックダイ、パッケージオンパッケージ（ＰｏＰ）、パッケージインパッケージ（ＰｉＰ）、チップオンウェハ（ＣｏＷ）、 ウェハオンウェハ（ＷｏＷ）を含む。
【0004】
３次元集積回路構造の技術は、異種集積（ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｉｎｔｅｇｒａｔｉｏｎ）にある。異種集積は、さまざまな種類の材料と部品を単一のシステムに変え、これにより、マイクロオプトエレクトロメカニカルシステム（ＭＯＥＭＳ）、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、およびナノエレクトロメカニカルシステム（Ｎａｎｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ； ＮＥＭＳ）の性能を向上させる。異種集積から派生した３次元集積回路構造は、ムーアの法則の継続を可能にする。しかしながら、３次元集積回路は、スケールダウン中のジュール熱の影響、ウェハの反り、およびはんだ金属間化合物の成長など、いくつかの欠点が依然としてある。その中でも、チップまたはウェハの接合プロセス中の高温に起因する信頼性の低下は緊急の問題である。そのため、３次元集積回路の製造プロセスに低温接合技術をどのように導入するかを開発する必要がある。
【0005】
従来の低温接合の方法は、陽極接合、はんだ接合、表面活性化接合、超音波接合、高分子接着剤接合（ｐｏｌｙｍｅｒ ｇｌｕｅ ｂｏｎｄｉｎｇ）を含む。しかしながら、上記の方法は、陽極接合に用いられたチップに適合しない高電圧によるチップの損傷；はんだ接合における金属間化合物（ＩＭＣ）の脆化； 表面活性化接合における高コストおよびチップへの損傷；超音波接合における適用領域の狭さ；および高分子接着剤接合における対向電極の再加工（ｒｅｗｏｒｋｉｎｇ）の難しさなど、いくつかの欠点を有する。
【0006】
面心立方（ＦＣＣ）結晶構造を有する金属の（１１１）結晶面は、最も高密度な面である。従って、（１００）または（１１０）結晶面と比較して、滑りやすく、拡散速度が高く、原子拡散速度が高い（例えば、約３～４桁以上）。また、ナノ双晶は高密度の双晶境界を持ち、多数の原子拡散経路を提供することができる。
【0007】
基板の表面上に銅ナノ双晶膜を電気めっきし、高い［１１１］結晶方位を有する基板上に平行なナノ双晶膜を形成することができる方法が開示されている（特許文献１および特許文献２参照）。特許文献１は金属層で覆われた２つの酸化物基板を０．８ＭＰａ～３ＭＰａの圧力と２００℃～３５０℃の温度で接合された、銅ナノ双晶膜の電気めっきによる低温接合の方法を開示している。特許文献２は、まず２つの基板上に銅シード層を電気めっきし、次いで銅シード層上にニッケルナノ双晶膜を電気めっきし、次いで２つの基板を接合することを含むパッケージ構造および方法を開示している。半導体チップ、回路基板、または導電性基板の表面上に金ナノ双晶膜を電気めっきし、次いでそれらを互いに接合することを含む構造および方法も開示されている（特許文献３参照）。
【0008】
従来の低温接合技術は、基板上に平行なナノ双晶膜を形成することができるが、５０ｒｐｍ、またはさらには１５００ｒｐｍの高速回転電気めっき法を用いており、そのプロセスおよび膜質の制御を困難にしている。その結果、平行な双晶境界間の距離が大きく、９０％以下の［１１１］結晶方位を含むことになる。ＸＲＤパターン（特許文献４参照）は、Ｃｕの結晶方位が（２２２）で依然として明らかであることを示している。ＸＲＤパターン（特許文献５参照）は、Ａｕの結晶方位が（２２２）で依然として明らかであることを示している。さらに、それは５０％の［１１１］結晶方位しか含まない。さらに、半導体チップ、回路基板、または導電性基板は、従来の技術ではナノ双晶膜を介して接合されるが、表面粗さを減少するために、接合する前にナノ双晶膜に化学機械研磨（ＣＭＰ）を行う必要がある。これはプロセスを複雑にするだけでなく、ナノ双晶膜に損傷を与える可能性もある。
【0009】
さらに、電気めっきプロセスで形成される部品または接点のサイズは制限される可能性があり、電気めっきプロセスによって生じる廃棄物も環境への懸念がある。特に、２μｍ以下の部品または接点は、一般に電気めっきプロセスで製造されることができない。一方、スパッタリングまたは蒸着コーティングでは、上記のような懸念はない。２μｍ以下の部品または接点は、スパッタリングまたは蒸着コーティングで容易に製造することができる。また、ナノ双晶膜はシリコン基板上に直接めっきされるため、少なくとも２μｍ以上のランダムな粗粒がまず形成され、次いでナノ双晶構造に変換される。即ち、シリコン基板の表面上に２μｍ以下の厚さのナノ双晶膜を直接形成することは可能でない。従って、２μｍ以下の厚さの３次元電気接点またはハイブリッド回路用の双晶構造を形成することは可能でない。また、シリコン基板とナノ双晶膜間の接合力が弱いため、剥離が生じ、信頼性がさらに低下する可能性もある。従来の技術のさまざまな欠点をみると、半導体産業は既存のウェハボンディング技術において依然としてさまざまな課題に直面している。
【先行技術文献】
【特許文献】
【0010】
【文献】台湾特許第Ｉ６８６５７２４号明細書
【文献】台湾特許第Ｉ５２１１０４号明細書
【文献】台湾特許第Ｉ５１９６８１号明細書
【文献】台湾特許第Ｉ４３２６１３号明細書
【文献】台湾特許第Ｉ５０７５４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0011】
銀フィーチャを有する接合構造およびその形成方法を提供する。
【課題を解決するための手段】
【0012】
本開示のいくつかの実施形態は、第１の基板、第１の基板に対向して配置された第２の基板、第１の基板上に配置された第１の接合層、第２の基板上に配置され、第１の接合層に対向する第２の接合層、および第１の接合層と第２の接合層の間に配置された銀フィーチャを含み、銀フィーチャは、平行な双晶境界を含む銀ナノ双晶構造を含み、平行な双晶境界は、９０％以上の［１１１］結晶方位を含む接合構造を提供する。
【0013】
いくつかの実施形態では、銀フィーチャの厚さは、少なくとも０．３μｍである。
【0014】
いくつかの実施形態では、銀ナノ双晶構造の厚さは少なくとも０．１μｍである。
【0015】
いくつかの実施形態では、平行な双晶境界間の距離は１ｎｍ～１００ｎｍの間である。
【0016】
いくつかの実施形態では、銀フィーチャは、第１の接合層と銀ナノ双晶構造の間の第１の遷移粒子層、および第２の接合層と銀ナノ双晶構造の間の第２の遷移粒子層をさらに含む。
【0017】
いくつかの実施形態では、銀フィーチャは、７０％以上の［１１１］結晶方位を含む。
【0018】
いくつかの実施形態では、第１の基板内にあり、第１の接合層に接続された第１のビア、および第２の基板内にあり、第２の接合層に接続された第２のビアをさらに含む。
【0019】
いくつかの実施形態では、第１の基板および第２の基板のそれぞれは、シリコン（Ｓｉ）チップ、Ｓｉウェハ、またはそれらの組み合わせを含む。
【0020】
いくつかの実施形態では、第１の接合層および第２の接合層のそれぞれは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、またはそれらの組み合わせを含む。
【0021】
本開示のさらなる実施形態は、第１の基板上に第１の接合層を形成するステップ、第１の接合層上に第１の銀フィーチャを形成するステップ、第２の基板上に第２の接合層を形成するステップ、第２の接合層上に第２の銀フィーチャを形成するステップ、および第１の銀フィーチャと第２の銀フィーチャを接合して、第１の接合層と第２の接合層の間に第３の銀フィーチャを形成するステップを含み、第３の銀フィーチャは、平行な双晶境界を含む銀ナノ双晶構造を含み、平行な双晶境界は、９０％以上の［１１１］結晶方位を含む接合構造を形成する方法を提供する。
【0022】
さらなる実施形態では、第３の銀フィーチャの厚さは、少なくとも０．３μｍであり、銀ナノ双晶構造の厚さは少なくとも０．１μｍであり、平行な双晶境界間の距離は１ｎｍ～１００ｎｍの間である。
【0023】
さらなる実施形態では、第１の銀フィーチャおよび第２の銀フィーチャを形成する各ステップは、スパッタリングまたは蒸発コーティングを含む。
【0024】
さらなる実施形態では、第１の銀フィーチャと第２の銀フィーチャの接合は、１００℃～２５０℃の間の温度で行われる。
【0025】
さらなる実施形態では、第１の銀フィーチャと第２の銀フィーチャの接合は、１ＭＰａ～３０ＭＰａの間の圧力で行われる。
【0026】
さらなる実施形態では、第１の銀フィーチャと第２の銀フィーチャの接合は、１０-3トル以上の真空で行われる。
【0027】
さらなる実施形態では、第１の銀フィーチャと第２の銀フィーチャの接合時間は１０分～６０分の間である。
【0028】
さらなる実施形態では、第１の接合層と銀ナノ双晶構造の間に第１の遷移粒子層を形成するステップ、および第２の接合層と銀ナノ双晶構造の間に第２の遷移粒子層を形成するステップをさらに含む。
【0029】
さらなる実施形態では、第３の銀フィーチャは、第１の遷移粒子層、第２の遷移粒子層、および銀ナノ双晶構造を含み、第３の銀フィーチャは、７０％以上の［１１１］結晶方位を含む
【0030】
さらなる実施形態では、第１の基板に、第１の接合層に接続された第１のビアを形成するステップ、および第２の基板に、第２の接合層に接続された第２のビアを形成するステップをさらに含む。
【0031】
さらなる実施形態では、第１の基板および第２の基板のそれぞれは、Ｓｉチップ、Ｓｉウェハ、またはそれらの組み合わせを含み、第１の接合層と第２の接合層のそれぞれは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、またはＣｕ／Ｔｉ、Ｃｕ／Ｎｉ、およびＣｕ／Ｃｒなどのそれらの組み合わせを含む。
【図面の簡単な説明】
【0032】
本開示の実施形態の態様は、以下の詳細な説明および添付の図面を通じて明確に理解することができる。図面は、業界の標準的な慣行に従って、さまざまな特徴が縮尺通りに描かれておらず、説明の目的でのみ使用されている。実際、さまざまな特徴の寸法は、明確に説明できるようにするために、任意に拡大または縮小されることがある。
【発明を実施するための形態】
【0033】
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。これらはもちろん単に例示するためであり、それに限定するという意図はない。例えば、下記の開示において、第１の特徴が第２の特徴の上に形成されるということは、第１と第２の特徴が直接接触して形成される複数の実施形態を含むことができ、付加的な特徴が第１と第２の特徴間に形成される複数の実施形態を含むこともできる。また、本開示は、複数の例において同じ構成要素の符号または文字を繰り返し用いる可能性がある。繰り返し用いる目的は、簡易化した、明確な説明を提供するためのもので、説明される様々な実施形態および／または構成の関係を限定するものではない。
【0034】
実施形態のいくつかの変形例を以下に説明する。 異なる図および図示の実施形態では、類似の要素記号は、類似の要素を示すために用いられる。これらの実施形態に記載された段階の前、間、および／または後に、追加のステップを提供できることを理解されたい。説明された段階のいくつかは、異なる実施形態に置き換えるか、または削除されてもよい。
【0035】
さらに、「下の方」、「下方」、「下部」、「上方」、「上部」およびこれらに類する語のような、空間的に相対的な用語は、図において１つの要素または特徴と、別の（複数の）要素と（複数の）特徴との関係を記述するための説明を簡潔にするために用いられる。空間的に相対的な用語は、図に記載された方向に加えて、使用または操作する装置の異なる方向を包含することを意図している。装置は、他に方向づけされてもよく（９０度回転、または他の方向に）、ここで用いられる空間的に相対的な記述は、同様にそれに応じて解釈され得る。
【0036】
また、数値または数値の範囲が「約」「おおよそ」などで表されるとき、この用語は、記載された数の＋／－１０％以内などの記載された数を含む妥当な範囲内にある数、または当業者に理解される他の値を包含することを意図している。例えば、「約５ｎｍ」という用語は、４．５ｎｍから５．５nmの寸法範囲を包含している。
【0037】
また、要素を変えるための、請求項における「第１の」、「第２の」、「第３の」等の序数詞の使用は、それ自体が、形成された１つのクレーム要素を他のクレーム要素と比較して優先度、序列、または順序を示唆するものではなく、むしろ、単にクレーム要素を区別するために、特定の名前を有する１つのクレーム要素を同じ名前を有する他の要素から区別するためのラベルとして（だけ、序数詞を）用いている。
【0038】
本開示の実施形態は、２つの基板の間に配置された銀ナノ双晶構造を有する銀フィーチャを含む接合構造を提供する。銀フィーチャ全体は７０％以上の［１１１］結晶方位を含み、銀フィーチャ内の銀ナノ双晶構造は９０％以上の［１１１］結晶方位を含む。銀自体の特性に加えて、双晶構造の特性、例えば、より良い耐酸化性、耐食性、電気伝導性、熱伝導性、および高温安定性などは、本開示の実施形態による接合構造を、低温ウェハオンウェハおよびチップオンウェハなどの３次元集積回路パッケージングで、より適用可能にさせる。
【0039】
図１Ａ～図１Ｆは、本開示のいくつかの実施形態による、様々な製造段階での接合構造の断面図を示している。図１Ａに示すように、第１の基板１０Ａが提供される。第１の基板１０Ａは、その上に第１の接合層２５Ａを有し、第１の基板１０Ａは、第１の接合層２５Ａに接続された第１のビア１５Ａを有する。いくつかの実施形態では、第１の基板１０Ａは、半導体ウェハ、半導体チップ、またはそれらの組み合わせを含む。例えば、第１の基板１０Ａは、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの元素半導体、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）および／またはアンチモン化インジウム（ＩｎＳｂ）などの複合半導体、シリコンゲルマニウム（ＳｉＧｅ）、ヒ素リン化ガリウム（ＧａＡｓＰ）、アルミニウムインジウムヒ素（ＡｌＩｎＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、ヒ化ガリウムインジウム（ＧａＩｎＡｓ）、ガリウムインジウムリン化物（ＧａＩｎＰ）および／またはガリウムインジウムヒ素リン化物（ＧａＩｎＡｓＰ）などの合金半導体、またはこれらの組み合わせを含む。
【0040】
いくつかの実施形態では、第１の接合層２５Ａは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、またはＣｕ／Ｔｉ、Ｃｕ／Ｎｉ、およびＣｕ／Ｃｒなどのそれらの組み合わせを含むことができる。第１の接合層２５Ａの厚さは、０．０１μｍ～１０μｍ、例えば、０．１μｍから１．０μｍであることができる。いくつかの実施形態では、第１のビア１５Ａは、Ｓｉビアであることができる。
【0041】
他の実施形態では、第１の基板１０Ａは、金属間誘電体（ＩＭＤ）（図示せず）および保護層（図示せず）をさらに含むことができる。いくつかの実施形態では、金属間誘電体は、酸化ケイ素、窒化ケイ素、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、Ｌｏｗ－ｋ材料、他の適切な誘電体材料またはそれらの組み合わせであることができる。例えば、相互接続構造（図示せず）、再配線層（ＲＤＬ）（図示せず）などが金属間誘電体上に配置されることができる。保護層は、窒化ケイ素、ポリイミド（ＰＩ）、またはそれらの組み合わせであることができる。さらに、第１の基板１０Ａは、抵抗器、コンデンサ、インダクタ、ダイオード、電界効果トランジスタ（ＦＥＴ）、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、高電圧トランジスタ、高周波トランジスタ、その他の適切なデバイス、またはこれらの組み合わせなどの様々な受動および能動装置（図示せず）を含むことができる。図１Ａに示された構造は単なる一例であり、第１の基板１０Ａは追加の特徴を含んでもよいことを理解されたい。
【0042】
図１Ｂに示すように、第１の銀フィーチャ５０Ａが第１の接合層２５Ａ上に形成されている。いくつかの実施形態では、第１の銀フィーチャ５０Ａの厚さは、０．３μｍ以上、例えば、約０．３μｍ～約１０μｍであることができる。第１の銀フィーチャ５０Ａは、銀ナノ双晶構造１４Ａを含む。銀ナノ双晶構造１４Ａの厚さは少なくとも０．１μｍである。銀ナノ双晶構造１４Ａは、平行双晶境界（Σ３＋Σ９）を含み、平行双晶境界間の距離は、例えば、１ｎｍ～１００ｎｍ、好ましくは２ｎｍ～５０ｎｍであることができる。いくつかの実施形態では、銀ナノ双晶構造１４Ａは、平行に積み重ねられた銀ナノ双晶柱（ｐｉｌｌａｒｓ）を含む。銀ナノ双晶柱の直径は、０．１μｍ～１０μｍ、好ましくは０．３μｍ～１．０μｍであることができる。
【0043】
図１Ｂに引き続き示すように、いくつかの実施形態では、銀ナノ双晶構造１４Ａに加えて、第１の銀フィーチャ５０Ａも遷移粒子（ｔｒａｎｓｉｔｉｏｎ ｇｒａｉｎ）層２２Ａを含む。平行な双晶境界を有する銀ナノ双晶構造１４Ａの代わりに、第１の銀フィーチャ５０Ａが第１の接合層２５Ａ上に先に形成されたとき、平行な双晶境界のない遷移粒子層２２Ａが先に形成される。いくつかの実施形態では、遷移粒子層２２Ａの厚さは、２．０μｍ以下、例えば、約０．１μｍ～約１μｍであることができる。
【0044】
いくつかの実施形態では、第１の銀フィーチャ５０Ａは、スパッタリングによって第１の接合層２５Ａ上に形成されることができる。いくつかの実施形態では、スパッタリングプロセスは、単一のスパッタリングガンまたは複数のスパッタリングガンを用いることができる。スパッタリングプロセスでは、電源は、ＤＣ、ＤＣプラス、ＲＦ、または高出力インパルスマグネトロンスパッタリング（ＨＩＰＩＭＳ）であることができる。第１の銀フィーチャ５０Ａをスパッタリングするプロセス電力は、例えば、約１００Ｗ～約５００Ｗであることができる。スパッタリングプロセスは室温で行われる。しかしながら、スパッタリングプロセス中の温度は、約５０℃～約２００℃上昇する可能性がある。スパッタリングプロセスのバックグラウンド圧力は１×１０-5トルであることができ、作動圧力は、例えば、約１×１０-3トルから１×１０-2トルであることができる。アルゴンの流量は、約１０ｓｃｃｍ～約２０ｓｃｃｍであることができる。ステージ（ｓｔａｇｅ）の回転速度は、例えば、約５ｒｐｍ～約２０ｒｐｍであることができる。スパッタリングプロセス中、－１００Ｖ～約－２００Ｖなどの約０Ｖ～約－３００Ｖの電圧および０．１Ａ～約１．０Ａなどの約０Ａ～約３．０Ａの電流の負のバイアスのイオン衝撃が基板に加えられる。第１の銀フィーチャ５０Ａの堆積速度は、例えば、約０．５ｎｍ／ｓ～約３ｎｍ／ｓであることができる。上述のスパッタリングプロセスパラメータは、実際の用途に応じて適切に調整されることができ、限定されることを意図していないことを理解されたい。
【0045】
他の実施形態では、第１の銀フィーチャ５０Ａは、蒸発コーティングによって第１の接合層２５Ａ上に形成されることができる。いくつかの実施形態では、蒸発コーティングプロセスのバックグラウンド圧力は、１×１０-5トルであることができ、作動圧力は、例えば、約１×１０-4トルから５×１０-4トルであることができる。アルゴンの流量は、約２ｓｃｃｍ～約１０ｓｃｃｍであることができる。ステージ（ｓｔａｇｅ）の回転速度は、例えば、約５ｒｐｍ～約２０ｒｐｍであることができる。第１の銀フィーチャ５０Ａの堆積速度は、例えば、約１ｎｍ／ｓ～約５．０ｎｍ／ｓであることができる。また、蒸発コーティングプロセス中、－１０Ｖ～約－２００Ｖなどの約０Ｖ～約－３００Ｖの電圧および０．１Ａ～約１．０Ａなどの約０Ａ～約３．０Ａの電流の負のバイアスのイオン衝撃が銀ナノ双晶構造１４Ａに加えられる。上述の蒸発コーティングプロセスパラメータは、実際の用途に応じて適切に調整されることができ、限定されることを意図していないことを理解されたい。
【0046】
スパッタリングまたは蒸発コーティングプロセスと比較して、電気めっきプロセスで形成された部品または接点のサイズは制限がある可能性がある。特に、一般に２μｍ以下の部品または接点は、電気めっきプロセスで製造されることができない。一方、２μｍ以下の部品または接点は、スパッタリングまたは蒸着コーティングプロセスで容易に製造することができる。また、ナノ双晶膜はシリコン基板上に直接めっきされるため、少なくとも２μｍ以上のランダムな粗粒がまず形成され、次いでナノ双晶構造に変換される。即ち、シリコン基板の表面上に２μｍ以下の厚さのナノ双晶膜を直接形成することは可能でない。従って、２μｍ以下の厚さの３次元電気接点またはハイブリッド回路用の双晶構造を形成することは可能でない。本開示のいくつかの実施形態では、スパッタリングまたは蒸着コーティングのプロセス中、０～－３００Ｖの電圧の負のバイアスが銀薄膜に加えられ、少なくとも０．１μｍの厚さのナノ双晶構造が０．３μｍ以下の厚さの銀薄膜の表面上に形成されることができる。
【0047】
いくつかの実施形態では、第１の基板１０Ａ上に第１の接合層２５Ａおよび第１の銀フィーチャ５０Ａを形成する方法は、第１の基板１０Ａの表面全体に第１の接合層２５Ａおよび第１の銀フィーチャ５０Ａを形成するステップ、およびパターンニングプロセスを行い、第１の接合層２５Ａおよび第１の銀フィーチャ５０Ａの部分を除去し、図１Ｂに示された構造を形成するステップを含むことができる。もう１つの実施形態では、第１の基板１０Ａ上に第１の接合層２５Ａおよび第１の銀フィーチャ５０Ａを形成する方法は、第１の基板１０Ａ上に開口部を有するマスクを提供するステップ、第１の基板１０Ａ上に第１の接合層２５Ａおよび第１の銀フィーチャ５０Ａを形成するステップ、およびマスクと開口部の外側の層の部分を除去し、図１Ｂに示された構造を形成するステップを含むことができる。上述の方法は単なる一例であり、実際の用途に応じて適切に調整されることができ、したがってそれに限定されないことを理解されたい。
【0048】
図１Ｃに示すように、第２の基板１０Ｂが提供される。第２の基板１０Ｂは、その上に第２の接合層２５Ｂを有し、第２の基板１０Ｂは、第２の接合層２５Ｂに接続された第２のビア１５Ｂを有する。第２の基板１０Ｂ、第２の接合層２５Ｂ、および第２のビア１５Ｂの材料は、図１Ａに記載された実施形態を参照することができる。従って、ここでは繰り返されない。続いて、第２の銀フィーチャ５０Ｂが第２の接合層２５Ｂ上に形成される。第２の銀フィーチャ５０Ｂは、銀ナノ双晶構造１４Ｂおよび遷移粒子層２２Ｂを含む。第２の銀フィーチャ５０Ｂの厚さおよび形成方法は、図１Ｂに記載された実施形態を参照することができる。従って、ここでは繰り返されない。第２の基板１０Ｂ、第２の接合層２５Ｂ、第２のビア１５Ｂ、および第２の銀フィーチャ５０Ｂは、実際の用途に応じて適切に調整されることができ、図１Ａおよび図１Ｂに示された実施形態に限定されないことを理解されたい。
【0049】
図１Ｃに引き続き示すように、第１の銀フィーチャ５０Ａおよび第２の銀フィーチャ５０Ｂは、対向して接合され、第３の銀フィーチャ（５０Ａ＋５０Ｂ）および接合構造を形成する。第３の銀フィーチャは、ナノ双晶構造（１４Ａ＋１４Ｂ）を含む。断面図では、第３の銀フィーチャ全体は７０％以上（７０％以上または７５％以上など）の［１１１］結晶方位を含み、ナノ双晶構造（１４Ａ＋１４Ｂ）は９０％以上（９０％以上または９５％以上など）の［１１１］結晶方位を含む。双晶境界間の距離は、１ｎｍ～１００ｎｍ、好ましくは２ｎｍ～５０ｎｍであることができる。いくつかの実施形態では、銀ナノ双晶構造（１４Ａ＋１４Ｂ）の厚さＴ１は、少なくとも０．１μｍ、例えば、約０．１μｍ～約８μｍであり、第３の銀フィーチャ（５０Ａ＋５０Ｂ）の厚さＴ２は、少なくとも０．３μｍ、例えば、約０．３μｍ～約１０μｍである。
【0050】
実際には、厚さが０．１μｍ以下のナノ双晶膜は、後続の低温ウェハボンディングおよび３次元集積回路パッケージングにおいてボンディング材料と迅速且つ完全に反応する。界面に形成された金属間化合物は基板と接合することができず、剥離する可能性がある。即ち、実用には適さない。
【0051】
いくつかの実施形態では、第１の銀フィーチャ５０Ａおよび第２の銀フィーチャ５０Ｂの接合は、１００℃～２５０℃（例えば、約１００℃～約１５０℃または約１５０℃～約２５０℃）の温度、１ＭＰａ～３０ＭＰａ（例えば、約１ＭＰａ～約３ＭＰａ、約３ＭＰａ～約３０ＭＰａ）の圧力、および１０-3トル以上の真空で行われることができる。いくつかの実施形態では、第１の銀フィーチャ５０Ａと第２の銀フィーチャ５０Ｂの接合の時間は、１０分～６０分（例えば、約１０分～約３０分、または約３０分～約６０分）の間である。第１の銀フィーチャ５０Ａおよび第２の銀フィーチャ５０Ｂの接合後、接合構造は依然としてナノ双晶構造１４Ａ、１４Ｂを含み、ナノ双晶構造の特性を保持する。
【0052】
上述の２つの基板を接合する実施形態は、単なる一例である。以下の図１Ｄ～図１Ｆに示されるように、基板の数は２つ以上に増加されることができ、接合層と銀フィーチャは各種基板の前面と背面上に形成され接合することができることを理解されたい。
【0053】
図１Ｄに示すように、第３の接合層２５Ｃおよび第４の銀フィーチャ５０Ｃは、第２の接合層２５Ｂに対向する第２の基板１０Ｂの表面上に形成されることができる。図１Ｅに示すように、第３の基板１０Ｃが提供される。第３の基板１０Ｃは、その上に第４の接合層２５Ｄを有し、第３の基板１０Ｃは、第４の接合層２５Ｄに接続された第３のビア１５Ｃを有する。第５の銀フィーチャ５０Ｄは、第４の接合層２５Ｄ上に形成されることができる。続いて、第４の銀フィーチャ５０Ｃおよび第５の銀フィーチャ５０Ｄが対向して接合され、接合構造を形成する。第３の基板１０Ｃ、第３のビア１５Ｃ、第３の接合層２５Ｃ、第４の接合層２５Ｄ、第４の銀フィーチャ５０Ｃ、および第５の銀フィーチャ５０Ｄの材料および／または形成方法、ならびに厚さＴ３およびＴ４は、図１Ａ～図１Ｃに示された実施形態を参照することができる。従って、ここでは繰り返されない。
【0054】
図１Ｆに示すように、領域Ｅは、図１Ｅに示された構造であることができる。図１Ｆは、実際の用途に応じて基板の数が調整され、異なる数の層を有する接合構造を形成することができることを説明するための単なる一例であることを理解されたい。
【0055】
いくつかの実施形態では、本開示の接合プロセスは、基板または銀ナノ双晶を損傷しない１ＭＰａから３０ＭＰａの圧力で行われる。従来の技術では０．８ＭＰａ～３ＭＰａの低圧で接合プロセスが行われることができるが、接合前に化学機械研磨（ＣＭＰ）をナノ双晶膜に行い、表面粗さを低減する必要がある。これはプロセスを複雑にするだけでなく、ナノ双晶膜を損傷する潜在的なリスクもある。従来の技術と比較して、本開示は、基板および銀ナノ双晶を損傷することなく、約１ＭＰａ～約３０ＭＰａのより大きな圧力を加え、銀ナノ双晶の表面の突起が、ナノスケールの成形を受けて、ターゲットと密接する効果を達成することができる。銀ナノ双晶の表面粗さの問題を解決するだけでなく、従来の技術での追加の化学機械研磨またはその他の表面処理の必要もなくなり、スループットと歩留まりを大幅に向上させることができる。また、従来の技術における銅ナノ双晶の硬度は４ＧＰａであり、これは、本開示における銀ナノ双晶の硬度の約２倍である。銅ナノ双晶の表面粗さの問題を解決するために本開示のナノスケール突起成形機構が用いられる場合、１００ＭＰａ以上の圧力を加える必要があり、これは基板および銅ナノ双晶構造を損傷することになる。
【0056】
また、銀の抵抗率は１．６３μΩ・ｃｍであり、銅（１．６９μΩ・ｃｍ）、金（２．２μΩ・ｃｍ）、およびニッケル（６．９０μΩ・ｃｍ）より低い。従って、銀は銅、金、およびニッケルより優れた電気伝導率と熱伝導率を有している。銀の積層欠陥エネルギーは２５ｍＪ／ｍ2であり、これも銅（７０ｍＪ／ｍ2）、金（４５ｍＪ／ｍ2）、およびニッケル（２２５ｍＪ／ｍ2）より低い。従って、銀は銅、金、およびニッケルよりも双晶を形成しやすい。
【0057】
電気めっきによって銅ナノ双晶薄膜を形成する従来の技術（台湾特許第Ｉ４３２６１３号）と比較して、本開示のナノ双晶構造を形成するプロセスでは、銀の拡散速度は銅の拡散速度より１０倍以上速い（ＬＡＮＤＯＬＦ－ＢＯＲＮＳＴＥＩＮ， Ｅｄ．Ｈ．Ｍｅｈｒｅｒ， Ｄｉｆｆｕｓｉｏｎ ｉｎ Ｓｏｌｉｄ Ｍｅｔａｌｓ ａｎｄ Ａｌｌｏｙｓ, Ｖｏｌ.２６, Ｐ.７５）。また、銀の融点は銅より約１００℃低い。従って、後続のウェハボンディングプロセスは、より低い温度で行なわれ、半導体デバイスが接合プロセスの高温の影響を受けないようにすることができる。特に、銀ナノ双晶構造と比較して、銅ナノ双晶構造は、接合により高い温度（例えば２５０℃以上）を必要とする。温度が高くなると、半導体デバイスが損傷する可能性があり、接合プロセス後に材料が室温まで冷却されたとき、材料の収縮により、微小な接点の位置合わせ（ｓｍａｌｌ ｃｏｎｔａｃｔ ａｌｉｇｎｍｅｎｔ）が失敗する可能性がある。
【0058】
銀ナノ双晶の硬度はわずか約２ＧＰａであり、銅ナノ双晶よりも柔らかいため、表面粗さは結合プロセスにほとんど影響を与えない。特に、微小な部品または接点の高さに差があるとき、コプラナリティ（ｃｏｐｌａｎａｒｉｔｙ）の問題が生じにくい。
【0059】
さらに、銅ナノ双晶膜と比較して、銀ナノ双晶膜は酸化されにくく、より良い接合界面を得ることができる。上記の全ての特徴は、本開示の銀ナノ双晶構造が実際の用途に適しているという利点を有することを示しており、特に、ウェハオンウェハおよびチップオンウェハなどの３次元集積回路パッケージングのニーズに適している。
【0060】
双晶の形成は、材料内に蓄積されたひずみエネルギーによる。ひずみエネルギーは、粒子内の一部の領域で均一な原子せん断（ｕｎｉｆｏｒｍ ａｔｏｍｉｃ ｓｈｅａｒ）をせん断されていない原子に駆動し、互いに鏡面対称の格子位置を形成する。双晶は、焼鈍双晶および機械的双晶を含む。相互に対称的な界面は双晶境界である。
【0061】
双晶は、主に、最も近い格子配列を有する面心立方（ＦＣＣ）または六方最密充填（ＨＣＰ）の結晶材料で形成される。最も近い格子配列を有する結晶構造に加えて、双晶は、小さい積層欠陥エネルギーを有する材料で形成されやすい。例えば、アルミニウムはＦＣＣ結晶材料であるが、その積層欠陥エネルギーは約２００ｅｒｇ／ｃｍ2である。そのため、双晶がアルミニウムで形成されることはほとんどない。
【0062】
双晶境界はコヒーレント（ｃｏｈｅｒｅｎｔ）結晶構造であり、界面エネルギーの低いΣ３およびΣ９の特殊粒界に分類される。結晶方位は全て｛１１１｝である。一般的な焼鈍と再結晶によって形成された高角度の粒界と比較して、双晶粒界の界面エネルギーは、高角度の粒界の界面エネルギーの約５％である（Ｇｅｏｒｇｅ Ｅ．Ｄｉｅｔｅｒ， Ｍｅｃｈａｎｉｃａｌ Ｍｅｔａｌｌｕｒｇｙ， ＭｃＧＲＡＷ－ＨＩＬＬ Ｂｏｏｋ Ｃｏｍｐａｎｙ， １９７６， Ｐ．１３５－１４１）。
【0063】
双晶境界の低い界面エネルギーにより、酸化、硫化、および塩化物イオン腐食が回避されることができる。従って、銀ナノ双晶薄膜は、より優れた耐酸化性、耐腐食性を示す。さらに、双晶の対称的な格子配列は、電子輸送の妨げになりにくい。従って、銀ナノ双晶薄膜は、より優れた電気伝導率と熱伝導率を示す。双晶境界は転位の移動を抑制するため、材料は依然として高い引張強度を維持することができる。高い引張強度と電気伝導率の特性は、銅薄膜で証明されている。Ｕｌｔｒａｈｉｇｈ Ｓｔｒｅｎｇｔｈ ａｎｄ Ｈｉｇｈ Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｄｕｃｔｉｖｉｔｙ ｉｎ Ｃｏｐｐｅｒ， Ｓｃｉｅｎｃｅ， ｖｏｌ．３０４， ２００４， ｐ．４２２－４２６ ｉｓｓｕｅｄ ｔｏ Ｌ． Ｌｕ， Ｙ． Ｓｈｅｎ， Ｘ． Ｃｈｅｎ， Ｌ． Ｑｉａｎ， ａｎｄ Ｋ. Ｌｕを参照ください。
【0064】
高温安定性の面では、双晶境界は、双晶境界の低い界面エネルギーにより、高角度の粒界より安定している。双晶境界は、高温で移動しにくい。双晶境界は、周囲の高角度の粒界をロックする効果があり、高角度の粒界が移動できないようにすることができる。従って、粒子は高温で大きく成長することがなく、材料の引張強度が高温で維持されるようにすることができる。
【0065】
電流の信頼性の面では、原子は、低い界面エネルギーの双晶境界を通過するときに低い拡散速度を有するため、電子機器の動作中に、ワイヤ内の原子を高電流密度で移動させることは困難である。そのため、電流がワイヤを通過するときに頻繁に発生するエレクトロマイグレーションが抑制される。双晶は銅薄膜のエレクトロマイグレーションを抑制することができることが証明されている。Ｏｂｓｅｒｖａｔｉｏｎ ｏｆ Ａｔｏｍｉｃ Ｄｉｆｆｕｓｉｏｎ ａｔ Ｔｗｉｎ－Ｍｏｄｉｆｉｅｄ Ｇｒａｉｎ Ｂｏｕｎｄａｒｉｅｓ ｉｎ Ｃｏｐｐｅｒ， Ｓｃｉｅｎｃｅ， ｖｏｌ．３２１， ２００８， ｐ．１０６６－１０６９ ｉｓｓｕｅｄ ｔｏ Ｋ．Ｃ． Ｃｈｅｎ， Ｗ．Ｗ． Ｗｕ， Ｃ．Ｎ． Ｌｉａｏ, Ｌ.Ｊ. Ｃｈｅｎ, ａｎｄ Ｋ.Ｎ. Ｔｕを参照ください。
【0066】
半導体デバイスでは、銀フィーチャが電極として用いられることができる。上述のように、他の接合構造（例えば、柱（ｐｉｌｌａｒ）、はんだなど）として用いられる他の金属（例えば、銅、金、ニッケルなど）と比較して、銀はより低い抵抗率、積層欠陥エネルギー、および融点を有する。これは、ナノ双晶構造を形成しやすくし、低温および低圧接合プロセスで用いられることができる。
【0067】
本開示の実施形態は、銀ナノ双晶構造によって低温接合を処理する。これは３次元集積回路のパッケージング業界で用いられるだけでなく、ハイパワーチップと基板の接合、温度に敏感な産業（ｔｅｍｐｅｒａｔｕｒｅ－ｓｅｎｓｉｔｉｖｅ ｉｎｄｕｓｔｒｉｅｓ）、およびその他の装置（微小電気機械部品（ＭＥＭＳ）、発光ダイオード（ＬＥＤ）、マイクロ発光ダイオード（Ｍｉｃｒｏ－ＬＥＤ）、ミニ発光ダイオード（Ｍｉｎｉ－ＬＥＤ）、バイオチップ、モノのインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ； ＩｏＴ）システムのセンサ、アクチュエーター、感熱部品などで用いられることもできる。
【0068】
以下、本開示のいくつかの実施例の形成および検出結果を詳細に説明する。
【0069】
実施例１
【0070】
図２に示すように、単結晶シリコン基板の銅接合層の表面に銀フィーチャがスパッタリングされる。－１００Ｖの負のバイアス電圧がスパッタリング中に銀薄膜に加えられた。集束イオンビーム（ＦＩＢ）で分析された画像は、銀フィーチャが、平行な銀ナノ双晶構造と、平行な銀ナノ双晶構造と銅接合層との間の銀遷移粒子層に主に含まれていることが示された。電子線後方散乱回折（ＥＢＳＤ）による銀フィーチャの分析の結果は、平行な銀ナノ双晶境界が９８％以上の［１１１］結晶方位配向を含み、銀フィーチャ全体の８５％以上が［１１１］結晶方位の銀ナノ双晶構造であったことが示された。
【0071】
【0072】
銀フィーチャは、それぞれ２つのＳｉチップの銅接合層にそれぞれスパッタリングされる。銀フィーチャの２つのＳｉチップは、２０ＭＰａの圧力、１０-3トルの真空、および１００℃の温度で６０分間、対向して接合される。得られたＦＩＢ画像は図３Ａに示される。銀フィーチャの２つのＳｉチップは、２０ＭＰａの圧力、１０-3トルの真空、および１５０℃の温度で３０分間、対向して接合される。得られたＦＩＢ画像は図３Ｂに示される。銀フィーチャの２つのＳｉチップは、２０ＭＰａの圧力、１０-3トルの真空、および２００℃の温度で３０分間、対向して接合される。得られたＦＩＢ画像は図３Ｃに示される。銀フィーチャの２つのＳｉチップは、２０ＭＰａの圧力、１０-3トルの真空、および２５０℃の温度で３０分間、対向して接合される。得られたＦＩＢ画像は図３Ｄに示される。銀フィーチャの２つのＳｉチップは、２０ＭＰａの圧力、１０-3トルの真空、および２５０℃の温度で１０分間、対向して接合される。得られたＦＩＢ画像は図３Ｅに示される。実施例２～６のＦＩＢ画像は全て、接合界面が穴を含まず、平行なナノ双晶が銅接合層間の接合界面に残っていることが示されている。ＥＢＳＤによる実施例２～６の銅接合層間の接合界面の分析の結果は、平行な銀ナノ双晶境界が９８％以上の［１１１］結晶方位を含み、銀フィーチャ全体の８５％以上が［１１１］結晶方位の銀ナノ双晶構造であったことが示された。
【0073】
本開示の実施形態は、いくつかの有利な特徴を有する。接合構造の断面図では、銀ナノ双晶構造は、９０％以上の［１１１］結晶方位を有する平行な双晶境界を含む。銀フィーチャ全体は、７０％以上の［１１１］結晶方位を含む。また、他の金属（例えば、銅、金、ニッケルなど）と比較して、銀はより低い抵抗率、積層欠陥エネルギー、および融点を有する。これは、ナノ双晶構造を形成しやすくし、低温および低圧接合プロセスで用いられることができる。
【0074】
前述の内容は、当業者が以下の詳細な説明をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、同じ目的を実行するため、および／または本明細書に導入される実施形態の同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用できることを理解できる。当業者はまた、そのような同等の構造が本開示の精神および範囲から逸脱せず、且つそれらは、本開示の趣旨および範囲から逸脱することなく、本明細書で様々な変更、置換、および代替を行うことができることを理解するべきである。
【符号の説明】
【0075】
１０Ａ、１０Ｂ、１０Ｃ 基板
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ 銀ナノ双晶構造
１５Ａ、１５Ｂ、１５Ｃ ビア
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ 遷移粒子層
２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ 接合層
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ 銀フィーチャ
Ｅ 領域
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 厚さ
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ 銀ナノ双晶構造
１５Ａ、１５Ｂ、１５Ｃ ビア
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ 遷移粒子層
２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ 接合層
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ 銀フィーチャ
Ｅ 領域
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 厚さ
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
