特許 7542124 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-21

(45)【発行日】2024-08-29

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/00 20060101AFI20240822BHJP

   G11C 13/00 20060101ALI20240822BHJP

   G11C 16/04 20060101ALI20240822BHJP

   H01L 21/336 20060101ALI20240822BHJP

   H01L 29/788 20060101ALI20240822BHJP

   H01L 29/792 20060101ALI20240822BHJP

   H10B 43/30 20230101ALI20240822BHJP

   H10B 63/00 20230101ALI20240822BHJP

   H10B 63/10 20230101ALI20240822BHJP

   H10N 70/20 20230101ALI20240822BHJP

【ＦＩ】

G11C11/00 100

G11C13/00 270J

G11C16/04 180

H01L29/78 371

H10B43/30

H10B63/00

H10B63/10

H10N70/20

【請求項の数】 10

(21)【出願番号】P 2023178643

(22)【出願日】2023-10-17

(62)【分割の表示】P 2021088893の分割

【原出願日】2021-05-27

(65)【公開番号】P2024001222

(43)【公開日】2024-01-09

【審査請求日】2023-10-17

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】矢野 勝

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１２－３８３９３（ＪＰ，Ａ）

【文献】特開２００６－２９５１３０（ＪＰ，Ａ）

【文献】特開平７－１５３２８６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／００

Ｇ１１Ｃ １３／００

Ｇ１１Ｃ １６／０４

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４３／３０

Ｈ１０Ｂ ６３／００

Ｈ１０Ｂ ６３／１０

Ｈ１０Ｎ ７０／２０

(57)【特許請求の範囲】

【請求項1】

同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイと、
前記メモリセルアレイの列方向に形成され、第１および第２のメモリセルアレイによって共有される複数のグローバルビット線と、
第１のメモリセルアレイの列方向に第１のピッチで形成された複数の第１のローカルビット線と、
第２のメモリセルアレイの列方向に第１のピッチよりも小さい第２のピッチで形成された複数の第２のローカルビット線と、
第１のメモリセルアレイと第２のメモリセルアレイとの境界に設けられ、グローバルビット線を選択的に第１のローカルビット線に接続する第１の接続手段と、
第２のメモリセルアレイ内に設けられ、グローバルビット線を選択的に第２のローカルビット線に接続する第２の接続手段と、
を有する半導体記憶装置。

【請求項2】

前記複数のグローバルビット線は、第１の配線レベルであり、前記複数の第１および第２のローカルビット線は、前記第１の配線レベルよりも下層の第２の配線レベルである、請求項１に記載の半導体記憶装置。

【請求項3】

抵抗変化型メモリ素子は、アクセストランジスタと可変抵抗素子とを含み、
アクセストランジスタは、ゲート、ドレイン領域およびソース領域を含み、ゲートが行方向のワード線に電気的に接続され、ソース領域が行方向のソース線に電気的に接続され、
ドレイン領域が前記可変抵抗素子の一方の電極に電気的に接続され、前記可変抵抗素子の他方の電極が第１のローカルビット線に電気的に接続され、
前記可変抵抗素子および前記ソース線は、前記第２の配線レベルよりも下層の第３の配線レベルである、請求項２に記載の半導体記憶装置。

【請求項4】

ＮＯＲ型フラッシュメモリ素子は、ゲート、電化蓄積層、ドレイン領域およびソース領域を含み、ゲートが行方向のワード線に接続され、ソース領域が行方向のソース線に電気的に接続され、ドレイン領域が第２のローカルビット線に電気的に接続され、当該ソース領域は、前記第３の配線レベルである、請求項３に記載の半導体記憶装置。

【請求項5】

前記第１の接続手段は、第２のメモリセルアレイがアクセスされるとき、第１のメモリセルアレイの第１のローカルビット線をグローバルビット線から切り離し、第１のメモリセルアレイがアクセスされるとき、第１のメモリセルアレイの選択された第１のローカルビット線をグローバルビット線に電気的に接続する、請求項１に記載の半導体記憶装置。

【請求項6】

第２のメモリセルアレイは、列方向に複数のセクタを含み、前記第２の接続手段は、前記複数のセクタの各々に応じて列方向に複数配置される、請求項１に記載の半導体記憶装置。

【請求項7】

半導体記憶装置はさらに、アドレス情報に基づきセクタを選択するセクタ選択手段を含み、
前記第２の接続手段は、前記セクタ選択手段によって選択されたセクタをグローバルビット線に接続し、選択されていないセクタをグローバルビット線から切断する、請求項６に記載の半導体記憶装置。

【請求項8】

前記第１のピッチは、前記第２のピッチの２倍である、請求項１に記載の半導体記憶装置。

【請求項9】

前記第１の接続手段は、１つのグローバルビット線とＳ本の犠牲ローカルビット線との間に並列に接続されたＳ個のトランジスタを含み、かつ隣接する犠牲ローカルビット線を短絡することでＳ／２本のローカルビット線を形成し、
前記第２の接続手段は、１つのグローバルビット線とＳ本のローカルビット線との間に並列に接続されたＳ個のトランジスタを含む、請求項８に記載の半導体記憶装置。

【請求項10】

前記第１の接続手段のトランジスタと前記第２の接続手段のトランジスタとは同一の大きさを有する、請求項９に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを集積させた半導体記憶装置に関する。

【背景技術】

【0002】

ＮＯＲ型フラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置し、メモリセルへのランダムアクセスが可能な不揮発性メモリである。また、その集積度の向上を図るために、仮想接地方式や多値方式を採用している（例えば、特許文献１）。

【0003】

一方、ＮＯＲ型フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリがある。抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する（例えば、特許文献２）。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１１－１９２３４６号公報

【文献】特許６８１０７２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＮＯＲ型フラッシュメモリでは、高集積化が進んでいるが、書込みや消去のために比較的大きな電圧を必要とし、低電力化は必ずしも十分ではない。他方、抵抗変化型メモリは、ＮＯＲ型フラッシュメモリのような消去を必要とせず、低電圧でデータを書き換えることが可能であるが、抵抗変化型メモリのメモリセルのサイズがＮＯＲ型のメモリセルには到底及ばず、集積度を上げるとコストパフォーマンスが低下する。このようにＮＯＲ型フラッシュメモリと抵抗変化型メモリは、それぞれ一長一短を有している。

【0006】

本発明は、低電力化および高集積化が可能な半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る半導体記憶装置は、同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイを含み、第1のメモリセルアレイまたは第２のメモリセルアレイをアクセス可能である。

【0008】

ある態様では、前記メモリセルアレイの列方向に延在する複数のグローバルビット線が形成され、当該複数のグローバルビット線は、第１および第２のメモリセルアレイによって共有され、第１のメモリセルアレイと第２のメモリセルアレイとの境界に、グローバルビット線を選択的に第１のメモリセルアレイに接続する第１の接続手段が形成される。ある態様では、前記第１の接続手段は、第２のメモリセルアレイがアクセスされるとき、第１のメモリセルアレイをグローバルビット線から切り離し、第１のメモリセルアレイがアクセスされるとき、第１のメモリセルアレイをグローバルビット線に接続する。ある態様では、第２のメモリセルアレイは、列方向に複数のセクタを含み、各セクタは、当該セクタを選択的にグローバルビット線に接続にする第２の接続手段を含む。ある態様では、半導体記憶装置はさらに、アドレス情報に基づきセクタを選択するセクタ選択手段を含み、前記第２の接続手段は、前記セクタ選択手段によって選択されたセクタをグローバルビット線に接続し、選択されていないセクタをグローバルビット線から切断する。ある態様では、前記第１の接続手段は、１つのグローバルビット線を第１のピッチを有する複数のローカルビット線に分割し、前記第２の接続手段は、１つのグローバルビット線を第１のピッチの半分のピッチを有する複数のローカルビット線に分割する。ある態様では、前記第１の接続手段は、１つのグローバルビット線とＳ本の犠牲ローカルビット線との間に並列に接続されたＳ個のトランジスタを含み、かつ隣接する犠牲ローカルビット線を短絡することでＳ／２本のローカルビット線を形成し、前記第２の接続手段は、１つのグローバルビット線とＳ本のローカルビット線との間に並列に接続されたＳ個のトランジスタを含み、
前記第１の接続手段のトランジスタと前記第２の接続手段のトランジスタとは同一の大きさを有する。ある態様では、半導体記憶装置はさらに、前記メモリセルアレイのワード線を選択するワード線選択手段と、前記メモリセルアレイのグローバルビット線を選択するビット線選択手段と、前記ワード線選択手段および前記ビット線選択手段によって選択されたメモリセルへの読み書きを行う読み書き制御手段とを含む。

【発明の効果】

【0009】

本発明によれば、メモリセルアレイが抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとを含むようにしたので、半導体記憶装置の高集積化と低電力化を図ることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例に係る不揮発性メモリの全体構成を示す図である。

【図2A】本発明の実施例に係るメモリセルアレイの構成を示す模式図である。

【図2B】本発明の実施例に係るメモリセルアレイの構成を示す模式図である。

【図3】本発明の実施例に係るＮＯＲ型メモリセルアレイの一部の回路図である。

【図4】本発明の実施例に係る抵抗変化型メモリセルアレイの一部の回路図である。

【図5】本発明の実施例に係るＮＯＲ型メモリセルアレイの概略部分断面図である。

【図6】本発明の実施例の係る抵抗変化型メモリセルアレイの概略部分断面図である。

【発明を実施するための形態】

【0011】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを組み合わせた不揮発性メモリに関する。好ましい態様では、ＮＯＲ型フラッシュメモリの構造を有するメモリセルアレイと抵抗変化型メモリの構造を有するメモリセルアレイとが共通の基板上に集積される。

【実施例】

【0012】

次に、本発明の実施例に係る不揮発性メモリの詳細について説明する。図１は、本実施例に係る不揮発性メモリ１００の全体構成を示すブロック図である。同図に示すように、不揮発性メモリ１００は、例えば、シリコン等の基板上に、メモリセルアレイ１１０、アドレスバッファ１２０、セクタ／ゲート選択回路１３０、ワード線デコーダ１４０、Ｙデコーダ１５０、入出力回路１６０および読み書き制御部１７０などを集積して構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続される。同図には、主要な構成を示しており、電圧生成回路等は省略してある。

【0013】

メモリセルアレイ１１０は、ＮＯＲ型フラッシュメモリの構造を有する第１のメモリセルアレイ（以下、ＮＯＲ型アレイと称す）１１０Ａと、抵抗変化型メモリの構造を有する第２のメモリセルアレイ（以下、抵抗変化型アレイと称す）１１０Ｂとを含む。ＮＯＲ型アレイ１１０Ａは、抵抗変化型アレイ１１０Ｂに比較して高集積化が可能であり、抵抗変化型アレイ１１０Ｂは、ＮＯＲ型アレイ１１０Ａに比較して低電力動作が可能である。

【0014】

図２Ａは、メモリセルアレイの構成を模式的に示した平面図である。メモリセルアレイ１１０は、列方向にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを含む。ＮＯＲ型アレイ１１０Ａや抵抗変化型アレイ１１０Ｂのメモリサイズは特に限定されないが、例えば、ＮＯＲ型アレイ１１０Ａは１６ＭＢであり、抵抗変化型アレイ１１０Ｂは１Ｍｂである。

【0015】

ＮＯＲ型アレイ１１０Ａは、列方向に消去単位である複数のセクタ（またはブロック）０、１、・・・Ｐを含み、各セクタは、セクタ内を列方向に延在するローカルビット線ＬＢＬを選択するためのＬＢＬ選択ゲート１１０Ｄを含む。ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの間にエントリーゲート１１０Ｃが形成される。エントリーゲート１１０Ｃは、抵抗変化型アレイ１１０Ｂ内を列方向に延在するローカルビット線を選択するとともに、ＮＯＲ型アレイ１１０Ａがアクセスされるとき抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから隔離する。

【0016】

メモリセルアレイ１１０の列方向に複数のグローバルビット線ＧＢＬ０、１、２、・・・、ｍ（総称するときグローバルビット線ＧＢＬ）が形成される。グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａの各セクタのＬＢＬ選択ゲート１１０Ｄに接続されるとともに、エントリーゲート１１０Ｃに接続され、つまり、グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａおよび抵抗変化型アレイ１１０Ｂによって共有される。

【0017】

図２Ｂは、図２Ａの平面図にワード線、選択信号線を表した平面図である。複数のワード線がメモリセルアレイ１１０の行方向に形成される。セクタ０の行方向にはワード線ＷＬ００～ＷＬ０ｎが形成され、セクタ１の行方向にはワード線ＷＬ１０～１ｎが形成され、同様にセクタＰの行方向にはワード線ＷＬＰ０～Ｐｎが形成され、抵抗変化型アレイ１１０Ｂの行方向にワード線ＷＬＱ０～Ｑｊが形成される。

【0018】

セクタ０のＬＢＬ選択ゲート１１０Ｄにはセクタ／ゲート選択回路１３０からの４ビットの選択信号線ＳＥＬ＿０［０：３］が供給され、セクタ１のＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿１［０：３］が供給され、同様にセクタＰのＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿Ｐ［０：３］が供給され、エントリーゲート１１０Ｃには選択信号線ＳＥＬ＿Ｑ［０：３］が供給される。後述するように、セクタ／ゲート選択回路１３０は、行アドレスの一部（上位ビット）によりＮＯＲ型アレイ１１０Ａのセクタまたは抵抗変化型アレイ１１０Ｂを選択し、選択されたセクタまたは抵抗変化型アレイ１１０Ｂに対応するＬＢＬ選択ゲート１１０Ｄに選択信号線を供給し、あるいはエントリーゲート１１０Ｃに選択信号線を供給する。

【0019】

図３に、セクタ０の一部の回路構成を示し、図４に、エントリーゲート１１０Ｃと抵抗変化型アレイ１１０Ｂの一部の回路構成を示す。図３に示すように、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線ＧＢＬを４つのローカルビット線ＬＢＬ０～ＬＢＬ３に分割するように、行方向に延在する。つまり、ｍ本のグローバルビット線ＧＢＬは、ＬＢＬ選択ゲート１１０Ｄによってｍ×４本に分割される。

【0020】

１つのグローバルビット線ＧＢＬと４つのローカルビット線ＬＢＬ０～ＬＢＬ３との間には、並列に接続された４つのＮＭＯＳトランジスタＱ０、Ｑ１、Ｑ２、Ｑ３が形成される。トランジスタＱ０の各ゲートには、行方向に延在する選択信号線ＳＥＬ０が共通に接続され、トランジスタＱ１の各ゲートには、行方向に延在する選択信号線ＳＥＬ１が共通に接続され、トランジスタＱ２の各ゲートには、行方向に延在する選択信号線ＳＥＬ２が共通に接続され、トランジスタＱ３の各ゲートには、行方向に延在する選択信号線ＳＥＬ３が共通に接続される。

【0021】

セクタ／ゲート選択回路１３０は、行アドレスの上位ビットに従いセクタを選択し、かつ列アドレスに従い選択したセクタのＬＢＬ選択ゲート１１０Ｄに接続された選択信号線ＳＥＬ＿０［０：３］のいずれかをＨレベルに駆動し、残りをＬレベルに駆動する。例えば、選択信号線ＳＥＬ０がＨレベルに駆動され、残りの選択信号線ＳＥＬ１～ＳＥＬ３がＬレベルに駆動され、これにより、ＬＢＬ選択ゲート１１０Ｄのｍ個のトランジスタＱ０がオンし、ｍ本のグローバルビット線ＧＢＬが対応するｍ個のローカルビット線ＬＢＬ０に選択的に接続され、他方、トランジスタＱ１～Ｑ３がオフし、ローカルビット線ＬＢＬ１～ＬＢＬ３は、グローバルビット線から切り離される。

【0022】

各セクタ内には、複数のメモリセルが行列状に形成される。列方向に隣接するメモリセルのドレイン領域が共通に接続され、このドレイン領域がローカルビット線に接続される。また、行方向のメモリセルの各ゲートは、行方向のワード線に共通に接続され、行方向のメモリセルの各ソース領域が行方向のソース線に共通に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬ００、０１に接続され、メモリセルＭＣ０、ＭＣ１の共通のドレイン領域がローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ０のソース領域がソース線ＳＬ００に接続され、メモリセルＭＣ１のソース領域がソース線ＳＬ０１に接続される。セクタ／ゲート選択回路１３０は、列アドレスに従い選択されたセクタのソース線を選択し、読み書き制御部１７０の制御により選択したソース線に動作電圧を印加する。

【0023】

メモリセルは、例えば、基板表面上に電荷をトラップするための蓄積領域として機能する酸化膜－窒化膜－酸化膜（ＯＮＯ）を含み、その上にポリシリコンまたは金属等の導電性のゲートを含む。メモリセルは、例えば、ソース／ドレイン領域間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでデータをプログラムすることができる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。

【0024】

図５に、メモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のゲートは、行方向のワード線ＷＬ００、ＷＬ０１を構成する。メモリセルＭＣ０、ＭＣ１のドレイン領域は共通であり、当該ドレイン領域は、ビアコンタクトＶ０を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ０、ＭＣ１のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬ００、ＳＬ０１に電気的に接続される。上記の例では、ソース線が基板上の導電層によって形成されたが、これに限らず、基板内の埋め込み拡散領域によってソース線を形成するようにしてもよい。この場合、行方向のメモリセルの各ソース領域が共通に接続される。

【0025】

また、メモリセルＭＣ０と隣接するアクティブ領域に、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介して列方向のグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。

【0026】

ＬＢＬ選択ゲート１１０Ｄによって形成された複数のローカルビット線ＬＢＬ０～ＬＢＬ３は、セクタ０の最後のメモリセルＷＬ０ｎ－１とＷＬ０ｎとの共通ドレイン領域に接続され、そこで終端する。他のセクタ１～Ｐもセクタ０と同様に構成される。

【0027】

次に、エントリーゲート１１０Ｃについて説明する。エントリーゲート１１０Cは、図２Ａ、図２Ｂに示すように、ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの境界に形成される。エントリーゲート１１０Ｃは、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３とゲート幅、ゲート長が同じサイズのトランジスタＱ０～Ｑ３を含んで構成されが、ＬＢＬ選択ゲート１１０Ｄと異なり、１つのグローバルビット線ＧＢＬを２つのローカルビット線ＬＢＬ０、ＬＢＬ１に分割するように、グローバルビット線ＧＢＬに接続される。

【0028】

図４に、エントリーゲート１１０Ｃと抵抗変化型アレイ１１０Ｂの一部の回路構成を示す。エントリーゲート１１０Ｃは、１つのグローバルビット線ＧＢＬと４つの犠牲ローカルビット線Ｓ＿ＬＢＬ０～Ｓ＿ＬＢＬ３との間に並列に接続されたトランジスタＱ０～Ｑ３を含む。トランジスタＱ０～Ｑ３のゲートには、セクタ／ゲート選択回路１３０からの選択信号線ＳＥＬ＿Ｑ［０：３］が接続される。

【0029】

犠牲ローカルビット線Ｓ＿ＬＢＬ０とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ１とを短絡することでローカルビット線ＬＢＬ０が形成され、犠牲ローカルビット線Ｓ＿ＬＢＬ２とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ３とを短絡することでローカルビット線ＬＢＬ１が形成される。

【0030】

このような構成により、抵抗変化型アレイ１１０Ｂのローカルビット線ＬＢＬ０／ＬＢＬ１のピッチは、ＮＯＲ型アレイ１１０Ａのローカルビット線ＬＢＬ０／ＬＢＬ１、ＬＢＬ２／ＬＢＬ３のピッチの２倍となる。また、エントリーゲート１１０Ｃでは、１つのローカルビット線に２つのトランジスタが並列に接続されるため、抵抗変化型アレイ１１０Ｂの１つのローカルビット線に供給できる電流は、ＮＯＲ型アレイ１１０Ａの１つのローカルビット線に供給できる電流の２倍になる。抵抗変化型アレイ１１０Ｂのローカルビット線間のピッチをＮＯＲ型アレイ１１０Ａよりも大きくするのは、抵抗変化型のメモリセルのサイズがＮＯＲ型メモリセルのサイズまで小さくすることが難しいためである。また、抵抗変化型アレイ１１０Ｂのローカルビットに供給する電流を大きくするのは、ＮＯＲ型メモリセルを流れる最大電流（例えば、チャネルホットエレクトロン電流）に比べて抵抗変化型メモリセルを流れる最大電流がその倍近くになり得るためである。

【0031】

抵抗変化型アレイ１１０Ｂには、複数のメモリセルが行列状に形成される。１つのメモリセルは、１つのアクセストランジスタと１つの可変抵抗素子を含んで構成される。行方向のアクセストランジスタの各ゲートは、行方向のワード線に共通に接続され、列方向に隣接する一対のアクセストランジスタのソース領域が共通に対応するソース線に接続され、アクセストランジスタのドレイン領域に可変抵抗素子の一方の電極が接続され、可変抵抗素子の他方の電極がローカルビット線に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬＱ０、Ｑ１に接続され、メモリセルＭＣ０、ＭＣ１の共通のソース領域がソース線ＳＬＱ０に接続され、メモリセルＭＣ０のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ１のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続される。

【0032】

可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。可変抵抗素子は、例えば、ビット線側からソース線側に向けて電流を流したとき低抵抗状態にセットされ、ソース線側からビット線側に向けて電流を流したとき、低高抵抗状態にリセットされる。

【0033】

図６に、メモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のアクセストランジスタのゲートは、行方向のワード線ＷＬＱ０、ＷＬＱ１を構成し、アクセストランジスタの共通のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬＱ０に電気的に接続される。メモリセルＭＣ０のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ０に接続され、さらに可変抵抗素子ＶＲ０は、ビアコンタクトＶ３を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ１のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ１に接続され、さらに可変抵抗素子ＶＲ１は、ビアコンタクトＶ３を介してローカルビット線ＬＢＬ０に電気的に接続される。

【0034】

メモリセルＭＣ０と隣接するアクティブ領域に、エントリーゲート１１０ＣのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介してグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。

【0035】

メモリセルアレイ１１０は、多層配線構造によって形成されるが、図５、図６に示すように、抵抗変化型アレイ１１０Ｂおよびエントリーゲート１１０Ｃは、ＮＯＲ型アレイ１１０Ａと互換性のある構成であることが理解される。

【0036】

再び図１を参照する。アドレスバッファ１２０は、図示しないアドレスバスからアドレスを受け取り、受け取った行アドレスと列アドレスをセクタ／ゲート選択回路１３０およびＹデコーダ１５０に提供する。セクタ／ゲート選択回路１３０は、行アドレスに基づきセクタまたはエントリーゲート１１０Ｃを選択し、列アドレスに基づき選択されたセクタまたはエントリーゲート１１０Ｃの選択信号線ＳＥＬ０～ＳＥＬ３をＨレベルまたはＬレベルで駆動する。さらにセクタ／ゲート選択回路１３０は、列アドレスに従い、選択されたセクタまたは抵抗変化型アレイ１１０Ｂのソース線に動作電圧を印加する。この動作電圧は、読み書き制御部１７０によって制御される。

【0037】

Ｙデコーダ１５０は、列アドレスに基づきグローバルビット線ＧＢＬ０～ＧＢＬｍを選択する。選択されたグローバルビット線ＧＢＬには、読み書き制御部１５０の制御に従い、読出し電圧、プログラム電圧、消去電圧などが印加される。

【0038】

ワード線デコーダ１４０は、アドレスバッファ１２０から行アドレスを受け取り、受け取った行アドレスのデコード結果に基づきワード線ＷＬを選択する。選択ワード線には、読み書き制御部１７０の制御に従い、読出し電圧、プログラム（書込み）電圧、消去電圧などが供給される。なお、ＮＯＲ型アレイ１１０Ａのセクタ内のメモリセルのデータを全て消去する場合には、セクタ内の全てのワード線が選択される。

【0039】

入出力回路１６０は、メモリセルアレイ１１０から読み出されたデータを外部端子に出力したり、外部端子から受け取ったデータをメモリセルに書き込む。さらに外部端子から受け取ったアドレスをアドレスバッファ１２０に提供し、コマンドを読み書き制御部１７０へ提供する。

【0040】

読み書き制御部１７０は、例えば、ステートマシンあるいはマイクロコントローラ、センスアンプ、ライトアンプ等を含み、揮発性メモリ１００の全体の動作を制御する。読み書き制御部１７０は、入出力回路１６０から受け取ったコマンドを解読し、解読結果に基づき読出し、書込み、消去を行う。

【0041】

読み書き制御部１７０は、ＮＯＲ型フラッシュメモリに使用されるコマンドにより抵抗変化型アレイ１１０Ｂの読み書きを制御するようにしてもよい。但し、抵抗変化型メモリには、消去の概念が存在しないので、読み書き制御部１７０は、行アドレスから抵抗変化型アレイ１１０Ｂがアクセスされたことを認識し、かつ消去コマンドを受け取った場合には、抵抗変化型アレイ１１０Ｂが全てのメモリセルがデータ「１」になるようなデータの書き換えを行う。勿論、ユーザーは、ＮＯＲ型アレイ１１０Ａをアクセスする場合にはそこで使用するコマンド、抵抗変化型アレイ１１０Ｂをアクセスする場合にはそこで使用するコマンドを区別して不揮発性メモリ１００に入力するようにしてもよい。

【0042】

次に、本実施例の不揮発性メモリ１００の動作について説明する。
［読出し動作］
外部端子から読出しコマンドよびアドレスが入力されると、ワード線デコーダ１４０は、行アドレスに従いワード線を選択し、セクタ／ゲート選択回路１３０は、行アドレスに基づきセクタまたはエントリーゲート１１０Ｃを選択し、選択したセクタのＬＢＬ選択ゲート１１０Ｄの選択信号線ＳＥＬ０～ＳＥＬ３またはエントリーゲート１１０Ｃの選択信号線ＳＥＬ０～ＳＥＬ３を駆動し、かつ列アドレスに従いソースＳＬを選択する。Ｙデコーダ１５０は、列アドレスに従いグローバルビット線を選択する。セクタ／ゲート選択回路１３０は、ＮＯＲ型アレイ１１０Ａへのアクセスが行われる期間中、エントリーゲート１１０Ｃを非選択とし（選択信号線ＳＥＬ０～ＳＥＬ３は全てＬレベル）、抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから切り離す。

【0043】

例えば、図３に示すメモリセルＭａが選択される場合、選択ワード線ＷＬ０１に読出し電圧が印加され、ソース線ＳＬ０１にＧＮＤが供給される。また、ＬＢＬ選択ゲート１１０Ｄは、選択信号線ＳＥＬ２をＨレベルに駆動し、トランジスタＱ２をオンさせ、Ｙデコーダ１５０は、グローバルビット線ＧＢＬ０を選択し、読み書き制御部１７０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。メモリセルＭａは、記憶したデータに応じた閾値によりオン／オフし、センスアンプは、グローバルビット線ＧＢＬ０の電圧または電流を感知する。

【0044】

また、図４に示すメモリＭｂが選択される場合、選択ワード線ＷＬＱ１に読出し電圧が印加され、アクセストランジスタがオンされ、セクタ／ゲート選択回路１３０によって選択されたソース線ＳＬＱ０にＧＮＤが供給される。また、セクタ／ゲート選択回路１３０は、エントリーゲート１１０Ｃの選択信号線ＳＥＬ２をＨレベルに駆動し、トランジスタＱ２をオンさせ、Ｙデコーダ１５０は、グローバルビット線ＧＢＬ０を選択し、読み書き制御部１７０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。可変抵抗素子が低抵抗状態または高抵抗状態によりグローバルビット線ＧＢＬ０からソース線ＳＬＱ０に流れる電流が異なり、この電圧または電流がセンスアンプによって感知される。

【0045】

［書込み動作］
読み書き制御部１７０は、ＮＯＲ型アレイ１１０ＡのメモリセルＭａにデータ「０」を書き込む場合には、選択ワード線ＷＬ０２に書込み電圧を印加し、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬ０１にＧＮＤを印加する。一方、抵抗変化型アレイ１１０ＢのメモリセルＭｂにデータ「０」を書き込む場合には、選択ワード線ＷＬＱ２に書込み電圧を印加してアクセストランジスタをオンさせ、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬ０１にＧＮＤを印加する。

【0046】

［消去動作］
ＮＯＲ型アレイ１１０Ａのセクタの消去を行う場合、当該セクタの全てのワード線が選択され、選択したワード線にＧＮＤに印加される。また、セクタ／ゲート選択回路１３０は、選択されたＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３を全てオフにし、ローカルビット線ＬＢＬ０～ＬＢＬ３をフローティング状態にし、選択したセクタ内の全てのソース線に消去電圧を印加する。これにより、セクタ内の全てのメモリセルのゲートとソース領域間に高電圧が印加され、メモリセル内の電子がソース側に抜け、メモリセルの閾値が下がり、データが「１」となる。

【0047】

一方、アドレスが抵抗変化型アレイ１１０Ｂである場合、ワード線デコーダ１４０は、抵抗変化型アレイ１１０Ｂの全ワード線を選択し、全てのアクセストランジスタをオンさせる。エントリーゲート１１０Ｃは、トランジスタＱ０～Ｑ３の全てをオンさせ、全てのローカルビット線ＬＢＬ０、ＬＢＬ１をグローバルビット線ＧＢＬに接続する。読み書き制御部１７０は、全ての可変抵抗素子にデータ「１」を書き込むべくグローバルビット線ＧＢＬにＧＮＤを印加し、セクタ／選択ゲート１３０は、ソース線ＳＬＱ１～ＳＬＱｋに書込み電圧を印加する。

【0048】

このように本実施例によれば、メモリセルアレイ１１０上にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを集積させた場合に、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとの境界にエントリーゲート１１０Ｃを設けることで、ＮＯＲ型アレイ１１０Ａが動作しているときにグローバルビット線ＧＢＬなどを介して望ましくない電圧によるストレスが抵抗変化型アレイ１１０Ｂに影響を及ぼすのを防止することができる。

【0049】

また、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを搭載することで、ＮＯＲ型アレイ１１０Ａによる高集積化の長所と抵抗変化型アレイ１１０Ｂによる低電力動作の長所とを併せ持つことができる。

【0050】

上記実施例では、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線を４つのローカルビット線に分割したが、これは一例であり、１つのグローバルビット線から分割されるローカルビット線の数は任意である。また、エントリーゲート１１０Ｃにより分割されるローカルビット線間のピッチは、ＬＢＬ選択ゲート１１０Ｄによって分割されるローカルビット線間のピッチの２倍としたが、これは一例であり、エントリーゲート１１０Ｃにより分割されるローカルビット線間のピッチがＬＢＬ選択ゲート１１０のものよりも大きければよい。さらにエントリーゲート１１０ＣのトランジスタのサイズとＬＢＬ選択ゲートのトランジスタのサイズを等しくしたが、これは一例であり、エントリーゲート１１０Ｃのトランジスタのゲート幅をＬＢＬ選択ゲート１１０Ｄのものよりも大きくしてもよい。

【0051】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0052】

１００：不揮発性メモリ
１１０：メモリセルアレイ
１１０Ａ：ＮＯＲ型アレイ（第１のメモリセルアレイ）
１１０Ｂ：抵抗変化型アレイ（第２のメモリセルアレイ）
１１０Ｃ：エントリーゲート
１１０Ｄ：セクタ選択ゲート
１２０：アドレスバッファ
１３０：ゲート選択回路
１４０：ワード線デコーダ
１５０：Ｙデコーダ
１６０：入出力回路
１７０：読み書き制御部

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】