特許 7543028 半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-23

(45)【発行日】2024-09-02

(54)【発明の名称】半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240826BHJP

   H01L 21/285 20060101ALI20240826BHJP

   H01L 21/768 20060101ALI20240826BHJP

   H01L 23/522 20060101ALI20240826BHJP

【ＦＩ】

H10B43/27

H01L21/285 C

H01L21/285 Z

H01L21/90 B

【請求項の数】 5

(21)【出願番号】P 2020139687

(22)【出願日】2020-08-20

(65)【公開番号】P2022035390

(43)【公開日】2022-03-04

【審査請求日】2023-03-08

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】足立 昂拓

【審査官】柴山 将隆

(56)【参考文献】

【文献】特開２０１９－１６９５６８（ＪＰ，Ａ）

【文献】特表２０２０－５１３２２４（ＪＰ，Ａ）

【文献】米国特許第０６２９４４２３（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１８／０２４７９４９（ＵＳ，Ａ１）

【文献】特開２０１６－０６６７７５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／２８５

(57)【特許請求の範囲】

【請求項1】

第１の絶縁層と第２の絶縁層とが複数交互に積層された第１の積層体として所定膜を形成し、
複数のホールと、前記複数のホールよりも狭い幅で前記複数のホールを連結する溝とを、前記所定膜の所定深さまでエッチング加工し、
前記複数のホールの側壁と前記溝の側壁とに側壁層を形成して前記溝を閉塞させ、
前記複数のホールを更にエッチング加工して前記所定膜を貫通させ、
前記所定膜を貫通する前記複数のホールの形成と並行して、
前記第１の積層体の各層の面に沿う第１の方向に長手方向があり、前記溝の幅より広い幅を有する１対の第１のスリットと、
前記第１の方向に長手方向があり、前記１対の第１のスリットから離れた前記１対の第１のスリットの両側の位置で、前記溝の幅より広い幅を有する１対の第２のスリットと、を前記第１の積層体を貫通させて形成し、
前記複数のホールの側壁と前記溝の側壁とへの前記側壁層の形成と並行して、
前記第１及び第２のスリットの側壁に、前記側壁層をそれぞれ形成する、
半導体記憶装置の製造方法。

【請求項2】

前記所定膜を貫通する前記複数のホールを形成するときは、
前記複数のホールを前記１対の第１及び第２のスリットよりも深い位置まで到達させる、
請求項１に記載の半導体記憶装置の製造方法。

【請求項3】

前記所定膜を貫通する前記複数のホールを形成するときは、
前記複数のホールを前記第１の積層体の下方に配置される配線に到達させ、
前記１対の第１及び第２のスリットを前記配線の上方に位置するソース線に到達させる、
請求項１または請求項２に記載の半導体記憶装置の製造方法。

【請求項4】

前記側壁層は、ＣＶＤ法もしくはスピンコーティング法で形成されるカーボン層、またはエッチング加工で生成されるＣｘＦｙ層であり、
前記所定膜を貫通する前記複数のホールをエッチング加工した後に、
前記側壁層をアッシング除去し、
前記溝内に第３の絶縁層を充填するとともに、前記複数のホールの外周に前記第３の絶縁層を形成し、
前記複数のホールの前記第３の絶縁層の内側に導電層を充填する、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置の製造方法。

【請求項5】

前記複数のホールの側壁と前記溝の側壁とに前記側壁層を形成するときは、
フルオロカーボン系ガスを用い、前記複数のホール内および前記溝内にＣｘＦｙ層がエッチングされやすい条件でエッチング加工を行う、
請求項４に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

上層配線と下層配線とを接続するコンタクト等のように、所定膜を貫通する柱状体を備える半導体記憶装置がある。所定膜を確実に貫通させるため、半導体記憶装置の設計段階において、柱状体のアスペクト比が所定値未満となるよう柱状体の断面積を拡大させる場合がある。これにより、半導体記憶装置のサイズが増大してしまう。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－０３５９３２号公報

【文献】特開２０１９－１６１０４２号公報

【文献】特開２０１９－１６９５６８号公報

【文献】特開２０１８－１５７１０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、断面積を拡大させることなく所定膜を貫通する柱状体を形成することができる半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置の製造方法は、第１の絶縁層と第２の絶縁層とが複数交互に積層された第１の積層体として所定膜を形成し、複数のホールと、前記複数のホールよりも狭い幅で前記複数のホールを連結する溝とを、前記所定膜の所定深さまでエッチング加工し、前記複数のホールの側壁と前記溝の側壁とに側壁層を形成して前記溝を閉塞させ、前記複数のホールを更にエッチング加工して前記所定膜を貫通させ、前記所定膜を貫通する前記複数のホールの形成と並行して、前記第１の積層体の各層の面に沿う第１の方向に長手方向があり、前記溝の幅より広い幅を有する１対の第１のスリットと、前記第１の方向に長手方向があり、前記１対の第１のスリットから離れた前記１対の第１のスリットの両側の位置で、前記溝の幅より広い幅を有する１対の第２のスリットと、を前記第１の積層体を貫通させて形成し、前記複数のホールの側壁と前記溝の側壁とへの前記側壁層の形成と並行して、前記第１及び第２のスリットの側壁に、前記側壁層をそれぞれ形成する。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態にかかる半導体記憶装置の概略の構成例を示す図である。

【図2】図２は、実施形態にかかる半導体記憶装置の詳細の構成例を示す図である。

【図3】図３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。

【図4】図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。

【図5】図５は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す図である。

【発明を実施するための形態】

【0007】

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１の全体構成を示すＸ方向に沿う模式的な断面図であり、図１（ｂ）は半導体記憶装置１の横断面図である。

【0009】

図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰｃ、及び階段領域ＳＲを備える。

【0010】

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

【0011】

周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。

【0012】

複数のワード線ＷＬは、複数のコンタクトＬＩによってＹ方向に分割されている。すなわち、複数のコンタクトＬＩのそれぞれは、ワード線ＷＬの面に沿うＸ方向に長手方向があり、ワード線ＷＬを積層方向に貫通する。

【0013】

複数のコンタクトＬＩの間には、メモリ領域ＭＲ、貫通コンタクト領域ＴＰｃ、及びワード線ＷＬの両端部に配置される階段領域ＳＲが配置されている。複数のコンタクトＬＩの間のこれらの構成はブロックＢＬＫと呼ばれる。

【0014】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬがマトリクス状に配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。ピラーＰＬの上端部には、ピラーＰＬとビット線等の上層配線とを接続するプラグが配置されている。

【0015】

階段領域ＳＲは、複数のワード線ＷＬが階段状に引き出された構成を有する。階段状に引き出された複数のワード線ＷＬの個々のテラス部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。なお、本明細書においては、階段領域ＳＲの各段のテラス面が向いた方向を上方向と規定する。

【0016】

貫通コンタクト領域ＴＰｃは、Ｙ方向に並ぶ２つのバリア層ＢＲに挟まれた絶縁領域ＮＲを有する。バリア層ＢＲのそれぞれは、Ｘ方向に長手方向があり、ワード線ＷＬを積層方向に貫通する。バリア層ＢＲに遮られ、ワード線ＷＬは絶縁領域ＮＲには配置されない。絶縁領域ＮＲには、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと各種の上層配線等とを接続する複数のコンタクトＣ４が配置されている。

【0017】

複数のコンタクトＣ４の間には、複数のコンタクトＣ４を連結する梁部ＢＭが配置されている。梁部ＢＭは、コンタクトＣ４のＹ方向の幅よりも狭い幅を有し、例えばＸ方向に並ぶ複数のコンタクトＣ４を連結してＸ方向に延びる。梁部ＢＭは、Ｘ方向端部のコンタクトＣ４の外側にも配置されてもよい。

【0018】

貫通コンタクト領域ＴＰｃの絶縁領域ＮＲを除く領域には、ワード線ＷＬを積層方向に貫通する複数の柱状部ＨＲがマトリクス状に配置されている。柱状部ＨＲは階段領域ＳＲにも配置されている。柱状部ＨＲは、半導体記憶装置１の製造工程において、半導体記憶装置１を支持する支柱として機能する。

【0019】

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。図２は、実施形態にかかる半導体記憶装置１の詳細の構成例を示す図である。

【0020】

図２（ａ）は、貫通コンタクト領域ＴＰｃの所定のワード線ＷＬの面に沿う横断面図である。図２（ｂ）は、メモリ領域ＭＲの所定のワード線ＷＬの面に沿う横断面図である。

【0021】

図２（ｃ）は、図２（ａ）のａ－ａ’線におけるバリア層ＢＲの縦断面図である。図２（ｄ）は、図２（ａ）のｂ－ｂ’線における梁部ＢＭの縦断面図である。図２（ｅ）は、図２（ａ）のｃ－ｃ’線におけるコンタクトＣ４の縦断面図である。図２（ｆ）は、図２（ａ）のｄ－ｄ’線におけるコンタクトＬＩの縦断面図である。図２（ｇ）は、図２（ａ）のｅ－ｅ’線における柱状部ＨＲの縦断面図である。図２（ｈ）は、図２（ｂ）のｆ－ｆ’線におけるピラーＰＬの縦断面図である。

【0022】

ただし、図２（ｃ）～（ｈ）においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造および上層配線等が省略されている。

【0023】

図２に示すように、半導体記憶装置１は、例えばポリシリコン層等であるソース線ＳＬ上に配置される積層体ＬＭを備える。

【0024】

第２の積層体としての積層体ＬＭは、タングステン層またはモリブデン層等の第１の導電層としてのワード線ＷＬと、ＳｉＯ_２層等の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に複数積層された構成を有する。

【0025】

積層体ＬＭは、複数のメモリセルが３次元に配置されたメモリ領域ＭＲと、各層のワード線ＷＬが積層体ＬＭの両端部で階段状となった階段領域ＳＲ（図１（ａ）参照）と、複数のコンタクトＣ４及びこれらを接続する梁部ＢＭが配置された貫通コンタクト領域ＴＰｃとを備える。貫通コンタクト領域ＴＰｃにおいて、積層体ＬＭは絶縁領域ＮＲを取り囲んでいる。絶縁領域ＮＲは、ＳｉＮ層およびＳｉＯ_２層等の種類の異なる絶縁層が複数交互に積層された第１の積層体としての積層構造を有している。すなわち、絶縁領域ＮＲ内にワード線ＷＬは配置されない。

【0026】

第１の板状部としてのバリア層ＢＲは、Ｘ方向に長手方向があり、Ｙ方向の幅は例えばコンタクトＬＩのＹ方向の幅と略等しい。また、バリア層ＢＲは、絶縁領域ＮＲに接するように積層体ＬＭを貫通してソース線ＳＬに到達している。これにより、バリア層ＢＲは、少なくともＹ方向において、絶縁領域ＮＲと、絶縁領域ＮＲを取り囲む積層体ＬＭとを隔てている。バリア層ＢＲの内部にはＳｉＯ_２層等の絶縁層３６が充填されている。

【0027】

梁部ＢＭは、絶縁領域ＮＲをＸ方向に延びるとともに、絶縁領域ＮＲの深さ方向に延びる。ただし、梁部ＢＭは、絶縁領域ＮＲの積層構造を貫通しておらず、梁部ＢＭの底部は、例えば後述するコンタクトＣ４の底部よりも浅い位置にある。梁部ＢＭのＹ方向の幅は、バリア層ＢＲ及びコンタクトＬＩのＹ方向の幅よりも狭い。梁部ＢＭの内部にはＳｉＯ_２層等の第３の絶縁層としての絶縁層３５が充填されている。

【0028】

柱状体としてのコンタクトＣ４は、例えば円柱、楕円柱、または多角柱等の形状を有しており、少なくともＹ方向の幅が、例えばコンタクトＬＩのＹ方向の幅よりも１．３倍程度広くなっている。コンタクトＣ４は、絶縁領域ＮＲの積層構造を貫通し、ソース線ＳＬ下方の絶縁層５０内に配置される配線Ｄ２と接続される。配線Ｄ２は、コンタクトＣ２を含む複数のコンタクト、及び他の配線等を介して周辺回路ＣＵＡのトランジスタＴＲに電気的に接続されている。

【0029】

コンタクトＣ４は、コンタクトＣ４の側壁を覆うＳｉＯ_２層等の絶縁層３５と、絶縁層３５の内側に充填されるタングステン層等の導電層２５を備える。これにより、コンタクトＣ４は、積層体ＬＭの下層の配線Ｄ２と上層配線とを電気的に接続する。

【0030】

コンタクトＣ４が、ワード線ＷＬを有さない絶縁領域ＮＲ内に配置されることで、ワード線ＷＬ等と電気的に接続してしまうことが抑制される。また、コンタクトＣ４の側壁が絶縁層３５で覆われていることにより、複数のコンタクトＣ４間でリーク電流等が発生してしまうことが抑制される。また、複数のコンタクトＣ４を連結する梁部ＢＭの内部には絶縁層３５が充填されているので、梁部ＢＭが複数のコンタクトＣ４間の絶縁性能に影響を及ぼすこともない。

【0031】

第２の板状部としてのコンタクトＬＩは、Ｘ方向に長手方向があり、積層体ＬＭを貫通してソース線ＳＬに到達している。これにより、複数のコンタクトＬＩはＹ方向に積層体ＬＭを分割する。

【0032】

コンタクトＬＩは、コンタクトＬＩの側壁を覆うＳｉＯ_２層等の絶縁層３４と、絶縁層３４の内側に充填されるタングステン層等の導電層２４を備える。これにより、コンタクトＬＩは、ソース線ＳＬと電気的に接続され、ソース線コンタクトとして機能する。

【0033】

柱状部ＨＲは、例えば円柱または楕円柱等の形状を有しており、貫通コンタクト領域ＴＰｃ及び階段領域ＳＲ等において、積層体ＬＭを貫通してソース線ＳＬに到達している。柱状部ＨＲの内部にはＳｉＯ_２層等の絶縁層３７が充填されている。

【0034】

ピラーＰＬは、例えば円柱または楕円柱等の形状を有しており、積層体ＬＭを貫通してソース線ＳＬに到達している。ピラーＰＬは、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを備える。メモリ層ＭＥは、ピラーＰＬの外周側から順に、図示しないブロック絶縁層、電荷蓄積層、及びトンネル絶縁層が積層された層である。チャネル層ＣＮはピラーＰＬの底面にも配置される。

【0035】

ブロック絶縁層、トンネル絶縁層、及びコア層ＣＲは例えばＳｉＯ_２層等である。電荷蓄積層は例えばＳｉＮ層等である。チャネル層ＣＮは、例えばアモルファスシリコン層またはポリシリコン層等である。

【0036】

これらの構成により、ピラーＰＬと複数のワード線ＷＬとの交差部には、それぞれピラーＰＬの高さ方向に並ぶ複数のメモリセルが形成される。メモリセルは、電荷蓄積層に電荷が蓄積されること等によりデータを保持する。所定のワード線ＷＬから、そのワード線ＷＬの高さ位置にあるメモリセルに所定の電圧が印加されることで、メモリセルに対するデータの書き込み及び読み出しが行われる。

【0037】

（半導体記憶装置の製造方法）
次に、図３及び図４を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図３及び図４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。

【0038】

図３（Ａ）～（Ｃ）は、順次、処理が進んでいく様子を示している。図３（Ａ）～（Ｃ）にａが付された図は、その処理における貫通コンタクト領域ＴＰｃの一部横断面図であり、ｃ～ｅが付された各図はそれぞれ、ａが付された図におけるａ－ａ’線の縦断面図、ｂ－ｂ’線の縦断面図、及びｃ－ｃ’線の縦断面図である。つまり、図３（Ａ）～（Ｃ）にｃ～ｅが付された各図は、上述の図２（ｃ）～（ｅ）に対応している。

【0039】

図４（ｃ）～（ｈ）は、１つの処理における上述の図２（ｃ）～（ｈ）に対応する縦断面図である。

【0040】

半導体記憶装置１の製造方法においては、まず、基板ＳＢ上にトランジスタＴＲを含む周辺回路ＣＵＡが形成される。また、周辺回路ＣＵＡを絶縁層５０で覆いつつ、複数のコンタクト及び複数の配線を形成し、最上層にコンタクトＣ２及び配線Ｄ２を形成する。これらの構成上にはソース線ＳＬが形成される。

【0041】

ソース線ＳＬ上には積層体ＬＭｓが形成され、積層体ＬＭｓを貫通する複数のピラーＰＬ及び複数の柱状部ＨＲが形成される。

【0042】

図３（Ａ）に示すように、第１の積層体としての積層体ＬＭｓは、ＳｉＮ層等の第１の絶縁層としての絶縁層ＮＬと、ＳｉＯ_２層等の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に複数積層された構成を有する。絶縁層ＮＬの略全体は、後に導電材料等に置き換えられてワード線ＷＬとなる犠牲層として機能する。

【0043】

積層体ＬＭｓ上に、バリア層ＢＲ、梁部ＢＭ、及びコンタクトＣ４，ＬＩのパターンを有するカーボン層等のマスク層６０を形成し、積層体ＬＭｓを所定深さまでエッチング加工する。カーボン層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスピンコーティング法等によって形成されるカーボンを主体とする層である。

【0044】

これにより、バリア層ＢＲのパターンが転写されたスリットＳＴｒ、梁部ＢＭのパターンが転写された溝ＴＲｍ、コンタクトＣ４のパターンが転写されたホールＨＬ、及びコンタクトＬＩのパターンが転写された図示しないスリットが、積層体ＬＭｓに形成される。

【0045】

なお、コンタクトＬＩのパターンが転写されたスリットと、バリア層ＢＲのパターンが転写されたスリットＳＴｒとは略同様の構成を備え、また、図３（Ａ）～（Ｃ）において、これらのスリットは略同様の処理を施される。したがって、図３には、例示的にスリットＳＴｒのみを示す。

【0046】

ここで、少なくともＹ方向におけるホールＨＬの幅は、スリットＳＴｒのＹ方向における幅よりも広い。また、ホールＨＬには溝ＴＲｍが連通されている。これにより、ホールＨＬの見かけ上のアスペクト比が低くなり、エッチングレートが向上する。このため、積層体ＬＭｓにおけるホールＨＬの到達深さは、例えばスリットＳＴｒよりも深い位置になる。

【0047】

また、Ｙ方向における溝ＴＲｍの幅は、スリットＳＴｒのＹ方向における幅よりも狭い。このため、溝ＴＲｍのアスペクト比は、スリットＳＴｒよりも高く、エッチングレートが低下し、積層体ＬＭｓにおける溝ＴＲｍの到達深さは、例えばスリットＳＴｒよりも浅い位置になる。

【0048】

図３（Ｂ）に示すように、スリットＳＴｒ、溝ＴＲｍ、及びホールＨＬの側壁に側壁層としてのカーボン層３１を所定厚さで形成する。これにより、Ｙ方向の幅が狭い溝ＴＲｍの少なくとも上部がカーボン層３１によって閉塞する。

【0049】

図３（Ｃ）に示すように、積層体ＬＭｓに対するエッチング加工を再開する。これにより、スリットＳＴｒにおいては、カーボン層３１が略除去されるとともに、スリットＳＴｒの底部がソース線ＳＬに到達する。また、ホールＨＬにおいては、カーボン層３１が略除去されるとともに、ホールＨＬの底部が配線Ｄ２に到達する。一方、溝ＴＲｍはカーボン層３１で閉塞されているので、溝ＴＲｍにおいてはそれ以上エッチングが進行せず、積層体ＬＭｓにおける溝ＴＲｍの到達深さは略変化しない。

【0050】

なお、スリットＳＴｒとホールＨＬとは、略同時にエッチングが終了することが望ましい。一方のエッチング終了を待って、もう一方のオーバーエッチング量が過剰になってしまったり、スループットが低下してしまったりするのを抑制するためである。ただし、一般的には、ホールＨＬ単体では高アスペクト比となり、アスペクト比が低くてエッチング加工されやすいスリットＳＴｒよりもエッチングレートが低下してしまう。

【0051】

そこで、実施形態の半導体記憶装置１では、ホールＨＬに溝ＴＲｍを連通させて、見かけ上のアスペクト比を低下させる。このとき、到達深さがソース線ＳＬ上であるスリットＳＴｒに比べ、ホールＨＬは、更に下層の配線Ｄ２まで到達させるため、スリットＳＴｒよりも例えば１μｍ程度エッチング深さが増すことも考慮に入れ、ホールＨＬのエッチングレートがスリットＳＴｒのエッチングレートより若干高くなるよう調整されることが好ましい。そのためには、例えばホールＨＬのＹ方向の幅を、スリットＳＴｒのＹ方向の幅の１．３倍程度とすることが好ましい。

【0052】

一方で、ホールＨＬと連通させる溝ＴＲｍは、積層体ＬＭｓを貫通することがないよう、例えばカーボン層３１によって閉塞可能な程度にＹ方向の幅が調整されていることが好ましい。溝ＴＲｍが、積層体ＬＭｓを貫通することにより、下層の構造と干渉してしまうのを抑制するためである。したがって、溝ＴＲｍのＹ方向の幅は、例えばスリットＳＴｒのＹ方向の幅より狭いことが好ましい。

【0053】

積層体ＬＭｓに対するエッチング加工の終了後、マスク層６０及びカーボン層３１はアッシング除去される。

【0054】

図４に示すように、スリットＳＴｒの側壁を絶縁層３６で覆う。また、溝ＴＲｍの内部に絶縁層３５を充填して梁部ＢＭを形成する。このとき、ホールＨＬの側壁にも絶縁層３５が形成される。ホールＨＬに形成された絶縁層３５の内側には犠牲層５５が充填される。犠牲層５５は、アモルファスシリコン層等であり、後に導電層２５に置き換えられる層である。

【0055】

後にコンタクトＬＩとなるスリットＳＴを介して、絶縁層ＮＬの除去液を積層体ＬＭｓ内に浸透させて絶縁層ＮＬを除去する。このとき、積層体ＬＭｓは、絶縁層ＮＬが除去されたギャップを絶縁層ＯＬ間に有する脆弱な状態となる。ピラーＰＬは、メモリ領域ＭＲにおいて積層体ＬＭｓを支える支柱として機能する。柱状部ＨＲは、貫通コンタクト領域ＴＰｃ及び階段領域ＳＲにおいて積層体ＬＭｓを支える支柱として機能する。

【0056】

なお、スリットＳＴから進入した除去液は、絶縁層３６を有するスリットＳＴｒに阻まれて、２つのスリットＳＴｒ間の領域には到達しない。換言すれば、除去液がＸ方向側からスリットＳＴｒ間の領域に進入する前に、絶縁層ＮＬを除去する処理を終了させる。これにより、２つのスリットＳＴｒ間の積層体ＬＭｓには、絶縁層ＮＬが除去されずに残る。

【0057】

スリットＳＴを介して、導電材料ガスを積層体ＬＭｓ内に充満させて、絶縁層ＮＬが除去されたギャップに充填する。これにより、ギャップ内にワード線ＷＬが形成され、ワード線ＷＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭが形成される。ただし、２つのスリットＳＴｒ間の積層体ＬＭｓには絶縁層ＮＬが残っているためワード線ＷＬは形成されない。このように、スリットＳＴｒ間に維持された第１の積層体としての積層体ＬＭｓによって絶縁領域ＮＲが形成される。

【0058】

上記のように、積層体ＬＭｓの絶縁層ＮＬをワード線ＷＬに置換して積層体ＬＭを形成する処理をリプレース処理と呼ぶことがある。

【0059】

その後、スリットＳＴｒの内部を絶縁層３６で充填してバリア層ＢＲを形成する。また、ホールＨＬ内の犠牲層５５を除去し、絶縁層３５の内側に導電層２５を充填してコンタクトＣ４を形成する。また、スリットＳＴの側壁に絶縁層３４を形成し、絶縁層３４の内側に導電層２４を充填してコンタクトＬＩを形成する。また、コンタクトＣ４，ＬＩ及びピラーＰＬにプラグ等を介して上層配線を接続する。

【0060】

以上により、実施形態の半導体記憶装置１が製造される。

【0061】

（概括）
半導体記憶装置の製造工程においては、例えば所定膜を挟んで上下層の配線等を接続するコンタクトが形成されることがある。コンタクトが所定膜を確実に貫通するよう、コンタクトの横断面の面積は、電気特性上必要とされる面積よりも拡大気味に設定される場合がある。これにより、コンタクトを形成するためのコンタクトホールを所定膜にエッチング形成する際、コンタクトホールのアスペクト比が下がり、所定膜を確実に形成することができる。

【0062】

また、例えば３次元不揮発性メモリ等の半導体記憶装置においては、リプレース処理のためのスリット、貫通コンタクト領域に絶縁領域を維持するバリアとなるスリット、及び上下層の配線を接続するコンタクトを形成するためのコンタクトホールが、一括してエッチング形成されることがある。このような場合、アスペクト比が低く、エッチング加工されやすいスリットに対し、高アスペクト比となりがちなコンタクトホールにおけるエッチングレートの低下、あるいは、それ以上エッチングが進行しないエッチングストップが発生しうる。

【0063】

したがって、コンタクトホールの横断面の面積を拡大させる設計が、よりいっそう重要となる。一例として、例えば円柱状のコンタクトを形成する場合には、コンタクトホールの径を、スリットの短手方向の幅の３倍程度とする。

【0064】

しかしながら、コンタクトホールの横断面の面積を拡大させると、半導体記憶装置のサイズが増大してしまう場合がある。

【0065】

実施形態の半導体記憶装置１の製造方法によれば、複数のホールＨＬよりも狭い幅で複数のホールＨＬを連結する溝ＴＲｍを形成する。これにより、ホールＨＬの断面積を拡大させることなく、ホールＨＬの見かけ上のアスペクト比を低下させ、より確実に積層体ＬＭｓを貫通するコンタクトＣ４を形成することができる。また、スリットＳＴ，ＳＴｒとホールＨＬとを一括加工する場合であっても、ホールＨＬのＹ方向の幅をスリットＳＴ，ＳＴｒのＹ方向の幅の１．３倍以内に抑えることができる。

【0066】

実施形態の半導体記憶装置１の製造方法によれば、複数のホールＨＬの側壁と溝ＴＲｍの側壁とに、ＣＶＤ法もしくはスピンコーティング法で形成されるカーボン層３１を形成して溝ＴＲｍを閉塞させる。このように、エッチング加工の途中で溝ＴＲｍが閉塞されるので、溝ＴＲｍが積層体ＬＭｓを貫通して下層構造と干渉してしまうのを抑制することができる。

【0067】

実施形態の半導体記憶装置１の製造方法によれば、溝ＴＲｍの幅は、スリットＳＴ，ＳＴｒの幅より狭い。これにより、溝ＴＲｍ、スリットＳＴ，ＳＴｒ、及びホールＨＬの一括加工時、溝ＴＲｍのエッチングレートを低下させることができ、溝ＴＲｍが閉塞する前に積層体ＬＭｓを貫通してしまうことが抑制される。

【0068】

実施形態の半導体記憶装置１によれば、梁部ＢＭは、複数のコンタクトＣ４に連通し、絶縁層３５が充填された溝ＴＲｍである。これにより、梁部ＢＭが複数のコンタクトＣ４間の絶縁性能に影響を及ぼすことが抑制される。

【0069】

（変形例）
次に、図５を用いて、実施形態の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置では、溝ＴＲｍを閉塞させる手法が上述の実施形態とは異なる。

【0070】

図５は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す図である。図５（Ａ）～（Ｃ）は、順次、処理が進んでいく様子を示しており、上述の実施形態の図３（Ａ）～（Ｃ）の処理に対応している。図５（Ａ）～（Ｃ）にａが付された図は、その処理における貫通コンタクト領域ＴＰｃの一部横断面図であり、ｃ～ｅが付された各図はそれぞれ、ａが付された図におけるａ－ａ’線の縦断面図、ｂ－ｂ’線の縦断面図、及びｃ－ｃ’線の縦断面図である。つまり、図５（Ａ）～（Ｃ）にｃ～ｅが付された各図は、上述の実施形態の図３（Ａ）～（Ｃ）にｃ～ｅが付された各図と対応している。

【0071】

図５に示す処理に先駆けて、上述の実施形態の半導体記憶装置１の製造方法と同様に、積層体ＬＭｓにピラーＰＬ及び柱状部ＨＲを形成する処理までを行う。また、図５（Ａ）（Ｂ）に示す処理は、上述の実施形態の図３（Ａ）（Ｂ）に示す処理と同様である。

【0072】

ただし、図５（Ｂ）に示すように、スリットＳＴｒ、溝ＴＲｍ、及びホールＨＬの側壁には、上述の実施形態の図３（Ｂ）の処理で形成されるカーボン層３１よりも薄いカーボン層３１を形成する。これにより、溝ＴＲｍは、スリットＳＴｒ及びホールＨＬと同様、閉塞されることなく上端が開放された状態のままとなる。

【0073】

図５（Ｃ）に示すように、積層体ＬＭｓに対するエッチング加工を再開する。このとき、エッチングガスとして、例えばＣ_４Ｆ_８、Ｃ_４Ｆ_６、Ｃ_５Ｆ_８等のフルオロカーボン系（ＣｘＦｙ系）ガスを用い、スリットＳＴｒ、溝ＴＲｍ、及びホールＨＬ内にＣｘＦｙ層３２が堆積されやすいエッチング条件を使用する。

【0074】

フルオロカーボン系ガスは、エッチング加工時のプラズマ中でＣｘＦｙラジカル（ＣｘＦｙ^＊）等に乖離してエッチャントとして機能する。つまり、このようなエッチャントはスリットＳＴｒ、溝ＴＲｍ、及びホールＨＬ内に吸着し、イオン衝撃のエネルギを受けてエッチングを進行させる。しかし、一部のエッチャントはイオン衝撃を受けることなく、エッチングに寄与しないまま、一部または全部のＣ（炭素）が重合を起こしてＣｘＦｙ層３２として堆積していく。このため、ＣｘＦｙ層３２は、堆積層、デポ層（Ｄｅｐｏｓｉｔｉｏｎ Ｌａｙｅｒ）、またはフルオロカーボン層などと呼ばれることもある。ただし、このことは、ＣｘＦｙ層３２が、化学的に分類可能なフルオロカーボンから構成されていることを意味しない。

【0075】

上記のように、ＣｘＦｙ層３２が堆積されやすい条件でエッチング加工を行うことで、スリットＳＴｒ、溝ＴＲｍ、及びホールＨＬのうち、よりアスペクト比が高く、イオンが内部に到達し難い溝ＴＲｍ内に、側壁層としてのＣｘＦｙ層３２が堆積していき、溝ＴＲｍの少なくとも上部がＣｘＦｙ層３２によって閉塞する。

【0076】

これ以降、溝ＴＲｍ内ではエッチングが進行せず、溝ＴＲｍの到達深さはエッチング加工再開前に比べて若干深くなるものの、積層体ＬＭｓを溝ＴＲｍが貫通することなくエッチングが終了する。一方、スリットＳＴｒ及びホールＨＬにおいてはエッチングが継続され、スリットＳＴｒがソース線ＳＬに到達し、ホールＨＬが配線Ｄ２に到達してエッチングが終了する。

【0077】

積層体ＬＭｓに対するエッチング加工の終了後、マスク層６０、カーボン層３１、及びＣｘＦｙ層３２はアッシング除去される。

【0078】

その後、上述の実施形態の図４と同様の処理が行われ、また、バリア層ＢＲ及びコンタクトＣ４，ＬＩが形成され、コンタクトＣ４，ＬＩ及びピラーＰＬにプラグ等を介して上層配線が接続される。

【0079】

以上により、変形例の半導体記憶装置が製造される。

【0080】

変形例においても、上述の実施形態の半導体記憶装置１及び半導体記憶装置１の製造方法と同様の効果を奏する。

【0081】

また、変形例の半導体記憶装置の製造方法によれば、複数のホールＨＬの側壁と溝ＴＲｍの側壁とに、エッチング加工で生成されるＣｘＦｙ層３２を形成して溝ＴＲｍを閉塞させる。これにより、カーボン層３１を厚く形成する必要が無く、加工時間を短縮することができるとともに、コストを低減することができる。

【0082】

（その他の変形例）
上述の実施形態および変形例では、カーボン層３１またはＣｘＦｙ層３２等のカーボン含有層によって溝ＴＲｍを閉塞させることとした。しかし、アモルファスシリコン層等のシリコン含有層、または金属含有層等で溝ＴＲｍを閉塞させてもよい。このとき、金属含有層は、例えばＡｌ_２Ｏ_３層のように金属酸化層等の絶縁性の層であることが好ましい。ただし、溝ＴＲｍ内に導電性部材が残留したとしても、溝ＴＲｍは積層体ＬＭｓ内の所定深さにしか到達しておらず、他の部材と電気的な導通が生じてしまう可能性は極めて低い。

【0083】

上述の実施形態および変形例では、所定膜としての積層体ＬＭを貫通する柱状体としてのコンタクトＣ４を形成することとした。しかし、複数の柱状体を梁部で連結する上記手法は、他の構成にも適用可能である。すなわち、所定膜は、積層体ＬＭのような積層膜に限らず、１種類の膜から構成されていてもよく、柱状体は、コンタクトＣ４に限らず、所定膜を貫通する他の部材であってもよい。

【0084】

上述の実施形態および変形例では、柱状体としてのコンタクトＣ４と共に、板状部としてのコンタクトＬＩ及びバリア層ＢＲを形成するためのエッチング加工が一括して行われることとした。しかし、複数の柱状体を梁部で連結する上記手法は、他の構成にも適用可能である。すなわち、板状部は、コンタクトＬＩ及びバリア層ＢＲに限らず、所定膜を貫通し、比較的アスペクト比の低いスリット状の他の部材であってもよい。

【0085】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0086】

１…半導体記憶装置、３１…カーボン層、３２…ＣｘＦｙ層、ＢＭ…梁部、ＢＲ…バリア層、Ｃ４…コンタクト、ＬＩ…コンタクト、ＬＭ，ＬＭｓ…積層体、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＮＲ…絶縁領域、ＰＬ…ピラー、ＳＢ…基板、ＳＲ…階段領域、ＴＰｃ…貫通コンタクト領域、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】