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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-23
(45)【発行日】2024-09-02
(54)【発明の名称】オシレータ回路
(51)【国際特許分類】
H03L 7/083 20060101AFI20240826BHJP
H03L 7/099 20060101ALI20240826BHJP
H03K 5/131 20140101ALI20240826BHJP
H03K 5/26 20060101ALI20240826BHJP
【ＦＩ】
H03L7/083
H03L7/099 180
H03K5/131
H03K5/26 G
【請求項の数】
8
(21)【出願番号】P 2020169769
(22)【出願日】2020-10-07
(65)【公開番号】P2022061684
(43)【公開日】2022-04-19
【審査請求日】2023-09-06
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】辻 将信
【審査官】石田 昌敏
(56)【参考文献】
【文献】特開２０２０－０１７９３１（ＪＰ，Ａ）
【文献】特開２０１９－０２２１３６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００５２２８０（ＵＳ，Ａ１）
【文献】特開平０７－２４５６０３（ＪＰ，Ａ）
【文献】米国特許出願公開第２００２／０１１３６６０（ＵＳ，Ａ１）
【文献】特開２００９－３０２６９２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ ７／００－ ７／２６
Ｈ０３Ｋ ５／００ー ５／２６
(57)【特許請求の範囲】
【請求項1】
注入同期型のオシレータ回路であって、可変遅延回路を含むリングオシレータであり、前記可変遅延回路の遅延量に応じた周波数を有するオシレータクロックを生成する可変周波数発振器と、
前記オシレータクロックの周波数が基準クロックに応じた目標周波数に近づくように、前記可変遅延回路を制御するフィードバック回路と、
前記リングオシレータに挿入された位相補間器を含み、前記位相補間器は、前記オシレータクロックと前記基準クロックを位相補間して補間クロックを生成し、当該補間クロックを前記可変遅延回路の入力に供給する、エッジ注入回路と、
を備え、
前記位相補間器は、イネーブル状態、ディセーブル状態が切り替え可能であり、前記イネーブル状態において、前記オシレータクロックと前記基準クロックの位相を、位相比率の設定値に応じて内分した位相を有する前記補間クロックを出力し、前記ディセーブル状態において、前記オシレータクロックに応じた位相を有する前記補間クロックを出力するように構成されることを特徴とするオシレータ回路。
【請求項2】
前記位相補間器は、キャパシタと、
Ｍ個の駆動ユニットであって、それぞれが、前記基準クロックおよび前記オシレータクロックを受け、それぞれの出力が前記キャパシタと接続され、第１状態において前記基準クロックに応じて前記キャパシタを駆動し、第２状態において前記オシレータクロックに応じて前記キャパシタを駆動するＭ個の駆動ユニットと、
を含むことを特徴とする請求項１に記載のオシレータ回路。
【請求項3】
前記位相補間器は、
ウィンドウ信号がネゲートされる期間、前記ディセーブル状態となり、前記Ｍ個の駆動ユニットがすべて、前記第２状態となり、
ウィンドウ信号がアサートされる期間、前記イネーブル状態となり、前記Ｍ個の駆動ユニットのうちのｋ個（ｋ≦Ｍ）が、前記第１状態となることを特徴とする請求項２に記載のオシレータ回路。
【請求項4】
前記オシレータクロックのＮサイクル（Ｎ≧２）に１回、アサートされる前記ウィンドウ信号を生成するウィンドウ発生器をさらに備えることを特徴とする請求項３に記載のオシレータ回路。
【請求項5】
前記オシレータクロックのＮサイクル（Ｎ≧２）に１回、アサートされるウィンドウ信号を生成するウィンドウ発生器をさらに備え、
前記位相補間器は、前記ウィンドウ信号がアサートされる期間、前記イネーブル状態となり、前記ウィンドウ信号がネゲートされる期間、前記ディセーブル状態となることを特徴とする請求項１に記載のオシレータ回路。
【請求項6】
注入同期型のオシレータ回路であって、ウィンドウ信号を生成するウィンドウ発生器と、
可変遅延回路と、
基準クロックと前記可変遅延回路の出力に応じた内部クロックを受け、出力が前記可変遅延回路の入力と接続されており、（i）前記ウィンドウ信号がアサートされる期間、前記内部クロックと前記基準クロックの位相を、位相比率の設定値に応じて内分した位相を有する補間クロックを出力し、（ii）前記ウィンドウ信号がネゲートされる期間、前記内部クロックを出力する位相補間器と、
前記内部クロックの位相と前記基準クロックそれぞれの位相および／または周波数に応じて前記可変遅延回路の遅延量を制御するフィードバック回路と、
を備えることを特徴とするオシレータ回路。
【請求項7】
前記位相補間器は、キャパシタと、
Ｍ個の駆動ユニットであって、それぞれが、前記基準クロックおよび前記内部クロックを受け、それぞれの出力が前記キャパシタと接続され、第１状態において前記基準クロックに応じて前記キャパシタを駆動し、第２状態において前記内部クロックに応じて前記キャパシタを駆動するＭ個の駆動ユニットと、
を含むことを特徴とする請求項６に記載のオシレータ回路。
【請求項8】
注入同期型のオシレータ回路であって、
可変遅延回路を含むリングオシレータであり、前記可変遅延回路の遅延量に応じた周波数を有するオシレータクロックを生成する可変周波数発振器と、
前記オシレータクロックの周波数が基準クロックに応じた目標周波数に近づくように、前記可変遅延回路を制御するフィードバック回路と、
前記オシレータクロックと前記基準クロックの位相を、位相比率の設定値に応じて内分した位相を有する補間クロックを出力する位相補間器と、
前記補間クロックと前記オシレータクロックを受け、一方を選択して前記可変遅延回路の入力に供給するマルチプレクサと、
を備えることを特徴とするオシレータ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オシレータ回路に関する。
【背景技術】
【0002】
さまざまなＩＣ（Integrated Circuit）に、基準クロックから任意周波数のクロックを生成する周波数シンセサイザが利用される。こうした周波数シンセサイザとして、ＰＬＬ回路が広く用いられる。図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。
【0003】
図１（ａ）には、アナログＰＬＬ回路１が示される。アナログＰＬＬ回路１は、位相比較器（ＰＦＤ：Phase Frequency Detector）１０、チャージポンプ回路１２、ローパスフィルタ１４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、分周器１８を備える。ＶＣＯ１６は、アナログの制御電圧ＶＣＴＲＬに応じた周波数で発振する。ＶＣＯ１６の出力クロックＣＬＫ＿ＶＣＯは、分周器１８により１／Ｎ分周される。位相検出器１０は、分周後のクロックＣＬＫ＿ＤＩＶと基準クロックＣＬＫ＿ＲＥＦの位相差を検出し、チャージポンプ回路１２を制御する。ローパスフィルタ１４はチャージポンプ回路１２の出力電圧を平滑化するループフィルタであり、制御電圧ＶＣＴＲＬを生成する。
【0004】
図１（ａ）のアナログＰＬＬ回路１は古くからさまざまなアプリケーションで用いられており信頼性が高いが、ループフィルタに起因してチップサイズが大きくなるという問題がある。また、十分な性能を発揮するためには、回路設計者が回路のレイアウトを最適化する必要がある。
【0005】
図１（ｂ）には、完全デジタルＰＬＬ回路（ＡＤＰＬＬ：All Digital PLL）２が示される。ＡＤＰＬＬ回路２は、ＦＣＷ（Frequency Control Word）および基準クロックＣＬＫ＿ＲＥＦを受け、基準クロックＣＬＫ＿ＲＥＦをＦＣＷに応じて逓倍した出力クロックＣＬＫ＿ＤＣＯを生成する。ＡＤＰＬＬ回路２は、周波数位相検出器２０、デジタルフィルタ２２、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２４を備える。ＤＣＯ２４は、入力された制御コードＤＣＴＲＬに応じた周波数で発振する。周波数位相比較器２０は、図１の位相比較器１０、チャージポンプ回路１２、分周器１８に相当する機能を有し、ＴＤＣ（時間－デジタル変換器）、加算器、カウンタで構成される。周波数位相比較器２０が生成するデジタル信号は、デジタルフィルタ２２によってフィルタリングされ、ＤＣＯ２４に入力される。
【0006】
図１（ｂ）のＡＤＰＬＬ回路２は、微細の半導体プロセスで設計しやすいデジタル回路で構成できるため、チップ面積を小さくできるという利点がある。一方、オールデジタルとはいいつつも、周波数位相比較器２０やＤＣＯ２４については、所望の仕様を満たすために回路設計者が回路のレイアウトをマニュアルで最適化する必要がある。
【0007】
図１（ｃ）に、注入同期型ＰＬＬ回路３（ＩＬ－ＰＬＬ（Injection Locked PLL）とも称する）を示す。ＩＬ－ＰＬＬ回路３は、アナログ回路あるいはデジタル回路のアーキテクチャで設計することができるが、ここではデジタル回路で構成する場合を説明する。ＩＬ－ＰＬＬ回路３は、ＤＣＯ３０、フィードバック回路４０、エッジ注入回路５０を備える。ＩＬ－ＰＬＬ回路３は、フィードバック制御とフィードフォワード制御のハイブリッドと把握され、図１（ｂ）の周波数位相比較器２０、デジタルフィルタ２２に相当するフィードバック回路４０によるフィードバック制御によって、ＤＣＯ３０の発振周波数を安定化する。エッジ注入回路５０は、基準クロックＣＬＫ＿ＲＥＦのエッジを切り出し、切り出したエッジをＤＣＯ３０に注入して出力クロックＣＬＫ＿ＤＣＯの位相を再アライメントする。ＩＬ－ＰＬＬ回路は、エッジの注入の方法に応じて、ＭＤＬＬ（Multiplying Delay Locked Loop）回路とも称される場合もある。
【0008】
ＩＬ－ＰＬＬ回路は、（i）注入同期によりループ帯域が広帯域化されるため、低位相雑音（低ジッタ）化が可能であり、またデジタル回路で構成した場合、（ii）図１（ａ）の位相比較器１０やチャージポンプ回路１２が存在しないことから低雑音化が可能であるという利点を有する。加えて、（iii）フィードバック経路による雑音の影響を受けにくくなることから、レイアウトの自由度が高いといえ、したがってＰ＆Ｒ(Place and Route)ツールなどの設計支援ツールを用いた自動配置配線でも所望の特性を得られるという特徴を有する。
【先行技術文献】
【特許文献】
【0009】
【文献】特開２０１７－１４３３９８号公報
【非特許文献】
【0010】
【文献】R. Farjad-rad et al., "A 0.2-2GHz 12mW multiplying DLL for low-jitter clock synthesis in highly-integrated data-communication chips", 2002 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No.02CH37315), San Francisco, CA, USA, 2002, pp. 56-400
【文献】S. Kundu, B. Kim and C. H. Kim, "A 0.2-to-1.45GHz subsampling fractional-N all-digital MDLL with zero-offset aperture PD-based spur cancellation and in-situ timing mismatch detection", 2016 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2016, pp. 326-327
【文献】R. Wang and F. F. Dai, "A 0.8-1.3 GHz multi-phase injection-locked PLL using capacitive coupled multi-ring oscillator with reference spur suppression", 2017 IEEE Custom Integrated Circuits Conference (CICC), Austin, TX, 2017, pp. 1-4
【文献】H. C. Ngo, K. Nakata, T. Yoshioka, Y. Terashima, K. Okada and A. Matsuzawa, "A 0.42ps-jitter -241.7dB-FOM synthesizable injection-locked PLL with noise-isolation LDO", 2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 150-151
【文献】S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A 140fsrms-Jitter and -72dBc-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Using a Background Triple-Point Frequency/Phase/Slope Calibrator", 2019 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, CA, USA, 2019, pp. 490-492
【文献】S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A Low-Jitter and Low-Reference-Spur Ring-VCO- Based Injection-Locked Clock Multiplier Using a Triple-Point Background Calibrator", IEEE Journal of Solid-State Circuits ( Early Access )
【文献】B. M. Helal, M. Z. Straayer, G. Wei and M. H. Perrott, "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance", IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 855-863, April 2008
【文献】Y. Lee, T. Seong, S. Yoo and J. Choi, "A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Switched-Loop Filter PLL Using a Fast Phase-Error Correction Technique", IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 1192-1202, April 2018
【文献】G. Tak and K. Lee, "A Low-Reference Spur MDLL-Based Clock Multiplier and Derivation of Discrete-Time Noise Transfer Function for Phase Noise Analysis", IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 2, pp. 485-497, Feb. 2018
【文献】T. Liao, J. Su and C. Hung, "Spur-Reduction Frequency Synthesizer Exploiting Randomly Selected PFD", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 3, pp. 589-592, March 2013
【文献】N. Da Dalt, "An Analysis of Phase Noise in Realigned VCOs", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 61, no. 3, pp. 143-147, March 2014
【文献】W. Deng et al., "A 0.048mm2 3mW synthesizable fractional-N PLL with a soft injection-locking technique", 2015 IEEE International Solid-State Circuits Conference - (ISSCC) Digest of Technical Papers, San Francisco, CA, 2015, pp. 1-3
【発明の概要】
【発明が解決しようとする課題】
【0011】
ＩＬ－ＰＬＬ回路は、広帯域であるため、非常に低位相雑音（低ジッタ）のクロックを生成できる。しかしながら、ＩＬ－ＰＬＬ回路は、以下で説明するように、周波数ジャンプおよびリファレンススプリアスの問題がある。
【0012】
図２（ａ）は、通常のＰＬＬ回路の周波数変化を示す図であり、図２（ｂ）は、ＩＬ－ＰＬＬ回路における周波数ジャンプを説明する図である。図２（ａ）に示すように、通常のＰＬＬ回路では、基準クロックＣＬＫ＿ＲＥＦの周波数ｆＲＥＦが、ｆｃ１からｆｃ２に急峻に変動すると、出力クロックの周波数は、時間とともに緩やかに変動後の周波数ｆｃ２に近づいていく。
【0013】
これに対してＩＬ－ＰＬＬ回路では、図２（ｂ）に示すように、基準クロックＣＬＫ＿ＲＥＦの周波数変動が発生すると、そのフィードフォワード制御による強制的なエッジリプレイスにより、周波数ジャンプを引き起こす。
【0014】
ＩＬ－ＰＬＬ回路の出力クロックＣＬＫ＿ＤＣＯを、システムクロックとして利用する場合、システムクロックの周波数ジャンプは、システム全体の誤動作を引き起こす可能性がある。
【0015】
周波数シンセサイザの重要な特性のひとつとして、リファレンススプリアス特性がある。図３は、リファレンススプリアスを説明する図である。リファレンススプリアス（Ｒｅｆ－Ｓｐｕｒ．）は、出力クロックの周波数（キャリア周波数）ｆｃを中心として、基準周波数ｆＲＥＦの整数倍（ｎ＝１，２…）、オフセットした周波数ｆｃ±ｎ×ｆＲＥＦに発生する。
【0016】
高いスプリアスは、ＲＦシステムの性能低下の原因となり、Ａ／ＤコンバータやＤ／Ａコンバータにおいて、不要な雑音成分となる。従来のＩＬ－ＰＬＬ回路の出力クロックのスペクトラムには、原理上、不要な周波数成分であるリファレンススプリアスが多く含まれるため、改善が望まれている。
【0017】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、周波数ジャンプを抑制し、および／または、リファレンススプリアスを抑制できる注入同期型のオシレータ回路の提供にある。
【課題を解決するための手段】
【0018】
本開示のある態様は、注入同期型のオシレータ回路に関する。オシレータ回路は、オシレータクロックを生成する可変周波数発振器と、オシレータクロックの周波数が基準クロックに応じた目標周波数に近づくように、可変周波数発振器を制御するフィードバック回路と、オシレータクロックと基準クロックを受け、オシレータクロックと基準クロックを位相補間して得られる補間クロックを生成する位相補間器と、を備える。オシレータ回路は、可変周波数発振器のオシレータクロックを補間クロックで置換可能に構成される。
【0019】
本開示の別の態様もまた、注入同期型のオシレータ回路である。オシレータ回路は、ウィンドウ信号を生成するウィンドウ発生器と、可変遅延回路と、基準クロックと可変遅延回路の出力に応じたオシレータクロックを受け、出力が可変遅延回路の入力と接続されており、（i）ウィンドウ信号がアサートされる期間、基準クロックとオシレータクロックを位相補間して得られる補間クロックを出力し、（ii）ウィンドウ信号がネゲートされる期間、オシレータクロックを出力する位相補間器と、オシレータクロックの位相と基準クロックの位相に応じたアップダウン信号を生成する位相比較器と、アップダウン信号に応じて、可変遅延回路の遅延量を制御するループフィルタと、を備える。
【0020】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0021】
本開示のある態様によれば、周波数ジャンプを抑制し、および／または、リファレンススプリアスを抑制できる。
【図面の簡単な説明】
【0022】
【図3】リファレンススプリアスを説明する図である。
【図4】実施形態に係るＰＬＬ回路のブロック図である。
【図5】位相補間器の動作を説明する図である。
【図10】位相補間器の構成例を示す回路図である。
【図11】ＰＬＬ回路の構成例を示す回路図である。
【図12】変形例１に係るＰＬＬ回路の回路図である。
【図13】変形例２に係るＰＬＬ回路の回路図である。
【発明を実施するための形態】
【0023】
（実施の形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0024】
一実施の形態に係る注入同期型のオシレータ回路は、可変周波数発振器、フィードバック回路、エッジ注入回路を備える。可変周波数発振器は、オシレータクロックを生成する。フィードバック回路は、オシレータクロックの周波数が基準クロックに応じた目標周波数に近づくように、可変周波数発振器を制御する。エッジ注入回路は、オシレータクロックと基準クロックを受け、オシレータクロックと基準クロックを位相補間することにより注入エッジを生成し、注入エッジを可変周波数発振器に注入する。
【0025】
基準クロックのエッジを注入エッジとして利用し、可変周波数発振器のクロックとリプレースする従来構成に比べて、周波数ジャンプを抑制することができる。また、リファレンススプリアスも抑制できる。
【0026】
一実施形態において、エッジ注入回路は、オシレータクロックと基準クロックを位相補間して補間クロックを生成する位相補間器を含んでもよい。エッジ注入回路は、補間クロックを注入エッジとして可変周波数発振器に注入してもよい。
【0027】
一実施形態において、可変周波数発振器は、可変遅延回路を含んでもよい。補間クロックは、可変遅延回路の入力に供給されてもよい。位相補間器は、イネーブル状態、ディセーブル状態が切り替え可能であり、イネーブル状態において、補間クロックは、オシレータクロックと基準クロックの位相を、位相比率の設定値に応じて内分した位相を有してもよい。ディセーブル状態において、補間クロックは、オシレータクロックに応じた位相を有してもよい。この構成によれば、位相補間器によって、マルチプレクサと等価の動作を実現できる。
【0028】
一実施の形態において、位相補間器は、キャパシタと、出力がキャパシタと接続されるＭ個の駆動ユニットと、を含んでもよい。Ｍ個の駆動ユニットはそれぞれ、基準クロックおよびオシレータクロックを受け、第１状態において基準クロックに応じてキャパシタを駆動し、第２状態においてオシレータクロックに応じてキャパシタを駆動する。キャパシタを論理ゲートの入力容量で代用することにより、この位相補間器は、論理合成・自動配置配線により設計することができる。
【0029】
一実施の形態において、ウィンドウ信号がネゲートされる期間、Ｍ個の駆動ユニットがすべて、第２状態となり、ウィンドウ信号がアサートされる期間、Ｍ個の駆動ユニットのうちのｋ個（ｋ≦Ｍ）が、第１状態となってもよい。
【0030】
一実施の形態において、オシレータ回路は、オシレータクロックのＮサイクル（Ｎ≧２）に１回、アサートされるウィンドウ信号を生成するウィンドウ発生器をさらに備えてもよい。ウィンドウ信号が規定する窓の開く（アサート）タイミング、窓の閉じる（ネゲート）タイミングは、基準クロックに依存しない。したがって、可変周波数発振器が発振している間は基準クロックの有無にかかわらず窓を確実に開閉させることができる。また、窓の開いている期間に基準クロックの注入エッジが確実に含まれるようにタイミング調整することで、ウィンドウ信号に由来するグリッジや高調波発振は発生しない。もし、窓の開いている期間に基準クロックの遷移（エッジ）が発生しない場合には、所定サイクル（逓倍数）に１回の割合で、オシレータクロックの周期が長くなるが、発振が停止することはない。加えて、位相補完器の注入強度が１／２より小さい場合は、その周期の変動を最小限に抑えることができる。このように、一実施形態によれば、従来の問題点のいくつかを解決できる。
【0031】
一実施形態に係る注入同期型のオシレータ回路は、ウィンドウ信号を生成するウィンドウ発生器と、可変遅延回路と、基準クロックと可変遅延回路の出力に応じたオシレータクロックを受け、出力が可変遅延回路の入力と接続されており、（i）ウィンドウ信号がアサートされる期間、基準クロックとオシレータクロックを位相補間して得られる補間クロックを出力し、（ii）ウィンドウ信号がネゲートされる期間、オシレータクロックを出力する位相補間器と、オシレータクロックの位相と基準クロックの位相に応じたアップダウン信号を生成する位相比較器と、アップダウン信号に応じて、可変遅延回路の遅延量を制御するループフィルタと、を備える。
【0032】
位相補間器は、キャパシタと、Ｍ個の駆動ユニットと、を含んでもよい。Ｍ個の駆動ユニットはそれぞれ、基準クロックおよび内部クロックを受け、それぞれの出力がキャパシタと接続され、第１状態において基準クロックに応じてキャパシタを駆動し、第２状態においてオシレータクロックに応じてキャパシタを駆動するＭ個の駆動ユニットと、を含んでもよい。
【0033】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0034】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0035】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0036】
図４は、実施形態に係るＰＬＬ回路１００のブロック図である。ＰＬＬ回路１００は、注入同期方式のオシレータ回路（周波数シンセサイザ）であり、可変周波数発振器２００、エッジ注入回路２２０、フィードバック回路３００、ウィンドウ発生器４００を備える。
【0037】
可変周波数発振器２００は、可変遅延回路２１０およびインバータ２３０を含み、可変遅延回路２１０に設定された遅延量に応じた周波数を有するオシレータクロックＣＬＫ＿ＯＳＣを生成する。このオシレータクロックＣＬＫ＿ＯＳＣは、ＰＬＬ回路１００の出力クロックＣＬＫ＿ＤＣＯとして取り出される。またインバータ２３０の出力におけるオシレータクロックＣＬＫ＿ＯＳＣを、内部クロックＣＬＫ＿ＩＮＴと称する。
【0038】
フィードバック回路３００は、オシレータクロックＣＬＫ＿ＯＳＣの周波数が基準クロックＣＬＫ＿ＲＥＦに応じた目標周波数ｆＲＥＦに近づくように、可変遅延回路２１０の遅延量を制御する。フィードバック回路３００の構成や制御方式は特に限定されず、公知技術を用いればよい。
【0039】
エッジ注入回路２２０は、オシレータクロックＣＬＫ＿ＯＳＣと基準クロックＣＬＫ＿ＲＥＦを受け、オシレータクロックＣＬＫ＿ＯＳＣと基準クロックＣＬＫ＿ＲＥＦを位相補間することにより注入エッジＩＮＪ＿ＥＤＧＥを生成し、注入エッジＩＮＪ＿ＥＤＧＥを可変周波数発振器２００に注入する。
【0040】
本実施の形態において、エッジ注入回路２２０は、可変周波数発振器２００に組み込まれており、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートされる期間、注入エッジＩＮＪ＿ＥＤＧＥを出力し、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲートされる期間、内部クロックＣＬＫ＿ＩＮＴを出力する。
【0041】
ウィンドウ発生器４００は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。このウィンドウ信号ＩＮＪ＿ＷＩＮＤは、ＰＬＬ回路１００における注入同期のタイミング（期間）を規定するタイミング信号である。すなわちエッジ注入回路２２０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤに応答して、注入エッジＩＮＪ＿ＥＤＧＥを可変周波数発振器２００に注入する。
【0042】
エッジ注入回路２２０は、位相補間器２５０を含む。位相補間器２５０は、オシレータクロックＣＬＫ＿ＯＳＣと基準クロックＣＬＫ＿ＲＥＦを位相補間して補間クロックＣＬＫ＿ＰＩを生成する。
【0043】
具体的には、位相補間器２５０は、第１入力ＩＮ１に、基準クロックＣＬＫ＿ＲＥＦを受け、第２入力ＩＮ２に、オシレータクロックＣＬＫ＿ＯＳＣである内部クロックＣＬＫ＿ＩＮＴを受ける。位相補間器２５０は、第１入力ＩＮ１の信号（基準クロックＣＬＫ＿ＲＥＦ）と第２入力ＩＮ２の信号（オシレータクロックＣＬＫ＿ＩＮＴ）を位相補間して得られる補間クロックＣＬＫ＿ＰＩを生成し、出力ＯＵＴに発生する。エッジ注入回路２２０は、補間クロックＣＬＫ＿ＰＩを注入エッジＩＮＪ＿ＥＤＥＧとして可変周波数発振器２００に注入する。
【0044】
図５は、位相補間器２５０の動作を説明する図である。ここでは第１入力ＩＮ１の信号の位相（エッジの発生時刻）φ１が進んでおり、第２入力ＩＮ２の信号の位相φ２が遅れている場合を例とする。位相補間器２５０の出力の位相φＯＵＴは、式（１）で表すことができる。
φＯＵＴ＝φ１＋ｋ／Ｍ×（φ２－φ１）＋τＤＥＬＡＹ
＝｛（Ｍ－ｋ）×φ１＋ｋ×φ２｝／Ｍ＋τＤＥＬＡＹ …（１）
τＤＥＬＡＹは位相補間器２５０の固有の遅延である。Ｍは位相補間器２５０の分解能（階調数）であり、２以上の定数である。ｋは位相比率の設定値であり、ｋは０～Ｍの中から選択可能である。図５には、Ｍ＝３の場合が示される。つまり、位相補間器２５０の出力ＯＵＴの位相φＯＵＴは、２つの入力ＩＮ１とＩＮ２の位相φ１とφ２を、ｋ：（Ｍ－ｋ）に内分した位相に、遅延τＤＥＬＡＹを追加したものである。ｋ＝０のとき、φＯＵＴ＝φ１＋τＤＥＬＡＹであり、ｋ＝Ｍのとき、φＯＵＴ＝φ２＋τＤＥＬＡＹとなる。
φＯＵＴ＝φ１＋ｋ／Ｍ×（φ２－φ１）＋τＤＥＬＡＹ
＝｛（Ｍ－ｋ）×φ１＋ｋ×φ２｝／Ｍ＋τＤＥＬＡＹ …（１）
τＤＥＬＡＹは位相補間器２５０の固有の遅延である。Ｍは位相補間器２５０の分解能（階調数）であり、２以上の定数である。ｋは位相比率の設定値であり、ｋは０～Ｍの中から選択可能である。図５には、Ｍ＝３の場合が示される。つまり、位相補間器２５０の出力ＯＵＴの位相φＯＵＴは、２つの入力ＩＮ１とＩＮ２の位相φ１とφ２を、ｋ：（Ｍ－ｋ）に内分した位相に、遅延τＤＥＬＡＹを追加したものである。ｋ＝０のとき、φＯＵＴ＝φ１＋τＤＥＬＡＹであり、ｋ＝Ｍのとき、φＯＵＴ＝φ２＋τＤＥＬＡＹとなる。
【0045】
図４に戻る。本実施形態において、位相補間器２５０の出力ＯＵＴは、可変遅延回路２１０の入力と接続され、補間クロックＣＬＫ＿ＰＩが、可変遅延回路２１０に供給されている。
【0046】
位相補間器２５０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤに応じて、イネーブル状態、ディセーブル状態が切り替え可能に構成される。補間クロックＣＬＫ＿ＰＩは、イネーブル状態において、オシレータクロックである内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相を、位相比率の設定値に応じて内分した位相を有する。つまり、イネーブル状態では、位相補間器２５０は、位相比率ｋ≠Ｍの状態で動作する。
【0047】
反対にディセーブル状態において、補間クロックＣＬＫ＿ＰＩの位相は、オシレータクロックＣＬＫ＿ＩＮＴのみの位相情報を含み、基準クロックＣＬＫ＿ＲＥＦの位相情報を含まない。つまり、ディセーブル状態では、位相補間器２５０は、ｋ＝Ｍの状態で動作する。
【0048】
以上がＰＬＬ回路１００の構成である。続いてその動作を説明する。図６は、図４のＰＬＬ回路１００の動作波形図である。ここでは説明の簡素化および理解の容易化のため、エッジ注入回路２２０（位相補間器２５０）の遅延τＤＥＬＡＹは無視する。
【0049】
なお本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0050】
基準クロックＣＬＫ＿ＲＥＦの所定サイクルに１回の割合で、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートされる。基準クロックＣＬＫ＿ＲＥＦと内部クロックＣＬＫ＿ＩＮＴを位相補間して得られる補間クロックＣＬＫ＿ＰＩのうち、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサート（ハイ）の区間に含まれる部分が、注入エッジＩＮＪ＿ＥＤＧＥとして利用される。この注入エッジＩＮＪ＿ＥＤＧＥが注入されると、オシレータクロックＣＬＫ＿ＤＣＯのエッジが、注入エッジＩＮＪ＿ＥＤＧＥのエッジとリプレースされ、強制的な位相同期がかかる。ＵＰ＿ＤＮは、フィードバック回路３００における位相比較の結果を示す。
【0051】
図７は、図４のＰＬＬ回路１００のエッジ注入回路２２０の動作波形図である。図７は、エッジ注入期間を拡大して示したものである。この例では、位相補間器２５０の分解能はＭ＝３である。ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲート（ロー）の期間、位相補間器２５０は、ｋ＝３の状態で動作しており、位相補間器２５０の出力、すなわちオシレータクロックＣＬＫ＿ＤＣＯは、内部クロックＣＬＫ＿ＩＮＴに対して、τＤＥＬＡＹ遅延している。つまりエッジ注入回路２２０の位相補間器２５０は、内部クロックＣＬＫ＿ＩＮＴを通過させ、リングオシレータが形成される。
【0052】
ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサート（ハイ）の期間、位相補間器２５０は、ｋ＝０，１，２，３のいずれかの状態で動作する。位相補間器２５０の出力、すなわちオシレータクロックＣＬＫ＿ＤＣＯは、内部クロックＣＬＫ＿ＩＮＴに対して、τＤＥＬＡＹ＋ｋ×Δｔ遅延している。
Δｔ＝｜Ｔｒｅｆ－Ｔｉｎｔ｜／３
つまり、オシレータクロックＣＬＫ＿ＤＣＯのエッジが、補間クロックＣＬＫ＿ＰＩの注入エッジでリプレースされる。
Δｔ＝｜Ｔｒｅｆ－Ｔｉｎｔ｜／３
つまり、オシレータクロックＣＬＫ＿ＤＣＯのエッジが、補間クロックＣＬＫ＿ＰＩの注入エッジでリプレースされる。
【0053】
【0054】
図８（ａ）は、図４のＰＬＬ回路１００の周波数変化を示す図であり、図８（ｂ）は、従来のＰＬＬ回路の周波数変化を示す図である。図４のＰＬＬ回路１００によれば、図８（ａ）に示すように、周波数ジャンプを抑制することができる。
【0055】
図９（ａ）～（ｃ）は、オシレータクロックのジッタを説明する図である。図９（ａ）は、オシレータクロックＣＬＫ＿ＤＣＯの波形を示す。図９（ｂ）は、従来のＰＬＬ回路のジッタの積算値を、図９（ｃ）は、図４のＰＬＬ回路のジッタの積算値を示す。本実施形態によれば、リファレンススプリアスの影響を小さくすることができる。なお、本実施形態ではリファレンススプリアスの低減と引き換えに、ＲＭＳジッタがわずかに増加する。
【0056】
図４の構成では、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートされる注入期間における位相比率ｋに応じて、注入強度を調節することができる。そしてＰＬＬ回路１００の用途に応じて、注入強度を調整することで、周波数ジャンプの抑制の程度、リファレンススプリアスの抑制の程度を調整できる。
【0057】
またｋ＝Ｍに設定すれば、従来のＰＬＬ回路として動作させることができ、ｋ＝０に設定すれば、基準クロックＣＬＫ＿ＲＥＦをそのまま注入する従来の注入同期型ＰＬＬ回路として動作させることもできる。
【0058】
図１０は、位相補間器２５０の構成例を示す回路図である。ＥＮＰＩは、注入期間における位相比率ｋを指定する２ビットの設定値である。位相補間器２５０は、エンコーダ２５２、論理ゲート２５４，２５６、Ｍ個（この例ではＭ＝３）の駆動ユニット２６０＿１～２６０＿３、キャパシタＣＯＵＴを含む。論理合成・自動配置配線で設計する場合はキャパシタＣＯＵＴは論理ゲートの入力容量などで代用すればよい。
【0059】
エンコーダ２５２は、バイナリの制御コードＥＮＰＩ［１：０］を、負論理のサーモメータコードＰＩＢ［２：０］に変換する。論理ゲート２５４は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤを論理反転し、負論理のウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。
【0060】
論理ゲート２５６は、サーモメータコードＰＩＢ[２：０]の各ビットと、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢの否定論理和をとり、サーモメータコードＰＩ[２：０]を生成する。サーモメータコードＰＩ[２：０]は、ウィンドウ期間（ＩＮＪ＿ＷＩＮＤ＝Ｈ、ＩＮＪ＿ＷＩＮＤＢ＝Ｌ）において、ＰＩＢ[２：０]の反転論理を有し、それ以外の期間（ＩＮＪ＿ＷＩＮＤ＝Ｂ、ＩＮＪ＿ＷＩＮＤＢ＝Ｈ）において、オールゼロ[０００]となる。
【0061】
各駆動ユニット２６０は、入力信号ＩＮ１，ＩＮ２（ＣＬＫ＿ＲＥＦ,ＣＬＫ＿ＩＮＴ）およびサーモメータコードＰＩＢ[２：０],ＰＩ[２：０]を受ける。
【0062】
各駆動ユニット２６０は、入力信号ＩＮ１（ＣＬＫ＿ＲＥＦ）に応じてその出力が変化する第１状態と、入力信号ＩＮ２（ＣＬＫ＿ＩＮＴ）に応じてその出力が変化する第２状態が切りかえ可能である。
【0063】
各駆動ユニット２６０＿ｉ（ｉ＝１～３）の状態は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢおよびサーモメータコードＰＩＢの対応するビットＰＩＢ［ｉ－１］に応じて変化する。
【0064】
ＩＮＪ＿ＷＩＮＤ＝１，ＥＮＰＩ[１１]のとき、すべて駆動ユニット２６０＿１～２６０＿３は、第１状態となり、駆動ユニット２６０＿１～２６０＿Ｍは、基準クロックＣＬＫ＿ＲＥＦに応じて出力キャパシタＣＯＵＴを充放電する。その結果、出力クロックＣＬＫ＿ＤＣＯは、基準クロックＣＬＫ＿ＲＥＦに応じた位相を有することとなる。
【0065】
ＩＮＪ＿ＷＩＮＤ＝１，ＥＮＰＩ[００]のとき、すべて駆動ユニット２６０＿１～２６０＿３は、第２状態となり、駆動ユニット２６０＿１～２６０＿Ｍは、内部クロックＣＬＫ＿ＩＮＴに応じて出力キャパシタＣＯＵＴを充放電する。その結果、出力クロックＣＬＫ＿ＤＣＯは、内部クロックＣＬＫ＿ＩＮＴに応じた位相を有することとなる。
【0066】
ＩＮＪ＿ＷＩＮＤ＝１，ＥＮＰＩ[０１]あるいは[１０]のとき、１個または２個の駆動ユニット２６０が第１状態で動作し、残りが第２状態で動作する。その結果、出力クロックＣＬＫ＿ＤＣＯは、内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相を補間した位相を有することとなる。
【0067】
ＩＮＪ＿ＷＩＮＤ＝０のとき、すべて駆動ユニット２６０＿１～２６０＿３は、第２状態となり、出力クロックＣＬＫ＿ＤＣＯは、内部クロックＣＬＫ＿ＩＮＴに応じた位相を有することとなる。
【0068】
この位相補間器２５０は、論理合成・自動配置配線により設計することができる。
【0069】
上述したように、可変周波数発振器２００、フィードバック回路３００、ウィンドウ発生器４００それぞれの構成は公知技術を用いればよく、特に限定されないが、以下に、いくつかの構成例を示す。
【0070】
図１１は、ＰＬＬ回路１００の構成例（１００Ａ）を示す回路図である。フィードバック回路３００は、位相検出器３１０およびループフィルタ３２０を含む。位相検出器３１０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートされる期間、イネーブル状態となり、基準クロックＣＬＫ＿ＲＥＦとオシレータクロック（内部クロックＣＬＫ＿ＩＮＴ）の位相を比較し、アップダウン信号ＵＰ＿ＤＮを生成する。ループフィルタ３２０は、アップダウン信号ＵＰ＿ＤＮに応じて可変遅延回路２１０の遅延量を増減させる。
【0071】
位相検出器は、対称型位相検出器とすることが好ましい。ウィンドウ信号がアサートされる期間だけ、対称型位相検出器をイネーブルとすることで、位相引き込み範囲を、基準クロックの１周期の範囲に広げることができる。
【0072】
フィードバック回路３００は、位相検出器３１０に代えて、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートされる期間、イネーブル状態となり、オシレータクロックＣＫＬ＿ＯＳＣと基準クロックＣＬＫ＿ＥＲＦの位相および周波数を比較し、比較結果を示すアップパルスおよびダウンパルスを生成する位相周波数検出器を備えてもよい。もともと広い位相引き込み範囲を有し、周波数引き込み機能を有する位相周波数検出器を採用し、さらにウィンドウ信号がアサートされる期間だけ、位相周波数検出器をイネーブルとすることで、位相引き込み範囲を実質的に無限に広げることができる。
【0073】
ウィンドウが開いたにも関わらず、注入エッジが発生しないと、基準クロックの周期ごとに、可変周波数発振器の周波数が短期的に変動する。そこでウィンドウ発生器は、基準クロックのエッジを検出できないとき、ウィンドウ信号のネゲートを維持してもよい。これにより基準クロックが停止したときにも、ＰＬＬ回路によるクロック生成を継続できる。もしくは、位相補完器の注入強度を１／２より小さくすることで、その周期の変動を最小限に抑えることができる。また可変周波数発振器の周波数は、基準クロックが欠落した直後だけ変動するが、その後は一定に保つことができる。
【0074】
ウィンドウ発生器４００は、カウンタ４１０および選択ロジック４２０を含む。カウンタ４１０は、オシレータクロックＣＬＫ＿ＩＮＴのＮサイクルに１回の割合で、出力をアサートする。選択ロジック４２０は、カウンタ４１０の出力がアサートされる間、内部クロックＣＬＫ＿ＩＮＴを切り出して、ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。
【0075】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。
【0076】
（変形例１）
図１２は、変形例１に係るＰＬＬ回路１００Ｂの回路図である。適応制御部５００は、ＰＬＬ回路１００Ｂの動作状態に応じて、位相補間器２５０の位相比率ｋ（制御コードＥＮＰＩ）を動的に変化させる。
図１２は、変形例１に係るＰＬＬ回路１００Ｂの回路図である。適応制御部５００は、ＰＬＬ回路１００Ｂの動作状態に応じて、位相補間器２５０の位相比率ｋ（制御コードＥＮＰＩ）を動的に変化させる。
【0077】
たとえば、適応制御部５００は、ウィンドウモニタ回路５１０を含む。ウィンドウモニタ回路５１０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤが規定する注入期間内に、基準クロックＣＬＫ＿ＲＥＦが含まれるか否かを判定する。そして、基準クロックＣＬＫが注入期間から逸脱すると、ＯＵＴＳＩＤＥ信号をアサート（Ｈ）する。設定回路５２０は、ＯＵＴＳＩＤＥ信号がアサートされると、予め設定しておいた位相比率の値を出力し、位相補間器２５０に供給する。適応制御部５００は、ΔΣ変調器５３０を含んでもよい。これにより、位相補間器２５０に対して、非整数である小数の位相比率を設定することが可能となる。
【0078】
（変形例２）
図１３は、変形例２に係るＰＬＬ回路１００Ｃの回路図である。エッジ注入回路２２０は、位相補間器２５０およびマルチプレクサ２２２を含む。マルチプレクサ２２２は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートである注入期間において、位相補間器２５０の出力ＣＬＫ＿ＰＩを選択し、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲートである期間において、内部クロックＣＬＫ＿ＩＮＴを選択する。この変形例においても、周波数ジャンプを抑制し、あるいはリファレンススプリアスを抑制できる。
図１３は、変形例２に係るＰＬＬ回路１００Ｃの回路図である。エッジ注入回路２２０は、位相補間器２５０およびマルチプレクサ２２２を含む。マルチプレクサ２２２は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがアサートである注入期間において、位相補間器２５０の出力ＣＬＫ＿ＰＩを選択し、ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲートである期間において、内部クロックＣＬＫ＿ＩＮＴを選択する。この変形例においても、周波数ジャンプを抑制し、あるいはリファレンススプリアスを抑制できる。
【0079】
（変形例３）
本開示に係る技術は、セレクタによりエッジを注入する形式のオシレータ回路、すなわちＩＬ－ＰＬＬ回路やＭＤＬＬ（Multiplying Delay Locked Loop）回路に適用することができる。本技術は、デジタルＰＬＬ／ＤＬＬ、アナログＰＬＬ／ＤＬＬを問わずに適用可能あり、可変周波数発振器２００は、ＤＣＯであってもよいし、ＶＣＯであってもよい。
本開示に係る技術は、セレクタによりエッジを注入する形式のオシレータ回路、すなわちＩＬ－ＰＬＬ回路やＭＤＬＬ（Multiplying Delay Locked Loop）回路に適用することができる。本技術は、デジタルＰＬＬ／ＤＬＬ、アナログＰＬＬ／ＤＬＬを問わずに適用可能あり、可変周波数発振器２００は、ＤＣＯであってもよいし、ＶＣＯであってもよい。
【0080】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0081】
１００ ＰＬＬ回路
２００ 可変周波数発振器
２１０ 可変遅延回路
２２０ エッジ注入回路
２３０ インバータ
２５０ 位相補間器
２６０ 駆動ユニット
３００ フィードバック回路
３１０ 位相検出器
３２０ ループフィルタ
４００ ウィンドウ発生器
４１０ カウンタ
４２０ 選択ロジック
５００ 適応制御部
５１０ ウィンドウモニタ回路
５２０ 設定回路
２００ 可変周波数発振器
２１０ 可変遅延回路
２２０ エッジ注入回路
２３０ インバータ
２５０ 位相補間器
２６０ 駆動ユニット
３００ フィードバック回路
３１０ 位相検出器
３２０ ループフィルタ
４００ ウィンドウ発生器
４１０ カウンタ
４２０ 選択ロジック
５００ 適応制御部
５１０ ウィンドウモニタ回路
５２０ 設定回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】