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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-23
(45)【発行日】2024-09-02
(54)【発明の名称】スイッチング制御回路及びスイッチング電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20240826BHJP
【ＦＩ】
H02M3/28 H
【請求項の数】
9
(21)【出願番号】P 2021554172
(86)(22)【出願日】2020-09-18
(86)【国際出願番号】 JP2020035433
(87)【国際公開番号】W WO2021084964
(87)【国際公開日】2021-05-06
【審査請求日】2023-03-23
(31)【優先権主張番号】P 2019195332
(32)【優先日】2019-10-28
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】滝澤 伸次
(72)【発明者】
【氏名】名手 智
(72)【発明者】
【氏名】湯 翼飛
(72)【発明者】
【氏名】シャーウィン リアル クレメンテ
【審査官】間宮 嘉誉
(56)【参考文献】
【文献】米国特許出願公開第２００９／０２８４９９４（ＵＳ，Ａ１）
【文献】特開２０１８－００７５１５（ＪＰ，Ａ）
【文献】特開２００８－００５５６７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０１４７６３０（ＵＳ，Ａ１）
【文献】特開２０１４－１１７０５６（ＪＰ，Ａ）
【文献】特開２００４－２３４５８４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／２８
(57)【特許請求の範囲】
【請求項1】
インダクタ及びスイッチング素子の直列回路に加わる入力電圧から、前記スイッチング素子をスイッチングすることを通じ、出力電圧を生成するためのスイッチング制御回路において、前記スイッチング素子に流れる電流を対象電流として検出する電流検出部と、前記出力電圧の供給を受ける負荷の大きさに応じたフィードバック電圧に基づき、前記スイッチング素子を設定されたスイッチング周波数でスイッチングさせるＰＷＭ動作、又は、バースト動作を実行する制御部と、を備え、前記制御部は、前記スイッチング素子のターンオンを指示するセット信号を発生させるセット信号発生部と、前記スイッチング素子のターンオフを指示するリセット信号を発生させるリセット信号発生部と、前記セット信号を受けたときに前記スイッチング素子をオン状態にするための信号を前記スイッチング素子に供給し且つ前記リセット信号を受けたときに前記スイッチング素子をオフ状態にするための信号を前記スイッチング素子に供給するドライブ部と、を有し、前記バースト動作では前記スイッチング周波数での前記スイッチング素子のスイッチングを停止し、
前記バースト動作において、前記セット信号発生部は前記フィードバック電圧に基づき前記セット信号を発生させ、その後、前記リセット信号発生部は前記対象電流の値が、前記フィードバック電圧に応じたターンオフ閾値を超えることを契機に前記リセット信号を発生させ、
前記リセット信号発生部は、前記セット信号の発生後の所定区間にて、前記ターンオフ閾値を時間経過と共に増大させ、
前記リセット信号発生部は、前記所定区間において時間経過と共に信号値が増大する第１スロープ補償信号を前記フィードバック電圧に比例する信号に加算することで前記ターンオフ閾値を示すターンオフ閾値用信号を生成し、前記バースト動作において、前記対象電流の値を示す電流検出信号と前記ターンオフ閾値用信号とを比較することにより前記リセット信号を発生させ、
前記セット信号発生部は、前記スイッチング周波数の信号を生成するオシレータを有し、前記ＰＷＭ動作では、前記オシレータを用いて前記スイッチング周波数にて前記セット信号を発生させ、
前記リセット信号発生部は、前記ＰＷＭ動作において、前記電流検出信号と、前記ターンオフ閾値用信号と、所定の過電流閾値を示す過電流閾値用信号と、に基づいて、前記リセット信号を発生させ、
前記リセット信号発生部は、前記所定区間において時間経過と共に信号値が増大する第２スロープ補償信号を所定値を持つ信号に加算することで前記過電流閾値用信号を生成する
、スイッチング制御回路。
【請求項2】
前記リセット信号発生部は、前記電流検出信号と前記ターンオフ閾値用信号とを比較する第１比較器、及び、前記電流検出信号と前記過電流閾値用信号とを比較する第２比較器を有し、前記ＰＷＭ動作において、前記第１比較器及び前記第２比較器の各比較結果に基づき前記対象電流の値が前記ターンオフ閾値又は前記過電流閾値より大きくなったときに前記リセット信号を発生させる、請求項１に記載のスイッチング制御回路。
【請求項3】
前記負荷の大きさが減少するにつれて前記フィードバック電圧は低下し、前記制御部は、前記フィードバック電圧が所定のバースト判定電圧より高い状態に保たれているとき、前記ＰＷＭ動作を継続的に実行し、前記フィードバック電圧が前記バースト判定電圧を下回ると前記バースト動作を開始する
、請求項１又は２に記載のスイッチング制御回路。
【請求項4】
前記制御部は、前記フィードバック電圧が前記バースト判定電圧より高い状態から前記バースト判定電圧より低い状態に移行したことを受けて前記バースト動作を開始し、前記バースト動作の開始後、前記フィードバック電圧が前記バースト判定電圧よりも高い所定のバースト解除電圧を上回るまで前記スイッチング素子をオフ状態に維持し、前記フィードバック電圧が前記バースト解除電圧を上回ると前記セット信号発生部により前記セット信号を発生させ、その後、前記対象電流の値がターンオフ閾値を超えたことを受けて前記リセット信号発生部により前記リセット信号を発生させる、請求項３に記載のスイッチング制御回路。
【請求項5】
前記負荷の大きさが減少するにつれて前記フィードバック電圧は上昇し、前記制御部は、前記フィードバック電圧が所定のバースト判定電圧より低い状態に保たれているとき、前記ＰＷＭ動作を継続的に実行し、前記フィードバック電圧が前記バースト判定電圧を上回ると前記バースト動作を開始する
、請求項１又は２に記載のスイッチング制御回路。
【請求項6】
前記制御部は、前記フィードバック電圧が前記バースト判定電圧より低い状態から前記バースト判定電圧より高い状態に移行したことを受けて前記バースト動作を開始し、前記バースト動作の開始後、前記フィードバック電圧が前記バースト判定電圧よりも低い所定のバースト解除電圧を下回るまで前記スイッチング素子をオフ状態に維持し、前記フィードバック電圧が前記バースト解除電圧を下回ると前記セット信号発生部により前記セット信号を発生させ、その後、前記対象電流の値がターンオフ閾値を超えたことを受けて前記リセット信号発生部により前記リセット信号を発生させる、請求項５に記載のスイッチング制御回路。
【請求項7】
一次側巻線として前記インダクタを有し且つ二次側巻線を有するトランスを用いて、一次側に加わる前記入力電圧から二次側にて前記出力電圧が生成される、請求項１～６の何れかに記載のスイッチング制御回路。
【請求項8】
一次側巻線及び二次側巻線を有するトランスを用いスイッチング方式にて、一次側に加わる入力電圧から二次側にて出力電圧を生成するスイッチング電源装置において、インダクタとしての前記一次側巻線に直列接続されるスイッチング素子と、
請求項１～７の何れかに記載のスイッチング制御回路と、
前記出力電圧に基づき前記フィードバック電圧を生成するフィードバック電圧生成回路と、を備えた
ことを特徴とするスイッチング電源装置。
【請求項9】
前記入力電圧は交流電圧を整流及び平滑化することで生成される、請求項８に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング制御回路及びスイッチング電源装置に関する。
【背景技術】
【0002】
インダクタ及びスイッチング素子の直列回路に加わる入力電圧から、スイッチング素子をスイッチングすることを通じ、出力電圧を生成するスイッチング電源装置が知られている。典型的には例えば、トランスを用いたＡＣ／ＤＣコンバータにおいて、インダクタとしての一次側巻線に対しスイッチング素子を直列接続して、それらの直列回路に対し交流電圧を全波整流して得た直流の入力電圧を印加し、スイッチング素子をスイッチング駆動することで二次側にて出力電圧を得る。
【0003】
この種のスイッチング電源装置では、通常、パルス幅変調を利用して、スイッチング素子をスイッチング周波数でスイッチングさせるＰＷＭ動作が実行される。軽負荷時には、電力消費の削減を目的としてバースト動作が実行されるタイプのスイッチング電源装置もある（例えば下記特許文献１参照）。バースト動作では、上記スイッチング周波数によるスイッチングを行わずに、周期性を持たない態様で必要な時にのみスイッチング素子のスイッチングを行う。
【先行技術文献】
【特許文献】
【0004】
【文献】特表２００８－５４１６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＰＷＭ動作及びバースト動作を切り替え実行可能なスイッチング電源装置では、負荷の大きさが監視され、負荷の大きさに応じたフィードバック電圧に基づき、ＰＷＭ動作及びバースト動作が切り替え実行されることになる。このとき、ＰＷＭ動作とバースト動作との切り替えの境界電力（バースト境界電力）が存在することになるが、従来のスイッチング電源装置では、この境界電力が、入力電圧の大小に依存して変化することがあった。
【0006】
即ち例えば、ＡＣ／ＤＣコンバータで考えた場合、ＡＣ／ＤＣコンバータへの入力交流電圧の実効値は１００Ｖとなったり２４０Ｖとなったりすることがあり、それに連動して、トランスの一次側巻線とスイッチング素子との直列回路に加わる直流の入力電圧も様々に変化する。従来のスイッチング電源装置では、上記境界電力が、入力電圧の大小に依存して（例えばＡＣ／ＤＣコンバータへの入力交流電圧の実効値が１００Ｖであるのか２４０Ｖであるのかに応じて）変化することがあった。これは、負荷の消費電力が同じであるのに、入力電圧によってバースト動作が行われたり行われなかったりすることを意味する（この現象の発生理由については後に詳説される）。
【0007】
入力電圧によってバースト動作が行われたり行われなかったりすること（換言すればバースト動作の実行条件が入力電圧に依存すること）は望ましくなく、バースト動作に関わる電力設計最適化の妨げとなる。
【0008】
本発明は、バースト動作の実行条件が入力電圧に応じて変化することを抑制するスイッチング制御回路及びスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係るスイッチング制御回路は、インダクタ及びスイッチング素子の直列回路に加わる入力電圧から、前記スイッチング素子をスイッチングすることを通じ、出力電圧を生成するためのスイッチング制御回路において、前記スイッチング素子に流れる電流を対象電流として検出する電流検出部と、前記出力電圧の供給を受ける負荷の大きさに応じたフィードバック電圧に基づき、前記スイッチング素子を設定されたスイッチング周波数でスイッチングさせるＰＷＭ動作、又は、バースト動作を実行する制御部と、を備え、前記制御部は、前記スイッチング素子のターンオンを指示するセット信号を発生させるセット信号発生部と、前記スイッチング素子のターンオフを指示するリセット信号を発生させるリセット信号発生部と、前記セット信号を受けたときに前記スイッチング素子をオン状態にするための信号を前記スイッチング素子に供給し且つ前記リセット信号を受けたときに前記スイッチング素子をオフ状態にするための信号を前記スイッチング素子に供給するドライブ部と、を有し、前記バースト動作では前記スイッチング周波数での前記スイッチング素子のスイッチングを停止し、前記バースト動作において、前記セット信号発生部は前記フィードバック電圧に基づき前記セット信号を発生させ、その後、前記リセット信号発生部は前記対象電流の値がターンオフ閾値を超えたことを契機に前記リセット信号を発生させ、前記リセット信号発生部は、前記セット信号の発生後の所定区間にて、前記ターンオフ閾値を時間経過と共に増大させる構成（第１の構成）である。
【0010】
上記第１の構成に係るスイッチング制御回路において、前記ターンオフ閾値は、前記フィードバック電圧に応じた値を持つ構成（第２の構成）であっても良い。
【0011】
上記第１又は第２の構成に係るスイッチング制御回路において、前記リセット信号発生部は、前記所定区間において時間経過と共に信号値が増大するスロープ補償信号を前記フィードバック電圧に比例する信号に加算することで前記ターンオフ閾値を示すターンオフ閾値用信号を生成し、前記バースト動作において、前記対象電流の値を示す電流検出信号と前記ターンオフ閾値用信号とを比較することにより前記リセット信号を発生させる構成（第３の構成）であっても良い。
【0012】
上記第３の構成に係るスイッチング制御回路において、前記セット信号発生部は、前記スイッチング周波数の信号を生成するオシレータを有し、前記ＰＷＭ動作では、前記オシレータを用いて前記スイッチング周波数にて前記セット信号を発生させ、前記リセット信号発生部は、前記ＰＷＭ動作において、前記電流検出信号と、前記ターンオフ閾値用信号と、所定の過電流閾値を示す過電流閾値用信号と、に基づいて、前記リセット信号を発生させる構成（第４の構成）であっても良い。
【0013】
上記第４の構成に係るスイッチング制御回路において、前記リセット信号発生部は、前記電流検出信号と前記ターンオフ閾値用信号とを比較する第１比較器、及び、前記電流検出信号と前記過電流閾値用信号とを比較する第２比較器を有し、前記ＰＷＭ動作において、前記第１比較器及び前記第２比較器の各比較結果に基づき前記対象電流の値が前記ターンオフ閾値又は前記過電流閾値より大きくなったときに前記リセット信号を発生させる構成（第５の構成）であっても良い。
【0014】
上記第４又は第５の構成に係るスイッチング制御回路において、前記リセット信号発生部は、前記所定区間において時間経過と共に信号値が増大する第１スロープ補償信号を前記フィードバック電圧に比例する信号に加算することで前記ターンオフ閾値用信号を生成し、且つ、前記所定区間において時間経過と共に信号値が増大する第２スロープ補償信号を所定値を持つ信号に加算することで前記過電流閾値用信号を生成する構成（第６の構成）であっても良い。
【0015】
上記第１～第６の構成の何れかに係るスイッチング制御回路において、前記負荷の大きさが減少するにつれて前記フィードバック電圧は低下し、前記制御部は、前記フィードバック電圧が所定のバースト判定電圧より高い状態に保たれているとき、前記ＰＷＭ動作を継続的に実行し、前記フィードバック電圧が前記バースト判定電圧を下回ると前記バースト動作を開始する構成（第７の構成）であっても良い。
【0016】
上記第７の構成に係るスイッチング制御回路において、前記制御部は、前記フィードバック電圧が前記バースト判定電圧より高い状態から前記バースト判定電圧より低い状態に移行したことを受けて前記バースト動作を開始し、前記バースト動作の開始後、前記フィードバック電圧が前記バースト判定電圧よりも高い所定のバースト解除電圧を上回るまで前記スイッチング素子をオフ状態に維持し、前記フィードバック電圧が前記バースト解除電圧を上回ると前記セット信号発生部により前記セット信号を発生させ、その後、前記対象電流の値がターンオフ閾値を超えたことを受けて前記リセット信号発生部により前記リセット信号を発生させる構成（第８の構成）であっても良い。
【0017】
上記第１～第６の構成の何れかに係るスイッチング制御回路において、前記負荷の大きさが減少するにつれて前記フィードバック電圧は上昇し、前記制御部は、前記フィードバック電圧が所定のバースト判定電圧より低い状態に保たれているとき、前記ＰＷＭ動作を継続的に実行し、前記フィードバック電圧が前記バースト判定電圧を上回ると前記バースト動作を開始する構成（第９の構成）であっても良い。
【0018】
上記第９の構成に係るスイッチング制御回路において、前記制御部は、前記フィードバック電圧が前記バースト判定電圧より低い状態から前記バースト判定電圧より高い状態に移行したことを受けて前記バースト動作を開始し、前記バースト動作の開始後、前記フィードバック電圧が前記バースト判定電圧よりも低い所定のバースト解除電圧を下回るまで前記スイッチング素子をオフ状態に維持し、前記フィードバック電圧が前記バースト解除電圧を下回ると前記セット信号発生部により前記セット信号を発生させ、その後、前記対象電流の値がターンオフ閾値を超えたことを受けて前記リセット信号発生部により前記リセット信号を発生させる構成（第１０の構成）であっても良い。
【0019】
上記第１～第１０の構成の何れかに係るスイッチング制御回路において、一次側巻線として前記インダクタを有し且つ二次側巻線を有するトランスを用いて、一次側に加わる前記入力電圧から二次側にて前記出力電圧が生成される構成（第１１の構成）であっても良い。
【0020】
本発明に係るスイッチング電源装置は、一次側巻線及び二次側巻線を有するトランスを用いスイッチング方式にて、一次側に加わる入力電圧から二次側にて出力電圧を生成するスイッチング電源装置において、インダクタとしての前記一次側巻線に直列接続されるスイッチング素子と、上記第１～第１１の構成の何れかに係るスイッチング制御回路と、前記出力電圧に基づき前記フィードバック電圧を生成するフィードバック電圧生成回路と、を備えた構成（第１２の構成）である。
【0021】
上記第１２の構成に係るスイッチング電源装置において、前記入力電圧は交流電圧を整流及び平滑化することで生成される構成（第１３の構成）であっても良い。
【発明の効果】
【0022】
本発明によれば、バースト動作の実行条件が入力電圧に応じて変化することを抑制するスイッチング制御回路及びスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【0023】
【図1】は、本発明の第１実施形態に係るＡＣ／ＤＣコンバータの全体構成図である。
【図2】は、本発明の第１実施形態に係り、ＡＣ／ＤＣコンバータとしての電子部品の外観斜視図である。
【図3】は、本発明の第１実施形態に係り、ＡＣ／ＤＣコンバータの一部構成図である。
【図4】は、本発明の第１実施形態に係り、フィードバック電圧に応じたモード設定の説明図である。
【図5】は、本発明の第１実施形態に係るバースト動作の説明図である。
【図6】（ａ）～（ｃ）は、本発明の第１実施形態に係り、仮想状況における一次側電流の波形を示す図である。
【図7】は、本発明の第１実施形態に係り、仮想状況における入力電圧及びバースト境界電圧の関係図である。
【図8】は、本発明の第１実施形態に係り、実状況における一次側電流の波形を示す図である。
【図9】は、本発明の第１実施形態に係り、実状況における入力電圧及びバースト境界電圧の関係図である。
【図10】は、本発明の第１実施形態に係り、一次側制御回路の概略内部ブロック図である。
【図11】は、本発明の第１実施形態に係り、メイン制御部の構成図である。
【図12】は、本発明の第１実施形態に係り、バースト動作に関わる各種電圧及び信号の波形図である。
【図13】は、本発明の第１実施形態に係り、セット信号発生部の機能ブロック図である。
【図14】は、本発明の第１実施形態に係り、フィードバック電圧とスイッチングに関わる周波数との関係図である。
【図15】は、本発明の第１実施形態に係り、スロープ補償信号の波形を説明するための図である。
【図16】は、本発明の第１実施形態に係り、ドライブ部の動作に関わる複数の信号の波形図である。
【図17】は、本発明の第１実施形態に係り、リセット信号を発生させるために一次側電流と対比される電流の波形（５種類の電流の波形）を示す図である。
【図18】は、本発明の第１実施形態に係り、二次側電力及びスイッチング周波数間の関係が入力電圧に依存しない様子を示す図である。
【図19】は、バースト動作に関わる電圧及び信号等の基本波形図である。
【図20】は、バースト動作に関わる電圧及び信号等の変形波形図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１４”によって参照されるスイッチングトランジスタは（図１参照）、スイッチングトランジスタ１４と表記されることもあるし、トランジスタ１４と略記されることもあり得るが、それらは全て同じものを指す。
【0025】
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。本発明の実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。ＰＷＭとはパルス幅変調（Pulse Width Modulation）の略称である。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。
【0026】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
【0027】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係るＡＣ／ＤＣコンバータ１の全体構成図である。図１には、ＡＣ／ＤＣコンバータ１に接続される負荷ＬＤも示されている。ＡＣ／ＤＣコンバータ１は、一次側に設けられた回路である一次側回路１０と、二次側に設けられた回路である二次側回路２０と、を備える。ＡＣ／ＤＣコンバータ１において、一次側と二次側は互いに絶縁されている、換言すれば一次側回路１０と二次側回路２０は互いに絶縁されている。また、ＡＣ／ＤＣコンバータ１は、一次側回路１０と二次側回路２０に亘って設けられるトランスＴＲ及びフォトカプラＰＣを備える。トランスＴＲは、一次側回路１０に配置された一次側巻線Ｗ１と、二次側回路２０に配置された二次側巻線Ｗ２と、を備える。トランスＴＲにおいて、一次側巻線Ｗ１と二次側巻線Ｗ２とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。フォトカプラＰＣは、二次側回路２０に配置された発光素子ＰＣｅと、一次側回路１０に配置された受光素子ＰＣｒと、を備える。
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係るＡＣ／ＤＣコンバータ１の全体構成図である。図１には、ＡＣ／ＤＣコンバータ１に接続される負荷ＬＤも示されている。ＡＣ／ＤＣコンバータ１は、一次側に設けられた回路である一次側回路１０と、二次側に設けられた回路である二次側回路２０と、を備える。ＡＣ／ＤＣコンバータ１において、一次側と二次側は互いに絶縁されている、換言すれば一次側回路１０と二次側回路２０は互いに絶縁されている。また、ＡＣ／ＤＣコンバータ１は、一次側回路１０と二次側回路２０に亘って設けられるトランスＴＲ及びフォトカプラＰＣを備える。トランスＴＲは、一次側回路１０に配置された一次側巻線Ｗ１と、二次側回路２０に配置された二次側巻線Ｗ２と、を備える。トランスＴＲにおいて、一次側巻線Ｗ１と二次側巻線Ｗ２とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。フォトカプラＰＣは、二次側回路２０に配置された発光素子ＰＣｅと、一次側回路１０に配置された受光素子ＰＣｒと、を備える。
【0028】
ＡＣ／ＤＣコンバータ１では、トランスＴＲを用いて入力電圧ＶＩＮから絶縁形式で出力電圧ＶＯＵＴが生成される。一次側回路１０におけるグランドは“ＧＮＤ１”にて参照され、二次側回路２０におけるグランドは“ＧＮＤ２”にて参照される。入力電圧ＶＩＮはグランドＧＮＤ１を基準とする一次側電圧であり、出力電圧ＶＯＵＴはグランドＧＮＤ２を基準とする二次側電圧である。一次側回路１０及び二次側回路２０の夫々において、グランドは０Ｖ（ゼロボルト）の基準電位を有する導電部（所定電位点）を指す又は基準電位そのものを指す。但し、グランドＧＮＤ１とグランドＧＮＤ２は互いに絶縁されているため、互いに異なる電位を有し得る。
【0029】
一次側回路１０について説明する。一次側回路１０には、フィルタ１１、整流回路１２、平滑コンデンサ１３、スイッチングトランジスタ１４、電流センス抵抗１５、スイッチング制御回路の例である一次側制御回路１６、電源生成回路１７及びフィードバック用コンデンサ１８が設けられる。スイッチングトランジスタ１４はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。
【0030】
フィルタ１１は、ＡＣ／ＤＣコンバータ１に入力された交流電圧ＶＡＣのノイズを除去する。交流電圧ＶＡＣは商用交流電圧であって良い。整流回路１２は、フィルタ１１を通じて供給された交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。平滑コンデンサ１３は整流回路１２により全波整流された電圧を平滑化することで入力電圧ＶＩＮを生成する。平滑コンデンサ１３の両端間にグランドＧＮＤ１を基準として入力電圧ＶＩＮが加わる。平滑コンデンサ１３の両端は入力電圧ＶＩＮが加わる入力端子ＴＭＩＮに相当する又は入力端子ＴＭＩＮに接続されると解される。入力電圧ＶＩＮは交流電圧ＶＡＣの実効値に応じた電圧値を有する正の直流電圧である。入力電圧ＶＩＮは交流電圧ＶＡＣの周期にて若干脈動し得るが、ここでは当該脈動を無視する。
【0031】
一次側巻線Ｗ１の一端に入力電圧ＶＩＮが印加され、一次側巻線Ｗ１の他端はスイッチングトランジスタ１４のドレインに接続される。スイッチングトランジスタ１４のソースは電流センス抵抗１５を介してグランドＧＮＤ１に接続される。電流センス抵抗１５で発生する電圧降下、即ち電流センス抵抗１５の両端子間電圧が、電流センス電圧ＶＣＳとして一次側制御回路１６に入力される。電流センス電圧ＶＣＳは、スイッチングトランジスタ１４に流れる電流の値に比例した電圧値を持つ。また、スイッチングトランジスタ１４に流れる電流、即ち、一次側巻線Ｗ１に流れる電流を一次側電流と称し、符号“ＩＰ”にて表す。
【0032】
一次側制御回路１６には、出力端子ＴＭ１、電流センス端子ＴＭ２、フィードバック端子ＴＭ３、電源端子ＴＭ４及びグランド端子ＴＭ５が設けられている。出力端子ＴＭ１はスイッチングトランジスタ１４のゲートに接続される。電流センス端子ＴＭ２にて上述の電流センス電圧ＶＣＳを受ける。フィードバック端子ＴＭ３にて後述のフィードバック電圧ＶＦＢを受ける。フィードバック電圧ＶＦＢはフィードバック用コンデンサ１８の両端子間電圧に相当し、コンデンサ１８の一端がフィードバック端子ＴＭ３に接続され、コンデンサ１８の他端がグランドＧＮＤ１に接続される。電源端子ＴＭ４は電源生成回路１７から提供される直流の電源電圧ＶＣＣを受ける。グランド端子ＴＭ５は一次側のグランドＧＮＤ１に接続される。一次側制御回路１６は電源電圧ＶＣＣに基づいて駆動する。
【0033】
電源生成回路１７は、入力電圧ＶＩＮを元に電源電圧ＶＣＣを生成して、電源電圧ＶＣＣを一次側制御回路１６に供給する。トランスＴＲの一次側に補助巻線（不図示）が設けられていても良い。この場合、電源生成回路１７は、スイッチングトランジスタ１４がスイッチング駆動される際に補助巻線に生ずる誘起電圧を整流することで電源電圧ＶＣＣを生成する回路であって良い。或いは、電源生成回路１７は、入力電圧ＶＩＮをＤＣ／ＤＣ変換することで電源電圧ＶＣＣを生成するＤＣ／ＤＣコンバータであっても良い。
【0034】
一次側制御回路１６は、トランジスタ１４のゲートにスイッチング信号を供給してトランジスタ１４のゲート電圧を制御することで、トランジスタ１４をスイッチング駆動する。スイッチング信号は、信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号である。トランジスタ１４のゲートにローレベル、ハイレベルの信号が供給されているとき、トランジスタ１４は、夫々、オフ状態、オン状態となる。
【0035】
一次側制御回路１６を電源ＩＣの形態で形成しても良い。図２に電源ＩＣとしての電子部品１ＩＣの外観斜視図を示す。電子部品１ＩＣは、一次側制御回路１６を構成する半導体集積回路が形成された半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体に取り付けられ且つ筐体から露出した複数の外部端子と、を備えた電子部品（半導体装置）であり、半導体チップを樹脂にて構成された筐体内に封入することで形成される。上記複数の外部端子の中に図１の端子ＴＭ１～ＴＭ５が含まれる。
【0036】
二次側回路２０について説明する。二次側回路２０には、整流ダイオード２１、平滑コンデンサ２２及びフィードバック回路２３が設けられる。ここでは、ＡＣ／ＤＣコンバータ１の構成要素の内、二次側に配置される回路を二次側回路２０と称している。このため、ＡＣ／ＤＣコンバータ１の構成要素に含まれない負荷ＬＤは、二次側に配置されてはいるものの、二次側回路２０には属さない。
【0037】
トランスＴＲにおいて、二次側巻線Ｗ２の一端は整流ダイオード２１のアノードに接続され、二次側巻線Ｗ２の他端はグランドＧＮＤ２に接続される。整流ダイオード２１のカソードは平滑コンデンサ２２の一端に接続され、平滑コンデンサ２２の他端はグランドＧＮＤ２に接続される。このため、スイッチングトランジスタ１４がオンであるときに入力電圧ＶＩＮに基づく電流が一次側巻線Ｗ１に流れて一次側巻線Ｗ１にエネルギが蓄積され、その後、スイッチングトランジスタ１４がオフとされると、蓄積されたエネルギが二次側巻線Ｗ２から整流ダイオード２１を通じて平滑コンデンサ２２に向けて出力される。この結果、平滑コンデンサ２２の両端間に出力電圧ＶＯＵＴが生じる。平滑コンデンサ２２の両端は出力電圧ＶＯＵＴが加わる出力端子ＴＭＯＵＴに相当する又は出力端子ＴＭＯＵＴに接続されると解される。出力電圧ＶＯＵＴは、入力電圧ＶＩＮと、一次側巻線Ｗ１の巻き数及び二次側巻線Ｗ２の巻き数の比と、に応じた電圧値を有する正の直流電圧である。出力電圧ＶＯＵＴは若干脈動し得るが、ここでは当該脈動を無視する。通常、一次側巻線Ｗ１の巻き数に対し二次側巻線Ｗ２の巻き数は少なく、よって、出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも小さい（即ち出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも低い電圧値を有する）。
【0038】
負荷ＬＤは、出力端子ＴＭＯＵＴに接続されて出力電圧ＶＯＵＴに基づき駆動する任意の負荷であり、例えば、マイコンコンピュータ、ＤＳＰ（Digital Signal Processor）、ＤＣ／ＤＣコンバータである。負荷ＬＤの消費電流、即ち、平滑コンデンサ２２を放電させる向きに平滑コンデンサ２２及び負荷ＬＤ間に流れる電流を負荷電流又は出力電流と称し、符号“ＩＬＤ”にて表す。
【0039】
フィードバック回路２３は、出力電圧ＶＯＵＴが所定の目標電圧ＶＴＧと一致するようにフォトカプラＰＣの発光素子ＰＣｅを駆動する。例えば、フィードバック回路２３は、出力電圧ＶＯＵＴと所定の目標電圧ＶＴＧとの間の誤差に応じた電流を発光素子ＰＣｅに供給する。フィードバック回路２３はシャントレギュレータやエラーアンプ等にて構成される。目標電圧ＶＴＧは、出力電圧ＶＯＵＴが一致すべき、出力電圧ＶＯＵＴの目標電圧である。
【0040】
フォトカプラＰＣの受光素子ＰＣｒにはフィードバック電流ＩＦＢが流れる。フィードバック電流ＩＦＢの大きさは、発光素子ＰＣｅに流れる電流の大きさが増大するにつれて増大し、減少するにすれて減少する。受光素子ＰＣｒはフィードバック端子ＴＭ３とグランドＧＮＤ１との間に設けられ、フィードバック電流ＩＦＢはフィードバック端子ＴＭ３からグランドＧＮＤ１に向けて流れる。
【0041】
尚、ここでは、ダイオード整流方式（非同期整流方式）且つフライバック方式にて出力電圧ＶＯＵＴを生成する例を挙げているが、ＡＣ／ＤＣコンバータ１において、同期整流方式にて出力電圧ＶＯＵＴを生成するようにしても良いし、フォワード方式にて出力電圧ＶＯＵＴを生成するようにしても良い。
【0042】
図３を参照し、出力電圧ＶＯＵＴ及び負荷電流ＩＬＤとフィードバック電圧ＶＦＢとの関係について説明を加える。一次側制御回路１６では、電源電圧ＶＣＣを元に所定の内部電源電圧Ｖｒｅｇが生成されている。内部電源電圧Ｖｒｅｇは、グランドＧＮＤ１を基準とする正の直流電圧であり、例えば４Ｖである。一次側制御回路１６にはフィードバック用抵抗ＲＦＢが設けられている。フィードバック用抵抗ＲＦＢの一端に内部電源電圧Ｖｒｅｇが加えられ、フィードバック用抵抗ＲＦＢの他端にフィードバック端子ＴＭ３が接続される。
【0043】
負荷電流ＩＬＤはＡＣ／ＤＣコンバータ１にとっての負荷ＬＤの大きさを表しており、負荷電流ＩＬＤが大きいほど負荷ＬＤの大きさは大きく、負荷電流ＩＬＤが小さいほど負荷ＬＤの大きさは小さい。負荷ＬＤの大きさが大きいことは負荷ＬＤが重いとも表現され、負荷ＬＤの大きさが小さいことは負荷ＬＤが軽いとも表現される。尚、負荷電流ＩＬＤの大／小とは、負荷電流ＩＬＤの瞬時値の大／小ではなく、負荷電流ＩＬＤの平均値の大／小を指すと解して良い。
【0044】
スイッチングトランジスタ１４がターンオンされた後にターンオフされるという一連の動作を単位スイッチング動作と称する。ＡＣ／ＤＣコンバータ１から負荷ＬＤへの供給電力は、単位時間当たりのスイッチング動作数（即ち、単位時間当たりの単位スイッチング動作の繰り返し実行回数）と、各単位スイッチング動作における一次側電流ＩＰのピーク電流値（以下、単にピーク電流値ＩＰＥＡＫと称され得る）と、により決定される。
【0045】
出力電圧ＶＯＵＴが目標電圧ＶＴＧにて安定化されている或る状態を起点として、負荷ＬＤの大きさが大きくなると（即ち負荷電流ＩＬＤが増大すると）、出力電圧ＶＯＵＴが目標電圧ＶＴＧから低下する方向に向かう。これを受けて、フィードバック回路２３は発光素子ＰＣｅへの電流供給量を減少させる（ゼロになりうる）。この結果、フィードバック電流ＩＦＢが減少してフィードバック電圧ＶＦＢが上昇する。この際、負荷電流ＩＬＤが大きくなるにつれて、フィードバック電流ＩＦＢの減少量及びフィードバック電圧ＶＦＢの上昇量は大きくなる。但し、フィードバック電圧ＶＦＢの上昇は内部電源電圧Ｖｒｅｇまでに制限される。
【0046】
フィードバック電圧ＶＦＢが上昇すると、一次側制御回路１６は、単位時間当たりの平均スイッチング動作数、又は、各単位スイッチング動作におけるピーク電流値ＩＰＥＡＫが増大するように、スイッチングトランジスタ１４のスイッチング制御を実行する。これにより、負荷電流ＩＬＤの増大に抗して出力電圧ＶＯＵＴを目標電圧ＶＴＧにて安定化させる。
【0047】
逆に、出力電圧ＶＯＵＴが目標電圧ＶＴＧにて安定化されている或る状態を起点として、負荷ＬＤの大きさが小さくなると（即ち負荷電流ＩＬＤが減少すると）、出力電圧ＶＯＵＴが目標電圧ＶＴＧから上昇する方向に向かう。これを受けて、フィードバック回路２３は発光素子ＰＣｅへの電流供給量を増大させる。この結果、フィードバック電流ＩＦＢが増大してフィードバック電圧ＶＦＢが低下する。この際、負荷電流ＩＬＤが小さくなるにつれて、フィードバック電流ＩＦＢの増大量及びフィードバック電圧ＶＦＢの低下量は大きくなる。但し、フィードバック電圧ＶＦＢの低下はグランドＧＮＤ１の電位までに制限される。
【0048】
フィードバック電圧ＶＦＢが低下すると、一次側制御回路１６は、単位時間当たりの平均スイッチング動作数、又は、各単位スイッチング動作におけるピーク電流値ＩＰＥＡＫが減少するように、スイッチングトランジスタ１４のスイッチング制御を実行する。これにより、負荷電流ＩＬＤの減少に抗して出力電圧ＶＯＵＴを目標電圧ＶＴＧにて安定化させる。
【0049】
このように、フィードバック電圧ＶＦＢは負荷ＬＤの大きさに応じた電圧となる。本実施形態に係る構成では、負荷電流ＩＬＤが大きいほど（負荷電流ＩＬＤの平均値が大きいほど）フィードバック電圧ＶＦＢは高くなり、負荷電流ＩＬＤが小さいほど（負荷電流ＩＬＤの平均値が小さいほど）フィードバック電圧ＶＦＢは低くなる。
【0050】
一次側制御回路１６は、複数のモードの何れかを自身の動作モードに設定し、設定した動作モードにて動作する。ここでは、複数のモードに第１～第５モードが含まれているものとする。一次側制御回路１６はフィードバック電圧ＶＦＢに基づき第１～第５モードの何れかを動作モードに設定する。図４には、フィードバック電圧ＶＦＢと動作モードとの関係が示されている。
【0051】
第２～第４モードでは一次側制御回路１６によりＰＷＭ動作が実行される。ＰＷＭ動作では、スイッチングトランジスタ１４が、設定されたスイッチング周波数ｆＳＷにて周期的にスイッチングされる。つまり、スイッチング周波数ｆＳＷは、ＰＷＭ動作の実行時におけるスイッチングトランジスタ１４のスイッチング周波数（即ち、１秒当たりの単位スイッチング動作の繰り返し実行回数）である。詳細は後述の説明から明らかとなるが、ＰＷＭ動作における各単位スイッチング動作において、スイッチングトランジスタ１４がターンオンされた後、一次側電流ＩＰの値が或る電流値（例えばフィートバック電圧ＶＦＢに基づく電流値又は過電流検出電圧に基づく電流値）に達すると、スイッチングトランジスタ１４はターンオフされる。つまり、一次側制御回路１６は、所謂ＰＷＭカレントモードでトランジスタ１４のスイッチング制御を行うことができる。
【0052】
一次側制御回路１６の動作モードは、所定の電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ及びＶＥとフィードバック電圧ＶＦＢとの関係に基づき、“ＶＦＢ＜ＶＡ”の成立時に第１モードに設定され、“ＶＡ≦ＶＦＢ＜ＶＢ”の成立時に第２モードに設定され、“ＶＢ≦ＶＦＢ＜ＶＣ”の成立時に第３モードに設定され、“ＶＣ≦ＶＦＢ＜ＶＥ”の成立時に第４モードに設定され、“ＶＥ≦ＶＦＢ”の成立時に第５モードに設定される。“０＜ＶＡ＜ＶＢ＜ＶＣ＜ＶＤ＜ＶＥ”が成立し、ここでは、電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥは、夫々、０．４０Ｖ、０．５５Ｖ、１．２５Ｖ、２.００Ｖ、２．８０Ｖ（ボルト）であるとする。電圧ＶＤの意義は後述の説明から明らかとなる。
【0053】
上述したように、第２～第４モードではＰＷＭ動作が実行される。それらの内、第２モードはスイッチング周波数ｆＳＷが所定周波数ｆＬにて固定されるｆ固定モードであり、第４モードはスイッチング周波数ｆＳＷが所定周波数ｆＬよりも高い所定周波数ｆＨにて固定されるｆ固定モードである。周波数ｆＬ、ｆＨは、ここでは、夫々、２５ｋＨｚ、１００ｋＨｚ（キロヘルツ）であるとする。第３モードはフィードバック電圧ＶＦＢの低下につれてスイッチング周波数ｆＳＷを低下させるｆ低減モードである。具体的には、第３モードでは、フィードバック電圧ＶＦＢが電圧ＶＣから電圧ＶＢに低下するにつれてスイッチング周波数ｆＳＷが周波数ｆＨから周波数ｆＬへと線型的に低下せしめられ、逆に、フィードバック電圧ＶＦＢが電圧ＶＢから電圧ＶＣに上昇するにつれてスイッチング周波数ｆＳＷが周波数ｆＬから周波数ｆＨへと線型的に増大せしめられる。
【0054】
ＰＷＭ動作が実行される際、負荷ＬＤが相対的に軽いときにスイッチング周波数ｆＳＷが低減されることで、電力の変換効率を高めることができる。尚、第２モードは削除されても良い。この場合、“ＶＡ＝ＶＢ”とみなせば良い。
【0055】
第５モードは過負荷モードである。第５モードにおいて、“ＶＥ≦ＶＦＢ”が成立する状態が所定時間（例えば６４ミリ秒）以上継続した場合、一次側制御回路１６は、ＡＣ／ＤＣコンバータ１が過負荷状態にあると判断して過負荷保護動作を行う。過負荷保護動作では、ＰＷＭ動作や後述のバースト動作を行うことなく、スイッチングトランジスタ１４のスイッチングを停止してトランジスタ１４をオフ状態に維持する。尚、“ＶＥ≦ＶＦＢ”の非成立状態から“ＶＥ≦ＶＦＢ”の成立状態に移行した後、過負荷保護動作が行われるまでは、“ｆＳＷ＝ｆＨ”によるＰＷＭ動作が実行される。第５モードは、本発明の特異な特徴に関与しないため、以下、特に必要なき限り、常に“ＶＦＢ＜ＶＥ”が成立するものとして第５モードの存在を無視する。
【0056】
第１モードはバーストモードである。ＰＷＭ動作が行われている状態からフィードバック電圧ＶＦＢが低下して“ＶＦＢ＜ＶＡ”が成立するとバーストモードへの移行が発生して、一次側制御回路１６によりバースト動作が実行される。バースト動作では、上記スイッチング周波数ｆＳＷでのスイッチングトランジスタ１４のスイッチングが停止され、周期性を持たない態様でスイッチングトランジスタ１４がスイッチングされる。バースト動作におけるスイッチングトランジスタ１４のスイッチングが、偶然、周期性を持つこともあるが、このときのスイッチングトランジスタ１４のスイッチング周波数は周波数ｆＬよりも低くなる。尚、詳細は後述の説明から明らかとなるが、“ＶＦＢ＜ＶＡ”が成立している区間ではスイッチングトランジスタ１４がオフ状態に保たれ、フィードバック電圧ＶＦＢが電圧ＶＡ近辺で上下することでバースト動作が実現されることになる。
【0057】
図５を参照し、バースト動作について説明する。図５には、バースト動作が実行されているときのフィードバック電圧ＶＦＢの波形とスイッチングトランジスタ１４の状態変化とが示されている。電圧ＶＢＳＴ１は所定のバースト判定電圧であり、電圧ＶＢＳＴ２は所定のバースト解除電圧である。バースト判定電圧ＶＢＳＴ１は図４の電圧ＶＡに相当し、ここでは０．４０Ｖである。バースト解除電圧ＶＢＳＴ２はバースト判定電圧ＶＢＳＴ１よりも高く、ここでは、０．４５Ｖであるとする。
【0058】
負荷ＬＤが軽いが故に“ＶＦＢ＜ＶＢＳＴ１”が成立しているタイミングｔ１を基準にして考える。タイミングｔ１においてスイッチングトランジスタ１４はオフ状態である。トランジスタ１４がオフ状態に保たれていると出力電圧ＶＯＵＴの低下に伴ってフィードバック電圧ＶＦＢが上昇してゆく。そして、タイミングｔ２にてフィードバック電圧ＶＦＢがバースト解除電圧ＶＢＳＴ２を上回ると、それを契機に一次側制御回路１６によりトランジスタ１４がターンオンされる。バースト動作において、トランジスタ１４がターンオンされた後、タイミングｔ３にて一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦに達すると、スイッチングトランジスタ１４がターンオフされる。
【0059】
図５の例では、トランジスタ１４の一回分のスイッチングにてフィードバック電圧ＶＦＢが再びバースト判定電圧ＶＢＳＴ１を下回っており、以後、タイミングｔ１～ｔ３間の動作と同じ動作がバースト動作において繰り返される。タイミングｔ２にてフィードバック電圧ＶＦＢがバースト解除電圧ＶＢＳＴ２を上回った後、トランジスタ１４の一回分のスイッチングにてフィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１を下回らないこともあり、この場合には、フィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１を下回るまで周波数ｆＬにてトランジスタ１４のターンオンが繰り返される。負荷ＬＤが重くなることでフィードバック電圧ＶＦＢが安定的にバースト判定電圧ＶＢＳＴ１を上回るのであれば、一次側制御回路１６にて実行される動作がバースト動作からＰＷＭ動作が移行することになる。
【0060】
ここで、図６（ａ）～（ｃ）を参照し、上述のターンオフ閾値ＩＯＦＦとして、固定値を有するターンオフ閾値ＩＯＦＦ［ｃｏｎｓｔ］を用いると仮定したときのバースト動作について考える。図６（ａ）の実線波形６１０、図６（ｂ）の破線波形６２０は、夫々、第１、第２仮想状況における一次側電流ＩＰの波形を示している。第１仮想状況は“ＩＯＦＦ＝ＩＯＦＦ［ｃｏｎｓｔ］”且つ“ＶＩＮ＝ＶＩＮＬ”であるときにバースト動作が実行される状況であり、第２仮想状況は“ＩＯＦＦ＝ＩＯＦＦ［ｃｏｎｓｔ］”且つ“ＶＩＮ＝ＶＩＮＨ”であるときにバースト動作が実行される状況である。ここで、入力電圧ＶＩＮの第１例である電圧ＶＩＮＬは入力電圧ＶＩＮの第２例である電圧ＶＩＮＨよりも低い。例えば、電圧ＶＩＮＬ、ＶＩＮＨは、夫々、図１の交流電圧ＶＡＣの実効値が１００Ｖ、２４０Ｖであるときの入力電圧ＶＩＮに相当する。第１、第２仮想状況における一次側電流ＩＰは、夫々、符号“ＩＰ［ＶＩＮＬ］”、“ＩＰ［ＶＩＮＨ］”にて参照される。図６（ｃ）では、図６（ａ）に示される一次側電流ＩＰ［ＶＩＮＬ］の波形６１０と図６（ｂ）に示される一次側電流ＩＰ［ＶＩＮＨ］の波形６２０とが重ねあわせて示されている。但し、図示の便宜上、図６（ｃ）では、波形６１０及び６２０を若干互いに上下にずらして示している。
【0061】
第１及び第２仮想状況の何れにおいても、バースト動作においてスイッチングトランジスタ１４がターンオンされた後、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦ（ここではＩＯＦＦ［ｃｏｎｓｔ］）に達したことを契機にスイッチングトランジスタ１４がターンオフされる。但し、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦ（ここではＩＯＦＦ［ｃｏｎｓｔ］）に達したタイミングから、所定の遅延時間ｔＤＬＹが経過した後に、スイッチングトランジスタ１４が実際にターンオフする。遅延時間ｔＤＬＹは、一次側制御回路１６内の信号遅延や、スイッチングトランジスタ１４のゲート容量の充放電時間に基づいている。
【0062】
遅延時間ｔＤＬＹは、入力電圧ＶＩＮの大小に拘らず一定である。しかしながら、遅延時間ｔＤＬＹに対する一次側電流ＩＰの変化量は入力電圧ＶＩＮの大小に依存する。スイッチングトランジスタ１４がオンである時の一次側電流ＩＰの単位時間当たりの変化量は、一次側巻線Ｗ１のインダクタンス値に反比例し且つ入力電圧ＶＩＮに比例するからである。結果、第１仮想状況における一次側電流ＩＰのピーク電流値ＩＰＥＡＫであるピーク電流値ＩＰ１と、第２仮想状況における一次側電流ＩＰのピーク電流値ＩＰＥＡＫであるピーク電流値ＩＰ２とを比較したとき、“ＩＰ１＜ＩＰ２”となる。
【0063】
そうすると、“ＩＯＦＦ＝ＩＯＦＦ［ｃｏｎｓｔ］”であったならば、図７に示す如く、バースト境界電力ＰＢＳＴが入力電圧ＶＩＮの大小に応じて（換言すれば交流電圧ＶＡＣの大小に応じて）変化することになる。バースト境界電力ＰＢＳＴとは、バースト動作とＰＷＭ動作との切り替えの境界となる電力を指す。つまり、ＡＣ／ＤＣコンバータ１から負荷ＬＤへの供給電力（即ち出力電圧ＶＯＵＴと負荷電流ＩＬＤとの積）が、バースト境界電力ＰＢＳＴよりも大きければＰＷＭ動作が実行され、バースト境界電力ＰＢＳＴよりも小さければバースト動作が実行される。
【0064】
バースト動作は軽負荷時でのＡＣ／ＤＣコンバータ１の電力消費を低減するものであるが、入力電圧ＶＩＮによって、バースト動作が行われたり行われなかったりすることは望ましくなく、バースト動作に関わる電力設計最適化の妨げとなる。
【0065】
これを考慮し、一次側制御回路１６では、スイッチングトランジスタ１４のターンオンの後、ターンオフ閾値ＩＯＦＦを徐々に増加させる補償（以下、アップスロープ補償と称する）を行う。
【0066】
図８において、実線波形６３０、破線波形６４０は、夫々、第１、第２実状況における一次側電流ＩＰの波形を示している。第１実状況はターンオフ閾値ＩＯＦＦにアップスロープ補償が適用され且つ“ＶＩＮ＝ＶＩＮＬ”であるときにバースト動作が実行される状況であり、第２実状況はターンオフ閾値ＩＯＦＦにアップスロープ補償が適用され且つ“ＶＩＮ＝ＶＩＮＨ”であるときにバースト動作が実行される状況である。尚、図示の便宜上、図８では、波形６３０及び６４０を若干互いに上下にずらして示している。
【0067】
第１及び第２実状況の何れにおいても、バースト動作においてスイッチングトランジスタ１４がターンオンされた後、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦに達したことを契機にスイッチングトランジスタ１４がターンオフされる。但し、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦに達したタイミングから、所定の遅延時間ｔＤＬＹが経過した後に、スイッチングトランジスタ１４が実際にターンオフする。
【0068】
第１及び第２実状況では、スイッチングトランジスタ１４のターンオンの後、ターンオフ閾値ＩＯＦＦが徐々に増加する。このため、第１実状況における一次側電流ＩＰのピーク電流値ＩＰＥＡＫであるピーク電流値ＩＰ１’と、第２実状況における一次側電流ＩＰのピーク電流値ＩＰＥＡＫであるピーク電流値ＩＰ２’とを比較したとき、それらの差の大きさ｜ＩＰ１’－ＩＰ２’｜は、上述の仮想状況に対応する差の大きさ｜ＩＰ１－ＩＰ２｜よりも小さくなる。理想的には、｜ＩＰ１’－ＩＰ２’｜がゼロとされる（そうなるようにアップスロープ補償が設計される）。あらゆる状況において、｜ＩＰ１’－ＩＰ２’｜をゼロとすることは難しい場合もあるが、｜ＩＰ１’－ＩＰ２’｜が極力ゼロに近づくようにアップスロープ補償が設計される。
【0069】
図９に、アップスロープ補償がターンオフ閾値ＩＯＦＦに適用された場合における、入力電圧ＶＩＮとバースト境界電力ＰＢＳＴとの関係を示す。アップスロープ補償の利用により、バースト境界電力ＰＢＳＴにおける入力電圧ＶＩＮへの依存性が低下し、バースト境界電力ＰＢＳＴを入力電圧ＶＩＮに依存せず実質的に一定とすることも可能となる。結果、ＡＣ／ＤＣコンバータ１を含む装置のバースト動作に関わる電力設計の最適化が容易となる。
【0070】
図１０に、一次側制御回路１６の概略的な内部ブロック図を示す。一次側制御回路１６は、セット信号発生部１１０、リセット信号発生部１２０及びドライブ部１３０を有するメイン制御部１００と、電流検出部１４０と、を備える。電流検出部１４０は、電流センス抵抗１５を用いてスイッチングトランジスタ１４に流れる一次側電流ＩＰ（対象電流）を検出し、その検出結果を示す電流検出信号ＳＣＳを生成及び出力する。具体的には、電流検出部１４０に対し、グランドＧＮＤ１を基準として電流センス抵抗１５にて生じる電圧降下（即ち電流センス電圧ＶＣＳ）が与えられる。電流検出部１４０は、増幅器及びフィルタ等を含んで構成され、電流センス電圧ＶＣＳをｋ倍した電圧値を有する電圧信号を電流検出信号ＳＣＳとして生成及び出力する。ここで、ｋは正の任意の実数である。
【0071】
電流検出信号ＳＣＳはメイン制御部１００に与えられる。また、フィードバック電圧ＶＦＢもメイン制御部１００に与えられる。メイン制御部１００は、フィードバック電圧ＶＦＢ及び電流検出信号ＳＣＳに基づき（従って、フィードバック電圧ＶＦＢ及び電流センス電圧ＶＣＳに基づき）、スイッチングトランジスタ１４のゲートにスイッチング信号を供給してトランジスタ１４のゲート電圧を制御し、これによってトランジスタ１４をスイッチング駆動する。尚、トランジスタ１４のゲートに供給される信号をゲート信号と表記することもある。
【0072】
セット信号発生部１１０は信号ＳＥＴを生成する。リセット信号発生部１２０は信号ＲＳＴを生成する。信号ＳＥＴ及びＲＳＴはドライブ部１３０に供給される。信号ＳＥＴ及びＲＳＴの夫々は、ローレベル及びハイレベルの何れかの信号レベルをとる二値化信号である。ハイレベルの信号ＳＥＴは、スイッチングトランジスタ１４のターンオンを指示するセット信号として機能し、ローレベルの信号ＳＥＴはセット信号として機能しない（無効である）。ハイレベルの信号ＲＳＴは、スイッチングトランジスタ１４のターンオフを指示するリセット信号として機能し、ローレベルの信号ＲＳＴはリセット信号として機能しない（無効である）。
【0073】
ドライブ部１３０は、セット信号を受けたとき（即ちハイレベルの信号ＳＥＴを受けたとき）、スイッチングトランジスタ１４をオン状態にするための信号（即ちハイレベルのゲート信号）をスイッチングトランジスタ１４のゲートに供給する。ドライブ部１３０は、リセット信号を受けたとき（即ちハイレベルの信号ＲＳＴを受けたとき）、スイッチングトランジスタ１４をオフ状態にするための信号（即ちローレベルのゲート信号）をスイッチングトランジスタ１４のゲートに供給する。
【0074】
また、メイン制御部１００は、フィードバック電圧ＶＦＢに基づき、スイッチングトランジスタ１４を設定されたスイッチング周波数ｆＳＷでスイッチングさせるＰＷＭ動作、又は、バースト動作を実行する。バースト動作では、上述の如く、スイッチング周波数ｆＳＷでのトランジスタ１４のスイッチングを停止させる。
【0075】
バースト動作において、セット信号発生部１１０はフィードバック電圧ＶＦＢに基づきセット信号を発生させ（図５参照；“ＶＦＢ＞ＶＢＳＴ２”となったことを受けてセット信号を発生させ）、その後、リセット信号発生部１２０は電流検出信号ＳＣＳを参照し一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦを超えたことを契機にリセット信号を発生させる。ここで、ターンオフ閾値ＩＯＦＦには上述のアップスロープ補償が適用される。
【0076】
図１１にメイン制御部１００の詳細な構成例を示す。
【0077】
セット信号発生部１１０について説明する。図１１の構成例において、セット信号発生部１１０は、比較器１１１及びオシレータ１１２を備える。比較器１１１は、ヒステリシス付きの比較器であって、フィードバック電圧ＶＦＢに応じたフィードバック信号ＳＦＢ２に基づき、オシレータ１１２に対するイネーブル信号ＥＮＯＳＣを生成する。ここでは、フィードバック信号ＳＦＢ２は、フィードバック電圧ＶＦＢの１／２倍の電圧値を有する電圧信号であるとする。比較器１１１は、フィードバック信号ＳＦＢ２による電圧（ＶＦＢ／２）と電圧（ＶＢＳＴ１／２）又は電圧（ＶＢＳＴ２／２）とを比較して、それらの大小関係を示す信号をイネーブル信号ＥＮＯＳＣとして出力する。イネーブル信号ＥＮＯＳＣは、ローレベル及びハイレベルの何れかの信号レベルをとる二値化信号である。
【0078】
比較器１１１において、電圧（ＶＦＢ／２）と電圧（ＶＢＳＴ１／２）又は電圧（ＶＢＳＴ２／２）との比較は、フィードバック電圧ＶＦＢとバースト判定電圧ＶＢＳＴ１又はバースト解除電圧ＶＢＳＴ２との比較と等価である。故に、電圧ＶＦＢと電圧ＶＢＳＴ１又はＶＢＳＴ２との大小関係に注目して比較器１１１の動作を説明する。図１２に、電圧ＶＦＢ、ＶＢＳＴ１及びＶＢＳＴ２と、イネーブル信号ＥＮＯＳＣを含む各種信号との関係を示す（図１２に示される信号ＯＵＴＶＣＯについては後述）。
【0079】
一次側制御回路１６の起動直後においては、所定の起動シーケンスによりフィードバック電圧ＶＦＢはバースト判定電圧ＶＢＳＴ１及びバースト解除電圧ＶＢＳＴ２よりも十分に高く、このとき、比較器１１１の出力信号であるイネーブル信号ＥＮＯＳＣはハイレベルとなっている。
【0080】
図１２に示す如く、比較器１１１の出力信号（ＥＮＯＳＣ）がハイレベルであるとき、比較器１１１では、フィードバック電圧ＶＦＢとバースト判定電圧ＶＢＳＴ１とが比較され、“ＶＦＢ＞ＶＢＳＴ１”の成立時にはイネーブル信号ＥＮＯＳＣがハイレベルに維持される一方、“ＶＦＢ＜ＶＢＳＴ１”の成立時にはイネーブル信号ＥＮＯＳＣがハイレベルからローレベルに切り替えられる。比較器１１１の出力信号がハイレベルであるときにおいて、“ＶＦＢ＝ＶＢＳＴ１”であったときには、イネーブル信号ＥＮＯＳＣはハイレベル及びローレベルの何れかとなる。
【0081】
図１２に示す如く、比較器１１１の出力信号（ＥＮＯＳＣ）がローレベルであるとき、比較器１１１では、フィードバック電圧ＶＦＢとバースト解除電圧ＶＢＳＴ２とが比較され、“ＶＦＢ＜ＶＢＳＴ２”の成立時にはイネーブル信号ＥＮＯＳＣがローレベルに維持される一方、“ＶＦＢ＞ＶＢＳＴ２”の成立時にはイネーブル信号ＥＮＯＳＣがローレベルからハイレベルに切り替えられる。比較器１１１の出力信号がローレベルであるときにおいて、“ＶＦＢ＝ＶＢＳＴ２”であったときには、イネーブル信号ＥＮＯＳＣはハイレベル及びローレベルの何れかとなる。
【0082】
オシレータ１１２は、フィードバック電圧ＶＦＢに応じた周波数を有する矩形波信号を生成し、イネーブル信号ＥＮＯＳＣがハイレベルであるときに限り、生成した矩形波信号を信号ＳＥＴとして出力する。イネーブル信号ＥＮＯＳＣがローレベルであるならば、信号ＳＥＴはローレベルに維持される。
【0083】
図１３にオシレータ１１２の機能ブロック図を示す。図１２も併せて参照し、オシレータ１１２は、フィードバック電圧ＶＦＢに応じた周波数ｆＶＣＯを有する矩形波信号ＯＵＴＶＣＯを連続的に生成及び出力する電圧制御発振器１１２ａと、イネーブル信号ＥＮＯＳＣがハイレベルであるときに限り、電圧制御発振器１１２ａから出力される矩形波信号ＯＵＴＶＣＯを信号ＳＥＴとしてオシレータ１１２の外部に出力するスイッチ部１１２ｂと、で構成されると考えることができる。イネーブル信号ＥＮＯＳＣがローレベルであるときには信号ＳＥＴはローレベルで固定されるものとする。
【0084】
図１４にフィードバック電圧ＶＦＢと周波数ｆＶＣＯとの関係を示す。周波数ｆＶＣＯには上限及び下限が存在する。周波数ｆＶＣＯの上限は上述の周波数ｆＨであり、周波数ｆＶＣＯの下限は上述の周波数ｆＬである（図４参照）。ＰＷＭ動作が行われるとき、周波数ｆＶＣＯが上述のスイッチング周波数ｆＳＷとなる。“ＶＦＢ≦ＶＢ”の成立時には周波数ｆＶＣＯは周波数ｆＬで固定され、“ＶＣ≦ＶＦＢ”の成立時には周波数ｆＶＣＯは周波数ｆＨで固定される。“ＶＢ≦ＶＦＢ≦ＶＣ”の成立時には、フィードバック電圧ＶＦＢが電圧ＶＢから電圧ＶＣに上昇するにつれて周波数ｆＶＣＯが周波数ｆＬから周波数ｆＨへと線型的に増大する。
【0085】
矩形波信号ＯＵＴＶＣＯでは、微小時間だけ信号レベルがハイレベルとなるパルスが周波数ｆＶＣＯにて繰り返し発生する。故に、イネーブル信号ＥＮＯＳＣがハイレベルであるときには、信号ＳＥＴにおいてアップエッジが周波数ｆＶＣＯにて繰り返し生じることになる。
【0086】
図１１を再度参照し、リセット信号発生部１２０について説明する。図１１の構成例において、リセット信号発生部１２０は、スロープ補償信号生成部１２１及び１２４と、加算器１２２及び１２５と、比較器１２３及び１２６と、論理和回路１２７と、を備える。
【0087】
スロープ補償信号生成部１２１はスロープ補償信号ＳＳＬＰＡを生成及び出力し、スロープ補償信号生成部１２４はスロープ補償信号ＳＳＬＰＢを生成及び出力する。スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢの夫々は、時間経過と共に信号値が変化する電圧信号である。任意の電圧信号について、当該電圧信号の信号値は、当該電圧信号の電圧値に相当する。スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢの夫々において、信号値の変化は周期性を有し、その周期の逆数は周波数ｆＶＣＯと一致する。
【0088】
加算器１２２には、フィードバック電圧ＶＦＢに応じたフィードバック信号ＳＦＢ１と、スロープ補償信号生成部１２１からのスロープ補償信号ＳＳＬＰＡが入力される。ここでは、フィードバック信号ＳＦＢ１は、フィードバック電圧ＶＦＢの１／４倍の電圧値を有する電圧信号であるとする。加算器１２２は、フィードバック信号ＳＦＢ１にスロープ補償信号ＳＳＬＰＡを加算し、加算結果による電圧信号をターンオフ閾値用信号ＳＯＦＦＡとして出力する。ターンオフ閾値用信号ＳＯＦＦＡの信号値（即ち電圧値）は、フィードバック信号ＳＦＢ１の信号値（即ち電圧値；ここではＶＦＢ／４）と、スロープ補償信号ＳＳＬＰＡの信号値（即ち電圧値）との和となる。ターンオフ閾値用信号ＳＯＦＦＡは、上述のターンオフ閾値ＩＯＦＦを電圧信号の形態で表したものであり、ターンオフ閾値用信号ＳＯＦＦＡによってターンオフ閾値ＩＯＦＦが指し示される。
【0089】
比較器１２３において、反転入力端子にはターンオフ閾値用信号ＳＯＦＦＡが入力され、非反転入力端子には電流検出信号ＳＣＳが入力される。図１０等を参照した説明から理解されるよう、電流検出信号ＳＣＳは一次側電流ＩＰの値を指し示す電圧信号である。
【0090】
“ＳＣＳ＞ＳＯＦＦＡ”の成立は“ＩＰ＞ＩＯＦＦ”の成立に相当し、“ＳＣＳ＜ＳＯＦＦＡ”の成立は“ＩＰ＜ＩＯＦＦ”の成立に相当する。比較器１２３は、“ＳＣＳ＞ＳＯＦＦＡ”が成立しているとき、即ち、電流検出信号ＳＣＳの信号値（電圧値）がターンオフ閾値用信号ＳＯＦＦＡの信号値（電圧値）よりも大きいとき、ハイレベルの信号を出力し、そうでないとき、ローレベルの信号を出力する。但し、“ＳＣＳ＝ＳＯＦＦＡ”の成立時において比較器１２３の出力信号はハイレベルとなり得る。
【0091】
加算器１２５には、所定の過電流検出電圧ＶＬＩＭを示す電圧信号ＳＬＩＭと、スロープ補償信号生成部１２４からのスロープ補償信号ＳＳＬＰＢが入力される。過電流検出電圧ＶＬＩＭは固定電圧値を有する。但し、一次側制御回路１６の起動時におけるソフトスタート動作の実行時において、過電流検出電圧ＶＬＩＭは上記固定電圧値よりも小さく設定されることがある。加算器１２５は、過電流検出電圧ＶＬＩＭを示す電圧信号ＳＬＩＭにスロープ補償信号ＳＳＬＰＢを加算し、加算結果による電圧信号を過電流閾値用信号ＳＯＦＦＢとして出力する。過電流閾値用信号ＳＯＦＦＢの信号値（即ち電圧値）は、電圧信号ＳＬＩＭの信号値（即ち電圧値；ここではＶＬＩＭ）と、スロープ補償信号ＳＳＬＰＢの信号値（即ち電圧値）との和となる。過電流閾値用信号ＳＯＦＦＢは、一次側電流ＩＰに対する過電流閾値ＩＬＩＭを電圧信号の形態で表したものであり、過電流閾値用信号ＳＯＦＦＢよって過電流閾値ＩＬＩＭが指し示される。
【0092】
比較器１２６において、反転入力端子には過電流閾値用信号ＳＯＦＦＢが入力され、非反転入力端子には電流検出信号ＳＣＳが入力される。
【0093】
“ＳＣＳ＞ＳＯＦＦＢ”の成立は“ＩＰ＞ＩＬＩＭ”の成立に相当し、“ＳＣＳ＜ＳＯＦＦＢ”の成立は“ＩＰ＜ＩＬＩＭ”の成立に相当する。比較器１２６は、“ＳＣＳ＞ＳＯＦＦＢ”が成立しているとき、即ち、電流検出信号ＳＣＳの信号値（電圧値）が過電流閾値用信号ＳＯＦＦＢの信号値（電圧値）よりも大きいとき、ハイレベルの信号を出力し、そうでないとき、ローレベルの信号を出力する。但し、“ＳＣＳ＝ＳＯＦＦＢ”の成立時において比較器１２６の出力信号はハイレベルとなり得る。
【0094】
論理和回路１２７は、比較器１２３及び１２６の出力信号の論理和信号を信号ＲＳＴとして出力する。従って、比較器１２３の出力信号及び比較器１２６の出力信号の内、双方がローレベルである場合に限り信号ＲＳＴはローレベルとなり、少なくとも一方がハイレベルであれば、信号ＲＳＴはハイレベルとなる。
【0095】
故に、スロープ補償信号生成部１２１、加算器１２２及び比較器１２３から成る第１ブロックと、スロープ補償信号生成部１２４、加算器１２５及び比較器１２６から成る第２ブロックの何れかのブロックにより、リセット信号（即ちハイレベルの信号ＲＳＴ）が生成されることになる。後にも説明されるが、リセット信号を生成する機能は、“ＶＦＢ＜ＶＤ”では第１ブロックが担い、“ＶＤ≦ＶＦＢ”では第２ブロックが担う（電圧ＶＤに関し、図４参照）。
【0096】
【0097】
スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢは、信号ＯＵＴＶＣＯのアップエッジが生じるタイミングにおいて、夫々、所定の初期信号値ＩＮＩＡ、ＩＮＩＢを有する。初期信号値ＩＮＩＡ及びＩＮＩＢはゼロであるが、ゼロ以外で有り得ても良い。
【0098】
信号ＯＵＴＶＣＯにてアップエッジが生じたタイミングから次のアップエッジが生じるまでの区間を、単位区間と称する。１つの単位区間の長さは信号ＯＵＴＶＣＯの周波数ｆＶＣＯの逆数と一致する。各単位区間は前段区間Ｐ１と後段区間Ｐ２とから成る。各単位区間において、単位区間の開始と同時に前段区間Ｐ１が開始され、前段区間Ｐ１の終了と同時に後段区間Ｐ２が開始されて良い。
【0099】
各単位区間において、前段区間Ｐ１では、スロープ補償信号ＳＳＬＰＡの信号値（即ち電圧値）が初期信号値ＩＮＩＡを起点にして時間経過と共に増大してゆき、前段区間Ｐ１の終了タイミングにてスロープ補償信号ＳＳＬＰＡの信号値は所定の信号値ＴＯＰＡを有する。当然“ＩＮＩＡ＜ＴＯＰＡ”である。各単位区間において、後段区間Ｐ２では、スロープ補償信号ＳＳＬＰＡの信号値（即ち電圧値）が信号値ＴＯＰＡを起点にして時間経過と共に減少してゆき、後段区間Ｐ２の終了タイミングにてスロープ補償信号ＳＳＬＰＡの信号値は所定の信号値ＢＴＭＡを有する。図１５の例では、“ＢＴＭＡ＜ＩＮＩＡ”となっているが、“ＢＴＭＡ＝ＩＮＩＡ”又は“ＢＴＭＡ＞ＩＮＩＡ”で有り得て良い。
【0100】
各単位区間において、前段区間Ｐ１では、スロープ補償信号ＳＳＬＰＢの信号値（即ち電圧値）が初期信号値ＩＮＩＢを起点にして時間経過と共に増大してゆき、前段区間Ｐ１の終了タイミングにてスロープ補償信号ＳＳＬＰＢの信号値は所定の信号値ＴＯＰＢを有する。当然“ＩＮＩＢ＜ＴＯＰＢ”である。各単位区間において、後段区間Ｐ２では、スロープ補償信号ＳＳＬＰＢの信号値（即ち電圧値）が信号値ＴＯＰＢを起点にして時間経過と共に減少してゆき、後段区間Ｐ２の終了タイミングにてスロープ補償信号ＳＳＬＰＢの信号値は所定の信号値ＢＴＭＢを有する。図１５の例では、“ＢＴＭＢ＜ＩＮＩＢ”となっているが、“ＢＴＭＢ＝ＩＮＩＢ”又は“ＢＴＭＢ＞ＩＮＩＢ”で有り得て良い。
【0101】
前段区間Ｐ１にて上述のアップスロープ補償が実現される。後段区間Ｐ２におけるスロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢの信号値の減少は、ダウンスロープ補償と称される。ダウンスロープ補償（一般にＡＣスロープ補償とも称され得る）は、サブハーモニック発振の防止を目的として導入されるものである。ダウンスロープ補償によるサブハーモニック発振の防止の原理は公知であるため、その説明を省略する。
【0102】
各単位区間において、後段区間Ｐ２の開始タイミングは、当該単位区間の開始タイミングから時間“ｑ・１／ｆＶＣＯ”だけ後のタイミングとされる。“１／ｆＶＣＯ”は各単位区間の長さに相当する。係数ｑは、０より大きく且つ１より小さな値を持つ。サブハーモニック発振を有効に防止すべく、係数ｑに０．５以下の値を持たせると良く、例えば、“０．３５＜ｑ＜０．４９”とされる。
【0103】
尚、図１５の例では、各単位区間が前段区間Ｐ１及び後段区間Ｐ２のみから形成されているが、各単位区間において、前段区間Ｐ１の終了後、後段区間Ｐ２が開始される前に、スロープ補償信号ＳＳＬＰＡ、ＳＳＬＰＢの信号値が夫々信号値ＴＯＰＡ、ＴＯＰＢにて固定される有限の区間が存在していても良いし、後段区間Ｐ２の終了後、次の単位区間が開始される前に、スロープ補償信号ＳＳＬＰＡ、ＳＳＬＰＢの信号値が夫々信号値ＢＴＭＡ、ＢＴＭＢにて固定される有限の区間が存在していても良い。
【0104】
また、図１５の例では、イネーブル信号ＥＮＯＳＣがハイレベルに維持されていることを想定しているが、イネーブル信号ＥＮＯＳＣがローレベルであるときの信号ＯＵＴＶＣＯ、ＳＳＬＰＡ及びＳＳＬＰＢの関係も上述したものと同じであって良い。但し、イネーブル信号ＥＮＯＳＣがローレベルであるときには、信号ＳＳＬＰＡ及びＳＳＬＰＢの変化は意味を持たないため、信号ＳＳＬＰＡ及びＳＳＬＰＢの信号値はゼロに固定されていても良い。
【0105】
ここでは、スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢは互いに同じ信号であるとする。スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢが互いに同じ信号である場合、スロープ補償信号生成部１２４を削除し、スロープ補償信号生成部１２１にて生成されるスロープ補償信号ＳＳＬＰＡを、加算器１２２に対して入力すると共に、加算器１２５に対しスロープ補償信号ＳＳＬＰＢとして入力しても良い。但し、スロープ補償信号ＳＳＬＰＡ及びＳＳＬＰＢは互いに異なる信号であっても良い。
【0106】
【0107】
ＦＦ１３１は、セット入力端子（Ｓ）、リセット入力端子（Ｒ）及び出力端子（Ｑ）を備える。ＦＦ１３１において、セット入力端子に対し信号ＳＥＴが入力され、リセット入力端子に対し信号ＲＳＴが入力され、出力端子から信号ＤＲＶが出力される。図１６に示す如く、ＦＦ１３１は、信号ＳＥＴがハイレベルであれば出力端子からハイレベルの信号ＤＲＶを出力し、以後、信号ＲＳＴがハイレベルとなるまで出力信号ＤＲＶのハイレベルを維持する。ＦＦ１３１は、信号ＲＳＴがハイレベルであれば出力端子からローレベルの信号ＤＲＶを出力し、以後、信号ＳＥＴがハイレベルとなるまで出力信号ＤＲＶのローレベルを維持する。メイン制御部１００において、信号ＳＥＴ及びＲＳＴが同時にハイレベルとなることは無い（そうなるように、信号ＳＥＴのハイレベルのパルス幅は十分に短く設定されている）。
【0108】
ドライバ１３２は、一次側制御回路１６の出力端子ＴＭ１（図１参照）を介してスイッチングトランジスタ１４のゲートに接続され、ＦＦ１３１の出力信号ＤＲＶに基づき、スイッチングトランジスタ１４のゲート電圧を制御する。ドライバ１３２は、出力信号ＤＲＶがハイレベルであれば、トランジスタ１４のゲート電圧をハイレベルにすることでトランジスタ１４をオン状態とし、出力信号ＤＲＶがローレベルであれば、トランジスタ１４のゲート電圧をローレベルにすることでトランジスタ１４をオフ状態とする。但し、ＦＦ１３１の出力信号ＤＲＶのアップエッジに応答してトランジスタ１４が実際にオン状態に切り替わるまでには遅延が存在し、ＦＦ１３１の出力信号ＤＲＶのダウンエッジに応答してトランジスタ１４が実際にオフ状態に切り替わるまでには遅延が存在する。
【0109】
図１１の構成例に関してバースト動作を説明する。“ＶＦＢ＜ＶＤ”の成立下では“ＳＯＦＦＡ＜ＳＯＦＦＢ”が成立するよう過電流検出電圧ＶＬＩＭが設定されている（電圧ＶＤに関し、図４参照）。故に、バースト動作では、電流検出信号ＳＣＳの信号値がターンオフ閾値用信号ＳＯＦＦＡの信号値を上回ることを契機に（即ち一次側電流ＩＰがターンオフ閾値ＩＯＦＦを上回ることを契機に）、リセット信号（ハイレベルの信号ＲＳＴ）が発生する。バースト動作が行われるときには、フォードバック電圧ＶＦＢが十分に小さいが故に、リセット信号の発生タイミングが常に前段区間Ｐ１に属することとなり、アップスロープ補償が有効に機能して図８及び図９に示したような効果が得られる。
【0110】
次に、“ＶＦＢ＜ＶＤ”の成立下でのＰＷＭ動作について説明する。上述したように、“ＶＦＢ＜ＶＤ”の成立下では“ＳＯＦＦＡ＜ＳＯＦＦＢ”が成立するよう過電流検出電圧ＶＬＩＭが設定されている。故に、“ＶＦＢ＜ＶＤ”の成立下でのＰＷＭ動作では、バースト動作と同様、電流検出信号ＳＣＳの信号値がターンオフ閾値用信号ＳＯＦＦＡの信号値を上回ることを契機に（即ち一次側電流ＩＰがターンオフ閾値ＩＯＦＦを上回ることを契機に）、リセット信号（ハイレベルの信号ＲＳＴ）が発生する。このリセット信号の発生タイミングが前段区間Ｐ１に属しておれば、アップスロープ補償が有効に機能する。一方で、サブハーモニック発振の抑制も重要であり、リセット信号の発生タイミングが後段区間Ｐ２に属しておれば、ダウンスロープ補償によるサブハーモニック発振の抑制効果が得られる。
【0111】
“ＶＦＢ＜ＶＤ”の成立下でＰＷＭ動作が行われるときにおいてフィードバック電圧ＶＦＢが比較的低ければ、前段区間Ｐ１にてリセット信号が発生することが支配的となって、アップスロープ補償が有効に機能し易い。“ＶＦＢ＜ＶＤ”の成立下でＰＷＭ動作が行われるときにおいてフィードバック電圧ＶＦＢが比較的高ければ、後段区間Ｐ２にてリセット信号が発生することが支配的となって、ダウンスロープ補償が有効に機能し易い。
【0112】
次に、“ＶＤ＜ＶＦＢ”の成立下でのＰＷＭ動作について説明する。“ＶＤ＜ＶＦＢ”の成立下では“ＳＯＦＦＡ＞ＳＯＦＦＢ” が成立するよう過電流検出電圧ＶＬＩＭが設定されている。故に、“ＶＤ＜ＶＦＢ”の成立下でのＰＷＭ動作では、電流検出信号ＳＣＳの信号値が過電流閾値用信号ＳＯＦＦＢの信号値を上回ることを契機に（即ち一次側電流ＩＰが過電流閾値ＩＬＩＭを上回ることを契機に）、リセット信号（ハイレベルの信号ＲＳＴ）が発生する。このリセット信号の発生タイミングが前段区間Ｐ１に属しておれば、アップスロープ補償が有効に機能する。一方で、サブハーモニック発振の抑制も重要であり、リセット信号の発生タイミングが後段区間Ｐ２に属しておれば、ダウンスロープ補償によるサブハーモニック発振の抑制効果が得られる。
【0113】
第４モード（図４参照）の内、“ＶＤ＜ＶＦＢ”が成立するモードは特にカレントリミットモードと称される。カレントリミットモードでは、一次側電流ＩＰが過電流閾値ＩＬＩＭに達したときにリセット信号が発生されることになる。カレントリミットモードにおいて、過電流検出電圧ＶＬＩＭに対しアップスロープ補償を適用しなければ、上記の遅延時間ｔＤＬＹの影響により、二次側での最大電力が入力電圧ＶＩＮの大小に依存して変化することになる。図１１の構成では、カレントリミットモードにおいて、スロープ補償信号生成部１２４及び加算器１２５を用いてアップスロープ補償が適用されているので、二次側での最大電力が入力電圧ＶＩＮに依存して変化することが抑制される。
【0114】
図１７に、リセット信号を発生させるために一次側電流ＩＰと対比される電流の波形６６１～６６５を示す。波形６６１は、バースト動作において一次側電流ＩＰと対比される電流波形（ターンオフ閾値ＩＯＦＦを持つ電流の波形）である。波形６６２は、第２モードでのＰＷＭ動作において一次側電流ＩＰと対比される電流波形（ターンオフ閾値ＩＯＦＦを持つ電流の波形）である。波形６６３は、第３モードでのＰＷＭ動作において一次側電流ＩＰと対比される電流波形（ターンオフ閾値ＩＯＦＦを持つ電流の波形）である。波形６６４は、第４モード且つ“ＶＦＢ＜ＶＤ”でのＰＷＭ動作において一次側電流ＩＰと対比される電流波形（ターンオフ閾値ＩＯＦＦを持つ電流の波形）である。波形６６５は、カレントリミットモードにおいて一次側電流ＩＰと対比される電流波形（過電流閾値ＩＬＩＭを持つ電流の波形）である。
【0115】
アップスロープ補償は、バースト動作が行われるときだけではなくＰＷＭ動作が行われるときにも実行されるので、ＰＷＭ動作において、二次側電力ＰＯＵＴ（＝ＶＯＵＴ×ＩＬＤ）が入力電圧ＶＩＮの変動に対して影響を受けなくなる又は受けにくくなる（但し、前半区間Ｐ１でリセット信号が発生した場合）。つまり、図９に示したような効果をＰＷＭ動作の実行時にも得ることができるようになる。
【0116】
結果、ＰＷＭ動作が行われるとき、図１８に示す如く、二次側電力ＰＯＵＴとスイッチング周波数ｆＳＷの関係を、入力電圧ＶＩＮの変化に対して不変とすることも可能となる。これにより、入力電圧ＶＩＮの変動があることを気にすることなく回路設計を行うことができ、設計の容易化が期待される（アップスロープ補償が無い場合、例えば、“ＶＩＮ＝ＶＩＮＬ”であるときと“ＶＩＮ＝ＶＩＮＨ”であるときの双方を考慮して回路設計を行う必要がある）。図１８において、実線折れ線６８１は“ＶＩＮ＝ＶＩＮＬ”であるときの二次側電力ＰＯＵＴ及びスイッチング周波数ｆＳＷ間の関係を示し、破線折れ線６８２は“ＶＩＮ＝ＶＩＮＨ”であるときの二次側電力ＰＯＵＴ及びスイッチング周波数ｆＳＷ間の関係を示す。図示の便宜上、図１８では、折れ線６８１及び６８２が若干互いに上下にずらして示されているが、理想的には折れ線６８１及び６８２は完全に重なり合う。
【0117】
上述の説明から理解されるよう、セット信号発生部１１０は、ＰＷＭ動作において、オシレータ１１２を用い所定周波数ｆＶＣＯ（スイッチング周波数ｆＳＷに相当）にてセット信号を発生させる。リセット信号発生部１２０は、ＰＷＭ動作において、電流検出信号ＳＣＳと、ターンオフ閾値ＩＯＦＦを示すターンオフ閾値用信号ＳＯＦＦＡと、過電流閾値ＩＬＩＭを示す過電流用閾値用信号ＳＯＦＦＢと、に基づき、リセット信号を発生させる。
【0118】
より具体的には、ＰＷＭ動作においては、電流検出信号ＳＣＳとターンオフ閾値用信号ＳＯＦＦＡとを比較する比較器１２３の比較結果、及び、電流検出信号ＳＣＳと過電流閾値用信号ＳＯＦＦＢとを比較する比較器１２６の比較結果が参照され、それらの比較結果に基づき、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦ又は過電流閾値ＩＬＩＭより大きくなったときに、リセット信号が発生することになる。上述したように、“ＳＣＳ＞ＳＯＦＦＡ”の成立は一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦより大きいことを表し、“ＳＣＳ＞ＳＯＦＦＢ”の成立は一次側電流ＩＰの値が過電流閾値ＩＬＩＭより大きいことを表す。
【0119】
セット信号の発生後の所定区間（前段区間Ｐ１に相当）においては、時間経過と共に信号値が増大するスロープ補償信号ＳＳＬＰＡをフィードバック電圧ＶＦＢに比例する信号ＳＦＢ１に加算することでターンオフ閾値用信号ＳＯＦＦＡが生成され、且つ、時間経過と共に信号値が増大するスロープ補償信号ＳＳＬＰＢを所定値を持つ信号ＳＬＩＭに加算することで過電流閾値用信号ＳＯＦＦＢが生成される。これにより、アップスロープ補償が実現される。上記所定区間の後には、サブハーモニック発振の防止を目的としたダウンスロープ補償が適用される。
【0120】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態では、第１実施形態に対する変形技術や応用技術等を説明する。第２実施形態に記載の事項を第１実施形態に適用することができる。
本発明の第２実施形態を説明する。第２実施形態では、第１実施形態に対する変形技術や応用技術等を説明する。第２実施形態に記載の事項を第１実施形態に適用することができる。
【0121】
第２実施形態は以下の実施例ＥＸ２＿１～ＥＸ２＿３を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿３に適用され、各実施例において、第１実施形態での上述事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２＿１～ＥＸ２＿３の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0122】
実施例ＥＸ２＿１の説明に先立ち、第１実施形態の動作及び構成について補足する。第１実施形態では、負荷ＬＤの大きさが減少するにつれてフィードバック電圧ＶＦＢが低下する構成が採用されている。このため、第１実施形態に係るメイン制御部１００は、フィードバック電圧ＶＦＢが所定のバースト判定電圧ＶＢＳＴ１より高い状態に保たれているとき、ＰＷＭ動作を継続的に実行し、フィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１を下回るとバースト動作を開始する。
【0123】
つまり、第１実施形態に係るメイン制御部１００は、フィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１より高い状態からバースト判定電圧ＶＢＳＴ１より低い状態に移行したことを受けてバースト動作を開始し、バースト動作の開始後、図１９に示す如く、フィードバック電圧ＶＦＢが所定のバースト解除電圧ＶＢＳＴ２を上回るまでスイッチングトランジスタ１４をオフ状態に維持し、フィードバック電圧ＶＦＢがバースト解除電圧ＶＢＳＴ２を上回るとセット信号発生部１１０によりセット信号（ハイレベルの信号ＳＥＴ）を発生させ、その後、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦを超えたことを受けてリセット信号発生部１２０によりリセット信号（ハイレベルの信号ＲＳＴ）を発生させる。第１実施形態では“ＶＢＳＴ２＞ＶＢＳＴ１”である。
【0124】
尚、図１９では、セット信号の発生と同時にスイッチングトランジスタ１４がターンオンすると仮定している（ターンオフに対してのみ遅延時間ｔＤＬＹを図示している）。図１１の構成において、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦを超えたとき、“ＳＣＳ＞ＳＯＦＦＡ”が成立してリセット信号（ハイレベルの信号ＲＳＴ）が発生することになる。
【0125】
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。ＡＣ／ＤＣコンバータ１において、負荷ＬＤの大きさが減少するにつれてフィードバック電圧ＶＦＢが上昇する構成が採用されていても良く、この構成を実施例ＥＸ２＿１として説明する。
実施例ＥＸ２＿１を説明する。ＡＣ／ＤＣコンバータ１において、負荷ＬＤの大きさが減少するにつれてフィードバック電圧ＶＦＢが上昇する構成が採用されていても良く、この構成を実施例ＥＸ２＿１として説明する。
【0126】
実施例ＥＸ２＿１では、負荷ＬＤの大きさが減少するにつれてフィードバック電圧ＶＦＢが上昇する構成が採用されているが故に、メイン制御部１００は、フィードバック電圧ＶＦＢが所定のバースト判定電圧ＶＢＳＴ１より低い状態に保たれているとき、ＰＷＭ動作を継続的に実行し、フィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１を上回るとバースト動作を開始する。
【0127】
つまり、実施例ＥＸ２＿１に係るメイン制御部１００は、フィードバック電圧ＶＦＢがバースト判定電圧ＶＢＳＴ１より低い状態からバースト判定電圧ＶＢＳＴ１より高い状態に移行したことを受けてバースト動作を開始し、バースト動作の開始後、図２０に示す如く、フィードバック電圧ＶＦＢが所定のバースト解除電圧ＶＢＳＴ２を下回るまでスイッチングトランジスタ１４をオフ状態に維持し、フィードバック電圧ＶＦＢがバースト解除電圧ＶＢＳＴ２を下回るとセット信号発生部１１０によりセット信号（ハイレベルの信号ＳＥＴ）を発生させ、その後、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦを超えたことを受けてリセット信号発生部１２０によりリセット信号（ハイレベルの信号ＲＳＴ）を発生させる。実施例ＥＸ２＿１では“ＶＢＳＴ２＜ＶＢＳＴ１”である。
【0128】
尚、図２０では、セット信号の発生と同時にスイッチングトランジスタ１４がターンオンすると仮定している（ターンオフに対してのみ遅延時間ｔＤＬＹを図示している）。図１１の構成において、一次側電流ＩＰの値がターンオフ閾値ＩＯＦＦを超えたとき、“ＳＣＳ＞ＳＯＦＦＡ”が成立してリセット信号（ハイレベルの信号ＲＳＴ）が発生することになる。
【0129】
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。図１のＡＣ／ＤＣコンバータ１は本発明に係るスイッチング電源装置の一種である。図１において、スイッチングトランジスタ１４は、インダクタとしての一次側巻線Ｗ１に直列接続されるスイッチング素子の例であり、一次側制御回路１６は、スイッチング素子をスイッチングするスイッチング制御回路の例である。スイッチング素子をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能であるし、バイポーラトランジスタ、接合型ＦＥＴ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）として構成する変形も可能である。何れにせよ、インダクタ及びスイッチング素子の直列回路に対し入力電圧ＶＩＮが加えられ、スイッチング素子をスイッチングすることを通じ、出力端子ＴＭＯＵＴに出力電圧ＶＯＵＴが発生する。
実施例ＥＸ２＿２を説明する。図１のＡＣ／ＤＣコンバータ１は本発明に係るスイッチング電源装置の一種である。図１において、スイッチングトランジスタ１４は、インダクタとしての一次側巻線Ｗ１に直列接続されるスイッチング素子の例であり、一次側制御回路１６は、スイッチング素子をスイッチングするスイッチング制御回路の例である。スイッチング素子をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能であるし、バイポーラトランジスタ、接合型ＦＥＴ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）として構成する変形も可能である。何れにせよ、インダクタ及びスイッチング素子の直列回路に対し入力電圧ＶＩＮが加えられ、スイッチング素子をスイッチングすることを通じ、出力端子ＴＭＯＵＴに出力電圧ＶＯＵＴが発生する。
【0130】
フィードバック回路２３、フォトカプラＰＣ及びフィードバック用コンデンサ１８は、出力電圧ＶＯＵＴに基づきフィードバック電圧ＶＦＢを生成するフィードバック電圧生成回路を構成する。
【0131】
ＡＣ／ＤＣコンバータ１を用いて電源アダプタを構成しても良い。或いは、ＡＣ／ＤＣコンバータ１を内蔵する電気機器を構成しても良い。電気機器の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、ＡＣ／ＤＣコンバータ１を内蔵する機器であれば任意である。
【0132】
本発明に係るスイッチング電源装置はＡＣ／ＤＣコンバータに限定されず、トランスＴＲを用い一次側の入力電圧ＶＩＮから絶縁形式で二次側にて出力電圧ＶＯＵＴを生成する絶縁型ＤＣ／ＤＣコンバータであっても良いし、入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する非絶縁型ＤＣ／ＤＣコンバータであっても良い。
【0133】
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。上述の主旨を損なわない形で、任意の信号又は電圧に関して、ハイレベルとローレベルの関係を逆にしても良い。
実施例ＥＸ２＿３を説明する。上述の主旨を損なわない形で、任意の信号又は電圧に関して、ハイレベルとローレベルの関係を逆にしても良い。
【0134】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【0135】
１ ＡＣ／ＤＣコンバータ（スイッチング電源装置）
１４ スイッチングトランジスタ（スイッチング素子）
１６ 一次側制御回路（スイッチング制御回路）
１００ メイン制御部
１１０ セット信号発生部
１２０ リセット信号発生部
１３０ ドライブ部
１４０ 電流検出部
１４ スイッチングトランジスタ（スイッチング素子）
１６ 一次側制御回路（スイッチング制御回路）
１００ メイン制御部
１１０ セット信号発生部
１２０ リセット信号発生部
１３０ ドライブ部
１４０ 電流検出部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】