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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-26
(45)【発行日】2024-09-03
(54)【発明の名称】メモリデバイスにおけるページバッファ回路の管理
(51)【国際特許分類】
G11C 16/26 20060101AFI20240827BHJP
G11C 5/02 20060101ALI20240827BHJP
【ＦＩ】
G11C16/26 110
G11C5/02 100
【請求項の数】
19
(21)【出願番号】P 2023085425
(22)【出願日】2023-05-24
(65)【公開番号】P2024097286
(43)【公開日】2024-07-18
【審査請求日】2023-05-24
(31)【優先権主張番号】18/150,584
(32)【優先日】2023-01-05
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/150,594
(32)【優先日】2023-01-05
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500454518
【氏名又は名称】マクロニクス インターナショナル カンパニー リミテッド
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ジ－ユ フン
(72)【発明者】
【氏名】イー－ユアン チャン
【審査官】後藤 彰
(56)【参考文献】
【文献】特開平１０－１４４０８６（ＪＰ，Ａ）
【文献】特開２０１６－１６７３３１（ＪＰ，Ａ）
【文献】特開平１１－１７６１８５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／２６
Ｇ１１Ｃ ５／０２
(57)【特許請求の範囲】
【請求項1】
メモリセルを有するメモリセルアレイ；前記メモリセルアレイに結合された複数のページバッファを有するページバッファ回路；及び
複数のデータバス（ＤＢＵＳ）セクションを通して前記ページバッファ回路における前記複数のページバッファに結合された複数のキャッシュを有するキャッシュデータラッチ（ＣＤＬ）回路
を備え、
ここで、前記複数のＤＢＵＳセクションは、データ転送のためのデータバスとしてともに導電的に接続されるように構成されており、
前記複数のＤＢＵＳセクションの各ＤＢＵＳセクションは、前記複数のページバッファのうちのページバッファに対応し、前記メモリセルアレイにおけるデータ検知のための少なくとも１つの隣接したＤＢＵＳセクションから導電的に分離させるように構成されている、メモリデバイス。
【請求項2】
前記複数のＤＢＵＳセクションにおける隣接したＤＢＵＳセクション間に結合された複数の接続トランジスタを備え、ここで、前記複数の接続トランジスタは：
前記データバスを形成するように前記複数のＤＢＵＳセクションをともに導電的に接続するためにオンに切り替えられ、及び
前記複数のＤＢＵＳセクションを互いに導電的に分離させるためにオフに切り替えられる
ように構成されている、請求項１に記載のメモリデバイス。
【請求項3】
前記複数のページバッファの各ページバッファは、前記ページバッファに対応する接続トランジスタであるように構成された第１のトランジスタ、及び
ＤＢＵＳセクション
を含み、
前記第１のトランジスタは、前記ページバッファの前記ＤＢＵＳセクションに結合された第１の端子、隣接したページバッファの隣接したＤＢＵＳセクションに結合された第２の端子、及び前記第１のトランジスタをオン又はオフに切り替えるための制御信号を受信するように構成されたゲート端子を含む、請求項２に記載のメモリデバイス。
【請求項4】
前記複数のページバッファの各ページバッファは：少なくとも１つの内部導電線を通して前記ページバッファにおける１つ又は複数のラッチに結合された第１の端子、前記ＤＢＵＳセクションに結合された第２の端子、及び第２のトランジスタをオン又はオフに切り替えるための第２の制御信号を受信するように結合されたゲート端子を含む前記第２のトランジスタを更に含み、前記メモリデバイスは：
前記データバスを形成するように前記複数のＤＢＵＳセクションを導電的に接続するために前記複数の接続トランジスタをオンに切り替え、及び
前記複数のページバッファの特定のページバッファのそれぞれの第２のトランジスタをオンに切り替えるとともに、前記複数のページバッファの他のページバッファにおける第２のトランジスタをオフに切り替え、それにより、前記特定のページバッファにおいてラッチされたデータが前記特定のページバッファから前記データバスを通して前記ＣＤＬ回路における対応するキャッシュに転送される
ように構成されている、請求項３に記載のメモリデバイス。
【請求項5】
前記ＤＢＵＳセクションは、前記隣接したＤＢＵＳセクションから導電的に分離させ、前記ページバッファの前記少なくとも１つの内部導電線と寄生キャパシタを形成するように構成されており、前記第２のトランジスタは、前記寄生キャパシタをプリチャージするために前記ＤＢＵＳセクションを供給電圧に結合するためにオンに切り替えられるように構成され、一方、前記複数の接続トランジスタは、前記複数のＤＢＵＳセクションを導電的に分離させるためにオフに切り替えられる、請求項４に記載のメモリデバイス。
【請求項6】
前記複数のページバッファの各ページバッファは：第１のサブセクション及び第２のサブセクションを含むＤＢＵＳセクション、及び
前記第１のサブセクション及び前記第２のサブセクションの間に結合されたセクショントランジスタ
を含み、
前記セクショントランジスタは、
前記複数のＤＢＵＳセクションが前記データバスとしてともに導電的に接続されるように構成されるように、前記ＤＢＵＳセクションを形成するように前記第１のサブセクション及び前記第２のサブセクションを導電的に接続するためにオンに切り替えられ、及び
前記第１のサブセクションが前記ページバッファにおける対応する内部導電線と寄生キャパシタを形成するように、前記第１のサブセクション及び前記第２のサブセクションを導電的に分離させるためにオフに切り替えられる
ように構成されている、請求項２に記載のメモリデバイス。
【請求項7】
前記複数のページバッファは、前記ページバッファ回路において順次的に配置された第１及び第２のページバッファを含み、前記第１のページバッファの第２のサブセクションは、前記複数の接続トランジスタの対応する接続トランジスタによって前記第２のページバッファの第１のサブセクションに結合される、請求項６に記載のメモリデバイス。
【請求項8】
前記複数のページバッファは、前記ページバッファ回路において順に配置された第１のページバッファ、第２のページバッファ、及び第３のページバッファを含み、前記第１のページバッファ及び前記第２のページバッファの第２のサブセクションが導電的に接続され、前記第２のページバッファ及び前記第３のページバッファの第１のサブセクションが前記複数の接続トランジスタの対応する接続トランジスタを通して結合される、請求項６に記載のメモリデバイス。
【請求項9】
前記ページバッファ回路における各ページバッファは、前記ページバッファにおける内部データライン（ＩＤＬ）に各々が導電的に結合された複数のラッチを含み、前記ページバッファにおける前記ＩＤＬは、前記ページバッファのための対応するＤＢＵＳセクションと寄生キャパシタを形成するように構成されている、請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項10】
前記ＩＤＬは、前記対応するＤＢＵＳセクションに隣接するとともにこれに並列に位置決めされ、絶縁材料によって導電的に分離される、請求項９に記載のメモリデバイス。
【請求項11】
前記ページバッファ回路における各ページバッファは：前記メモリセルアレイに結合された検知ラッチ、及び
前記検知ラッチ及び前記ＩＤＬの間に結合され、前記検知ラッチを前記ＩＤＬに導電的に接続するためにオンに切り替えられるか、又は前記検知ラッチを前記ＩＤＬから分離させるためにオフに切り替えられるように構成されたラッチトランジスタ
を含む、請求項９に記載のメモリデバイス。
【請求項12】
前記ページバッファ回路における各ページバッファは、ブーストトランジスタであって、前記ＩＤＬに結合された第１の端子、ブースト信号を受信するように構成された第２の端子、及び前記ブーストトランジスタをオン又はオフに切り替えるために制御信号を受信するように構成されたゲート端子を含む、ブーストトランジスタを含み、前記ブーストトランジスタは、前記ＩＤＬの電圧レベルが前記ブースト信号の電圧レベルに基づいて制御されるように、オンに切り替えられるように構成されている、請求項９に記載のメモリデバイス。
【請求項13】
複数のページバッファ；及び複数のデータバス（ＤＢＵＳ）セクション
を備え、
ここで、前記複数のＤＢＵＳセクションは、データバスとしてともに導電的に接続されるように構成されており、
前記複数のＤＢＵＳセクションにおける各ＤＢＵＳセクションは、前記複数のページバッファのうちのページバッファに対応し、少なくとも１つの隣接したＤＢＵＳセクションから導電的に分離させるように構成されている、ページバッファ回路。
【請求項14】
前記複数のＤＢＵＳセクションにおける隣接したＤＢＵＳセクション間に結合された複数の接続トランジスタを備え、ここで、前記複数の接続トランジスタは：
前記データバスを形成するように前記複数のＤＢＵＳセクションをともに導電的に接続するためにオンに切り替えられ、及び
前記複数のＤＢＵＳセクションを互いに導電的に分離させるためにオフに切り替えられる
ように構成されている、請求項１３に記載のページバッファ回路。
【請求項15】
前記複数のページバッファの各ページバッファは：ＤＢＵＳセクション、
前記ページバッファに対応する接続トランジスタであるように構成された第１のトランジスタ、及び
第２のトランジスタであって、少なくとも１つの内部導電線を通して前記ページバッファにおける１つ又は複数のラッチに結合された第１の端子、前記ＤＢＵＳセクションに結合された第２の端子、及び前記第２のトランジスタをオン又はオフに切り替えるための第２の制御信号を受信するように結合されたゲート端子を含む、第２のトランジスタ
を含み、
前記複数の接続トランジスタは、前記データバスを形成するように前記複数のＤＢＵＳセクションを導電的に接続するためにオンに切り替えられるように構成されており、前記複数のページバッファにおける特定のページバッファの特定の第２のトランジスタは、オンに切り替えられるように構成されており、前記複数のページバッファの他のページバッファの第２のトランジスタは、オフに切り替えられるように構成されており、それにより、前記特定のページバッファにおいてラッチされたデータが前記特定のページバッファから前記データバスを通してキャッシュデータラッチ（ＣＤＬ）回路における対応するキャッシュに転送される、請求項１４に記載のページバッファ回路。
【請求項16】
前記複数のページバッファの各ページバッファは：第１のサブセクション及び第２のサブセクションを含むＤＢＵＳセクション、及び
前記第１のサブセクション及び前記第２のサブセクションの間に結合されたセクショントランジスタ
を含み、
前記セクショントランジスタは、
前記複数のＤＢＵＳセクションが前記データバスとしてともに導電的に接続されるように構成されるように、前記ＤＢＵＳセクションを形成するように前記第１のサブセクション及び前記第２のサブセクションを導電的に接続するためにオンに切り替えられ、及び
前記第１のサブセクションが前記ページバッファにおける対応する内部導電線と寄生キャパシタを形成するように、前記第１のサブセクション及び前記第２のサブセクションを導電的に分離させるためにオフに切り替えられる
ように構成されている、請求項１４に記載のページバッファ回路。
【請求項17】
前記複数のページバッファの各ページバッファは：前記ページバッファにおける内部データライン（ＩＤＬ）に各々が導電的に結合された複数のラッチ、ここで、前記ページバッファにおける前記ＩＤＬは、前記ページバッファのための対応するＤＢＵＳセクションと寄生キャパシタを形成するように構成されている、
検知ラッチ、及び
前記検知ラッチ及び前記ＩＤＬの間に結合され、前記検知ラッチを前記ＩＤＬに導電的に接続するためにオンに切り替えられるか、又は前記検知ラッチを前記ＩＤＬから分離させるためにオフに切り替えられるように構成されたラッチトランジスタ
を含む、請求項１３から１６のいずれか一項に記載のページバッファ回路。
【請求項18】
前記複数のページバッファの各ページバッファは、ブーストトランジスタであって、前記ＩＤＬに結合された第１の端子、ブースト信号を受信するように構成された第２の端子、及び前記ブーストトランジスタをオン又はオフに切り替えるために制御信号を受信するように構成されたゲート端子を含む、ブーストトランジスタを含み、前記ブーストトランジスタは、前記ＩＤＬの電圧レベルが前記ブースト信号の電圧レベルに関連付けられるように、オンに切り替えられるように構成されている、請求項１７に記載のページバッファ回路。
【請求項19】
複数のサブ回路を有する第１の回路；及び複数の導電セクションを通して前記第１の回路に結合された第２の回路
を備え、
ここで、前記複数の導電セクションは、前記第１の回路及び前記第２の回路の間の導電バスとしてともに導電的に接続されるように構成されており、
前記複数の導電セクションにおける各導電セクションは、前記第１の回路におけるサブ回路に対応し、少なくとも１つの隣接した導電セクションから導電的に分離させるように構成されている、集積回路であって、
前記第１の回路は、複数のページバッファを含むページバッファ回路を有し、前記第２の回路は、複数のキャッシュを含むキャッシュデータラッチ（ＣＤＬ）回路を有し、
前記集積回路は、前記ページバッファ回路におけるページバッファから前記導電バスを通して前記ＣＤＬ回路における対応するキャッシュにデータを転送するように構成されている、集積回路。
【発明の詳細な説明】
【背景技術】
【0001】
集積回路メモリデバイスは、より小さくかつより高速になってきている。メモリデバイスのサイズに対する１つの制限は、ページバッファ回路における実際の検知キャパシタのサイズから生じる。メモリデバイスに記憶されたデータを検知するために、実際の検知キャパシタは、大きいキャパシタンスを有する必要があり、これは、通常、大きい面積を必要とする。したがって、実際の検知キャパシタを用いることなく大きくかつ安定したキャパシタンスを提供することができるページバッファ回路を開発することが望ましい。
【発明の概要】
【0002】
本開示は、例えば、いずれの実際のキャパシタ又はいずれの追加の金属配線も使用することなく、寄生キャパシタを形成するように既存の金属配線（例えば、グローバルデータバス（ＤＢＵＳ）金属線）を使用するページバッファを提供することによって、メモリデバイスにおけるページバッファ回路を管理する方法、システム、デバイス、回路、及び技法を説明する。
【0003】
本開示の１つの態様は、メモリセルを有するメモリセルアレイ；前記メモリセルアレイに結合された複数のページバッファを有するページバッファ回路；及び複数のデータバス（ＤＢＵＳ）セクションを通して前記ページバッファ回路における前記複数のページバッファに結合された複数のキャッシュを有するキャッシュデータラッチ（ＣＤＬ）回路を備える、メモリデバイスを特徴とする。前記複数のＤＢＵＳセクションは、データ転送のためのデータバスとしてともに導電的に接続されるように構成されている。前記複数のＤＢＵＳセクションの各ＤＢＵＳセクションは、前記複数のページバッファのうちのページバッファに対応し、前記メモリセルアレイにおけるデータ検知のための少なくとも１つの隣接したＤＢＵＳセクションから導電的に分離させるように構成されている。各ＤＢＵＳセクションは、前記データ検知のためにページバッファにおける少なくとも１つの内部導電線と寄生キャパシタを形成するように構成することができる。
【0004】
幾つかの実施形態では、前記メモリデバイスは、前記メモリセルアレイ及び前記ページバッファ回路の間に結合された複数のビットラインを更に含む。前記複数のページバッファの各ページバッファは、前記複数のビットラインのうちのビットラインを通して前記メモリセルアレイにおける対応するメモリセルに導電的に結合される。
【0005】
幾つかの実施形態では、前記メモリデバイスは、前記複数のＤＢＵＳセクションにおける隣接したＤＢＵＳセクション間に結合された複数の接続トランジスタを備える。前記複数の接続トランジスタは：前記データバスを形成するように前記複数のＤＢＵＳセクションをともに導電的に接続するためにオンに切り替えられ、及び前記複数のＤＢＵＳセクションを互いに導電的に分離させるためにオフに切り替えられるように構成されている。各ＤＢＵＳセクションは、前記ページバッファにおける前記少なくとも１つの内部導電線と寄生キャパシタを形成するために前記ページバッファにおける検知ノードとして機能することができる。
【0006】
幾つかの実施形態では、前記複数の接続トランジスタの各接続トランジスタは、２つの隣接したＤＢＵＳセクション間に結合され、前記２つの隣接したＤＢＵＳセクションに対応する隣接したページバッファ間に配置される。
【0007】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：前記複数の接続トランジスタの中の前記ページバッファに対応する接続トランジスタであるように構成された第１のトランジスタ、及び前記複数のＤＢＵＳセクションのＤＢＵＳセクションを含む。前記第１のトランジスタは、前記ページバッファの前記ＤＢＵＳセクションに結合された第１の端子、隣接したページバッファの隣接したＤＢＵＳセクションに結合された第２の端子、及び前記第１のトランジスタをオン又はオフに切り替えるための制御信号を受信するように構成されたゲート端子を含む。
【0008】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：第２のトランジスタであって、前記少なくとも１つの内部導電線を通して前記ページバッファにおける１つ又は複数のラッチに結合された第１の端子、前記ＤＢＵＳセクションに結合された第２の端子、及び前記第２のトランジスタをオン又はオフに切り替えるための第２の制御信号を受信するように結合されたゲート端子を含む、第２のトランジスタを更に含む。前記メモリデバイスは：前記データバスを形成するように前記複数のＤＢＵＳセクションを導電的に接続するために前記複数の接続トランジスタをオンに切り替え、及び前記複数のページバッファの特定のページバッファのそれぞれの第２のトランジスタをオンに切り替えるとともに、前記複数のページバッファの他のページバッファにおける第２のトランジスタをオフに切り替え、それにより、前記特定のページバッファにおいてラッチされたデータが前記特定のページバッファから前記データバスを通して前記ＣＤＬ回路における対応するキャッシュに転送されるように構成することができる。
【0009】
幾つかの実施形態では、前記第２のトランジスタは、前記ページバッファの前記寄生キャパシタをプリチャージするために前記ＤＢＵＳセクションを供給電圧に結合するためにオンに切り替えられるように構成され、一方、前記複数の接続トランジスタは、前記複数のＤＢＵＳセクションを導電的に分離させるためにオフに切り替えられる。
【0010】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：第１のサブセクション及び第２のサブセクションを含むＤＢＵＳセクション、及び前記第１のサブセクション及び前記第２のサブセクションの間に結合されたセクショントランジスタを含む。セクショントランジスタは：前記複数のＤＢＵＳセクションが前記データバスとしてともに導電的に接続されるように構成されるように、前記ＤＢＵＳセクションを形成するように前記第１のサブセクション及び前記第２のサブセクションを導電的に接続するためにオンに切り替えられ、及び前記第１のサブセクションが前記ページバッファにおける対応する内部導電線と寄生キャパシタを形成するように、前記第１のサブセクション及び前記第２のサブセクションを導電的に分離させるためにオフに切り替えられるように構成することができる。
【0011】
幾つかの実施形態では、前記第１のサブセクションは、非結合雑音サブセクションであり、前記第２のサブセクションは、結合雑音サブセクションである。
【0012】
幾つかの実施形態では、前記ＤＢＵＳセクションの前記第１のサブセクションは、前記ページバッファにおける内部データライン（ＩＤＬ）に隣接して位置決めされ、前記ＤＢＵＳセクションの前記第２のサブセクションは、前記ページバッファが前記メモリセルアレイに結合される際に通るビットラインに隣接して位置決めされる。
【0013】
幾つかの実施形態では、前記複数のページバッファは、前記ページバッファ回路において順次的に配置された第１及び第２のページバッファを含み、前記第１のページバッファの第２のサブセクションは、前記複数の接続トランジスタの対応する接続トランジスタによって前記第２のページバッファの第１のサブセクションに結合される。
【0014】
幾つかの実施形態では、前記複数のページバッファは、前記ページバッファ回路において順に配置された第１、第２、及び第３のページバッファを含み、前記第１及び第２のページバッファの第２のサブセクションが導電的に接続され、前記第２及び第３のページバッファの第１のサブセクションが前記複数の接続トランジスタの対応する接続トランジスタを通して結合される。幾つかの実施形態では、前記第１及び第３のページバッファの各々は、接続トランジスタを含めないものとし、前記第２のページバッファは、前記対応する接続トランジスタを含む。
【0015】
幾つかの実施形態では、前記複数のページバッファは、前記ページバッファ回路において順に配置された第１及び第２のページバッファの複数のペアを含み、前記第１及び第２のページバッファの第２のサブセクションが導電的に接続され、前記第１及び第２のページバッファの第１のサブセクションが前記複数の接続トランジスタの対応する接続トランジスタを通して隣接したペアにおける隣接したページバッファの第１のサブセクションにそれぞれ結合される。
【0016】
幾つかの実施形態では、前記ページバッファ回路における各ページバッファは、前記ページバッファにおける内部データライン（ＩＤＬ）に各々が導電的に結合された複数のラッチを含み、前記ページバッファにおける前記ＩＤＬは、前記ページバッファのための対応するＤＢＵＳセクションと寄生キャパシタを形成するように構成されている。
【0017】
幾つかの実施形態では、前記ＩＤＬは、対応するＤＢＵＳセクションに隣接するとともにこれに並列に位置決めされ、絶縁材料によって導電的に分離される。幾つかの実施形態では、前記複数のページバッファ及び前記複数のＤＢＵＳセクションにおける内部導電線は、前記メモリセルアレイに隣接した層において形成される。
【0018】
幾つかの実施形態では、前記ページバッファ回路における各ページバッファは：前記メモリセルアレイに結合された検知ラッチ、及び前記検知ラッチ及び前記ＩＤＬの間に結合され、前記検知ラッチを前記ＩＤＬに導電的に接続するためにオンに切り替えられるか、又は前記検知ラッチを前記ＩＤＬから分離させるためにオフに切り替えられるように構成されたラッチトランジスタを含む。
【0019】
幾つかの実施形態では、前記ページバッファ回路における各ページバッファは、ブーストトランジスタであって、前記ＩＤＬに結合された第１の端子、ブースト信号を受信するように構成された第２の端子、及び前記ブーストトランジスタをオン又はオフに切り替えるために制御信号を受信するように構成されたゲート端子を含む、ブーストトランジスタを含み、前記ブーストトランジスタは、前記ＩＤＬの電圧レベルが前記ブースト信号の電圧レベルに基づいて制御されるように、オンに切り替えられるように構成することができる。
【0020】
本開示の別の態様は、複数のページバッファ及び複数のデータバス（ＤＢＵＳ）セクションを備えるページバッファ回路を特徴とする。前記複数のＤＢＵＳセクションは、データバスとしてともに導電的に接続されるように構成されており、前記複数のＤＢＵＳセクションにおける各ＤＢＵＳセクションは、前記複数のページバッファのうちのページバッファに対応し、例えば前記ページバッファにおける少なくとも１つの内部導電線と寄生キャパシタを形成するために、少なくとも１つの隣接したＤＢＵＳセクションから導電的に分離させるように構成されている。
【0021】
幾つかの実施形態では、前記ページバッファ回路は、前記複数のＤＢＵＳセクションにおける隣接したＤＢＵＳセクション間に結合された複数の接続トランジスタを備える。前記複数の接続トランジスタは：前記データバスを形成するように前記複数のＤＢＵＳセクションをともに導電的に接続するためにオンに切り替えられ、及び前記複数のＤＢＵＳセクションを互いに導電的に分離させるためにオフに切り替えられるように構成されている。
【0022】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：前記複数のＤＢＵＳセクションのＤＢＵＳセクション、前記複数の接続トランジスタの中の前記ページバッファに対応する接続トランジスタであるように構成された第１のトランジスタ、及び、第２のトランジスタであって、前記少なくとも１つの内部導電線を通して前記ページバッファにおける１つ又は複数のラッチに結合された第１の端子、前記ＤＢＵＳセクションに結合された第２の端子、及び前記第２のトランジスタをオン又はオフに切り替えるための第２の制御信号を受信するように結合されたゲート端子を含む、第２のトランジスタを更に含む。前記複数の接続トランジスタは、前記データバスを形成するように前記複数のＤＢＵＳセクションを導電的に接続するためにオンに切り替えられるように構成することができ、前記複数のページバッファの特定のページバッファの特定の第２のトランジスタは、オンに切り替えられるように構成されており、前記複数のページバッファの他のページバッファの第２のトランジスタは、オフに切り替えられるように構成されており、それにより、前記特定のページバッファにおいてラッチされたデータが前記特定のページバッファから前記データバスを通してキャッシュデータラッチ（ＣＤＬ）回路における対応するキャッシュに転送される。
【0023】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：第１のサブセクション及び第２のサブセクションを含むそれぞれのＤＢＵＳセクション、及び前記第１のサブセクション及び前記第２のサブセクションの間に結合されたセクショントランジスタを含む。セクショントランジスタは：前記複数のＤＢＵＳセクションが前記データバスとしてともに導電的に接続されるように構成されるように、前記ＤＢＵＳセクションを形成するように前記第１のサブセクション及び前記第２のサブセクションを導電的に接続するためにオンに切り替えられ、及び前記第１のサブセクションが前記ページバッファにおける対応する内部導電線と寄生キャパシタを形成するように、前記第１のサブセクション及び前記第２のサブセクションを導電的に分離させるためにオフに切り替えられるように構成することができる。
【0024】
幾つかの実施形態では、前記複数のページバッファは、前記複数のページバッファ回路において順次的に配置された第１及び第２のページバッファを含み、前記第１のページバッファの第２のサブセクションは、前記複数の接続トランジスタの対応する接続トランジスタによって前記第２のページバッファの第１のサブセクションに結合される。
【0025】
幾つかの実施形態では、前記複数のページバッファは、前記複数のページバッファにおいて順に配置された第１、第２、及び第３のページバッファを含む。前記第１及び第２のページバッファの第２のサブセクションを導電的に接続することができ、前記第２及び第３のページバッファの第１のサブセクションが前記複数の接続トランジスタの対応する接続トランジスタを通して結合される。前記第１及び第３のページバッファの各々は、接続トランジスタを含めないものとすることができ、前記第２のページバッファは、前記対応する接続トランジスタを含むことができる。
【0026】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは：前記ページバッファにおける内部データライン（ＩＤＬ）に各々が導電的に結合された複数のラッチ、検知ラッチ、及び前記検知ラッチ及び前記ＩＤＬの間に結合され、前記検知ラッチを前記ＩＤＬに導電的に接続するためにオンに切り替えられるか、又は前記検知ラッチを前記ＩＤＬから分離させるためにオフに切り替えられるように構成されたラッチトランジスタを含む。前記ページバッファにおける前記ＩＤＬは、前記ページバッファのための対応するＤＢＵＳセクションと寄生キャパシタを形成するように構成することができる。
【0027】
幾つかの実施形態では、前記複数のページバッファの各ページバッファは、ブーストトランジスタであって、前記ＩＤＬに結合された第１の端子、ブースト信号を受信するように構成された第２の端子、及び前記ブーストトランジスタをオン又はオフに切り替えるために制御信号を受信するように構成されたゲート端子を含む、ブーストトランジスタを含み、前記ブーストトランジスタは、前記ＩＤＬの電圧レベルが前記ブースト信号の電圧レベルに関連付けられるように、オンに切り替えられるように構成することができる。
【0028】
本開示の別の態様は：複数のサブ回路を有する第１の回路及び複数の導電セクションを通して前記第１の回路に結合された第２の回路を備える集積回路を特徴とする。前記複数の導電セクションは、前記第１の回路及び前記第２の回路の間の導電バスとしてともに導電的に接続されるように構成されており、前記複数の導電セクションにおける各導電セクションは、前記第１の回路におけるサブ回路に対応し、例えば前記サブ回路における少なくとも１つの内部導電線と寄生キャパシタを形成するために、少なくとも１つの隣接した導電セクションから導電的に分離させるように構成されている。
【0029】
幾つかの実施形態では、前記第１の回路は、複数のページバッファを含むページバッファ回路を有し、前記第２の回路は、複数のキャッシュを含むキャッシュデータラッチ（ＣＤＬ）回路を有し、前記集積回路は、前記ページバッファ回路におけるページバッファから前記導電バスを通して前記ＣＤＬ回路における対応するキャッシュにデータを転送するように構成することができる。
【0030】
本開示の別の態様は、各データバスセクションが対応するページバッファにおける少なくとも１つの内部導電線と寄生キャパシタを形成するように、ページバッファ回路におけるページバッファ及びキャッシュデータラッチ（ＣＤＬ）回路におけるキャッシュの間に結合される複数のデータバスセクションを導電的に分離させる段階；及び前記ページバッファ回路における１つ又は複数のページバッファから前記ＣＤＬ回路における１つ又は複数の対応するキャッシュにデータを転送するためにデータバスを形成するように前記複数のデータバスセクションをともに導電的に接続する段階を備える方法を特徴とする。
【0031】
幾つかの実施形態では、前記方法は：前記ページバッファ回路におけるページバッファのために、対応するデータバスセクション及び前記ページバッファにおける対応する内部導電線によって形成された対応する寄生キャパシタをプリチャージする段階、対応するビットラインを通して前記対応するデータバスセクションをメモリセルに導電的に接続することによって前記対応するデータバスセクションにおける検知電圧を放電する段階；及び前記メモリセルにおけるデータに対応する検知結果を、前記ページバッファのラッチにストローブする段階を更に備える。
【0032】
幾つかの実施形態では、前記方法は：前記対応する寄生キャパシタをプリチャージした後であって前記対応するデータバスセクションにおいて前記検知電圧を放電する前に、前記対応する内部導電線における電圧レベルを上昇させることによって前記対応するデータバスセクションにおける電圧レベルを昇圧させる段階；及び前記対応するデータバスセクションにおける前記検知電圧を放電させた後であって前記検知結果をストローブする前に、前記対応する内部導電線における前記電圧レベルを低下させることによって前記対応するデータバスセクションにおける前記放電後検知電圧を降圧させる段階を更に備える。
【0033】
幾つかの実施形態では、前記ページバッファは、前記対応する内部導電線及び前記対応するデータバスセクションの間に結合された特定のトランジスタを含む。前記方法は：前記ページバッファにおいてラッチされたデータを、前記データバスを通して前記ＣＤＬ回路における対応するキャッシュに転送するために、前記ページバッファにおける前記特定のトランジスタをオンに切り替えるとともに、前記ページバッファ回路における他のページバッファにおける特定のトランジスタをオフに切り替えることを更に備えることができる。
【0034】
幾つかの実施形態では、前記方法は：前記ページバッファにおいてラッチされたデータを、前記データバスを通して前記ＣＤＬ回路における対応するキャッシュに転送するために、前記ページバッファ回路における前記ページバッファの各々における対応する特定のトランジスタを順次的にオンに切り替える段階を備える。
【0035】
幾つかの実施形態では、前記方法は：前記ページバッファ回路に結合されたメモリセルアレイからデータを読み出すための読み出しコマンドを受信することに応答して、各データバスセクションが前記メモリセルアレイにおける前記データを検知するために前記対応するページバッファにおける少なくとも１つの内部導電線と前記寄生キャパシタを形成するように、前記複数のデータバスセクションを導電的に分離させる段階を備える。
【0036】
幾つかの実施形態では、前記方法は：前記ページバッファ回路における前記１つ又は複数のページバッファから前記ＣＤＬ回路における前記１つ又は複数の対応するキャッシュに前記データを転送するためのデータ転送コマンドを受信することに応答して、前記データバスを形成するように前記複数のデータバスセクションをともに導電的に接続する段階を備える。
【0037】
上記の技法の実装は、方法、システム、回路、コンピュータプログラム製品及びコンピュータ可読媒体を含む。１つの例では、方法は、不揮発性メモリにおいて実行することができ、方法は、上記で説明されたアクション、例えば、ページバッファ回路を管理するアクションを含むことができる。別の例では、１つのそのようなコンピュータプログラム製品は、１つ又は複数のプロセッサによって実行可能な命令を記憶する非一時的機械可読媒体において適切に具現化される。命令は、１つ又は複数のプロセッサに、上記で説明されたアクションを実行させるように構成されている。１つのそのようなコンピュータ可読媒体は、１つ又は複数のプロセッサによって実行されると、１つ又は複数のプロセッサに、上記で説明されたアクションを実行させるように構成されている命令を記憶する。
【0038】
本技法は、１つ又は複数の機能を実装するキャパシタを必要とする任意のタイプの回路又はデバイスにおいて実装することができる。本技法は、実際のキャパシタを、導電線間に形成された寄生キャパシタに置き換えることができる。例えば、ＮＡＮＤフラッシュメモリ等のメモリデバイスでは、本技法に従って実装されるページバッファは、従来の金属酸化膜半導体（ＭＯＳ）キャパシタの機能：大きいページバッファ面積（例えば、約２０％）を占有し得るＭＯＳキャパシタを使用することなく、検知ノードの検知正確性及び電圧ブーストの実行を実装することができる。また、限定された寄生検知キャパシタンスを取得するためにページバッファの内部の内部金属線を使用することと比較して、本明細書において実装されるページバッファは、長い外部（又はグローバル）データバス金属線（例えば、ＤＢＵＳ）及び内部データ金属線（例えば、ＩＤＬ）を使用して、より大きい検知キャパシタンスを達成し、これは、ページバッファにおける乏しい金属配線リソースによって限定されることを回避し得る。本技法は、デバイス面積（例えば、ページバッファ回路及び／又はメモリデバイスのサイズ）を削減すること、キャパシタ変動（例えば、ゲートキャパシタによって引き起こされる）を最小化すること、電力消費（例えば、大面積キャパシタに起因する）を削減すること、及び大きいキャパシタンスを用いてデバイス性能（例えば、検知正確性）を改善することも可能にする。
【0039】
本技法は、任意のタイプのメモリトランジスタ（又はメモリセル）、任意のタイプの金属酸化膜シリコン（ＭＯＳ）トランジスタ、例えば、ｎチャネル及び／又はｐチャネルトランジスタ、任意のタイプのバイポーラ接合トランジスタ（ＢＪＴ）、及び任意のタイプのオペレーションアンプを用いて実装することができる。本技法は、異なるタイプのメモリシステム、例えば、２次元（２Ｄ）メモリシステム又は３次元（３Ｄ）メモリシステムに適用することができる。本技法は、ＳＬＣ（シングルレベルセル）、又は２レベルセル、ＴＬＣ（トリプルレベルセル）、ＴＬＣ（クワッドレベルセル）、又はＰＬＣ（ペンタレベルセル）のようなＭＬＣ（マルチレベルセル）等の様々なメモリセルタイプに適用することができる。本技法は、とりわけ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＮＯＲフラッシュメモリ及び／又はＮＡＮＤフラッシュメモリ等のフラッシュメモリ、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）等の様々なタイプの揮発性メモリデバイス又は不揮発性メモリデバイスに適用することができる。付加的に又は代替的に、本技法は、とりわけ、セキュアデジタル（ＳＤ）カード、埋め込みマルチメディアカード（ｅＭＭＣ）、又はソリッドステートドライブ（ＳＳＤ）、埋め込みシステム等の様々なタイプのデバイス及びシステムに適用することができる。
【0040】
１つ又は複数の開示された実装の詳細が、添付図面、以下の説明に記載されている。他の特徴、態様及び利点が、説明、図面及び特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【0041】
【図1A】メモリデバイスを備える例示のシステムを示す図である。
【0042】
【図1B】２次元（２Ｄ）メモリデバイスの例示のブロックを示す図である。
【0043】
【図1C】３次元（３Ｄ）メモリデバイスの例示のブロックを示す図である。
【0044】
【図2A】ページバッファ回路を備える例示のメモリデバイスを示す図である。
【0045】
【図2B】バスラインを用いてキャッシュデータラッチ（ＣＤＬ）回路に接続された例示のページバッファ回路を示す図である。
【0046】
【図3A】一連のデータバスセクションを用いて接続されたページバッファ回路及びＣＤＬ回路を備える例示の集積回路を示す図である。
【0047】
【0048】
【0049】
【0050】
【図4A】シーケンスページバッファ配置を有する例示のページバッファ回路を示す図である。
【0051】
【図4B】ミラーページバッファ配置を有する例示のページバッファ回路を示す図である。
【0052】
【図5A】ページバッファ回路における例示のページバッファを示す回路図である。
【0053】
【図5B】ページバッファにおける例示のラッチを示す回路図である。
【0054】
【0055】
【0056】
【図8A】ページバッファ回路及びキャッシュデータラッチ（ＣＤＬ）回路の間の例示のデータ転送を示す図である。
【0057】
【0058】
【図9】本開示の１つ又は複数の実装に係る、メモリデバイスにおけるページバッファ回路を管理する例示のプロセスのフローチャートである。
【0059】
様々な図面における類似の参照番号及び符号は、類似の要素を示す。図において示される様々な例示的な実装は、例示的な表現にすぎず、必ずしも縮尺どおりに描かれているわけではないことも理解されるべきである。
【発明を実施するための形態】
【0060】
例示のシステム及びメモリデバイス
図１Ａは、システム１００の一例を示している。システム１００は、デバイス１１０及びホストデバイス１２０を備える。デバイス１１０は、デバイスコントローラ１１２及びメモリデバイス１１６を有する。デバイスコントローラ１１２は、プロセッサ１１３及び内部メモリ１１４を含む。幾つかの実装では、デバイス１１０は、デバイスコントローラ１１２に結合されている複数のメモリデバイス１１６を有する。ホストデバイス１２０は、少なくとも１つのプロセッサ、及び当該少なくとも１つのプロセッサに結合されているとともに、１つ又は複数の対応する動作を実行するための当該少なくとも１つのプロセッサによる実行のためのプログラム命令を記憶する少なくとも１つのメモリを含むことができるホストコントローラ１２２を有する。
図１Ａは、システム１００の一例を示している。システム１００は、デバイス１１０及びホストデバイス１２０を備える。デバイス１１０は、デバイスコントローラ１１２及びメモリデバイス１１６を有する。デバイスコントローラ１１２は、プロセッサ１１３及び内部メモリ１１４を含む。幾つかの実装では、デバイス１１０は、デバイスコントローラ１１２に結合されている複数のメモリデバイス１１６を有する。ホストデバイス１２０は、少なくとも１つのプロセッサ、及び当該少なくとも１つのプロセッサに結合されているとともに、１つ又は複数の対応する動作を実行するための当該少なくとも１つのプロセッサによる実行のためのプログラム命令を記憶する少なくとも１つのメモリを含むことができるホストコントローラ１２２を有する。
【0061】
幾つかの実装では、デバイス１１０は、記憶デバイスである。例えば、デバイス１１０は、埋め込みマルチメディアカード（ｅＭＭＣ）、セキュアデジタル（ＳＤ）カード、ソリッドステートドライブ（ＳＳＤ）、又は他の何らかの適したストレージとすることができる。幾つかの実装では、デバイス１１０は、スマートウォッチ、デジタルカメラ又はメディアプレーヤである。幾つかの実装では、デバイス１１０は、ホストデバイス１２０に結合されているクライアントデバイスである。例えば、デバイス１１０は、ホストデバイス１２０であるデジタルカメラ又はメディアプレーヤにおけるＳＤカードである。
【0062】
デバイスコントローラ１１２は、汎用マイクロプロセッサ、又は特定用途向けマイクロコントローラである。幾つかの実装では、デバイスコントローラ１１２は、デバイス１１０のためのメモリコントローラである。以下のセクションは、デバイスコントローラ１１２がメモリコントローラである実装に基づいて、様々な技法を説明する。しかしながら、以下のセクションにおいて説明される技法は、デバイスコントローラ１１２がメモリコントローラとは異なる別のタイプのコントローラである実装においても適用可能である。
【0063】
プロセッサ１１３は、命令を実行し、データを処理するように構成されている。命令は、それぞれファームウェアコード及び／又は他のプログラムコードとして二次メモリに記憶されるファームウェア命令及び／又は他のプログラム命令を含む。データは、適したデータの中でもとりわけ、プロセッサによって実行されるファームウェア及び／又は他のプログラムに対応するプログラムデータを含む。幾つかの実装では、プロセッサ１１３は、汎用マイクロプロセッサ、又は特定用途向けマイクロコントローラである。プロセッサ１１３は、中央処理ユニット（ＣＰＵ）とも称される。
【0064】
プロセッサ１１３は、内部メモリ１１４からの命令及びデータにアクセスする。幾つかの実装では、内部メモリ１１４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）又はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。例えば、幾つかの実装では、デバイス１１０がｅＭＭＣ、ＳＤカード又はスマートウォッチである場合、内部メモリ１１４は、ＳＲＡＭである。幾つかの実装では、デバイス１１０がデジタルカメラ又はメディアプレーヤである場合、内部メモリ１１４は、ＤＲＡＭである。
【0065】
幾つかの実装では、内部メモリは、図１Ａにおいて示されているようなデバイスコントローラ１１２に含まれるキャッシュメモリである。内部メモリ１１４は、ランタイム中にプロセッサ１１３によって実行される命令、及び／又はプロセッサ１１３によって要求されるデータに対応する命令コードを記憶する。
【0066】
デバイスコントローラ１１２は、メモリデバイス１１６から内部メモリ１１４に命令コード及び／又はデータを転送する。メモリデバイス１１６は、半導体デバイスとすることができる。幾つかの実装では、メモリデバイス１１６は、命令及び／又はデータの長期記憶のために構成されている不揮発性メモリ、例えば、ＮＡＮＤフラッシュメモリ、又は他の何らかの適した不揮発性メモリである。メモリデバイス１１６がＮＡＮＤフラッシュメモリである実装では、デバイス１１０は、フラッシュメモリ、例えば、フラッシュメモリカードであり、デバイスコントローラ１１２は、ＮＡＮＤフラッシュコントローラである。例えば、幾つかの実装では、デバイス１１０がｅＭＭＣ又はＳＤカードである場合、メモリデバイス１１６は、ＮＡＮＤフラッシュであり；幾つかの実装では、デバイス１１０がデジタルカメラである場合、メモリデバイス１１６は、ＳＤカードであり；幾つかの実装では、デバイス１１０がメディアプレーヤである場合、メモリデバイス１１６は、ハードディスクである。
【0067】
幾つかの実装では、デバイスコントローラ１１２は、データ及び命令をホストデバイス１２０から受信するとともに、これにデータを送信するように構成されている。デバイスコントローラ１１２は、データ及びコマンドをメモリデバイス１１６に送信するとともに、データをメモリデバイス１１６から受信するように更に構成されている。例えば、デバイスコントローラ１１２は、データ、及びメモリデバイス１１６に、データを指定されたアドレスに記憶するように命令するための書き込みコマンドを送信するように構成されている。別の例として、デバイスコントローラ１１２は、ホストデバイス１２０から読み出し要求（又は読み出しコマンド）を受信するとともに、メモリデバイス１１６に、メモリデバイス１１６における指定されたアドレスからデータを読み出すための対応する読み出しコマンドを送信するように構成されている。
【0068】
メモリデバイス１１６は、複数のブロックを含む。メモリデバイス１１６は、例えば、図１Ｂにおいて更に詳細に説明されるように、２Ｄメモリブロックを含む２次元（２Ｄ）メモリとすることができる。メモリデバイス１１６は、例えば、図１Ｃにおいて更に詳細に説明されるように、３Ｄメモリブロックを含む３次元（３Ｄ）メモリとすることもできる。各ブロックは、同じ数のページを含むことができる。各ページは、ブロックにおいて一意の番号を有する。データは、ブロックにおけるページの一意の番号の順序に従ってブロックのページに記憶される。各ページは、別個に読み出すか又は書き込むことができ、ブロックにおけるページは、ともに消去することができる。
【0069】
幾つかの実装では、ブロックは、複数のサブブロックに分割することができる。各サブブロックは、１つ又は複数のページを含むことができる。サブブロックにおける各ページは、別個に読み出すか又は書き込むことができる。各サブブロックにおける１つ又は複数のページは、ともに消去することができる。幾つかの実装では、メモリデバイス１１６は、１つ又は複数のダイを含む。各ダイは、メモリチップとし、その上に複数のメモリアレイ及び周辺回路を含むことができる。メモリアレイは、複数の平面を含むことができ、各平面は、メモリセルの複数の物理ブロックを含む。各物理ブロックは、データの複数のセクタを記憶することができるメモリセルの複数のページを含むことができる。異なる平面からの少なくとも１つの物理ブロックを組み合わせるために、例えば、図１Ａのデバイスコントローラ１１２等のメモリコントローラによって、スーパーブロックを指定することができる。スーパーブロックにおける各物理ブロックは、異なる平面から到来し、すなわち、いずれの平面も、スーパーブロックにおいて１つよりも多くのブロックを提供することができない。スーパーブロックは、当該スーパーブロックにおける対応する複数の物理ブロックからの複数のページを各々が組み合わせる複数のスーパページを含む。スーパページにおける各ページは、その対応する物理ブロックにおいて同じページ番号を有することができる。スーパページは、当該スーパページにおける全てのページが同時にプログラミングされる状態で、プログラミングすることができる。
【0070】
メモリセルは、消去済み状態及び１つ又は複数のプログラミング済み状態を含む複数の状態を表すことができる。例えば、幾つかの事例では、メモリセルは、１ビットを記憶し、消去済み状態（ＥＲ）及びプログラミング済み状態（Ａ）を含む２つの状態を表すことができるシングルレベルセル（ＳＬＣ）である。１つのワードラインにおけるメモリセルは、１つのページを形成することができる。幾つかの事例では、メモリセルは、２ビットを記憶し、消去済み状態（ＥＲ）及び３つのプログラミング済み状態（Ａ、Ｂ、及びＣ）を含む４つの状態を表すことができる２レベルセル等のマルチレベルセル（ＭＬＣ）である。１つのワードラインにおけるメモリセルは、２つのページを形成することができる。幾つかの事例では、メモリセルは、３ビットを記憶し、消去済み状態（ＥＲ）及び７つのプログラミング済み状態（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ）を含む８つの状態を表すことができるトリプルレベルセル（ＴＬＣ）である。１つのワードラインにおけるメモリセルは、３つのページを形成することができる。状態は、漸進的により高い電圧範囲を有することができ、消去済み状態は、最低電圧範囲を有する。
【0071】
図１Ｂは、メモリデバイス１１６が２Ｄメモリである場合の２Ｄメモリブロック１４０の例示の構成を示している。２Ｄメモリブロック１４０は、複数のセルストリング１４４を形成する列ビットラインＢＬ０、ＢＬ１、...、ＢＬｎ－１、及びＢＬｎに、及び複数のセルページ１４２を形成する行ワードラインＷＬ０、ＷＬ１、...、ＷＬｎ－１、及びＷＬｎに直列に結合されたメモリセル１４１を備える。
【0072】
ブロックにおける各メモリセルは、ゲート、ドレイン、ソース、及びドレイン及びソースの間に画定されたチャネルを有するトランジスタ構造を含む。各メモリセルは、ワードライン及びビットラインの間の交点に位置し、ここで、ゲートは、ワードラインに接続され、ドレインは、ビットラインに接続され、ソースは、ソースラインに接続され、ソースラインは、更に共通グラウンドに接続されている。幾つかの例では、フラッシュメモリセルのゲートは、制御ゲート及び浮遊ゲートを含むデュアルゲート構造を有し、ここで、浮遊ゲートは、セルをプログラミングする電子を捕獲するために２つの酸化層間で懸架されている。
【0073】
セルストリング１４４は、複数のメモリセル１４１、ストリング選択トランジスタ（ＳＳＴ）１４３、及びグラウンド選択トランジスタ（ＧＳＴ）１４５を含むことができ、これらは全て直列に接続されている。ＳＳＴ１４３のゲートは、ストリング選択ライン（ＳＳＬ）１４６に接続されている。異なるストリングにおけるＳＳＴ１４３のゲートも、同じＳＳＬに接続されている。メモリセル１４１のゲートは、それぞれ、行ワードラインＷＬ０、ＷＬ１、...、ＷＬｎ－１、ＷＬｎに接続されている。セルストリング１４４又はメモリセル１４１は、グラウンド選択トランジスタ（ＧＳＴ）１４５を介して共通ソースライン（ＣＳＬ）１４９に接続されている。共通ソースライン（ＣＳＬ）１４９は、グラウンド又は供給電圧に結合することができる。グラウンド選択トランジスタ（ＧＳＴ）１４５のゲートは、グラウンド選択ライン（ＧＳＬ）１４８に接続されている。異なるセルストリング１４４におけるグラウンド選択トランジスタ（ＧＳＴ）１４５のゲートも、同じグラウンド選択ライン（ＧＳＬ）１４８に接続されている。
【0074】
セルページ１４２は、複数のメモリセル１４１を含むことができる。セルページ１４２におけるメモリセル１４１のゲートは、それぞれのワードライン（ＷＬ）に直列に結合されている。入力電圧がワードラインに印加されると、入力電圧は、セルページ１４２におけるメモリセル１４１のゲートにも印加される。読み出し動作において２Ｄメモリブロック１４０における特定のセルページ１４２を読み出すために、より低い読み出し電圧が、特定のセルページ１４２に対応するワードラインに印加される。一方、より高い読み出し電圧が、２Ｄメモリブロック１４０における他のセルページに印加される。
【0075】
図１Ｃは、メモリデバイス１１６（図１Ａにおいて示されている）が３Ｄメモリである場合の例示の３Ｄメモリブロック１５０を示している。３Ｄメモリブロック１５０は、図１Ｂの２Ｄメモリブロック１４０のスタックを含むことができる。メモリセル１５７は、３次元において、例えば、ＸＹＺ座標系において配置され、複数のセルページ（導電層又はワードライン層）１５２を形成する複数のワードラインに、及び複数のセルストリング１５４を形成する複数のビットライン（例えば、列ビットラインＢＬ＜ｎ＞、ＢＬ＜ｎ＋１＞）に結合されている。セルページ１５２は、例えばＸＹ面における、層とすることができ、同じ層上のメモリセル１５７は、１つのワードラインに結合され、同じ電圧を有することができる。各セルページ１５２は、駆動回路、例えば、Ｘデコーダ（又はスキャニングドライバ）におけるそれぞれのコンタクトパッドに接続することができる。
【0076】
セルストリング１５４は、Ｚ方向に沿って鉛直に直列に接続された複数のメモリセル１５７を含み、ここで、メモリセルは、ストリング選択ライン（ＳＳＬ）１５６に結合されたＳＳＴとして構成することができ、メモリセルは、グラウンド選択ライン（ＧＳＬ）１５８に結合されたグラウンド選択トランジスタ（ＧＳＴ）として構成することができる。セルストリング１５４は、１つ又は複数のドライバ、例えば、データドライバに接続されている。メモリセル１５７のセルストリング１５４は、グラウンド選択トランジスタ（ＧＳＴ）を介して共通ソースライン（ＣＳＬ）１５９に接続されている。共通ソースライン（ＣＳＬ）１５９は、３Ｄメモリの基板上に形成された導電層（又は複数の導電線）とすることができる。共通ソースライン（ＣＳＬ）１５９は、グラウンド又は供給電圧に結合することができる。
【0077】
図２Ａは、メモリデバイス２００の例示の構成を示している。メモリデバイス２００は、図１Ａのメモリデバイス１１６として実装することができる。メモリデバイス２００は、メモリセルアレイ２１０を含む。メモリセルアレイ２１０は、複数の行ワードライン及び複数の列ビットラインに直列に結合された複数のメモリセル、例えば、図１Ｂのメモリセル１４１又は図１Ｃのメモリセル１５７を含むことができる。
【0078】
メモリセルは、記憶要素として構成されたメモリトランジスタを含むことができる。メモリトランジスタは、シリコン－酸化膜－窒化膜－酸化膜－シリコン（ＳＯＮＯＳ）トランジスタ、浮遊ゲートトランジスタ、窒化物リードオンリメモリ（ＮＲＯＭ）トランジスタ、又は電荷を記憶することができる任意の適した不揮発性メモリ金属酸化膜半導体（ＭＯＳ）デバイスを含むことができる。
【0079】
メモリデバイス２００は、例えば図１Ａのデバイスコントローラ１１２又はホストコントローラ１２２等のコントローラから、データを受信するか、又はメモリセルアレイ２１０からデータを出力する複数の入力／出力（Ｉ／Ｏ）ポートを有するメモリインターフェース２０２を含む。メモリデバイス２００は、メモリインターフェース２０２を通して受信及び出力されたデータをバッファするように構成されたデータバッファ２０８を含む。
【0080】
メモリデバイス２００は、Ｘデコーダ（又は行デコーダ）２０６、及び任意選択でＹデコーダを更に含む。各メモリセルは、それぞれのワードラインを介してＸデコーダ２０６に結合されているとともに、それぞれのビットライン２１５を介してＹデコーダに結合されている。したがって、各メモリセルは、それぞれのワードライン及びそれぞれのビットライン２１５を通した読み出し又は書き込み動作のためにＸデコーダ２０６及びＹデコーダによって選択することができる。
【0081】
メモリデバイス２００は、ビットライン２１５を通してメモリセルアレイ２１０に結合されたページバッファ回路２２０、及び外部（又はグローバル）データバス２４０を通してページバッファ回路２２０に結合されたキャッシュデータラッチ（ＣＤＬ）回路２３０を含む。データバス２４０は、１つ又は複数の導電線（例えば、金属線又は金属配線）を含むことができる。ページバッファ回路２２０は、複数のページバッファを含むことができる。各ページバッファは、例えば図２Ｂにおいて示されるように、水平方向（例えば、Ｘ方向）に沿った長さ及び鉛直方向（例えば、Ｙ方向）に沿った幅を有することができる。ページバッファは、複数のトランジスタから作製することができる複数のラッチを含む。トランジスタは、ページバッファの長さ、例えば、Ｘ方向等の水平方向に沿って配置することができる。トランジスタは、例えば図５Ａ～図５Ｂにおいて更に詳細に説明されるように、例えばＤＬ、ＤＬＢ、ＩＤＬ、信号ランディング及び電力ランディングのための金属線を含む、ページバッファにおける内部金属配線によって互いに導電的に接続することができる。
【0082】
図２Ｂは、外部データバス２４０を使用してキャッシュデータラッチ（ＣＤＬ）回路２３０に接続されたページバッファ回路２２０の一例を示している。一例として、ページバッファ回路２２０は、複数の列又は行（例えば、２）に分離することができる２＊ｎ個のページバッファ２２２（ページバッファＰＢ０、ＰＢ１、...、ＰＢｎ、ＰＢｎ＋１、ＰＢｎ＋２、...、ＰＢ２ｎ）を含み、ここで、ｎは、例えば１０～１６の範囲内の、整数である。各列又は行は、ページバッファの長さ（例えば、Ｘ方向等の水平方向）に沿って順次的に配置することができるｎ個のページバッファ２２２を含むことができる。各ページバッファ２２２（例えば、ページバッファＰＢ０、ＰＢ１、...、ＰＢｎ、ＰＢｎ＋１、ＰＢｎ＋２、...、ＰＢ２ｎ）は、それぞれのビットライン２１５（例えば、列ビットラインＢＬ０、ＢＬ１、...、ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２、...、ＢＬ２ｎ）を通してメモリセルアレイ２１０に結合されているとともに、対応するデータバス２４０（例えば、データバスＤＢＵＳ＿０又はＤＢＵＳ＿１）を通してＣＤＬ回路２３０におけるそれぞれのキャッシュ（例えば、キャッシュＣＤＬ０、ＣＤＬ１、...、ＣＤＬｎ、ＣＤＬｎ＋１、ＣＤＬｎ＋２、...、ＣＤＬ２ｎ）に結合されている。例えば、ページバッファＰＢ０は、列ビットラインＢＬ０を通してメモリセルアレイ２１０に結合されているとともに、データバスＤＢＵＳ＿０を通してキャッシュＣＤＬ０に結合されている。ページバッファの列又は行のためのそれぞれのビットライン２１５は、ページバッファ２２２の幅（例えば、Ｙ方向等の鉛直方向）に沿って配置することができる。
【0083】
データバス２４０は、ページバッファ回路２２０を通して、及びＣＤＬ回路２３０を通して延在する外部（又はグローバル）金属線である。データバス２４０は、ページバッファ回路２２０における各ページバッファ２２２に結合するとともに、ＣＤＬ回路２３０における各キャッシュ２３２に結合することができる。水平方向に沿って順次的に配置されたページバッファ２２２の列又は行は、同じ対応するデータバス２４０を共有することができる。例えば、ページバッファ２２２、ＰＢ０、ＰＢ１、...、ＰＢｎは、データバスＤＢＵＳ＿０によって、キャッシュ２３２、ＣＤＬ０、ＣＤＬ１、...、ＣＤＬｎに接続することができ、ページバッファ２２２、ＰＢｎ＋１、ＰＢｎ＋２、...、ＰＢ２ｎは、データバスＤＢＵＳ＿１によって、キャッシュ２３２、ＣＤＬｎ＋１、ＣＤＬｎ＋２、...、ＣＤＬ２ｎに接続することができる。
【0084】
引き続き図２Ａを参照すると、幾つかの実施形態では、ページバッファ２２２は、メモリセルアレイ２１０における１つ又は複数のメモリセルを接続する対応するビットライン２１５に関連付けられたデータラインを通してＹデコーダに接続されている。ページバッファ２２２は、対応するビットライン２１５に結合されたメモリセル上で動作、例えば、読み出し、プログラミング、又は消去を実行するために対応するビットラインに対する電圧を制御するように構成することができる。幾つかの実施形態では、プログラミング又は消去動作中、ＣＤＬ回路２３０は、データバッファ２０８からのデータを記憶し、及び／又は、ページバッファ回路２２０における１つ又は複数のページバッファ２２２に出力するように構成されている。読み出し動作中、ＣＤＬ回路２３０は、ページバッファ回路２２０における１つ又は複数のページバッファ２２２からのデータを記憶し、及び／又は、データバッファ２０８にデータを出力するように構成されている。
【0085】
図２Ａにおいて示されているように、メモリデバイス２００は、Ｘデコーダ２０６及びＹデコーダ、データバッファ２０８、ページバッファ回路２２０、及びＣＤＬ回路２３０を含む、メモリデバイス２００におけるコンポーネントに結合された制御ロジック２０４を更に含むことができる。制御ロジック２０４は、例えば、メモリインターフェース２０２を介して、図１Ａのデバイスコントローラ１１２又はホストコントローラ１２２等のコントローラから、コマンド、アドレス情報、及び／又はデータを受信するように構成することができる。制御ロジック２０４は、例えば、メモリセルアレイ２１０における、例えばブロック／ページの物理アドレス情報を生成するために、コマンド、アドレス情報、及び／又はデータを処理することもできる。制御ロジック２０４は、回路、例えば、複数のロジック、回路、及び／又はコンポーネントを統合する集積回路を含むことができる。幾つかの実装では、制御ロジック２０４は、データレジスタ、ＳＲＡＭバッファ、アドレス生成器、モードロジック、又はステートマシンのうちの少なくとも１つを含む。モードロジックは、読み出し又は書き込み動作が存在するか否かを判断し、当該判断の結果をステートマシンに提供するように構成することができる。
【0086】
書き込み動作中、制御ロジック２０４におけるデータレジスタは、メモリインターフェース２０２からの入力データを登録することができ、制御ロジック２０４におけるアドレス生成器は、入力データをメモリセルアレイ２１０の指定されたメモリセルに記憶するために、対応する物理アドレスを生成することができる。アドレス生成器は、対応するワードライン及びビットラインを通して指定されたメモリセルを選択するように制御されるＸデコーダ２０６及びＹデコーダに接続することができる。ＳＲＡＭバッファは、電力が供給される限りそのメモリにおけるデータレジスタからの入力データを保持することができる。ステートマシンは、ＳＲＡＭバッファから書き込み信号を処理し、Ｘデコーダ２０６及び／又はＹデコーダに書き込み電圧を提供することができる電圧生成器に制御信号を提供することができる。Ｙデコーダは、指定されたメモリセルに入力データを記憶するために書き込み電圧をビットライン（ＢＬ）に出力するように構成されている。
【0087】
読み出し動作中、ステートマシンは、制御信号を電圧生成器及びページバッファ回路２２０に提供することができる。電圧生成器は、メモリセルを選択するために読み出し電圧をＸデコーダ２０６及びＹデコーダに提供することができる。ページバッファ２２２は、当該ページバッファ２２２及び選択されたメモリセルに結合されたビットライン２１５を通して、選択されたメモリセルに記憶されたデータビット（「１」又は「０」）を表す小電力信号（例えば、電流信号）を検知することができる。センスアンプは、小電力信号揺動を認識可能なロジックレベルに増幅することができ、それにより、データビットは、メモリデバイス２００の内部又は外部のロジックによって適切に解釈することができる。幾つかの実装では、ページバッファ回路２２０又はＣＤＬ回路２３０のうちの少なくとも１つは、センスアンプに含まれる。データバッファ２０８は、増幅された電圧を、センサアンプから受信し、増幅された電力信号を、メモリインターフェース２０２を通してメモリデバイス２００の外部のロジックに出力することができる。
【0088】
対応するビットラインを通して電流を検知することによってメモリセルに記憶されたデータを検知するために、ページバッファは、検知ノードにおいてプリチャージ及び放電するために検知ノード上で検知キャパシタを有することができる。ページバッファのプリチャージフェーズ中、検知ノード上の検知キャパシタは、所定の検知電圧を有するようにプリチャージされる。次に、プリチャージフェーズに後続する放電フェーズ中、検知キャパシタに記憶された電荷は、対応するビットラインを介してメモリセルに流れる検知電流によって放電される。ページバッファにおける１つ又は複数のラッチのビット値ラッチは、検知ノードにおける放電後検知電圧（ＶＳＥＮ）に基づいて更新することができる。
【0089】
放電フェーズに後続する検知フェーズ（又はストローブフェーズ）中、メモリセルがビット「０」を記憶する場合、検知ノードにおける放電後検知電圧（ＶＳＥＮ）は、所定の閾値電圧（ＶＴｈ）、例えば、ページバッファにおけるラッチに関連付けられたストローブ電圧（ＶＳｔｒｏｂｅ）よりも大きいものとすることができる。したがって、ページバッファは、１つ又は複数のラッチにおいてラッチされたビット値「１」を検知値「０」に更新するか、又は検知値「０」を１つ又は複数のラッチにストローブするように構成することができる。対照的に、メモリセルがビット「１」を記憶する場合、検知ノードにおける放電後検知電圧（ＶＳＥＮ）は、所定の閾値電圧（ＶＴｈ）よりも小さいか又はこれに等しいものとすることができる。したがって、ページバッファは、１つ又は複数のラッチにおけるビット値「１」ラッチを維持（又は保持）するように構成することができる。
【0090】
検知ノードにおけるキャパシタンスが安定せずに、例えば閾値電圧（ＶＴｈ）付近で、劇的に変化する場合、検知結果は誤っている可能性がある。検知ノードにおけるキャパシタンスが小さい場合、プリチャージ及び放電フェーズは、検知のために完全に実行することができない。それゆえ、ページバッファは、完全にかつ安定してプリチャージ及び放電されるような、検知ノード上のキャパシタのための大きくかつ安定したキャパシタンスを有し、それによって、正確な検知を達成することが望ましい。幾つかの実装では、トランジスタ、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、ページバッファにおける検知ノードに結合されたキャパシタ（例えば、ＭＯＳキャパシタ）として使用される。しかしながら、大きいキャパシタンスを有するトランジスタは、大きい面積を占有する大きいサイズを有する傾向があり、これにより、ページバッファの総面積が増加する。
【0091】
本開示のための実装は、例えば、ページバッファ内の検知ノードにおける実際のキャパシタを置き換えるために、追加の金属配線を一切使用することなく、既存の金属配線（例えば、データバス（ＤＢＵＳ）金属配線）を使用するページバッファを提供することによって、メモリデバイスにおけるページバッファ回路を管理する技法を提供する。
【0092】
既存の金属配線、例えば、図２Ａ～図２Ｂの２４０等のＤＢＵＳ金属配線は、ページバッファ回路及びＣＤＬ回路を通過することによって、ページバッファ回路（例えば、図２Ａ～図２Ｂのページバッファ回路２２０）におけるページバッファ及びキャッシュデータラッチ（ＣＤＬ）回路（例えば、図２Ａ～図２ＢのＣＤＬ回路２３０）におけるキャッシュの間でデータを転送するように構成されている。幾つかの実施形態では、例えば、図３Ａにおいて更に詳細に説明されるように、既存のＤＢＵＳ金属配線は、例えば、隣接したページバッファ又は隣接したＤＢＵＳセクション間に結合された第１の接続トランジスタを使用して、各ページバッファ長によって一連のＤＢＵＳセクション（又は部分的ＤＢＵＳ金属線）に切断することができる。
【0093】
通常動作（例えば、読み出し動作）では、例えば、図３Ｃにおいて更に詳細に説明されるように、第１の接続トランジスタがオフに切り替えられ、各ＤＢＵＳセクションは、対応するページバッファのための検知ノードとして使用される。検知ノードは、例えば図３Ｂにおいて更に詳細に説明されるように、追加のキャパシタ及び追加の配線リソースを一切使用することなく、ＤＢＵＳセクション、及び対応するページバッファにおける１つ又は複数の内部金属線（例えば、ＩＤＬ金属線等の内部データライン）の間で画定された寄生キャパシタによって形成された検知キャパシタンスを有することができる。
【0094】
データ転送動作では、例えば、図３Ｄにおいて更に詳細に説明されるように、全ての第１の接続トランジスタがともに接続されるためにオンに切り替えられ、それゆえ、一連のＤＢＵＳセクションは、ページバッファ回路におけるページバッファ及びＣＤＬ回路におけるキャッシュの間でデータを転送するために統合されたＤＢＵＳとしてともに順次的かつ導電的に接続される。各ページバッファは、例えば、図８Ａ～図８Ｂにおいて更に詳細に説明されるように、ページバッファから同じ統合されたＤＢＵＳを介してＣＤＬ回路における対応するキャッシュにデータを転送するために個別にかつ任意選択で順次的にオンに切り替えることができる、第１の接続トランジスタとは異なる追加のトランジスタを含むことができる。
【0095】
検知ノードにおいて寄生キャパシタを有するページバッファは、例えば、図６Ｂ～図６Ｄにおいて更に詳細に説明されるように、ビットライン動作バイアス及び検知ストローブバイアスの間の電圧ギャップを克服するために、電圧ブーストを実装することもできる。幾つかの実施形態では、内部金属線、例えば、ＩＤＬは、ページバッファにおけるラッチを接続し、ページバッファを通過し、検知ノードにおける電圧ブーストを達成するために金属線結合効果を介して対応するＤＢＵＳセクション（例えば、検知ノードとして使用される）を用いて使用されることができる。
【0096】
ページバッファ領域における各ＤＢＵＳセクションは、少なくとも２つのサブセクション、例えば、非結合雑音サブセクション及び結合雑音サブセクションを含むことができる。部分的ＤＢＵＳセクションの非結合雑音サブセクションは、寄生キャパシタを形成するために内部金属線（例えば、ＩＤＬ）に隣接して配置することができる。部分的ＤＢＵＳセクションの結合雑音サブセクションは、例えばビットラインに隣接していることに起因して、予想されない金属線間結合雑音を被る可能性がある。幾つかの実施形態では、各ＤＢＵＳセクションの２つのサブセクションは、第２の接続トランジスタ（又はセクショントランジスタ）を介して接続され、それゆえ、結合雑音サブセクションは、ページバッファの通常動作中に非結合雑音サブセクションから導電的に分離するとともに、データ転送動作中に非結合雑音サブセクションに導電的に接続されるように構成することができる。
【0097】
幾つかの実施形態では、各ページバッファは、第１の接続トランジスタ及び第２の接続トランジスタを含み、ページバッファ回路におけるページバッファは、例えば、図４Ａにおいて更に詳細に説明されるように、シーケンス配置においてともに接続されている。幾つかの実施形態では、ページバッファ回路は、例えば、図４Ｂにおいて更に詳細に説明されるように、ミラー配置においてともに接続される隣接したページバッファの複数のペアを含む。各ペアは、第１及び第２のページバッファを含む。第１及び第２のページバッファの結合雑音サブセクションはともに接続されている。第１及び第２のページバッファのうちの各々のページバッファの非結合雑音サブセクションは、第１の接続トランジスタを通して別のペアにおける別のページバッファの非結合雑音サブセクションに結合される。そのような方法において、ミラー配置における各ペアは、３つのトランジスタ（２つの第２の接続トランジスタ及び１つの第１の接続トランジスタ）を含むことができ、これらは、４つのトランジスタ（２つの第２の接続トランジスタ及び２つの第１の接続トランジスタ）を有するシーケンス配置において２つの隣接したページバッファよりも少ないトランジスタを含むことができる。
例示の集積回路
例示の集積回路
【0098】
図３Ａは、一連のデータバス（ＤＢＵＳ）セクションによって形成されたデータバス３０６によって接続されるページバッファ回路３０２及びキャッシュデータラッチ（ＣＤＬ）回路３０４を備える例示の集積回路３００を示している。ページバッファ回路３０２は、図２Ａ～図２Ｂのページバッファ回路２２０とすることができる。ＣＤＬ回路３０４は、図２Ａ～図２ＢのＣＤＬ回路２３０とすることができる。データバス３０６は、図２Ａ～図２Ｂのデータバス２４０として実装することができる。
【0099】
図３Ａにおいて示されているように、ページバッファ回路３１０は、複数のページバッファＰＢ＿０／３１０－０、ＰＢ＿１／３１０－１、...、ＰＢ＿ｎ／３１０－ｎ（全体的に複数のページバッファ３１０及び個別にページバッファ３１０と称される）を含み、ここで、ｎは、整数である。ページバッファ３１０は、或る方向に沿って、例えば、図２Ｂにおいて示されたようにページバッファの長さに沿って、順次的に配置することができる。各ページバッファ３１０は、例えば、図５Ａ～図５Ｂにおいて更に詳細に示されるように、ページバッファ３１０におけるコンポーネント（例えば、トランジスタ）を接続する複数の導電線（例えば、金属線）を含む。例えば、各ページバッファ３１０－０、３１０－１、...、又は３１０－ｎは、それぞれの内部データライン（ＩＤＬ）ＩＤＬ－０／３１２－０、ＩＤＬ－１／３１２－１、...、ＩＤＬ－ｎ／３１２－ｎ（全体的に複数のＩＤＬ３１２及び個別にＩＤＬ３１２と称される）を含むことができる。ＩＤＬ３１２は、内部データ動作／転送のために、例えば、ラッチ間でデータを転送する及び／又はデータをＣＤＬ回路３０４に出るように転送するために、例えば、図５Ａにおいて示されるように、ページバッファ３１０における複数のラッチを接続するように構成することができる。
【0100】
図３Ａにおいて示されているように、各ページバッファ３１０は、検知ノードＳＥＮ＿０／３１４－０、ＳＥＮ＿１／３１４－１、...、ＳＥＮ＿ｎ／３１４－ｎ（全体的に複数の検知ノード３１４及び個別に検知ノード３１４と称される）を含むことができる。検知ノード３１４は、ページバッファ３１０における導電線、例えば、金属線とすることができる。検知ノード３１４は、データを検知するためにビットライン（例えば、図１Ｂ又は図１Ｃにおいて説明されたビットライン、又は図２Ａ～図２Ｂのビットライン２１５）に結合することができる。
【0101】
幾つかの実施形態では、図３Ａにおいて示されているように、各ページバッファ３１０における検知ノード３１４、例えば、検知ノードＳＥＮ＿０、ＳＥＮ＿１、...、ＳＥＮ＿ｎは、部分的データバスＤＢＵＳ＿０、ＤＢＵＳ＿１、...、ＤＢＵＳ＿ｎ（全体的に複数のＤＢＵＳ３１４及び個別にＤＢＵＳ３１４と称される）として使用することができる。ページバッファ回路３０２における一連のデータバスセクション３１４、例えば、データバスＤＢＵＳ＿０、ＤＢＵＳ＿１、...、ＤＢＵＳ＿ｎ及びＣＤＬ回路３０４におけるＤＢＵＳ３０５は、複数の接続トランジスタ３１６－０、３１６－１、...、３１６－ｎ（全体的に複数の接続トランジスタ３１６及び個別に接続トランジスタ３１６と称される）を通してともに接続して、データバス３０６を形成することができる。ＤＢＵＳ３０５は、ＣＤＬ回路３０４における複数のキャッシュに接続された導電線（例えば、金属線）とすることができる。
【0102】
幾つかの実施形態では、接続トランジスタ３１６は、例えば、図３Ａにおいて示されているように、対応するページバッファ３１０に含まれる。例えば、ページバッファ３１０－０は、検知ノード３１４－０、及びページバッファ３１０－０に後続するページバッファ３１０－１における隣接した検知ノード３１４－１の間に結合された接続トランジスタ３１６－０を含む。幾つかの実施形態では、接続トランジスタ３１６は、隣接したページバッファ３１０間に、ただし隣接したページバッファ３１０の外部に位置決めされる。
【0103】
ページバッファ３１０における導電線（例えば、タングステンＷ等の金属材料から作製される）は、絶縁材料（例えば、酸化ケイ素等誘電体材料）によって互いに絶縁させることができる。幾つかの実施形態では、ページバッファ３１０において、ＩＤＬ３１２及び検知ノード（又はＤＢＵＳセクション）３１４は、２つの並列導電線（例えば、金属線）とすることができ、互いに隣接し、かつ絶縁材料によって互いに分離して位置決めすることができる。そのような方法において、図３Ｂにおいて示されているように、寄生キャパシタ３２０は、ページバッファ３１０におけるＩＤＬ３１２（例えば、ＩＤＬ＿ｉ）及び検知ノード（又はＤＢＵＳセクション）３１４（例えば、検知ノードＳＥＮ＿ｉ又はデータバスＤＢＵＳ＿ｉ）の間に形成することができ、ここで、ｉは、０、１、...、ｎである。ＩＤＬ３１２及び検知ノード（又はＤＢＵＳセクション）３１４が誘電体材料によって分離された金属線である場合、形成された寄生キャパシタ３２０は、検知キャパシタンスとして使用することができるキャパシタンスを有する。したがって、検知ノード３１４に結合された寄生キャパシタ３２０は、図６Ａ～図６Ｅにおいて更に詳細に論述されるようにデータ検知のために充電又は放電することができる検知キャパシタとして機能することができる。それゆえ、ページバッファ３１０は、実際の検知キャパシタを一切使用することなく、データ検知のために寄生キャパシタ３２０を含むことができる。
【0104】
各接続トランジスタ３１６は、隣接したＤＢＵＳセクション３１４に結合された第１及び第２の端子、及び制御信号ＣＮＢ＿０、ＣＮＢ＿１、...、ＣＮＢ＿ｎ（全体的に複数の制御信号ＣＮＢ及び個別に制御信号ＣＮＢと称される）を受信するように構成されたゲート端子を有する。接続トランジスタ３１６は、例えば、図７において更に詳細に説明されるように、制御信号ＣＮＢに基づいて、オン又はオフに切り替えることができる。
【0105】
図３Ｃは、図３Ａの集積回路３００の例示の通常動作モードを示している。通常動作（例えば、読み出し動作）では、接続トランジスタ３１６がオフに切り替えられ、各ＤＢＵＳセクションは、対応するページバッファ３１０のための検知ノード３１４として使用される。検知ノード３１４は、対応するページバッファ３１０におけるＤＢＵＳセクション３１４及びＩＤＬ３１２の間に画定された寄生キャパシタ３２０によって形成された検知キャパシタンスを有することができる。通常動作は、図６Ａ～図６Ｅにおいて更に詳細に説明され得る。
【0106】
図３Ｄは、図３Ａの集積回路の例示のデータ転送モードを示している。データ転送動作では、接続トランジスタ３１６がオンに切り替えられ、それゆえ、一連のＤＢＵＳセクション３１４及び３０５は、ページバッファ回路３０２におけるページバッファ３１０及びＣＤＬ回路３０４におけるキャッシュの間でデータを転送するために統合されたＤＢＵＳ３０６としてともに順次的かつ導電的に接続される。各ページバッファ３１０は、例えば、図８Ａ～図８Ｂにおいて更に詳細に説明されるように、ページバッファ３１０から同じ統合されたＤＢＵＳ３０６を介してＣＤＬ回路３０４における対応するキャッシュにデータを転送するために個別にかつ任意選択で順次的にオンに切り替えることができる、接続トランジスタ３１６とは異なる追加のトランジスタを含むことができる。
【0107】
ページバッファ（例えば、ページバッファ３１０）におけるＤＢＵＳセクション全体（例えば、ＤＢＵＳセクション３１４）が、検知キャパシタンスを有する寄生キャパシタを形成するのに使用することができる。しかしながら、ページバッファの幾つかの領域（例えば、部分的ＤＢＵＳセクションがビットラインに隣接して位置決めされる場所）では、結合雑音が（例えば、ビットライン及び部分的ＤＢＵＳセクションの間で）発生し得る。
【0108】
幾つかの実施形態では、図４Ａ～図４Ｂにおいて示されているように、ページバッファ４１０（例えば、ページバッファＰＢ＿０）は、非結合雑音領域４１０ａ及び結合雑音領域４１０ｂを含む少なくとも２つの領域を含むものとして特徴付けることができる。対応するＤＢＵＳセクション４２０は、少なくとも２つのサブセクション、例えば、非結合雑音領域４１０ａにおける非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音領域４１０ｂにおける結合雑音ＤＢＵＳサブセクション４２０ｂに分離することができる。
【0109】
非結合雑音領域４１０ａでは、非結合雑音ＤＢＵＳサブセクション４２０ａは、ページバッファ４１０のための検知ノード（例えば、検知ノードＳＥＮ＿０）として使用することができる。非結合雑音ＤＢＵＳサブセクション４２０ａは、内部金属線（例えば、図３Ａ～図３Ｄの内部データライン３１２等の内部データラインＩＤＬ＿０）に隣接して位置決めして、対応する寄生キャパシタ（例えば、図３Ｂの寄生キャパシタ３２０）を形成することができる。結合雑音領域４１０ｂでは、結合雑音ＤＢＵＳサブセクション４２０ｂは、別の内部金属線（例えば、列ビットラインＢＬ＿０）に隣接して位置決めされ得、これは、結合雑音を引き起こし得る。それゆえ、結合雑音ＤＢＵＳサブセクション４２０ｂは、寄生キャパシタを形成するために適しておらず、データ転送のためのデータバスの一部（例えば、データバスＤＢＵＳ＿０）としてのみ使用することができる。
【0110】
幾つかの実施形態では、図４Ａ～図４Ｂにおいて示されているように、ページバッファ４１０（例えば、ページバッファＰＢ＿０）は、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂの間に結合された第２の接続トランジスタ（又はセクショントランジスタ）４１４を含むことができる。第２の接続トランジスタ４１４は、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂに別個に結合された第１及び第２の端子、及び第２の接続トランジスタ４１４をオン又はオフに切り替えるために制御信号（例えば、制御信号ＣＮＢ＿０＿ｂ）を受信するためのゲート端子を有する。通常動作中（例えば、図３Ｃにおいて示されているように）、第２の接続トランジスタ４１４は、非結合雑音ＤＢＵＳサブセクション４２０ａがデータ検知のための寄生キャパシタを形成するための検知ノードとして使用され、一方で結合雑音ＤＢＵＳサブセクション４２０ｂが使用されないように、オフに切り替えられる。データ転送動作中（例えば、図３Ｄにおいて示されたように）、第２の接続トランジスタ４１４は、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂがデータ転送のための統合されたＤＢＵＳセクション４２０を形成するために導電的に接続されるように、オンに切り替えられる。
【0111】
図４Ａは、シーケンスページバッファ配置を有する例示のページバッファ回路４００を示している。ページバッファ回路４００は、図２Ａ～図２Ｂのページバッファ回路２２０として実装することもできるし、又は、図３Ａ～図３Ｄのページバッファ回路３０２とすることもできる。ページバッファ回路４００は、複数のページバッファ４１０、例えば、ページバッファＰＢ＿０、ＰＢ＿１、ＰＢ＿２、ＰＢ＿３を含むことができる。ページバッファ４１０は、図２Ｂのページバッファ２２２又は図３Ａ～図３Ｄのページバッファ３１０とすることができる。ページバッファ４１０は、ページバッファ回路４００において順次的に配置されている。
【0112】
各ページバッファ４１０、例えば、ページバッファＰＢ＿０、ＰＢ＿１、ＰＢ＿２、ＰＢ＿３は、例えば第１の接続トランジスタ４１２及び第２の接続トランジスタ４１４を含む、同じ構成を有することができる。第２の接続トランジスタ４１４は、ページバッファ４１０における非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂの間に結合されたイントラコネクタとすることができる。対照的に、第１の接続トランジスタ４１２は、２つのページバッファ４１０の間、例えば、先行するページバッファの結合雑音ＤＢＵＳサブセクション４２０ｂ及び現在のページバッファにおける非結合雑音ＤＢＵＳサブセクション４２０ａの間に結合されたインターコネクタとすることができる。第１の接続トランジスタ４１２は、図３Ａ、図３Ｃ～図３Ｄの接続トランジスタ３１６とすることができ、第１の接続トランジスタ４１２をオン又はオフに切り替えるための制御信号（例えば、制御信号ＣＮＢ＿０＿ａ）を受信するように構成することができる。
【0113】
通常動作中（例えば、図３Ｃにおいて示されたように）、各ページバッファ４１０における第１の接続トランジスタ４１２及び第２の接続トランジスタ４１４の両方が、各ページバッファ４１０における非結合雑音ＤＢＵＳサブセクション４２０ａがデータ検知のための寄生キャパシタを形成するための検知ノードとして使用されるように、オフに切り替えられる。データ転送動作中（例えば、図３Ｄにおいて示されたように）、各ページバッファ４１０における第１の接続トランジスタ４１２及び第２の接続トランジスタ４１４の両方が、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂが統合されたＤＢＵＳセクション４２０を形成するために導電的に接続され、かつ全ての統合されたＤＢＵＳセクション４２０がデータ転送のための統合されたＤＢＵＳ（例えば、図２Ａ～図２Ｂのデータバス２４０又は図３ＤのＤＢＵＳ３０６）を形成するためにともに導電的に接続するように、オンに切り替えられる。
【0114】
図４Ｂは、ミラーページバッファ配置を有する別の例示のページバッファ回路４５０を示している。各ページバッファ４１０が同じ構成を有しかつ順次的に配置される図４Ａのページバッファ回路４００とは異なり、ページバッファ回路４５０は、ミラーページバッファ配置において配置される第１のページバッファ４６０及び第２のページバッファ４７０の複数のペア（例えば、ページバッファＰＢ＿０及びＰＢ＿１の第１のペア、及びページバッファＰＢ＿２及びＰＢ＿３の第２のペア）を含む。
【0115】
第１のページバッファ４６０及び第２のページバッファ４７０の各々は、図４Ａのページバッファ４１０と同様とすることができ、第１のページバッファ４６０又は第２のページバッファ４７０における非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂの間に結合された第２の接続トランジスタ４１４を含むことができる。しかしながら、図４Ａのページバッファ回路４００とは異なり、ページバッファ回路４５０では、同じペアにおける隣接したページバッファ（例えば，ページバッファＰＢ＿０及びＰＢ＿１、又はページバッファＰＢ＿２及びＰＢ＿３）の結合雑音ＤＢＵＳサブセクション４２０ｂは、ともに導電的に接続されるか、又は単一の連続導電線（例えば、データバスｄｂｕｓ＿０１又はｄｂｕｓ＿２３）である。第２のページバッファ４７０（例えば、ページバッファＰＢ＿１）における非結合雑音ＤＢＵＳサブセクション４２０ａ（例えば、検知ノードＳＥＮ＿１）は、第１の接続トランジスタ４５２によって後続のペア（例えば、ページバッファＰＢ＿２及びＰＢ＿３）における後続のページバッファ（例えば、ページバッファＰＢ＿２）の非結合雑音ＤＢＵＳサブセクション（例えば、検知ノードＳＥＮ＿２）に結合される。あるいは、第２のページバッファ４７０（例えば、ページバッファＰＢ＿２）における非結合雑音ＤＢＵＳサブセクション４２０ａ（例えば、検知ノードＳＥＮ＿２）は、第１の接続トランジスタ４５２によって先行するペアにおける先行するページバッファ（例えば、ページバッファＰＢ＿１）の非結合雑音ＤＢＵＳサブセクション（例えば、検知ノードＳＥＮ＿１）に結合される。すなわち、第１及び第２のページバッファの隣接したペアは、対応する第１の接続トランジスタ４５２を使用してともに結合される。
【0116】
対応する第１の接続トランジスタ４５２は、或るペアにおける第１のページバッファ４６０（例えば、ページバッファＰＢ＿２）の先頭に、又は或るペアにおける第２のページバッファ４７０（例えば、ページバッファＰＢ＿１）の末尾に、又は隣接したペアの間（例えば、ページバッファＰＢ＿０及びＰＢ＿１の第１のペア及びページバッファＰＢ＿２及びＰＢ＿３の第２のペアの間）に位置決めすることができる。第１の接続トランジスタ４５２は、図３Ａ、図３Ｃ～図３Ｄの接続トランジスタ３１６又は図４Ａの第１の接続トランジスタ４１２と同様とすることができ、第１の接続トランジスタ４５２をオン又はオフに切り替えるための制御信号（例えば、制御信号ＣＮＢ＿１～２）を受信するように構成することができる。そのような方法において、ページバッファ回路４５０におけるミラー配置の各ペアは、３つのトランジスタ（２つの第２の接続トランジスタ４１４及び１つの第１の接続トランジスタ４５２）を含むことができる。対照的に、図４Ａのページバッファ回路４００におけるシーケンス配置の２つの隣接したページバッファは、４つのトランジスタ（２つの第２の接続トランジスタ４１４及び２つの第１の接続トランジスタ４１２）を有する。それゆえ、ページバッファ回路４５０は、ページバッファ回路４００よりも少ないトランジスタを使用することができる。
【0117】
ページバッファ回路４５０は、ページバッファ回路４００と同様に動作することができる。
通常動作中（例えば、図３Ｃにおいて示されたように）、ページバッファ回路４５０における全ての第１の接続トランジスタ４５２及び第２の接続トランジスタ４１４が、各ページバッファにおける非結合雑音ＤＢＵＳサブセクション４２０ａがデータ検知のための寄生キャパシタを形成するための検知ノードとして使用されるように、オフに切り替えられる。データ転送動作中（例えば、図３Ｄにおいて示されたように）、ページバッファ回路４５０における全ての第１の接続トランジスタ４５２及び第２の接続トランジスタ４１４が、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂが統合されたＤＢＵＳセクション４２０を形成するために導電的に接続され、かつ全ての統合されたＤＢＵＳセクション４２０がデータ転送のための統合されたＤＢＵＳ（例えば、図２Ａ～図２Ｂのデータバス２４０又は図３Ｄのデータバス３０６）を形成するためにともに導電的に接続するように、オンに切り替えられる。
例示のページバッファ
通常動作中（例えば、図３Ｃにおいて示されたように）、ページバッファ回路４５０における全ての第１の接続トランジスタ４５２及び第２の接続トランジスタ４１４が、各ページバッファにおける非結合雑音ＤＢＵＳサブセクション４２０ａがデータ検知のための寄生キャパシタを形成するための検知ノードとして使用されるように、オフに切り替えられる。データ転送動作中（例えば、図３Ｄにおいて示されたように）、ページバッファ回路４５０における全ての第１の接続トランジスタ４５２及び第２の接続トランジスタ４１４が、非結合雑音ＤＢＵＳサブセクション４２０ａ及び結合雑音ＤＢＵＳサブセクション４２０ｂが統合されたＤＢＵＳセクション４２０を形成するために導電的に接続され、かつ全ての統合されたＤＢＵＳセクション４２０がデータ転送のための統合されたＤＢＵＳ（例えば、図２Ａ～図２Ｂのデータバス２４０又は図３Ｄのデータバス３０６）を形成するためにともに導電的に接続するように、オンに切り替えられる。
例示のページバッファ
【0118】
図５Ａは、ページバッファ回路における例示のページバッファ５００を示す回路図である。ページバッファ回路は、図２Ａ～図２Ｂのページバッファ回路２２０、図３Ａ～図３Ｄのページバッファ回路３０２、図４Ａのページバッファ回路４００、又は図４Ｂのページバッファ回路４５０とすることができる。ページバッファ５００は、図２Ｂのページバッファ２２２、図３Ａ～図３Ｄのページバッファ３１０、図４Ａのページバッファ４１０、又は図４Ｂの第１のページバッファ４６０又は第２のページバッファ４７０とすることができる。ページバッファ５００は、寄生キャパシタ（例えば、図３Ｂの寄生キャパシタ３２０）を有するように構成することができ、データ検知のための電圧ブーストを実装することができる。
【0119】
ページバッファ５００は、例えば、図３Ａ、図３Ｃ～図３Ｄ、図４Ａ又は図４Ｂにおいて説明されたように、ページバッファ回路における隣接したページバッファに接続するように構成されている接続トランジスタ５０２を含むことができる。接続トランジスタ５０２は、ページバッファ５００及び隣接したページバッファにおける２つのＤＢＵＳセクション（例えば、図３Ａ、図３Ｃ又は図３ＤのＤＢＵＳセクション３１４、図４Ａの第１の接続トランジスタ４１２又は図４Ｂの第１の接続トランジスタ４５２）の間に結合することができる。接続トランジスタ５０２は、ゲート端子において、通常動作モード中に（例えば、図３Ｃにおいて示されたように）接続トランジスタ５０２をオフに切り替えるか、又はデータ転送モード中に（例えば、図３Ｄにおいて示されたように）接続トランジスタ５０２をオンに切り替えるための制御信号ＣＮＢを受信するように構成されている。
【0120】
幾つかの実施形態では、検知回路５２０は、検知ラッチ５２２、第１のトランジスタ５２４、及び第２のトランジスタ５２６を含む。検知ラッチ５２２及び記憶ラッチ５３２は、例えば、図５Ｂにおいて更に詳細に説明されるように、同じ構成を有することができる。検知ラッチ５２２は、ラッチトランジスタ５０４を通してＩＤＬ５３３に結合されている導電線（ＳＴＬ）５２３に結合されている。第１のトランジスタ５２４及び第２のトランジスタ５２６は、導電線（ＳＴＬ）５２３及び低側供給電圧ＶＳＳの間に直列に結合されている。第１のトランジスタ５２４は、第１のトランジスタ５２４をオン又はオフに切り替えるためのストローブ信号ＳＴＢを受信するように構成されている。第２のトランジスタ５２６のゲート端子は、検知ノード（ＳＥＮ）５２５とみなすことができる導電線によってビットライン制御回路５４０に結合されている。検知ノード５２５は、接続トランジスタ５０２にも結合されている。上記で記載されたように、検知ノード５２５は、ページバッファ５００におけるＤＢＵＳセクションとして使用することができる。検知ノード５２５は、データ検知のための検知キャパシタとして使用することができる寄生キャパシタ５２７（例えば、図３Ｂの寄生キャパシタ３２０）を形成するために、ＩＤＬ５３３に隣接して、かつ、絶縁材料（例えば、誘電体材料）によってＩＤＬ５３３から隔離して位置決めすることができる。
【0121】
幾つかの実施形態では、検知回路５２０は、検知ラッチ５２２、第１のトランジスタ５２４、及び第２のトランジスタ５２６を含む。検知ラッチ５２２及び記憶ラッチ５３２は、例えば、図５Ｂにおいて更に詳細に説明されるように、同じ構成を有することができる。検知ラッチ５２２は、ラッチトランジスタ５０４を通してＩＤＬ５３３に結合されている導電線ＳＴＬ５２３に結合されている。第１のトランジスタ５２４及び第２のトランジスタ５２６は、導電線ＳＴＬ５２３及び低供給電圧ＶＳＳの間に直列に結合されている。第１のトランジスタ５２４は、第１のトランジスタ５２４をオン又はオフに切り替えるためのストローブ信号ＳＴＢを受信するように構成されている。第２のトランジスタ５２６のゲート端子は、検知ノードＳＥＮ５２５とみなすことができる導電線５２５によってビットライン制御回路５４０に結合されている。検知ノード５２５は、接続トランジスタ５０２にも結合されている。上記で記載されたように、検知ノード５２５は、ページバッファ５００におけるＤＢＵＳセクションとして使用することができる。検知ノード５２５は、データ検知のための検知キャパシタとして使用することができる寄生キャパシタ５２７（例えば、図３Ｂの寄生キャパシタ３２０）を形成するために、ＩＤＬ５３３に隣接して、かつ、絶縁材料（例えば、誘電体材料）によってＩＤＬ５３３から隔離して位置決めすることができる。
【0122】
図５Ａにおいて示されているように、プリチャージ回路５１０は、検知ノード５２５に結合されている。ビットライン制御回路５４０は、ビットライン（例えば、図２Ａ～図２Ｂのビットライン２１５）に結合された第１の制御ノード、及び検知ノード５２５に結合された第２の制御ノードを有するように構成されている。以下の図６Ａ及び図７において更に詳細に論述されるように、プリチャージ回路５１０は、プリチャージフェーズ中に検知ノード５２５をプリチャージするように構成されている。ビットライン制御回路５４０は、プリチャージフェーズ中にビットラインをプリチャージするとともに、プリチャージフェーズ後の展開（又は放電）フェーズ中に検知ノード５２５を放電するように構成することができる。ビットライン制御回路５４０は、セル電流を制御するためにトランジスタ５４２をオン又はオフに切り替えるための制御信号ＢＬＣ３を受信するように構成された少なくとも１つのトランジスタ５４２を含むことができる。
【0123】
プリチャージ５１０は、供給電圧ＶＰＷ及び検知ノード５２５の間に直列に結合された２つのトランジスタ５１２及び５１４（例えば、ＰＭＯＳトランジスタ）を含むことができる。トランジスタ５１２は、供給電圧ＶＰＷを受信するための第１の端子、プリチャージ制御信号ＰＳＴＬを受信するためのゲート端子を有する。トランジスタ５１４は、プリチャージイネーブル信号ＰＳＮＬを受信するためのゲート端子、トランジスタ５１２の第２の端子に結合された第１の端子、及び検知ノード５２５に結合された第２の端子を有する。検知ラッチ５２２は、例えば、図８Ａ～図８Ｂにおいて更に詳細に論述されるように、トランジスタ５１４を、記憶ラッチ回路５３０からデータを個別に又は順次的に転送するためのスイッチとして使用することができるように、導電線（ＳＴＬ）５２３によってトランジスタ５１４の第１の端子に結合することができる。
【0124】
幾つかの実施形態では、ページバッファ５００は、ブーストトランジスタ５２８、例えば、ＮＭＯＳトランジスタ等のｎチャネルトランジスタを含むことができるブースト回路を含む。ブーストトランジスタ５２８は、ＩＤＬ５３３に結合された第１の端子、制御信号ＰＩＤＬを受信するためのゲート端子、及びブースト信号ＰＣＬＫに結合された第２の端子を有する。図６Ｂ、図６Ｄ及び図７において更に詳細に論述されるように、ＩＤＬ５３３の電圧レベルは、ブースト信号ＰＣＬＫの電圧レベルに基づいて制御することができる。
【0125】
図５Ｂは、ページバッファ（例えば、図５Ａのページバッファ５００）における例示のラッチ５５０を示す回路図を示している。ラッチ５５０は、図５Ａの検知ラッチ５２２又は記憶ラッチ５３２とすることができる。ラッチ５５０は、３状態ラッチ又はファイティングラッチとすることができる。
【0126】
幾つかの実施形態では、図５Ｂにおいて示されているように、ラッチ５５０は、３状態ラッチであり、互いに対称的な第１の側５５０ａ及び第２の側５５０ｂを含むことができる。第１の側５５０ａ及び第２の側５５０ｂは、一端において高側供給電圧ＶＤＤＩＬ、及び他端において低側供給電圧ＶＳＳを受信するように構成されている。第１の側５５０ａは、第１の反転ｐ型トランジスタ５５２ａ、第２の反転ｐ型トランジスタ５５４ａ、第１のｎ型トランジスタ５５６ａ、及び第２のｎ型トランジスタ５５８ａを含むことができる。第２の側５５０ｂは、第１の反転ｐ型トランジスタ５５２ｂ、第２の反転ｐ型トランジスタ５５４ｂ、第１のｎ型トランジスタ５５６ｂ、及び第２のｎ型トランジスタ５５８ｂを含むことができる。
【0127】
第１の側５５０ａについて、第１の反転ｐ型トランジスタ５５２ａは、高側供給電圧ＶＤＤＩＬを受信するための第１の端子、第２の反転ｐ型トランジスタ５５４ａに結合された第２の端子、及び制御信号ＰＯＳｎを受信するためのゲート端子を含む。第２の反転ｐ型トランジスタ５５４ａは、第１の反転ｐ型トランジスタ５５２ａの第２の端子に結合された第１の端子、第１のｎ型トランジスタ５５６ａに、及び第２の側５５０ｂにおける第１のｎ型トランジスタ５５６ｂのゲート端子にも結合された第２の端子、及び第１のｎ型トランジスタ５５６ａ及び第２のｎ型トランジスタ５５８ａのゲート端子に結合されたゲート端子を含む。第１のｎ型トランジスタ５５６ａは、第２の反転ｐ型トランジスタ５５４ａの第２の端子に結合された第１の端子、低側供給電圧ＶＳＳに結合された第２の端子、及び第２の反転ｐ型トランジスタ５５４ａのゲート端子に、及び第２の側５５０ｂにおける第２の反転ｐ型トランジスタ５５４ｂ、第１のｎ型トランジスタ５５６ｂ間のノードにも結合されたゲート端子を含む。第２のｎ型トランジスタ５５８ａは、第１のｎ型トランジスタ５５６ａのゲート端子に結合された第１の端子、データバスライン（例えば、ＩＤＬ）に出るように結合された第２の端子、及び制御信号ＰＬｎを受信するためのゲート端子を含む。
【0128】
第２の側５５０ｂは、第１の側５５０ａと対称的な構成を有する。第１の反転ｐ型トランジスタ５５２ｂは、高側供給電圧ＶＤＤＩＬを受信するための第１の端子、第２の反転ｐ型トランジスタ５５４ｂに結合された第２の端子、及びストローブ信号ＳＴＢｎを受信するためのゲート端子を含む。第２の反転ｐ型トランジスタ５５４ｂは、第１の反転ｐ型トランジスタ５５２ｂの第２の端子に結合された第１の端子、第１のｎ型トランジスタ５５６ｂに、及び第１の側５５０ａにおける第１のｎ型トランジスタ５５６ａのゲート端子にも結合された第２の端子、及び第１のｎ型トランジスタ５５６ｂ及び第２のｎ型トランジスタ５５８ｂのゲート端子に結合されたゲート端子を含む。第１のｎ型トランジスタ５５６ｂは、第２の反転ｐ型トランジスタ５５４ｂの第２の端子に結合された第１の端子、低側供給電圧ＶＳＳに結合された第２の端子、及び第２の反転ｐ型トランジスタ５５４ｂのゲート端子に、及び第１の側５５０ａにおける第２の反転ｐ型トランジスタ５５４ａ、第１のｎ型トランジスタ５５６ａ間のノードにも結合されたゲート端子を含む。第２のｎ型トランジスタ５５８ｂは、第１のｎ型トランジスタ５５６ｂのゲート端子に結合された第１の端子、データバスライン（例えば、ＩＤＬ）に出るように結合された第２の端子、及び制御信号ＰＬＢｎを受信するためのゲート端子を含む。
【0129】
第２の側５５０ｂにおける第２の反転ｐ型トランジスタ５５４ｂ、第１のｎ型トランジスタ５５６ｂ、第２のｎ型トランジスタ５５８ｂの間に結合されたＬｎＢノード５５１ｂにおける電圧に対応する値は、第１の側５５０ａにおける第２の反転ｐ型トランジスタ５５４ａ、第１のｎ型トランジスタ５５６ａ、第２のｎ型トランジスタ５５８ａの間に結合されたＬｎノード５５１ａにおける電圧に対応する値と反対である。ラッチ５５０は、ＬｎＢノード５５１ｂにおける値及び／又はＬｎノード５５１ａにおける値を更新することによってデータを記憶するように構成することができる。
例示の動作
例示の動作
【0130】
図６Ａ～図６Ｅは、通常動作（例えば、読み出し動作）の異なる動作フェーズにおける図５Ａのページバッファ５００の例示の回路図を示している。図７は、プリチャージフェーズ７０２、昇圧フェーズ７０４、展開フェーズ７０６、降圧フェーズ７０８、及びデータストローブフェーズ７１０を含む、図６Ａ～図６Ｅの動作フェーズ中のページバッファ５００の異なるノードにおける電圧変化を示すタイミング図７００を示している。
【0131】
上記で記載されたように、接続トランジスタ５０２は、寄生キャパシタ５２７が通常動作のために検知ノード５２５及びＩＤＬ５３３の間に形成されるように、通常動作中に制御信号ＣＮＢによってオフに切り替えることができる。ラッチトランジスタ５０４も、検知回路５２０及び記憶ラッチ回路５３０の間でデータ転送が存在しないように通常動作中に制御信号ＥＱによってオフに切り替えることができる。
【0132】
プリチャージフェーズ中、図６Ａの回路図６００及び図７のプリチャージフェーズ７０２が示すように、トランジスタ５１２及び５１４は、対応するプリチャージ制御信号ＰＳＴＬ及びプリチャージイネーブル信号ＰＳＮＬを（例えば、高電圧レベルにおいて）受信することによってオンに切り替えられる。したがって、プリチャージ回路５１０は、検知ノード５２５を低側電圧レベルから高側電圧レベルにプリチャージするためにオンに切り替えられる。検知ノード５２５は、電流経路６０２に沿ってトランジスタ５１２及び５１４を介して供給電圧ＶＰＷによってプリチャージすることができる。
【0133】
プリチャージフェーズ中、トランジスタ５４２は、ビットラインが検知ノード５２５に導電的に切断されるように対応する制御信号ＢＬＣ３によってオフに切り替えられ、ビットライン制御回路５４０によって独立してプリチャージすることができる。プリチャージフェーズ中、ブーストトランジスタ５２８は、対応する制御信号ＰＩＤＬ（例えば、高電圧レベルにおける）によってオンに切り替えられ、低側供給電圧ＶＳＳにおいてブースト信号ＰＣＬＫを受信し、それにより、電流経路６０４は、図７において示されているように、ＩＤＬ５３３を低側供給電圧ＶＳＳにさせるためにＩＤＬ５３３からブーストトランジスタ５２８の第２の端子に流れる。それゆえ、寄生キャパシタ５２７は、高電圧レベルにおける検知ノード５２５及び低側供給電圧ＶＳＳにおけるＩＤＬ５３３の間で検知キャパシタンス又は検知電圧を有するようにプリチャージされる。
【0134】
ビットライン動作バイアス及び検知（又はストローブ）バイアスの間の電圧ギャップを克服するために、昇圧フェーズ７０４及び降圧フェーズ７０８は、それぞれ、展開フェーズ７０６の前及び後に実行される。
【0135】
昇圧フェーズ中、図６Ｂの回路図６１０及び図７の昇圧フェーズ７０４が示すように、ブーストトランジスタ５２８は、増加したブーストレベルを有するブースト信号ＰＣＬＫを受信し、これにより、電流経路６１２に沿って高電圧レベルにＩＤＬ５３３が充電される。検知ノード５２５及びＩＤＬ５３３の間の検知電圧がそのままであるので、検知ノード５２５の電圧レベルは、図７において示されているように、低側供給電圧ＶＳＳから高電圧レベルを有する検知電圧へのＩＤＬ５３３の電圧上昇によって昇圧することができる。昇圧フェーズ中、トランジスタ５１２、トランジスタ５１４、トランジスタ５４２、第１のトランジスタ５２４は、対応する信号によってオフに切り替えられることに留意されたい。
【0136】
展開フェーズ（又は放電フェーズ）中、図６Ｃの回路図６２０及び図７の展開フェーズ７０６が示すように、プリチャージ５１０がオフに切り替えられ、検知ノード５２５は、もはやプリチャージ回路５１０によって充電されない。その代わりに、トランジスタ５４２は、そのゲート端子において制御信号ＢＬＣ３（例えば、高電圧レベル）を受信することによってオンに切り替えられ、検知ノード５２５は、ビットラインに導電的に接続される。したがって、検知ノード５２５における検知電圧は、電流経路６２２に沿ってトランジスタ５４２（又はビットライン制御回路５４０）を介してビットラインに検知電流（又はセル電流）を提供することによって放電することができる。ビットラインに結合されたメモリセルが高閾値電圧、例えば、図７における曲線７２０によって示されているような高ｖｔケースを有する場合、電流経路は形成されず、検知電圧は変化しないままであり、これは、メモリセルに記憶されたビットに対応することができる。ビットラインに結合されたメモリセルが低閾値電圧、例えば、図７における曲線７２２によって示されているような低ｖｔケースを有する場合、電流経路６２２が形成され、検知電圧は、メモリセルに記憶されたビットに対応する低電圧レベルに放電される。展開フェーズ中、図６Ｃ及び図７において示されているように、ブースト信号ＰＣＬＫは、検知ノード５２５における電圧レベルもブーストレベルにおいて変化するように、ブーストレベルにおいて保持される。
【0137】
メモリセルに記憶されたビットを正確に検知するために、検知ノード５２５における電圧レベルは、降圧される必要がない。降圧フェーズ中、例えば、図６Ｄの回路図６３０及び図７の降圧フェーズ７０８において示されているように、トランジスタ５４２は、検知ノード５２５がビットラインから分離され、もはや放電されないようにオフに切り替えられる。同様に、プリチャージ５１０も、検知ノード５２５がプリチャージ回路５１０によって充電されないように、オフに切り替えられる。その代わりに、ブースト信号ＰＣＬＫは、電流経路６３２がＩＤＬ５３３からブーストトランジスタ５２８の第２の端子に形成され、ＩＤＬ５３３における電圧レベルが低下するように、昇圧フェーズの前に電圧レベルと同じ低側供給電圧ＶＳＳに減少する。検知ノード５２５及びＩＤＬ５３３の間の検知電圧がそのままであるので、検知ノード５２５の電圧レベルは、図７において示されているように、ＩＤＬ５３３の電圧低下によって降圧することができる。
【0138】
データストローブフェーズ中、例えば、図６Ｅの回路図６４０及び図７のデータストローブフェーズ７１０において示されているように、第１のトランジスタ５２４は、ストローブ信号ＳＴＢによってオンに切り替えられ、電流経路６４２が検知ラッチ５２２から第２のトランジスタ５２６の第２の端子における低側供給電圧ＶＳＳに形成され、それにより、メモリセルに記憶されたビットに対応する検知ノード５２５の電圧レベルを検知ラッチ５２２にストローブすることができる。
【0139】
例えば、検知ラッチ５２２における第２のｎ型トランジスタ５５８ａは、導電線（ＳＴＬ）５２３に結合され、検知ラッチ５２２におけるＬｎノード５５１ａは、ビット「０」に対応する高電圧レベルを有することができる。メモリセル（例えば、ＳＬＣ）が高閾値電圧に対応するビット「０」を記憶する場合、検知ノード５２５の電圧レベルは、展開フェーズ及び降圧フェーズの後に高電圧レベルにあるままである。したがって、検知ラッチ５２２のＬｎノード５５１ａにおける電圧レベルは、ビット「０」に対応する高電圧レベルにあるままである。メモリセル（例えば、ＳＬＣ）が低閾値電圧に対応するビット「１」を記憶する場合、検知ノード５２５の電圧レベルは、展開フェーズ及び降圧フェーズの後に低電圧レベルになる。したがって、検知ラッチ５２２のＬｎノード５５１ａにおける電圧レベルは、ビット「１」に対応する低電圧レベルになることができる。
【0140】
データストローブフェーズ中、プリチャージ回路５１０及びビットライン制御回路５４０は両方ともオフに切り替えられる。ＩＤＬ５３３は、電流経路６４４を通して低側供給電圧ＶＳＳにおいて維持される。検知ノード５２５の電圧レベルが検知ラッチ５２２にストローブされると、第１のトランジスタ５２４は、ストローブ信号ＳＴＢによってオフに切り替えることができ、ブーストトランジスタ５２８も、制御信号ＰＩＤＬによってオフに切り替えることができる。
【0141】
データストローブフェーズの後、ラッチトランジスタ５０４は、検知ラッチ５２２において記憶されたデータを、ＩＤＬ５３３を通して記憶ラッチ回路５３０における対応する記憶ラッチ５３２に転送することができるように、制御信号ＥＱによってオンに切り替えることができる。さらに、図８Ａ～図８Ｂにおいて更に詳細に説明されるように、記憶ラッチ回路５３０においてラッチされたデータは、ページバッファ５００におけるラッチトランジスタ５０４、トランジスタ５１４、及び接続トランジスタ５０２をオンに切り替えることによってキャッシュデータラッチ（ＣＤＬ）回路に出るように転送することができる。
【0142】
図８Ａは、ページバッファ回路８０２及びキャッシュデータラッチ（ＣＤＬ）回路８０４の間の例示のデータ転送８００を示している。図８Ｂは、図８Ａのデータ転送中のページバッファ回路８０２の異なるノードにおける電圧変化を示すタイミング図を示している。ページバッファ回路８０２は、図２Ａ～図２Ｂのページバッファ回路２２０、図３Ａ～図３Ｄのページバッファ回路３０２、図４Ａのページバッファ回路４００、又は図４Ｂのページバッファ回路４５０とすることができる。ＣＤＬ回路８０４は、図２Ａ～図２ＢのＣＤＬ回路２３０、又は図３Ａ、図３Ｃ～図３ＤのＣＤＬ回路３０４とすることができる。ページバッファ回路８０２は、複数のページバッファ８１０、例えば、ページバッファＰＢ＿０、ＰＢ＿１、...、ＰＢ＿ｎを含む。各ページバッファ８１０は、図２Ｂのページバッファ２２２、図３Ａ～図３Ｄのページバッファ３１０、図４Ａのページバッファ４１０、図４Ｂの第１のページバッファ４６０又は第２のページバッファ４７０、又は図５Ａ～図５Ｂ及び図６Ａ～図６Ｅのページバッファ５００とすることができる。各ページバッファ８１０は、同じ構成を有することができる。一例として、ページバッファＰＢ＿０の構造は、図８Ａにおいてラベル付けされている。
【0143】
図３Ｄと同様に、データ転送動作において、図８Ｂにおいて示されているように、全ての接続トランジスタ８１６（例えば、図３Ｄの接続トランジスタ３１６又は図５Ａの接続トランジスタ５０２）が、一連のＤＢＵＳセクション、例えば、データバスＤＢＵＳ＿０、ＤＢＵＳ＿１、...、ＤＢＵＳ＿ｎが統合されたＤＢＵＳ（例えば、図３ＤのＤＢＵＳ３０６）を形成するためにともに導電的に接続されるように、対応する制御信号ＣＮＢ［ｎ：０］によってオンに切り替えられる。各ページバッファ８１０において、ラッチトランジスタ８１２（例えば、図５Ａのラッチトランジスタ５０４）は、データ転送動作中に対応する制御信号ＥＱによってオンに切り替えられる。ページバッファ８１０のラッチにおけるデータが統合されたＤＢＵＳを通してＣＤＬ回路８０４における対応するキャッシュに転送されることを確実にするために、各ページバッファ８１０における第２のトランジスタ８１４（例えば、図５Ａのトランジスタ５１４）は、対応するプリチャージイネーブル信号ＰＳＮＬ、例えば、図８Ｂにおいて示されているような、プリチャージイネーブル信号ＰＳＮＬ＿０、ＰＳＮＬ＿１、...、ＰＳＮＬ＿ｎによって順次的にオンに切り替えられる。したがって、ページバッファＰＢ＿０のためのデータパス８０１－０、ページバッファＰＢ＿１のためのデータパス８０１－１、...、ページバッファＰＢ＿ｎのためのデータパス８０１－ｎ（全体的に複数のデータパス８０１及び個別にデータパス８０１と称される）が形成し、各ページバッファ８１０のラッチにおけるデータは、ＣＤＬ回路８０４における対応するキャッシュに転送することができる。幾つかの例では、ページバッファ回路８０２における特定のページバッファにおいてラッチされたデータは、当該特定のページバッファにおける第２のトランジスタ８１４をオンに切り替え、一方、ページバッファ回路８０２における他の全てのページバッファにおける第２のトランジスタ８１４をオフに切り替えることによってデータパス８０１に沿って統合されたＤＢＵＳを通してＣＤＬ回路８０４に転送することができる。
例示のプロセス
例示のプロセス
【0144】
図９は、本開示の１つ又は複数の実装に係る、メモリデバイスにおけるページバッファ回路を管理するプロセス９００の一例を示している。ページバッファ回路は、データ転送動作中にともに導電的に接続することができる複数のデータバス（ＤＢＵＳ）セクションを使用してキャッシュデータラッチ（ＣＤＬ）回路に結合することができ、通常動作中に互いに分離することができる。プロセス９００は、メモリデバイスによって実行することができる。
【0145】
メモリデバイスは、図１Ａのメモリデバイス１１６又は図２Ａのメモリデバイス２００とすることができる。メモリデバイスは、複数のメモリセル（例えば、図１Ｂのメモリセル１４１又は図１Ｃのメモリセル１５７）を有するメモリセルアレイ（例えば、図２Ａのメモリセルアレイ２１０）を含むことができる。ページバッファ回路は、図２Ａ～図２Ｂのページバッファ回路２２０、図３Ａ～図３Ｄのページバッファ回路３０２、図４Ａのページバッファ回路４００、又は図４Ｂのページバッファ回路４５０、又は図８Ａのページバッファ回路８０２とすることができる。ＣＤＬ回路は、図２Ａ～図２ＢのＣＤＬ回路２３０、又は図３Ａ、図３Ｃ～図３ＤのＣＤＬ回路３０４、又は図８ＡのＣＤＬ回路８０４とすることができる。ＣＤＬ回路は、複数のキャッシュを含むことができる。
【0146】
ページバッファ回路は、複数のページバッファを含むことができる。各ページバッファは、図２Ｂのページバッファ２２２、図３Ａ～図３Ｄのページバッファ３１０、図４Ａのページバッファ４１０、図４Ｂの第１のページバッファ４６０又は第２のページバッファ４７０、図５Ａ～図５Ｂ及び図６Ａ～図６Ｅのページバッファ５００、又は図８Ａのページバッファ８１０とすることができる。複数のＤＢＵＳセクションの各々は、図３Ａ～図３ＤのＤＢＵＳセクション３１４又は図４Ａ～図４ＢのＤＢＵＳセクション４２０とすることができる。
【0147】
幾つかの実施形態では、メモリデバイスは、メモリセルアレイ及びページバッファ回路の間に結合された複数のビットライン（例えば、図２Ａ～図２Ｂのビットライン２１５）を更に含む。複数のページバッファの各ページバッファは、複数のビットラインのそれぞれのビットラインを通してメモリセルアレイにおける対応するメモリセルに導電的に結合することができる。
【0148】
段階９０２において、複数のデータバス（ＤＢＵＳ）セクションは、各データバスセクションが、例えば図３Ｃにおいて示されたようにデータ検知のための、それぞれのページバッファにおける少なくとも１つの内部導電線と寄生キャパシタを形成するように、互いに導電的に分離される。
【0149】
幾つかの実施形態では、メモリデバイスは、例えば、図１Ａのデバイスコントローラ１１２又はホストコントローラ１２２等のコントローラから読み出しコマンドを受信することに応答して、読み出し動作を実行することができる。読み出しコマンドは、ページバッファ回路からのメモリセルアレイからデータを読み出すためのものとすることができる。メモリデバイスは、読み出しコマンドを受信することに応答して複数のＤＢＵＳセクションを分離させることができる。
【0150】
幾つかの実施形態では、ページバッファ回路における各ページバッファは、ページバッファにおける内部データライン（ＩＤＬ）（例えば、図３Ａ～図３ＤのＩＤＬ３１２、図４Ａ～図４ＢのＩＤＬ、図５ＡのＩＤＬ５３３）に各々が導電的に結合された複数のラッチ（例えば、図５Ａの記憶ラッチ５３２又は図５Ｂのラッチ５５０）を含む。ページバッファにおけるＩＤＬは、ページバッファのための対応するＤＢＵＳセクションと寄生キャパシタ（例えば、図３Ｂの寄生キャパシタ３２０）を形成するように構成されている。ＩＤＬは、対応するＤＢＵＳセクションに隣接するとともにこれに並列に位置決めし、絶縁材料によって導電的に分離することができる。複数のページバッファ及び複数のＤＢＵＳセクションにおける内部導電線は、メモリセルアレイに隣接した層において形成することができる。
【0151】
幾つかの実施形態では、ページバッファ回路におけるページバッファのために、プロセス９００は：（例えば、図６Ａ及び図７において示されたように）対応するデータバスセクション及び前記ページバッファにおける対応する内部導電線によって形成された対応する寄生キャパシタをプリチャージすること、（例えば、図６Ｃ及び図７において示されたように）対応するビットラインを通して前記対応するデータバスセクションをメモリセルに導電的に接続することによって前記対応するデータバスセクションにおける検知電圧を放電すること、及び（例えば、図６Ｅ及び図７において示されたように）前記メモリセルにおけるデータに対応する検知結果を、前記ページバッファのラッチにストローブすることを更に含む。
【0152】
幾つかの実施形態では、プロセス９００は、（例えば、図６Ｂ及び図７において示されたように）対応する寄生キャパシタをプリチャージした後であって対応するデータバスセクションにおいて検知電圧を放電する前に、対応する内部導電線における電圧レベルを上昇させることによって対応するデータバスセクションにおける電圧レベルを昇圧させること、及び（例えば、図６Ｄ及び図７において示されたように）対応するデータバスセクションにおける検知電圧を放電させた後であって検知結果をストローブする前に、対応する内部導電線における電圧レベルを低下させることによって対応するデータバスセクションにおける放電後検知電圧を降圧させることを更に含む。
【0153】
幾つかの実施形態では、ページバッファ回路における各ページバッファは、ブーストトランジスタ（例えば、図５Ａのブーストトランジスタ５２８）であって、ＩＤＬに結合された第１の端子、ブースト信号（例えば、ブースト信号ＰＣＬＫ）を受信するように構成された第２の端子、及びブーストトランジスタをオン又はオフに切り替えるために制御信号（例えば、制御信号ＰＩＤＬ）を受信するように構成されたゲート端子を含む、ブーストトランジスタを含む。ブーストトランジスタは、（例えば、図６Ｂ、図６Ｄ及び図７において示されたように）ＩＤＬの電圧レベルがブースト信号の電圧レベルに基づいて制御されるように、オンに切り替えられるように構成することができる。
【0154】
段階９０４において、複数のデータバスセクションは、ページバッファ回路における１つ又は複数のページバッファからＣＤＬ回路における１つ又は複数の対応するキャッシュにデータを転送するためのデータバスを形成するためにともに導電的に接続されている。データバスは、図２Ａ～図２Ｂのデータバス２４０、又は図３Ｄのデータバス３０６とすることができる。
【0155】
幾つかの実施形態では、メモリデバイスは、例えば、ページバッファ回路における１つ又は複数のページバッファからＣＤＬ回路における１つ又は複数の対応するキャッシュにデータを転送するためのデータ転送コマンドを受信することに応答してデータ転送動作を実行する。メモリデバイスは、データ転送コマンドを受信することに応答してデータバスを形成するように複数のデータバスセクションを導電的に接続することができる。
【0156】
幾つかの実施形態では、メモリデバイスは、複数のＤＢＵＳセクションにおける隣接したＤＢＵＳセクション間に結合された複数の接続トランジスタ（例えば、図３Ａ、図３Ｃ～図３Ｄの接続トランジスタ３１６、図４Ａ又は図４Ｂの第２の接続トランジスタ４１４、図８Ａの接続トランジスタ８１６）を含む。複数の接続トランジスタは、各ＤＢＵＳセクションがそれぞれのページバッファにおける少なくとも１つの内部導電線と寄生キャパシタを形成するためにそれぞれのページバッファにおける検知ノードとして機能するように、データバスを形成するように複数のＤＢＵＳセクションをともに導電的に接続するためにオンに切り替えられ、複数のＤＢＵＳセクションを互いに導電的に分離させるためにオフに切り替えられるように構成することができる。
【0157】
幾つかの実施形態では、複数の接続トランジスタの各接続トランジスタは、２つの隣接したＤＢＵＳセクション間に結合され、２つの隣接したＤＢＵＳセクションに対応する隣接したページバッファ間に配置される。
【0158】
幾つかの実施形態では、複数のページバッファの各ページバッファは：複数の接続トランジスタのそれぞれの接続トランジスタ、及び複数のＤＢＵＳセクションのそれぞれのＤＢＵＳセクションを含む。それぞれの接続トランジスタは、ページバッファのそれぞれのＤＢＵＳセクションに結合された第１の端子、隣接したページバッファの隣接したＤＢＵＳセクションに結合された第２の端子、及びそれぞれの接続トランジスタをオン又はオフに切り替えるための制御信号（例えば、図３Ａ、図３Ｃ～図３Ｄ、図７又は図８Ａ～図８Ｂの制御信号ＣＮＢ）を受信するように構成されたゲート端子を有する。
【0159】
幾つかの実施形態では、複数のページバッファの各ページバッファは：第１のサブセクション及び第２のサブセクションを含むそれぞれのＤＢＵＳセクション、及び第１のサブセクション及び第２のサブセクションの間に結合されたそれぞれの第２の接続トランジスタ（又はセクショントランジスタ）（例えば、図４Ａ又は図４Ｂの第２の接続トランジスタ４１４）を含む。それぞれの第２の接続トランジスタは：複数のＤＢＵＳセクションがデータバスとしてともに導電的に接続されるように構成されるように、それぞれのＤＢＵＳセクションを形成するように第１のサブセクション及び第２のサブセクションを導電的に接続するためにオンに切り替えられ、及び第１のサブセクションがページバッファにおける対応する内部導電線と寄生キャパシタを形成するように、第１のサブセクション及び第２のサブセクションを導電的に分離させるためにオフに切り替えられるように構成されている。
【0160】
第１のサブセクションは、非結合雑音サブセクションとすることができ、第２のサブセクションは、結合雑音サブセクションとすることができる。幾つかの事例では、それぞれのＤＢＵＳセクションの第１のサブセクションは、ページバッファにおける内部データライン（ＩＤＬ）に隣接して位置決めされ、それぞれのＤＢＵＳセクションの第２のサブセクションは、ページバッファがメモリセルアレイに結合される際に通るビットラインに隣接して位置決めされる。
【0161】
幾つかの実施形態では、例えば図４Ａにおいて示されたように、複数のページバッファは、ページバッファ回路において順次的に配置された第１及び第２のページバッファを含み、第１のページバッファの第２のサブセクションは、複数の接続トランジスタの対応する接続トランジスタによって第２のページバッファの第１のサブセクションに結合される。
【0162】
幾つかの実施形態では、例えば図４Ｂにおいて示されたように、複数のページバッファは、ページバッファ回路において順に配置された第１、第２、及び第３のページバッファを含み、第１及び第２のページバッファの第２のサブセクションが導電的に接続され、第２及び第３のページバッファの第１のサブセクションが複数の接続トランジスタの対応する接続トランジスタを通して結合される。第１及び第３のページバッファの各々は、接続トランジスタを含めないものとすることができ、第２のページバッファは、対応する接続トランジスタを含むことができる。幾つかの実施形態では、複数のページバッファは、ページバッファ回路において順に配置された第１及び第２のページバッファの複数のペアを含み、第１及び第２のページバッファの第２のサブセクションが導電的に接続され、第１及び第２のページバッファの第１のサブセクションが複数の接続トランジスタの対応する接続トランジスタを通して隣接したペアにおける隣接したページバッファの第１のサブセクションにそれぞれ結合される。
【0163】
幾つかの実施形態では、複数のページバッファの各ページバッファは、それぞれの第２のトランジスタ（例えば、図５Ａ、図６Ａ～図６Ｅのトランジスタ５１４、又は図８Ａの第２のトランジスタ８１４）を更に含む。それぞれの第２のトランジスタは、少なくとも１つの内部導電線を通してページバッファにおける１つ又は複数のラッチに結合された第１の端子、それぞれのＤＢＵＳセクションに結合された第２の端子、及びそれぞれの第２のトランジスタをオン又はオフに切り替えるための第２の制御信号（例えば、図７又は図８Ｂのプリチャージイネーブル信号ＰＳＮＬ）を受信するために結合されたゲート端子を含む。例えば、図６Ａ及び図７において示されたように、それぞれの第２のトランジスタは、ページバッファの寄生キャパシタをプリチャージするためにそれぞれのＤＢＵＳセクションを供給電圧に結合するためにオンに切り替えられるように構成することができ、一方、複数の接続トランジスタは、複数のＤＢＵＳセクションを導電的に分離させるためにオフに切り替えられる。プロセス９００は：ページバッファにおいてラッチされたデータを、データバスを通してＣＤＬ回路における対応するキャッシュに転送するために、ページバッファにおける特定のトランジスタをオンに切り替えるとともに、ページバッファ回路における他のページバッファにおける特定のトランジスタをオフに切り替えることを更に含むことができる。例えば、図８Ｂにおいて示されたように、プロセス９００は：ページバッファにおいてラッチされたデータを、データバスを通してＣＤＬ回路における対応するキャッシュに転送するために、ページバッファ回路におけるページバッファの各々における対応する特定のトランジスタを順次的にオンに切り替えることを含むことができる。
【0164】
幾つかの実施形態では、ページバッファ回路における各ページバッファは：メモリセルアレイに結合された検知ラッチ（例えば、図５Ａの検知ラッチ５２２）、及び検知ラッチ及びＩＤＬの間に結合され、検知ラッチをＩＤＬに導電的に接続するためにオンに切り替えられるか、又は検知ラッチをＩＤＬから分離させるためにオフに切り替えられるように構成されたラッチトランジスタ（例えば、図５Ａのトランジスタ５０４又は図８Ａのラッチトランジスタ８１２）を含む。
【0165】
開示された例及び他の例は、１つ又は複数のコンピュータプログラム製品、例えば、データ処理装置による実行のため、又はデータ処理装置の動作を制御するためにコンピュータ可読媒体上にエンコードされたコンピュータプログラム命令の１つ又は複数のモジュールとして実装することができる。コンピュータ可読媒体は、機械可読記憶デバイス、機械可読記憶基板、メモリデバイス、又は１つ又は複数のこれらの組み合わせとすることができる。「データ処理装置」という用語は、例示としてプログラマブルプロセッサ、コンピュータ、又は複数のプロセッサ又はコンピュータを含む、データを処理する全ての装置、デバイス、及び機械を包含する。装置は、ハードウェアに加えて、当該コンピュータプログラムのための実行環境を作成するコード、例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、又はこれらのうちの１つ又は複数の組み合わせを構成するコードを含むことができる。
【0166】
システムは、例示としてプログラマブルプロセッサ、コンピュータ、又は複数のプロセッサ又はコンピュータを含む、データを処理する全ての装置、デバイス、及び機械を包含する。システムは、ハードウェアに加えて、当該コンピュータプログラムのための実行環境を作成するコード、例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、又はこれらのうちの１つ又は複数の組み合わせを構成するコードを含むことができる。
【0167】
コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、又はコードとしても知られる）は、コンパイラ型言語又はインタープリタ型言語を含む任意の形式のプログラミング言語において記述することができ、これは、スタンドアロンプログラム、又はモジュール、コンポーネント、サブルーチン、又はコンピューティング環境での使用に適した他のユニットを含む任意の形式において展開することができる。コンピュータプログラムは、必ずしもファイルシステムにおけるファイルに対応するわけではない。プログラムは、他のプログラム又はデータ（例えば、マークアップ言語ドキュメントに記憶された１つ又は複数のスクリプト）を保持するファイルの一部に、当該プログラムに専用の単一のファイルに、又は複数の調整されたファイル（例えば、１つ又は複数のモジュール、サブプログラム、又はコード部分を記憶するファイル）に記憶することができる。コンピュータプログラムは、１つのコンピュータ上、又は、１つの場所に位置するか又は複数の場所にわたって分散され、かつ通信ネットワークによって相互接続された複数のコンピュータ上での実行のために展開することができる。
【0168】
本明細書において説明されたプロセス及び論理フローは、本明細書において説明された機能を実行するために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラマブルプロセッサによって実行することができる。プロセス及び論理フローは、専用論理回路、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（特定用途向け集積回路）によって実行することもでき、装置を、これらとして実装することもできる。
【0169】
コンピュータプログラムの実行のために適したプロセッサは、例示として、汎用及び専用マイクロプロセッサの両方、及び任意の種類のデジタルコンピュータの任意の１つ又は複数のプロセッサを含む。一般的には、プロセッサは、リードオンリメモリ又はランダムアクセスメモリ又はこれらの両方から命令及びデータを受信する。コンピュータの必須要素は、命令を実行するプロセッサ、及び命令及びデータを記憶する１つ又は複数のメモリデバイスを含むことができる。一般的には、コンピュータは、データを記憶する１つ又は複数のマスストレージデバイス、例えば、磁気ディスク、光磁気ディスク、又は光ディスクを含むこともでき、又はこれらに対してデータを受信するか又はデータを転送するために動作可能に結合することもでき、又はその両方である。しかしながら、コンピュータは、そのようなデバイスを有する必要はない。コンピュータプログラム命令及びデータを記憶するのに適したコンピュータ可読媒体は、例示として半導体メモリデバイス、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュメモリデバイス、磁気ディスクを含む、全ての形式の不揮発性メモリ、媒体及びメモリデバイスを含むことができる。プロセッサ及びメモリは、専用論理回路によって補足することができ、又はこれに組み込むことができる。
【0170】
本明細書は多くの具体例を説明している可能性があるが、これらは、特許請求されている発明又は特許請求され得るものの範囲に対する限定と解釈されるべきではなく、むしろ、特定の実施形態に固有の特徴の説明と解釈されるべきである。本明細書において別個の実施形態の文脈で説明されている特定の特徴は、単一の実施形態において組み合わせて実装されすることもできる。反対に、単一の実施形態の文脈で説明されている様々な特徴は、複数の実施形態において別個に、又は任意の適した部分組み合わせにおいて実装することもできる。その上、特徴は特定の組み合わせにおいて動作するものとして上記で説明され、及び更にはそのようなものとして最初に特許請求されている可能性があるが、幾つかの事例では、特許請求されている組み合わせからの１つ又は複数の特徴は、この組み合わせから削除することができ、特許請求されている組み合わせは、部分的組み合わせ、又は部分的組み合わせのバリエーションを対象としてよい。同様に、図面には特定の順序で各動作が示されているが、これ、所望の結果を達成するために、そのような動作を示された特定の順序又は連続した順序で実行すること、又は全ての示されている動作を実行することが必要と理解されるべきではない。
【0171】
少数の例及び実装のみが開示されている。説明された例及び実装に対するバリエーション、修正、及び強化及び他の実装が、開示されているものに基づいてなされ得る。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図8A】
【図8B】
【図9】
