特許 7544473 半導体基板において異なる静電容量値を有する半導体コンデンサーを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-26

(45)【発行日】2024-09-03

(54)【発明の名称】半導体基板において異なる静電容量値を有する半導体コンデンサーを製造する方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240827BHJP

   H01L 27/04 20060101ALI20240827BHJP

   H01G 4/40 20060101ALI20240827BHJP

   H01G 4/33 20060101ALI20240827BHJP

   H01G 17/00 20060101ALI20240827BHJP

   H01C 13/00 20060101ALI20240827BHJP

   H01G 4/00 20060101ALI20240827BHJP

   H01G 4/30 20060101ALI20240827BHJP

   H01G 4/38 20060101ALI20240827BHJP

【ＦＩ】

H01L27/04 V

H01G4/40 301

H01G4/33

H01G17/00

H01C13/00 C

H01G4/00 A

H01G4/30 541

H01G4/38 B

H01L27/04 C

【請求項の数】 8

【外国語出願】

(21)【出願番号】P 2019182152

(22)【出願日】2019-10-02

(65)【公開番号】P2020061550

(43)【公開日】2020-04-16

【審査請求日】2022-09-26

(31)【優先権主張番号】10 2018 217 001.0

(32)【優先日】2018-10-04

(33)【優先権主張国・地域又は機関】DE

(73)【特許権者】

【識別番号】591037214

【氏名又は名称】フラウンホッファー－ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ

(74)【代理人】

【識別番号】100124626

【弁理士】

【氏名又は名称】榎並 智和

(72)【発明者】

【氏名】エアルバッヒャー トビアス

【審査官】西村 治郎

(56)【参考文献】

【文献】米国特許出願公開第２０１３／０１９４０３２（ＵＳ，Ａ１）

【文献】特開２００７－０９５９５０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／００２８４５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０００７１７８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０２５６２３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／００３５１５８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０１４５１０４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｇ ４／４０

Ｈ０１Ｇ ４／３３

Ｈ０１Ｇ １７／００

Ｈ０１Ｃ １３／００

Ｈ０１Ｇ ４／００

Ｈ０１Ｇ ４／３０

Ｈ０１Ｇ ４／３８

(57)【特許請求の範囲】

【請求項1】

半導体基板（４）において様々の静電容量値を有する半導体コンデンサーを製造する方法であって、
第１の製造段階において、前記半導体基板（４）に製造される半導体コンデンサーとは無関係に、
前記半導体基板（４）において各群（１）が複数の穴（５）から構成される複数の群（１）により穴構造を形成し、前記複数の群（１）は、前記半導体基板（４）上に分布し、前記群（１）内の前記穴（５）の間隔よりも広い幅によって認識可能な分割領域（２）にわたって互いに分割され、
誘電体（６）と、製造される半導体コンデンサーの上側電極となる導電層（７）との積層によって、前記穴構造を充填し、ここで、前記積層は、前記穴（５）及び前記群（１）の間にも延在し、前記群（１）のそれぞれは、第１の静電容量を形成し、
第２の製造段階において、前記半導体基板（４）に製造される半導体コンデンサーに応じて、
部分領域（３）毎にそれぞれが同一の静電容量値を有する複数の半導体コンデンサーが製造される前記半導体基板（４）の２以上の部分領域（３）を確定し、ここで、前記部分領域（３）内に製造される半導体コンデンサーの静電容量値は前記部分領域（３）毎に異なり、
前記積層を構造化し、構造化されたメタライゼーション（９）を設けるか、又は、前記メタライゼーション（９）を設けた後、前記メタライゼーション（９）を構造化し、ここで、前記メタライゼーション（９）を構造化すること、及び設けることで、各部分領域（３）内に製造される半導体コンデンサーが、所望の静電容量値に応じて、前記第１の静電容量のうちの１つによって、又は前記第１の静電容量のうちの複数の電気的に並列の接続によって形成され、
各部分領域（３）内に製造される半導体コンデンサーを、前記分割領域（２）内に延在する分割線に沿った前記半導体基板（４）の分割によって分離する、方法。

【請求項2】

前記分割領域（２）は、前記半導体基板（４）全体にわたって直線的に延在することを特徴とする、請求項１に記載の方法。

【請求項3】

前記第１の製造段階において、前記分割領域（２）にも更なる穴構造（１０）を形成することを特徴とする、請求項１又は２に記載の方法。

【請求項4】

前記第１の製造段階又は前記第２の製造段階において、それぞれ前記半導体基板（４）の裏側にメタライゼーションを設けることを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項5】

前記分離の前に、前記半導体基板（４）を、該半導体基板（４）よりもドープ量が低いことでより低い表面抵抗を有する第２の半導体基板（１１）に接続し、前記分離によってＲＣ回路を得ることを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項6】

前記分離の前に、前記半導体基板（４）に、該半導体基板（４）よりも低い表面抵抗を有する裏側層又は該半導体基板（４）よりも低い表面抵抗を有する層を該半導体基板（４）の裏側に堆積することにより形成された層を設け、前記分離によってＲＣ回路を得ることを特徴とする、請求項１～３のいずれか１項に記載の方法。

【請求項7】

前記第２の製造段階において、前記第２の半導体基板（１１）の裏側にメタライゼーションを設けることを特徴とする、請求項５に記載の方法。

【請求項8】

前記第２の製造段階において、前記裏側層にメタライゼーションを設けることを特徴とする、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、特にファウンドリ工程において実行される、半導体基板において異なる静電容量値を有する半導体コンデンサーを製造する方法に関する。

【背景技術】

【0002】

現在、多くの半導体素子は、半導体工場での受託製造、いわゆるファウンドリによって、比較的少ない個数で製造されることが多い。この場合、個数が少ないことから、通常、異なる仕様を有する半導体素子を同じ半導体基板上に製造しなければならない。このため、製造を開始する前に異なる半導体素子に対する全てのマスク設計を確定する必要があり、設計が確定されて初めて製造を開始することができる。

【0003】

例として、特許文献１は、従来のチップ製造によって製造されるＲＣスナバ回路の構造を示している。このようなスナバ回路の製造には、製造前に、切削経路（Saegestrassen：スクライブライン）、金属面等を含むマスク設計の定義が必要とされる。したがって、この場合、ＲＣスナバ回路の静電容量値及び抵抗値は、製造工程の開始前に予め定まっていなければならない。

【0004】

特許文献２は、ＲＣスナバ回路の製造方法を示しており、ここでは、まず、半導体基板に一様な穴構造を形成し、その穴構造を誘電体層によって、誘電体層が個々の穴の間にも延在するように充填する。個々に製造されるコンデンサー又はＲＣスナバ回路の間の境界は、この第１の製造段階中には存在しない。続く第２の製造段階において初めて、構造化された（strukturierten）メタライゼーションを施すことによって、個々のコンデンサーの静電容量値、ひいてはこのコンデンサーの半導体基板上での境界も確定される。そして最後に、個々のコンデンサー又はＲＣスナバ回路の分離を行う。この場合、分割線の一部は、存在する穴を通って延在する。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許第７，７３８，２２６号

【文献】米国特許第８，５６３，３８８号

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、顧客別の電気的特性を有するコンデンサー又は更にはＲＣスナバ回路をコスト効果的に製造することを可能にする、共通の半導体基板上に異なる静電容量値を有する半導体コンデンサーを製造する方法を提供することである。

【課題を解決するための手段】

【0007】

上記目的は、請求項１に記載の方法によって解決される。本方法の有利な実施形態は、従属請求項の主題であるか、又は以下の記載及び実施例から見て取れる。

【0008】

低オームの半導体基板において異なる静電容量値を有する半導体コンデンサーを製造するために提案される方法は、２つの製造段階に分けられる。第１の製造段階において、半導体基板に製造される半導体コンデンサーとは無関係に、半導体基板における穴の複数の群を形成する。これらの複数の群は、半導体基板上に分布し、認識可能な分割領域によってそれぞれ互いに分割されている。分割領域は、群内の穴の間隔よりも大きい、すなわち特に５μｍよりも大きい幅（各群の間の距離）を有する。この穴構造は、ここでも半導体基板に製造される半導体コンデンサーとは無関係に、誘電体及び導電層、例えば金属又はポリシリコンによる積層によって、後に半導体コンデンサーの上側電極となるように充填される。この積層は、穴の間及び穴の群の間にも延在する。各穴の群は、この積層によって、或る静電容量を形成し、これは、以下、製造される半導体コンデンサーの静電容量と区別するために、第１の静電容量と称する。その後、このようにして得られた半製品、すなわち、穴構造及びコーティングによって部分的に処理された半導体基板を用いて、第２の製造段階が行われる。この第２の製造段階において初めて、半導体基板に製造される半導体コンデンサーが確定される。これは、同一の静電容量値を有する半導体コンデンサーがそれぞれ製造される異なる部分領域において、半導体基板を区画化することによって行われる。異なる部分領域の半導体コンデンサーの静電容量値は、ここでは互いに異なる。その後、第１の製造段階において設けられた積層が構造化され、構造化されたメタライゼーションが設けられるか、又は、メタライゼーションが設けられた後、構造化される。ここで、積層を構造化し、メタライゼーションを設ける及び／又は構造化すると、各部分領域において、それぞれ、第１の静電容量が所望の静電容量値に既に対応する場合には第１の静電容量単独で、又は好適な数の第１の静電容量を電気的に並列に接続することによって、所望の静電容量値を有する半導体コンデンサーが得られる。この場合、積層の構造化には、積層のうちの導電層のみを構造化することも含むことができる。これに関して、構造化とは、例えば、層の領域をエッチング除去することによって、それぞれの層を、互いに分割された異なる領域に分割することとして理解される。したがって、この第２の製造段階で初めて、それぞれの静電容量値を有して半導体基板上に製造される半導体コンデンサーの電気的特性又は静電容量値及び総数を確定しなければならない。次いで、第１の製造段階において確定された分割領域内に延在する分割線に沿って半導体基板を分割することにより、各部分領域の半導体コンデンサーを分離する。当然ながら、第２の製造段階において、分離前に必要に応じて半導体基板に更なる層を設けることもできる。

【0009】

現存の分割領域の利用と組み合わせて製造工程を２つの製造段階に分離した結果、この製造工程において、コンデンサーの静電容量値を製造工程の開始前に予め確定する必要はなく、異なる静電容量値を有する半導体コンデンサーが効率的かつコスト効果的に製造される。特に、提案される方法により、ファウンドリにおける受託製造をコスト効果的に実現することができる。なぜなら、次の作業とは無関係に、第１の製造段階の方法ステップによって、多数の半製品（部分的に処理された半導体基板）を予め製造することができるからである。ここでは、半製品ごとに方法ステップの違いがないため、この製造は非常にコスト効果的に行うことができる。顧客別の電気的特性を有する部品の完成（個片化）は、事前に製造された半製品を使用する第２の製造段階において初めて行われる。第１の製造段階において分割領域を事前に確定することにより、アクティブ領域に関して直接穴を分断する必要がないことから、後の分離時に部品の損傷が回避される。

【0010】

ここでは、分割領域は、第１の製造段階において、半導体基板全体にわたってそれぞれ直線的に延在するように選択されることが好ましい。この分割領域において、提案される方法の好ましい一実施形態では、第１の製造段階で、ストレスマイグレーション（Stressmigration）のために、半導体基板の平坦な表面を最小限にすることによって形成される穴、又は窪みも形成される。これにより、半導体基板上により厚い層、又は積層を堆積させる場合に、この層と半導体基板との間の応力が低減される。穴又は窪みは、分割領域が穴の群に対して依然として認識可能であるように配置されるか、又は形成される。このことは、この分割領域の穴の別の寸法若しくは間隔により、又は分割領域の穴と個々の群の穴との間の認識可能な間隔を守ることによっても実現することができる。

【0011】

提案される方法により、ＲＣスナバ回路は、例えば、上述した特許文献１から既知のように製造することもできる。このために、提案される実施形態において、半導体基板が、分離の前に第２の半導体基板に接続される。第２の半導体基板は、半導体コンデンサーを有する半導体基板よりもドープ量が低いことでより低い表面抵抗を有する。またこれに続き、この第２の半導体基板の自由面（freien Seite）のメタライゼーションも行われることが好ましい。第２の半導体基板との接続により、半導体コンデンサーと第２の半導体基板によって確定される抵抗とによる直列接続がそれぞれ形成される。続いてここでも、個々のＲＣスナバ回路を形成するこの半導体積層の分離が行われる。

【0012】

代替的な一実施形態において、ＲＣスナバ回路を製造するために、半導体基板に対し、分離の前に、半導体コンデンサーを有する半導体基板よりも低い表面抵抗を有する裏側層を設けることができる。次いで、この実施形態でも（好ましくは、また裏側メタライゼーションを施した後）、個々のＲＣスナバ回路を形成するために、引き続き分離が行われる。

【0013】

以下、提案される方法を、実施例に基づき、図面を参照して更に説明する。

【図面の簡単な説明】

【0014】

【図1】提案される方法によって製造可能であるような半導体コンデンサーの構造の一例を示す図である。

【図2】提案される方法に係る半導体基板上の穴の群の分布の概略図である。

【図3】第１の実施形態に係る図２の一部の拡大図である。

【図4】第２の実施形態に係る図２の一部の拡大図である。

【図5】ＲＣスナバ回路を製造するための第２の半導体基板との接続を非常に概略的に示す図である。

【発明を実施するための形態】

【0015】

提案される方法により、共通の半導体基板上に様々な電気的パラメーターを有する半導体コンデンサー、特にシリコンコンデンサーを製造することができる。第１の製造段階において、製造される半導体コンデンサーの異なる電気的パラメーター又は静電容量値に関わらず構成された半製品として部分的に処理された半導体基板を作製する。この方法により、例えば、例として図１に示されているような半導体コンデンサー又は更にはそのような半導体コンデンサーを備えるＲＣスナバ回路を製造することができる。

【0016】

図１において、半導体基板４の一部が断面図で示されている。半導体基板４の表面には、製造されるコンデンサーの基礎となる穴５を有する穴構造がエッチング形成される。半導体基板４は、例えばホウ素ドープによる、少なくとも５×１０^１８ｃｍ^－３という高ドープ量を有し、したがって、低ＥＳＲ（等価直列抵抗）を有する。穴５の形成は、既知のマスク技法及びエッチング技法によって行うことができる。その後、穴５は、誘電体６及び金属７による積層で充填され、金属７は、コンデンサーの上側電極を形成する。これに続いて、絶縁層８及び更なるメタライゼーション９の堆積が行われ、このメタライゼーション９は、半導体コンデンサーの前面接触を担う。半導体基板４の裏側にも同様に、対応するメタライゼーションを設けることができる。この方法により製造される半導体コンデンサーの静電容量値は、この場合、特に、穴５の数又は穴構造の表面積に応じて決まる。従来、このような半導体コンデンサーを製造するには、製造されるコンデンサーのマスク設計を製造開始前に定義し、また製造開始前に個々のコンデンサーの静電容量値を知っておかなければならない、通常のチップ製造方法が使用される。

【0017】

本方法を用いると、製造工程の開始前にマスク設計を定義することが必要ではなくなる。それどころか、まず、半製品を全く同じ構造で大量に製造することができる。そして、同じ半導体基板上に異なる静電容量値を有する半導体コンデンサーの製造が、この半製品を用いることで行われる。

【0018】

このために、提案される方法では、半製品を製造する第１の製造段階において、半導体基板全体にわたって広がる穴を有する穴構造を半導体基板に形成する。これらの穴は、提案される方法において、マスク技法及びエッチング技法によって互いに分割される群として、半導体基板に形成される。各群は、引き続き誘電体及び金属による積層を堆積した後、或る静電容量を形成するが、これを、ここでは、製造される半導体コンデンサーの静電容量と区別するために、第１の静電容量と称する。

【0019】

これに対して、図２は、半導体基板４の一部の上面を非常に概略的な図で示している。図２では、個々の穴の群１は、略正方形の領域を占め、図中の小さな正方形によって示されている。穴の群１は、他の幾何学形状、例えば、長方形又は三角形に近似することもできる。図２から、個々の群１の間に分割領域２が存在することも見て取れる。分割領域２は、個々の群１を互いに分割し、後に半導体コンデンサーを分離する際の切削経路としての役目を果たす。穴構造の形成後、誘電体及び金属による積層が半導体基板上に堆積され、この積層により、穴は既知の方法で充填される。この積層は、共通の半導体基板４の上に、ひいては個々の群１の間の分割領域２の上にも施され、したがって、後に確定されるコンデンサーの静電容量値に左右されない。

【0020】

次いで、この方法で得られる部分的に処理された半導体基板（本願において半製品とも称する）を用いて、所望の静電容量値を有する個々の半導体コンデンサーを得る第２の製造段階が実行される。このために、部分領域３が確定され、部分領域３の内部において、同一の静電容量値を有する或る数の半導体コンデンサーがそれぞれ作製されることになる。この部分領域３の大きさは、製造される半導体コンデンサーの数及び静電容量値によって決まる。図２には、そのような部分領域３を１つのみ概略的に示している。他の部分領域は、別の静電容量値を有する更なる半導体コンデンサーに対するものである。次いで、第２の製造段階において、各部分領域３に、メタライゼーション及び構造化によって、所望の静電容量を得るために必要な数の穴の群１を有する半導体コンデンサーを製造する。このために、構造化及びメタライゼーションによって、好適な数の穴の群１の個々の第１の静電容量が並列に接続される。これには、各静電容量値に合わせたマスク設計が必要となる。その後、引き続き、分割領域２に沿って、対応する部分領域３内の個々のコンデンサーを分離する。

【0021】

これに対して、図３は、図２の一部の拡大図を更に示している。ここでは、群１の個々の穴５を見て取ることができる。穴構造１の間の分割領域２は、ここでは穴を有しない。

【0022】

一方、更なる一実施形態において、図４に概略的に示されているように、対応する窪み又は穴を分割領域２にも形成することができる。この分割領域２における穴１０は、この例では、個々の分割領域２と穴の群１とを依然として見分けることができるように、穴５の群１に対して相応して広がった距離を置いて設けられる。分割領域２におけるこれらの更なる穴１０によって、ストレスマイグレーションが生じ、したがって、この領域において、半導体基板上により厚い層を設ける場合に、この層と半導体基板との間の応力が低減される。

【0023】

第１の製造段階において穴構造を加工し、誘電体と上側電極となる金属とを充填することにより、後に製造される半導体コンデンサーに左右されない、定義が確立されたマスク設計を用いて、製造される半導体コンデンサーとは無関係に、半製品をコスト効果的に大量に製造することができる。この場合、異なる静電容量値を有する半導体コンデンサーの個片化又は製造は、第２の製造段階において初めて行われる。この第２の製造段階では、対応する静電容量値を有する半導体コンデンサーを構成するために、誘電体及び／又は上側電極が構造化され、個別領域又は群の一部を越えてメタライゼーションが形成される。これはまた、個々に定義されたマスク設計をそれぞれ用いて行われる。

【0024】

複数の群１の穴構造の並列接続の結果として、非常に広範囲の静電容量値を得ることができる。したがって、例えば、半製品は、低オームのｐ型基板に対する処理によって作製することができる。この場合、群１の領域の寸法は、例えば、各群１の面積が０．５ｍｍ^２であり、この群の第１の静電容量値が２５０ｐＦである場合、複数の群を並列接続することによって、１ｎＦ～１０ｎＦの静電容量値Ｃを得ることができるように決定することができる。これは、以下の表に示されており、この表は、総面積Ａ及び並列接続される各群１の総数も示している。

【0025】

【表1】

【0026】

提案される方法は、ＲＣスナバ回路の製造にも適している。この場合、半導体コンデンサーに加えて、対応する抵抗も作製しなければならない。これは、提案される方法において、図５に非常に概略的に示されているように、穴構造を有する半導体基板４を、個々の部品に分離する前に低ドープの半導体基板１１に接合することによって行うことができる。この図では、穴構造を有する領域は、単に斜線付きで示されている。この第２の半導体基板のドープは、この場合、所望の抵抗値を達成するように選択される。ここで、以下の表は、５ｎＦ／１０ｍｍ^２の場合の異なる固有抵抗ρに対する様々な第２の基板（例として４００μｍ厚）の直列抵抗Ｒ_ＥＳＲの例を示している。１つ目の値は、第２の基板がない場合（コンデンサーのみ）の関係に対応している。

【0027】

【表2】

【0028】

ＲＣスナバ回路を製造するための更なる可能性として、個々の部品に分離する前に、（必要な直列抵抗に応じて）導電性の低い層を半導体基板の裏側に堆積することが挙げられる。また、ここでは、抵抗の温度依存性を適切に選択すること、又は温度依存性の圧縮（Kondensation）のための多層系（結晶）を堆積させることが可能である。好適な層材料の例は、高い熱伝導率を有するセラミック、金属層、アモルファスシリコン等である。ここで、以下の表に、５ｎＦ／１０ｍｍ^２の場合の異なる固有抵抗ρに対する様々な層（例として４μｍ厚）の直列抵抗Ｒ_ＥＳＲの例を更に挙げる。１つ目の値は、追加の抵抗層がない場合（コンデンサーのみ）の関係に対応している。

【0029】

【表3】

【符号の説明】

【0030】

１ 穴の群
２ 分割領域
３ 部分領域
４ 半導体基板
５ 穴
６ 誘電体
７ 金属
８ 絶縁層
９ メタライゼーション
１０ 更なる穴
１１ 第２の半導体基板

【図1】

【図2】

【図3】

【図4】

【図5】