特許 7544515 ホストＩＣチップのメタライゼーションレイヤ内に埋め込まれたチップレットを含むコンポジットＩＣチップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-26

(45)【発行日】2024-09-03

(54)【発明の名称】ホストＩＣチップのメタライゼーションレイヤ内に埋め込まれたチップレットを含むコンポジットＩＣチップ

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240827BHJP

   H01L 25/065 20230101ALI20240827BHJP

   H01L 25/18 20230101ALI20240827BHJP

   H01L 21/768 20060101ALI20240827BHJP

   H01L 23/522 20060101ALI20240827BHJP

   H01L 23/12 20060101ALI20240827BHJP

   H01L 21/60 20060101ALI20240827BHJP

【ＦＩ】

H01L25/08 Y

H01L21/90 B

H01L23/12 501P

H01L21/60 311Q

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2020108357

(22)【出願日】2020-06-24

(65)【公開番号】P2021057569

(43)【公開日】2021-04-08

【審査請求日】2023-06-21

(31)【優先権主張番号】16/586,145

(32)【優先日】2019-09-27

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】アデル エルシェルビニ

(72)【発明者】

【氏名】ジョアンナ スワン

(72)【発明者】

【氏名】ショーナ リフ

(72)【発明者】

【氏名】パトリック モロー

(72)【発明者】

【氏名】ジェラルド パスダスト

(72)【発明者】

【氏名】ヴァン リー

【審査官】栗栖 正和

(56)【参考文献】

【文献】特開２００１－２５０８３６（ＪＰ，Ａ）

【文献】特表２０１８－５１４０８８（ＪＰ，Ａ）

【文献】特開２０１４－０９６５４７（ＪＰ，Ａ）

【文献】特開２００７－２８７８０３（ＪＰ，Ａ）

【文献】特開２０１７－０８５１４７（ＪＰ，Ａ）

【文献】特開２０１６－１５７７１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２１／６０

(57)【特許請求の範囲】

【請求項1】

集積回路（ＩＣ）デバイス構造であって、
第１デバイスレイヤと、該第１デバイスレイヤのトランジスタへ相互接続された１つ以上の下位メタライゼーションレイヤとを有するホストチップと、
第２デバイスレイヤと、該第２デバイスレイヤのトランジスタへ相互接続された１つ以上のチップレットメタライゼーションレイヤとを有するチップレットと、
複数の第１レベルインターコネクト（ＦＬＩ）インターフェースを有する最上層メタライゼーションレイヤと
を有し、
前記チップレットは、前記第１デバイスレイヤの第１領域と前記最上層メタライゼーションレイヤとの間に埋め込まれ、前記最上層メタライゼーションレイヤは、前記チップレットの端を越えて、前記第１デバイスレイヤの第２領域の上に広がる、
ＩＣデバイス構造。

【請求項2】

１つの前記下位メタライゼーションレイヤの第１フィーチャは、前記チップレットメタライゼーションレイヤのうちの１つの第２フィーチャと直接接する、
請求項１に記載のＩＣデバイス構造。

【請求項3】

前記第１フィーチャは、第１エリアを有し、前記第２フィーチャは、第２エリアを有し、
前記第１フィーチャは、前記第１エリアのほんの一部が前記第２エリアと接して該第２エリアに重なることにより、前記第２フィーチャから横方向にオフセットされる、
請求項２に記載のＩＣデバイス構造。

【請求項4】

前記第１フィーチャの周りにある第１誘電物質は、前記第２フィーチャの周りにある第２誘電物質と直接接する、
請求項２に記載のＩＣデバイス構造。

【請求項5】

相互拡散冶金接合が、前記第１フィーチャを前記第２フィーチャに継ぎ合わせる、
請求項４に記載のＩＣデバイス構造。

【請求項6】

前記ホストチップの前記第２領域の上に前記チップレットの前記端に隣接して誘電物質を更に有し、
前記最上層メタライゼーションレイヤは、前記誘電物質を通って前記下位メタライゼーションレイヤのうちの１つへ相互接続される、
請求項１乃至５のうちいずれか一項に記載のＩＣデバイス構造。

【請求項7】

前記最上層メタライゼーションレイヤは、１つ以上の導電性ビアによって前記誘電物質を通って前記下位メタライゼーションレイヤのうちの１つへ相互接続される、
請求項６に記載のＩＣデバイス構造。

【請求項8】

前記導電性ビアと前記下位メタライゼーションレイヤのうちの１つの第１フィーチャとの位置ずれは、前記チップレットメタライゼーションレイヤのうちの１つのフィーチャと直接接する１つの前記下位メタライゼーションレイヤの第２フィーチャとの間の横方向オフセットよりも小さい、
請求項７に記載のＩＣデバイス構造。

【請求項9】

前記誘電物質は、前記チップレットの厚さと略等しい厚さを有する、
請求項７に記載のＩＣデバイス構造。

【請求項10】

前記チップレットは、８０μｍ未満の厚さを有する、
請求項９に記載のＩＣデバイス構造。

【請求項11】

前記下位メタライゼーションレイヤは、第１メタライゼーションフィーチャピッチを有する第１メタライゼーションレイヤと、前記第１メタライゼーションフィーチャピッチよりも大きい第２メタライゼーションフィーチャピッチを有する第２メタライゼーションレイヤとを有し、
前記チップレットメタライゼーションレイヤは、第３メタライゼーションフィーチャピッチを有する第３メタライゼーションレイヤと、前記第３メタライゼーションフィーチャピッチよりも大きい第４メタライゼーションフィーチャピッチを有する第４メタライゼーションレイヤとを含み、
前記第４メタライゼーションレイヤの１つ以上のフィーチャは、前記第２メタライゼーションレイヤの１つ以上のフィーチャと直接接する、
請求項１乃至５のうちいずれか一項に記載のＩＣデバイス構造。

【請求項12】

前記第１メタライゼーションフィーチャピッチは、前記第４メタライゼーションフィーチャピッチよりも小さく、前記第２メタライゼーションフィーチャピッチは、前記第３メタライゼーションフィーチャピッチよりも小さい、
請求項１１に記載のＩＣデバイス構造。

【請求項13】

前記チップレットは、第１チップレットであり、当該構造は、
前記最上層メタライゼーションレイヤと前記第１デバイスレイヤの前記第１領域との間に埋め込まれ、第３デバイスレイヤと、該第３デバイスレイヤのトランジスタへ相互接続された１つ以上の第２チップレットメタライゼーションレイヤとを有する第２チップレットと、
前記第２チップレットの上にありかつ該第２チップレットの側壁に隣接する誘電物質と
を更に有する、
請求項１乃至５のうちいずれか一項に記載のＩＣデバイス構造。

【請求項14】

１つの前記第２チップレットメタライゼーションレイヤのフィーチャは、前記第１チップレットの縁側壁に隣接する誘電物質を通って延在する１つ以上のビアによって前記下位メタライゼーションレイヤのうちの１つへ電気的に結合される、
請求項１３に記載のＩＣデバイス構造。

【請求項15】

マイクロプロセッサと、該マイクロプロセッサへ結合されるメモリとを有するシステムであって、
前記メモリ又は前記マイクロプロセッサの少なくとも一方は、第１デバイスレイヤと、該第１デバイスレイヤのトランジスタへ相互接続された１つ以上の下位メタライゼーションレイヤとを有するホストチップ上の回路を有し、
当該システムは、
第２デバイスレイヤと、該第２デバイスレイヤのトランジスタへ相互接続された１つ以上のチップレットメタライゼーションレイヤとを有するチップレットと、
複数の第１レベルインターコネクトインターフェースを有する最上層メタライゼーションレイヤと
を更に有し、
前記チップレットは、前記第１デバイスレイヤの第１領域と前記最上層メタライゼーションレイヤとの間に埋め込まれ、前記最上層メタライゼーションレイヤは、前記チップレットの端を越えて、前記第１デバイスレイヤの第２領域の上に広がる、
システム。

【請求項16】

前記メモリ及び前記マイクロプロセッサのうちの第１は、前記ホストチップ上の回路を有し、前記メモリ及び前記マイクロプロセッサのうちの第２は、前記チップレット上の回路を有し、当該システムは、前記第１レベルインターコネクトインターフェースとホスト基板との間に結合された複数の第１レベルインターコネクトを更に有する、
請求項１５に記載のシステム。

【請求項17】

前記チップレットは、ワイヤレスラジオ回路、浮動小数点ゲートアレイ（ＦＰＧＡ）回路、電力管理回路、アクティブリピータ回路、クロック発生回路、温度検知回路、又はＥＳＤ保護回路、のうちの少なくとも１つを有する、
請求項１５又は１６に記載のシステム。

【請求項18】

ＩＣデバイス構造の製造方法であって、
第１デバイスレイヤの第１領域及び第２領域の上に下位メタライゼーションレイヤを形成することと、
前記第１デバイスレイヤの前記第１領域の上に、第２デバイスレイヤを有するチップレットを接合することと、
前記チップレットの上かつ前記第１デバイスレイヤの前記第２領域の上に、複数の第１レベルインターコネクト（ＦＬＩ）インターフェースを有する最上層メタライゼーションレイヤを形成することと
を有する方法。

【請求項19】

前記チップレットの上かつ前記第１デバイスレイヤの前記第２領域の上に誘電物質を形成することと、
前記チップレットの表面により前記誘電物質を平坦にすることと、
前記誘電物質を通る１つ以上の導電性ビアを形成することと、
前記１つ以上の導電性ビアの上に前記最上層メタライゼーションレイヤを形成することと
を更に有する、
請求項１８に記載の方法。

【請求項20】

前記チップレットは、少なくとも１つのチップレットメタライゼーションレイヤを含み、前記第１領域に前記チップレットを接合することは、前記チップレットメタライゼーションレイヤのフィーチャに前記下位メタライゼーションレイヤのフィーチャを接合することを更に有する、
請求項１８又は１９に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

モノリシック集積回路（ＩＣ）製造は、最終生成物の性能を制限する可能性がある制約を有し、よって、ＩＣ集積の様々なバージョンが研究されてきた。しかし、現在まで、それらの技術及びアーキテクチャは、一般に、高いコスト、より低い挿入効率、及びｚ高さの増大といった特定の欠点に苦しむ。

【0002】

いくつかのＩＣ集積技術が、パッケージレベルで実行されている。エレクトロニクス製造において、ＩＣパッケージングは、半導体材料を有するチップ（又はダイ）にモノリシックに製造されたＩＣが「パッケージ」にアセンブルされる半導体デバイス製造の段階である。パッケージは、ＩＣチップを物理的なダメージから保護し、かつ、ＩＣを印刷回路基板などのスケールド・ホスト・コンポーネントへ接続する電気的接触をサポートすることができる。複数のチップが、例えば、マルチチップパッケージ（ＭＣＰ）にアセンブルされ得る。そのようなマルチチップパッケージは、有利なことに、異種のシリコンプロセスからのＩＣチップを組み合わせ、かつ／あるいは、同じシリコンプロセスからの小さい非集約チップを組み合わせ得る。しかし、複数のＩＣチップをそのようなチップスケールユニットに集積することに伴って多くの課題がある。例えば、ＭＣＰパッケージングは、パッケージルーティングを通じて、又はインターポーザルーティングを通じて異なるＩＣチップを接続することに依存する。しかし、そのようなパッケージングインターコネクトは、レイテンシ及びエネルギ効率限界を欠点とする。ＭＣＰ技術はまた、現在、比較的少数のダイ間電気接続に制限されている（ダイエッジの～５０－２０００ＩＯ／ｍｍ、又は１０ｍｍ×１０ｍｍダイの例では約２Ｋ－８０Ｋの接続）。

【0003】

ウェハレベルのスタッキングは、モノリシックに製造されたＩＣのウェハが一緒に接合される他のＩＣ集積技術である。多くのさらなる電気接続（例えば、５μｍで１０ｍｍ×１０ｍｍダイについて最大４００万個の接続）をサポート可能であるが、ウェハレベルのスタッキングは、略同じサイズ（面積又はフットプリント）であるＩＣダイを通常は必要とし、また、ウェハスタック内の同じ位置にある２つのダイが機能的である必要がということで複合的な収量低下を欠点とする。ウェハスタッキングはまた、通常は、ダイ間のシグナリング及び電力をサポートするよう貫通基板ビア（through substrate vias，ＴＳＶ）に依存する。ＴＳＶは高価であり、比較的に密度が低く、電力及び／又は信号供給において障害となり得る。

【0004】

ダイスタッキングは、別個のＩＣダイにおける全てのメタライゼーションレイヤが完成した後に単体化ＩＣダイがスタックされる他のＩＣ集積技術である。ダイスタッキングは、ダイが個別的に試験され得、既知の優れたダイしか互いに取り付けられないので、高い柔軟性を可能にする。しかし、ダイ接着は、最も厚いチップメタライゼーションレイヤが製造された後に実行され、そして、そのようなレイヤは極微細ピッチをサポートしない。スタックされたダイ間の相互接続の密度は、従って、制限されることがある。更には、ＩＣチップのうちの１つは、通常は依然としてＴＳＶをサポートする必要があり、スタックインターフェースにわたる相互接続密度を更に制限する。

【図面の簡単な説明】

【0005】

本願で記載される題材は、添付の図面において、限定としてではなく一例として表されている。説明の簡潔さ及び明瞭さのために、図示されている要素は、必ずしも実寸通りではない。例えば、いくつかの要素の寸法は、明瞭さのために、他の要素に対して誇張されることがある。更には、必要に応じて、参照符号は、対応する又は同じ要素を示すために図の間で繰り返される。

【0006】

【図1】いくつかの実施形態に従って、ホストＩＣチップのバックエンドメタライゼーションレイヤ内にＩＣチップレットを埋め込む方法のフロー図を表す。

【図2】いくつかの実施形態に従って、複数のＩＣチップレットを有するウェハの断面図を表す。

【図3A】いくつかの実施形態に従って、図１に表される方法が実施される場合に発展するホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図3B】いくつかの実施形態に従って、図１に表される方法が実施される場合に発展するホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図3C】いくつかの実施形態に従って、図１に表される方法が実施される場合に発展するホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図3D】いくつかの実施形態に従って、図１に表される方法が実施される場合に発展するホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図3E】いくつかの実施形態に従って、図１に表される方法が実施される場合に発展するホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図4】いくつかの実施形態に従って、ホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図5】いくつかの実施形態に従って、ホストチップのバックエンドメタライゼーションレイヤに埋め込まれたチップレットを含むコンポジットＩＣチップ構造の断面図を表す。

【図6A】いくつかの実施形態に従って、コンポジットＩＣチップ構造を含むパッケージ化されたＩＣデバイスを表す。

【図6B】いくつかの実施形態に従って、コンポジットＩＣチップ構造を含むパッケージ化されたＩＣデバイスを表す。

【図7】いくつかの実施形態に従って、電子コンピューティングデバイスの機能ブロック図である。

【図8】いくつかの実施形態に従って、コンポジットＩＣチップ構造を用いるデータサーバマシン及びモバイルコンピューティングプラットフォームを表す。

【発明を実施するための形態】

【0007】

実施形態は、添付の図面を参照して記載される。具体的な構成及び配置が詳細に図示及び説明されている一方で、これは単に例示のために行われていることが理解されるべきである。当業者であれば、他の構成及び配置が、本明細書の主旨及び範囲から外れることなしに可能であると気づくだろう。当業者に明らかなように、本願で記載される技術及び／又は配置は、本願で詳細に記載されているもの以外の様々な他のシステム及び用途において用いられてよい。

【0008】

添付の図面に対する以下の詳細な説明が参照される。これらは、本願の部分を形成し、例となる実施形態を説明する。更には、他の実施形態が利用されてもよく、構造的及び／又は機能的な変更が、請求されている対象の適用範囲から外れることなしに行われてよいことが理解されるべきである。また、方向及び参照（例えば、上方向（up）、下方向（down）、上（top）、下（bottom）、など）は、単に、図面の図及び図どうしの関係の説明を容易にするために使用されることがあることが留意されるべきである。従って、以下の詳細な説明は、限定の意味で理解されるべきではなく、請求される対象の適用範囲は、添付の特許請求の範囲及びそれらの均等によってのみ定義される。

【0009】

以下の説明では、多数の詳細が示されている。しかし、当業者に明らかなように、実施形態は、それらの具体的な詳細によらずに実施されてよい。いくつかの場合に、よく知られている方法及びデバイスは、実施形態を不明瞭にしないように、詳細にではなく、ブロック図形式で示される。「実施形態」又は「一実施形態」又は「いくつかの実施形態」との本明細書中の言及は、実施形態に関連して記載されている特定の特徴、構造、機能、又は特性が少なくとも１つの実施形態に含まれることを意味する。よって、本明細書中の様々な箇所での「実施形態で」又は「一実施形態で」又は「いくつかの実施形態で」との語句の出現は、必ずしも同じ実施形態に言及していない。更には、特定の特徴、構造、機能、又は特性は、１つ以上の実施形態において如何なる適切な方法でも組み合わされてよい。例えば、第１実施形態は、第２実施形態と、２つの実施形態の夫々に関連した特定の特徴、構造、機能、又は特性が相互排他的でない場合にいつでも組み合わされてよい。

【0010】

明細書及び添付の特許請求の範囲で使用されるように、単数形「a」、「an」、及び「the」は、文脈中で特段述べられない限りは、複数形も含むよう意図される。また、本願で使用される「及び／又は」との語は、関連する挙げられているアイテムのうちの１つ以上のありとあらゆる可能な組み合わせに言及し、それらを包含することが理解されるだろう。

【0011】

「結合される」（coupled）及び「接続される」（connected）との語及びそれらの派生語は、構成要素間の機能的又は構造的な関係を記載するために本願で使用されることがある。それらの語は、互いに同義であるように意図されないことが理解されるべきである。むしろ、特定の実施形態で、「接続される」は、２つ以上の要素が互いに直接に物理的、光学的、又は電気的に接触していることを示すために使用されてよい。「結合される」は、２つ以上の要素が互いに直接に又は間接的に（それらの間に他の中間要素を伴って）物理的、光学的、又は電気的に接触していること、及び／又は２つ以上の要素が（例えば、因果関係で見られるように）互いと協調又は相互作用することを示すために使用されてよい。

【0012】

本願で使用される「～の上に」（over）、「～の下に」（under）、「～の間に」（between）、及び「～の上に」（on）との語は、他の構成要素又は材料に対する１つの構成要素または材料の相対位置に、そのような物理的関係が注目に値する場合に言及する。例えば、材料との関連で、他の材料又は構造の上に（over）配置された１つの材料又は構造は、直接接触しても、あるいは、１つ以上の中間材料を有してもよい。更には、２つの材料の間に配置された１つの材料は、２つの材料と直接接触しても、あるいは、１つ以上の中間材料を有してもよい。対照的に、第２材料又は構造「上にある」（on）第１材料又は構造は、第２材料／構造と直接接触している。同様の区別は、第１構成要素が第２構成要素の「上にある」（on）又は「上を覆う」（over）構成要素アセンブリとの関連で行われるべきである。

【0013】

本明細書中で及び特許請求の範囲で使用されるように、「～の少なくとも１つ」（at least one of）又は「～の１つ以上」（one or more of）との語に入れられているアイテムのリストは、挙げられている用語の如何なる組み合わせも意味することができる。例えば、「Ａ、Ｂ又はＣの少なくとも１つ」との語句は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ及びＣを意味することができる。

【0014】

ホストＩＣチップのバックエンド・オブ・ライン（back-end-of-line，ＢＥＯＬ）メタライゼーションレイヤ内に埋め込まれるＩＣチップレットを含むコンポジット又は異種（heterogeneous）ＩＣチップの例が、以下で記載される。「チップレット」又は「マイクロチップレット」は、チップレットが埋め込まれるホストＩＣチップのそれよりも小さいフットプリントを有する単体化されたダイである。語「ＢＥＯＬ」は、一般に、フロントエンド・オブ・ライン（front-end-of-line，ＦＥＯＬ）処理中にデバイスレイヤ内のアクティブ及びパッシブデバイスの形成後に実行されるウェハレベルのモノリシック製造動作を指す。ＢＥＯＬ処理は、一般に、金属フィーチャ（metal features）（メタライゼーション）がアクティブデバイス間の接続を引き回すように誘電材料レイヤ内に画定される一連の動作を伴う。ＢＥＯＬ処理は、一般に、ＩＣチップを何らかのホストコンポーネント（例えば、インターポーザ又はパッケージ基板）へ結合するインターコネクトのフィーチャピッチよりもずっと小さいフィーチャピッチを有する。

【0015】

本願で記載されるコンポジットＩＣチップは、様々な実施形態に従って提供される特徴又は属性のうちの１つ以上を形成するように、モノリシック及びダイレベル接合技術のハイブリッドにより製造されてよい。チップレットは、部分的に又は完全に、ホストチップのそれとは別個のモノリシックプロセスで製造されてよい。そのようなものとして、チップレットは、同じ又は異なる半導体デバイス技術をホストチップとして利用してよい。ＩＣチップレットは、コンポジットチップデバイスの第１レベルインターコネクト（first level interconnects，ＦＬＩ）とインターフェース接続すべきである最後のメタライゼーションレイヤより前に、如何なる適切なメタライゼーション“レイヤ”又は“レベル”でもホストＩＣチップに取り付けられてよい。部分的に又は完全に製造されたチップレットは、ウェハから単体化され、例えば、ホストウェハＢＥＯＬメタライゼーションの特定の段階でのピック・アンド・プレイス（pick-and-place）動作によって、ホストダイウェハに置かれてよい。チップレット接着は、金属フィーチャ接合又は金属フィーチャ及び誘電体（ハイブリッド）接合を有してよい。

【0016】

機能的に、コンポジットＩＣチップ内で、１つ以上のチップレットは、ホストＩＣチップの機能を補い得る。チップレットは、例えば、ワイヤレスラジオ回路、マイクロプロセッサ回路、電子メモリ回路、浮動小数点ゲートアレイ（floating point gate array，ＦＰＧＡ）、電力管理及び／又は電力供給回路のいずれかであっても、あるいは、ＭＥＭＳデバイスを含んでもよい。いくつかの他の例では、チップレットは、ホストＩＣ相互接続（例えば、ネットワーク・オン・チップ（network-on-chip，ＮｏＣ）アーキテクチャ）を改善するようにアクティブリピータ回路のバンクを含む。リピータチップレットは、例えば、（１０μｍで）０．４ｍｍ^２の接合された相互接続ピッチのチップレットエリア内で２０００個超の信号をサポートするリピータバンクを含み得る。他の例では、チップレットは、クロック発生回路又は温度検知回路を含んでよい。他の例では、チップレットは、コンポジットチップ構造の第１レベルインターコネクトに沿って１つ以上の静電放電（ＥＳＤ）保護回路を含んでよい。更なる他の例では、チップレットは、ホストＩＣとともに３Ｄ回路（例えば、メッシュＮｏＣアーキテクチャ）を実装する第２レベルの論理回路を含む。

【0017】

チップレット－ホスト間インターフェースメタライゼーションでのフィーチャピッチは、チップレットとホストとのアライメントの不正確さを吸収し得る。いくつかの実施形態で、１つ以上のチップレットは、ホストチップのデバイスレイヤに近接する下位メタライゼーションレイヤに埋め込まれる。そのようなアーキテクチャは、介在するメタライゼーションレイヤがほとんどないということで、チップレットとホストダイトの間のより高密度の相互接続を可能にする。チップレットが埋め込まれ得るメタライゼーションレイヤは、メタライゼーションレイヤフィーチャピッチをチップレットアライメント能力と適合させるよう選択されてよい。従って、アライメント技術が改善するにつれて、チップレットは、チップレット－ホストチップ相互接続密度の同時の増大を実現しながら、ホストチップのＢＥＯＬメタライゼーションレイヤ内により深く埋め込まれ得る。各コンポジットＩＣチップは、実質的にモノリシックダイとして扱われ、標準のパッケージアセンブリツール及び／又はプロシージャによりパッケージアセンブルされてよい。

【0018】

多種多様なアセンブリ及び／又は製造方法が、本願で記載される特徴又は属性のうちの１つ以上を有するコンポジットＩＣチップを生成するために実施されてよい。図１は、いくつかの実施形態に従って、ホストＩＣチップのバックエンドメタライゼーションレイヤ内にＩＣチップレットを埋め込む方法１００のフロー図を表す。方法１００は、チップレットが出発原料として受け取られるブロック１０５から開始する。代替的に、チップレットは、代わりに、ブロック１０５でモノリシックに製造されてもよい。

【0019】

図２は、出発原料として受け取られるか、あるいは、第１モノリシックＩＣプロセスで製造され得るチップレットウェハ２００の断面図である。チップレットウェハ２００は、スクライブライン２０２に沿って単体化されるべきである複数のチップレット２０１を有する。各チップレット２０１は、基板２０５と１つ以上のＢＥＯＬメタライゼーションレイヤ２１５との間にある少なくとも１つのデバイスレイヤ２１０を含む。ＢＥＯＬメタライゼーションレイヤ２１５は、デバイスレイヤ２１０の上にモノリシックに製造されている。基板２０５は、デバイスレイヤ２１０と均質であってもなくても（例えば、転写基板（transferred substrate））よい。ウェハ形態で、基板２０５は、チップレット回路のモノリシック製造中に適切な機械的支持を提供するのに十分な任意の厚さＴ_０を有し得る。いくつかの例となる実施形態では、厚さＴ_０は、２００から７００μｍの間である。

【0020】

デバイスレイヤ２１０（及び均質基板２０５）は、制限なしに、主にシリコン（例えば、実質的に純粋なＳｉ）材料、主にゲルマニウム（例えば、実質的に純粋なＧｅ）材料、又は第ＩＶ族元素を有する複合材（例えば、ＳｉＧｅ合金、ＧｅＳｎ合金）のような如何なる半導体材料を含んでもよい。他の実施形態では、半導体材料は、第ＩＩＩ族元素及び第ＩＶ族元素を有するＩＩＩ－Ｖ族材料である（例えば、ＩｎＧａＡｓ、ＧａＡｓ、ＧａＳｂ、ＩｎＧａＳｂ）。デバイスレイヤ２１０は、例えば、１００～１０００ｎｍの厚さを有してよい。デバイスレイヤ２１０は、半導体材料の連続レイヤである必要はなく、むしろ、絶縁誘電体のフィールド領域によって囲まれている半導体材料のアクティブ領域を含んでよい。フロントエンド・オブ・ライン（ＦＥＯＬ）処理の間、アクティブ及び／又はパッシブデバイスは、デバイスピッチＰ_１に関連した何らかのデバイス密度でチップレットデバイスレイヤ２１０に作られる。いくつかの実施形態で、アクティブデバイスは、例えば、８０ｍｍ以下のデバイスピッチＰ１を有する電界効果トランジスタ（ＦＥＴ）である。ＦＥＴは、任意のアーキテクチャ（例えば、プレーナ、非プレーナ、シングルゲート、マルチゲート）であってよい。いくつかの実施形態で、ＦＥＴ端子は、４０～８０ｎｍのフィーチャピッチを有する。更には、又は代替案では、チップレットデバイスレイヤ２１０は、磁気トンネル接合（ＭＴＪ）などのような電子メモリ構造を含んでよい。アクティブデバイスに加えて、又はアクティブデバイスに代えて、チップレットデバイスレイヤ２１０はパッシブデバイス（例えば、抵抗、キャパシタ、インダクタ、など）を含んでよい。

【0021】

バックエンド・オブ・ライン（ＢＥＯＬ）処理の間、チップレットデバイスレイヤ２１０のアクティブデバイスは、１つ以上のチップレットメタライゼーションレイヤ２１５によりチップレット回路と相互接続される。デバイスレイヤ２１０がｎ型及びｐ型両方のＦＥＴを含むいくつかの例では、ＦＥＴは、メタライゼーションレイヤ２１５によってＣＭＯＳ回路内に相互接続される。メタライゼーションレイヤ２１５は、レベル間誘電体（inter-level dielectric，ＩＬＤ）材料レイヤ２１８によって分離された任意数の導電レイヤ２２０を有してよい。導電レイヤ２２０及び誘電材料レイヤ２１８の両方のレイヤ厚さは、デバイスレイヤ２１０とのインターフェースに近い下位メタライゼーションレイヤでの５０ｎｍから、上位メタライゼーションレイヤでの５μｍ以上まで及んでよい。導電レイヤ２２０は、制限なしに、Ｃｕ、Ｒｕ、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、それらの合金、又は窒化物のようなモノリシック集積回路に適していると知られている如何なる組成を有してもよい。ＩＬＤ材料レイヤ２１８は、制限なしに、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は３．５を下回る比誘電率を有しているｌｏｗ－ｋ材料のような、モノリシック集積回路の絶縁体として適していると知られている任意の材料組成であってよい。いくつかの実施形態で、メタライゼーションレイヤ２１５の間のＩＬＤ材料は、ｌｏｗ－ｋ誘電材料を有する下位ＩＬＤ材料レイヤ２１８、及び従来の誘電材料（例えば、約３．５以上の誘電率を有する）を有する最上位ＩＬＤ材料レイヤ２１８による組成において変化する。このようにして接合インターフェースからｌｏｗ－ｋ誘電材料を境界することは、有利なことに、接合強度及び／又は品質を改善し得る。ｌｏｗ－ｋ誘電材料が強接合インターフェースを形成することができる他の実施形態では、全てのＩＬＤ材料レイヤ２１８がｌｏｗ－ｋ材料（例えば、１．５～３．０の比誘電率を有する）であってよい。

【0022】

メタライゼーションレイヤ２１５のうちの最上位レイヤは、関連するチップレットインターフェースフィーチャピッチＰ_２を有する導電フィーチャ２３０を含む。導電フィーチャ２３０は、ホストＩＣチップの相補的導電フィーチャへ直接接合するのに適した任意の組成及び寸法を有してよい。例となる実施形態で、チップレットインターフェースフィーチャピッチＰ_２は、フィーチャピッチＰ_１よりも大きい。チップレットインターフェースフィーチャピッチＰ_２は、例えば、１００ｎｍから数ミクロンの範囲に及んでよい。チップレット２０１が複数のメタライゼーションレイヤを含む場合に、各メタライゼーションレイヤは、フィーチャピッチＰ１からフィーチャピッチＰ２に向かって上方向に増大する関連したフィーチャピッチを有してよい。

【0023】

図１に戻ると、ブロック１１０で、アクティブデバイスは、任意の適切なモノリシック製造技術に従ってホストＩＣウェハのデバイスレイヤに作られる。代替的に、部分的に作られたホストＩＣウェハ、ブロック１１０で出発原料として受け取られる。ホストＩＣウェハ、アクティブ及び／又はパッシブデバイスを有する他のデバイスレイヤを含む。ホストＩＣレイヤのデバイスは、ホストウェハのＢＥＯＬ処理の間にデバイスレイヤの上にモノリシックに製造された１つ以上の下位メタライゼーションレイヤによりホストチップ回路内に相互接続される。

【0024】

ブロック１１５で、単体化されたＩＣチップレットは、ホストＩＣウェハに取り付けられる。チップレット接着は、チップレットに適した任意のアライメント及び接合プロセスを有してよい。例えば、比較的に大きいエッジサイズのＩＣチップレットが扱われ、ピック・アンド・プレイスダイアセンブリ法及びシステムに従ってホストＩＣウェハ上の目的の位置に整列され得る。多くのそのような方法及びシステムは、５０μｍと薄く、上は数十ミリメートルから下は～２００μｍまでの範囲に及ぶエッジ長さを有する対象を扱うことができる。ブロック１１５でのチップレット接着はまた、いわゆる転写印刷法を含む１つ以上のマイクロデバイスアセンブリ技術を有してもよい。この技術は、１μｍと薄く、数十マイクロメートルの横寸法を有している対象を扱うことが可能である。そのようなマイクロデバイスアセンブリ技術は、数百又は数千といったダイ接着点を含むＭＥＭＳミクロツールに依存し得る。例えば、無機ＬＥＤ（ｉＬＥＤ）技術に適したマイクロデバイスアセンブル法及びシステムが、複数のＩＣチップをひとまとめにソース基板からホストＩＣウェハに移すためにブロック１１５で用いられてよい。

【0025】

チップレットは、例えば、ＥＶＧ、ＳＵＳＳ、又はＴＥＬを通じて商業的に入手可能なウェハレベル又はチップレベル接合ツールで見られるタイプの任意の高分解能アライメントツールによりホストＩＣウェハ上の目標の位置に整列されてよい。いずれのツールがブロック１１５で用いられてもよい。アライメント能力は、ここ数年、±５μｍから±０．２μｍに改善しながら進歩し続けている。適切に整列されると、チップレットは、チップレット及びホストＩＣウェハインターフェースに適した任意の直接接合技術により、ホストＩＣウェハに接合されてよい。直接接合は、金属間であってよく、例えば、その間、チップレットの最上のメタライゼーションレイヤにおけるフィーチャの金属は、ホストＩＣの最上のメタライゼーションレイヤにおけるフィーチャの金属と焼結する。いくつかの実施形態で、チップレットは、接合がホストＩＣウェハ及びチップレットのメタライゼーションフィーチャ間（金属相互拡散による）及び誘電物質間（例えば、Ｓｉ－Ｏ－Ｓｉ凝結結合による）の両方で形成されるハイブリッド接合を通じてホストＩＣウェハへ接合される。熱圧着接合は、低温（例えば、インターコネクトの融点を下回り、より具体的には１００℃を下回る）であってよい。室温での直接接合（すなわち、圧着のみ）も可能である。接合より前に、ＩＣホストウェハ又はチップレットの一方又は両方は、例えば、プラズマ洗浄により、接合のためのそれらの表面を活性化するよう前処理されてもよい。接合後、選択な又は大規模な加熱は、（例えば、共有結合性の酸化物対酸化物の接合及び／又は相互拡散による金属的なＣｕ－Ｃｕ接合を強化することによって）接合を恒久的なものにするよう実行されてよい。選択的な加熱の場合に、ヒートマスク又はレーザ加熱が、特定のチップレット位置への熱を制限するために用いられてよい。

【0026】

図３Ａに示される例では、単体化に続いて、チップレット２０１は、ホストＩＣウェハ３０２に対してアライメントされ取り付けられる。ホストＩＣウェハ３０２は、基板３０５と下位ＢＥＯＬメタライゼーションレイヤ３１５との間にホストデバイスレイヤ３１０を含む。基板３０５は、デバイスレイヤ３１０と均質であってもなくても（例えば、転写基板）よい。例となる実施形態で、ホストＩＣウェハ３０２は、ホストＩＣウェハ３０２が単体化プロセス中にその後にスクライブされることになる境界を確定するストリート３０３を有して複数のホストＩＣチップ３０１にわたって連続的である。代替的に、ホストＩＣウェハ３０２は、前もって単体化されているホストＩＣチップの再構成されたアセンブリであってもよい。ウェハ形態で、基板３０５は、ホストＩＣ回路のモノリシック製造中に適切な機械的支持を提供するのに十分な任意の厚さＴ’_０を有してよい。いくつかの例となる実施形態で、厚さＴ’_０は、２００から７００μｍの間である。

【0027】

いくつかの例となる実施形態で、デバイスレイヤ３１０は、モノリシックＩＣに適していると知られている任意のアーキテクチャであってよいＦＥＯＬ ＦＥＴを含む。いくつかの均質ＩＣ実施形態では、ホストＩＣデバイスレイヤ３１０は、チップレットデバイスレイヤ２１０のそれらとは異なるアクティブデバイスを含む。一例において、ホストＩＣデバイスレイヤ３１０のＦＥＴは、チップレットＩＣデバイスレイヤ２１０のＦＥＴを整合するために用いられるそれとは異なるＦＥＯＬプロセス技術により製造される。ホストＩＣデバイスレイヤ３１０は、シリコンＣＭＯＳであってよく、一方、チップレットＩＣデバイスレイヤ２１０は非シリコン（例えば、ＧａＮ）であり、あるいは、その逆もある。ホストＩＣデバイスレイヤ３１０はまた、ＦＥＴ以外のアクティブデバイスを有してもよい。例えば、ホストＩＣデバイスレイヤ３１０は、磁気トンネル接合（ＭＴＪ）構造などのような電子メモリデバイスを含んでよい。他の均質な例では、ホストＩＣデバイスレイヤ３１０のアクティブデバイスは、チップレットＩＣデバイスレイヤ２１０のそれらと相違する。ホストＩＣデバイスレイヤ３１０は、ＣＭＯＳ論理回路を有してよく、一方、チップレットデバイスレイヤ２１０は、電子メモリデバイスを有し、あるいは、その逆もある。

【0028】

デバイスレイヤ３１０（及び均質基板３０５）は、基板２０５について記載されたもの（例えば、実質的に純粋なＳｉ、Ｇｅ、ＳｉＧｅ、ＩｎＧａＡｓ、ＧａＮ）のうちのいずれかのような任意の半導体材料を含んでよい。デバイスレイヤ３１０は、任意の厚さを有し、半導体材料の連続的なレイヤを必要としなくてもよいが、むしろ、絶縁誘電体のフィールド領域によって囲まれている半導体材料のアクティブ領域を含んでよい。フロントエンド・オブ・ライン（ＦＥＯＬ）処理の間、アクティブデバイスは、デバイスピッチＰ’_１に関連した何らかのデバイス密度でホストＩＣデバイスレイヤ３１０に作られる。いくつかの実施形態で、アクティブデバイスは、８０ｎｍ以下のデバイスピッチＰ’_１を有する電界効果トランジスタ（ＦＥＴ）である。例えば、トランジスタ端子は、４０～８０ｎｍのフィーチャピッチを有してよい。

【0029】

ホストＩＣデバイスレイヤ３１０のアクティブデバイスは、１つ以上の下位メタライゼーションレイヤ３１５によりチップレット回路に相互接続される。表されている例では、下位メタライゼーションレイヤ３１５は、４つのＢＥＯＬメタライゼーションレイヤ（Ｍ’_１～Ｍ’_４）を含む。下位メタライゼーションレイヤ３１５は、チップレットメタライゼーションレイヤ２１５について記載されたものと略同じか又は少なくとも類似している材料組成及びレイヤ厚さを有するレベル間誘電体（ＩＬＤ）材料レイヤ３１８によって分離された任意数の導電レイヤを有してよい。いくつかの実施形態で、メタライゼーションレイヤ３１５の間のＩＬＤ材料は、組成が様々であり、下位ＩＬＤ材料レイヤ３１８はｌｏｗ－ｋ誘電材料を有し、ＩＬＤ材料レイヤ３１８のうちの最上位の１つは従来の誘電材料（例えば、約３．５以上の誘電率を有する）を有して、接合インターフェースからｌｏｗ－ｋ誘電材料を境界する。ｌｏｗ－ｋ誘電材料が高い接合強度をもたらす他の実施形態では、全てのＩＬＤ材料レイヤ３１８がｌｏｗ－ｋ誘電材料であってよい。

【0030】

下位メタライゼーションレイヤ３１５のうちの最上位の１つは、関連するホストＩＣインターフェースフィーチャピッチＰ’_２を有する導電フィーチャ３３０を含む。例となる実施形態で、ホストＩＣインターフェースフィーチャピッチＰ’_２は、アクティブデバイスフィーチャピッチＰ’_１よりも大きい。ホストＩＣインターフェースフィーチャピッチＰ’_２は、有利なことにチップレットインターフェースフィーチャピッチＰ２と互換性がある（例えば、それと略同じか、又はその整数倍である）。従って、Ｐ’_２は、１００ｎｍから数ミクロンの範囲に及んでよく、下位メタライゼーションレイヤ３１５の夫々は、ピッチＰ’_１からフィーチャピッチＰ’_２に向かって上方向に増大する関連したフィーチャピッチを有する。下位メタライゼーションレイヤ３１５は、任意の中間フィーチャピッチ（例えば、夫々の追加のメタライゼーションレイヤにより増大する）を有してよい。

【0031】

図３Ａに更に示されるように、複数のチップレット２０１は、複数のチップレット２０１を同時にホストＩＣウェハ３０２へ移すのに適したチップレットピッチでピック・アンド・プレイスマイクロツール３５０に再構成される。いくつかの実施形態で、夫々のＩＣチップレット２０１は、ダイスクライブのエラー属性の１～５μｍを伴って、１ｍｍ以上のエッジ長さＬを有する。ミクロン横寸法のチップレットも可能である。従って、夫々のＩＣチップレット２０１は、広範に変化する面積を有し得る（例えば、０．２５～５０ｍｍ^２）。移す間、基板２０５の裏面が、マイクロツール３５０に一時的にはり付けられ、導電フィーチャ２３０は、導電フィーチャ３３０とアライメントされ接触する。この「反転チップレット」構成では、直接接合は、導電フィーチャ２３０と、導電フィーチャ３３０のうちの対応するものとの間で形成される。チップレットとホストＩＣとのインターフェースでの導電性の金属間接合は、導電フィーチャ２３０及び３３０の重なりあった部分に面積が制限される。

【0032】

図３Ｂは、１つのホストＩＣチップ３０１に対応するホストＩＣウェハ３０２の領域内で接合されたチップレット２０１を含むコンポジットＩＣチップ３０４を更に表す。表されている例では、チップレットとホストＩＣチップとの間には１：１の対応があるが、任意数のチップレットが、チップ及びチップレットフットプリント及び／又は他のアーキテクチャ方針に応じて端末のホストＩＣチップへ接合されてよい。例となる実施形態で、配置の正確性は、導電フィーチャ２３０及び３３０のうちの最小のものの面積の大部分にわたる横方向のオーバラップをもたらす。いくつかの実施形態で、導電フィーチャ２３０及び３３０の間の横方向（例えば、ｘ軸）のミスアライメント又は位置ずれεは、０．２μｍ未満である。横方向のミスアライメントεは、技術が進歩するにつれて減少し続ける一方で、それは、連続する、リソグラフィで画定されたＢＥＯＬメタライゼーションレイヤ間の位置ずれよりも大きいままである可能性がある。例えば、導電フィーチャ３３０（例えば、ライン又はトレース）と下にある導電フィーチャ３２５（例えば、ビア）との間の横方向のミスアライメントは、接合された導電フィーチャ２３０及び３３０の間の横方向のミスアライメントεよりも少なくとも一桁小さい。導電フィーチャ２３０及び／又は３３０が、ミスアライメントεの結果として隣接した誘電材料に拡散し得る金属（例えば、Ｃｕ）を有する実施形態の場合に、フィーチャ２３０及び／又は３００は、そのリスクを軽減するように１つ以上の拡散バリア（例えば、ＴａＮ、ＴｉＮ、など）を更に有してもよい。そのような拡散バリアは、チップレット－ホスト接合インターフェースから遠位にある他のメタライゼーションレイヤで用いられているものとは異なってよい（例えば、より広範囲）。

【0033】

導電フィーチャ２３０及び３３０が互換性のあるフィーチャピッチＰ_２、Ｐ’_２を夫々有している場合に、チップレット２０１及びホストＩＣウェハ３０２は、接合インターフェースである最大値にピークがあり、接合インターフェースからデバイスレイヤ２１０の方に向かって及びデバイスレイヤ３１０の方に向かって単調減少する最低フィーチャサイズ及び／又はピッチを有する回路を形成する。従って、チップレットデバイスフィーチャピッチＰ_１は、導電フィーチャピッチＰ’_２よりも小さく、導電フィーチャピッチＰ’_２は、フィーチャピッチＰ_２に略等しい。チップレット２０１及びホストＩＣウェハ３０２のために用いられる製造技術の間の類似性の程度に応じて、チップレットデバイスフィーチャピッチＰ_１は、ホストＩＣデバイスフィーチャピッチＰ’_１よりも大きくても、小さくも、あるいは、略等しくてもよい。チップレット２０１及びホストＩＣウェハ３０２の両方が同数のメタライゼーションレイヤ（例えば、４）を含む表されている実施形態では、フィーチャピッチＰ_１及びＰ’_１は、略等しくなり、デバイスレイヤ２１０及び３１０の間のメタライゼーションレイヤのフィーチャピッチ変動は、導電フィーチャ２３０及び３３０の間の接合インターフェースに関して略対称となる。

【0034】

図１に戻ると、方法１００は、誘電材料が、チップレットの上、及び、ホストチップレットによって覆われていないホストＩＣのあらゆる部分の上に堆積されるブロック１２０で続く。ブロック１２０で適用される誘電材料は、チップレットの上で平坦化すべきであり、モノリシックＢＥＯＬメタライゼーションプロセスのその後の継続を可能にする。従って、ブロック１２０で適用される誘電材料は、チップレットが存在しないホストＩＣの部分を実質的に埋め戻す。チップレットはこの時点で厚くてよい（例えば、２００μｍ以上）ことに注目すると、複数の誘電体レイヤが堆積されてよく、かつ／あるいは、誘電材料組成及び／又は誘電材料適用技術は、典型的なＢＥＯＬ ＩＬＤレイヤのそれらよりも大いに厚いレイヤ厚さを達成するように選択されてよい。堆積された誘電材料は、ブロック１２５で、チップレットを薄くすることに更に適している研削及び／又は研磨プロセスにより平坦化されてよい。研削／研磨は、有利なことに、チップレットの背面を露出させてよく、チップレットは、チップレット基板厚が、モノリシックＢＥＯＬメタライゼーションプロセスにとって一般的なフォトリソグラフィパターニング技術の継続を可能にするようにホストＩＣウェハのレベルで十分な平面性を達成するある所定量だけ低減されるまで、研削／研磨を続けることによって薄くされてよい。

【0035】

図３Ｂに示される例を更に参照して、誘電材料３２０は、基板２０５の背面を覆いながら、チップレット２０１の上にある。誘電材料３２０は、チップレット２０１をカプセル化し、チップレット側壁３３８を越えて下位メタライゼーションレイヤ３１５の上の領域を埋め戻して、その後のＢＥＯＬメタライゼーションレイヤのための平面ベースをもたらす。単一の誘電材料３２０が示されているが、複数の誘電材料レイヤがチップレット２０１の上に適用されてよい。例えば、第１の共形の誘電材料レイヤが、チップレット側壁３３８に接するように堆積されてよく、次いで、平坦化誘電材料レイヤが、共形の誘電材料レイヤの上に堆積されてよい。いくつかの実施形態で、誘電材料３２０は、制限なしに、酸化ケイ素（Ｂ／ＰＳＧ、炭素ドープ酸化ケイ素）、酸窒化ケイ素、又は窒化ケイ素のような１つ以上の無機誘電材料を有する。いくつかの他の実施形態で、誘電材料３２０は、制限なしに、エポキシ樹脂、ポリミド、又はＳＵ－８のような１つ以上の有機材料を有する。少なくとも１つの誘電材料３２０は、例えば、スピン法及び／又はゾルゲル法により、チップレット２０１の上を実質的に覆うように適用されてよい。

【0036】

図３Ｃは、基板２０５の厚さを背面から薄くして、厚さＴ_１を大いにより薄い厚さＴ_２まで減らすことによる誘電材料３２０の平坦化を更に表す。厚さＴ_１が２００μｍ超であったいくつかの実施形態で、例えば、厚さＴ２は１００μｍ未満（例えば、２０～８０μｍ）である。厚さＴ_２は、チップレット接合高さの変動及びホストＩＣウェハ３０２にわたる非平面性の他の要因並びにデバイスに対する機械的ストレスの影響、そして熱拡散の考慮によって制限されるために、数ミクロンほどである。ホストＩＣ領域３０４の上のチップレット２０１によれば、誘電材料３２０は、チップレット側壁３３８に隣接して、チップレット２０１がないホストＩＣ領域３０６の上にだけ残る。この時点で、チップレット２０１（及び誘電材料３２０）は、１００μｍ（例えば、２０～８０μｍ）に満たないある公称ｚ高さＨ_１を有する。厚さＴ_２を最小限にすることは、例えば、ｚ高さＨ_１を経るホストＩＣへの相互接続を形成することに関して利点を有する。

【0037】

図１に戻ると、方法１００は、ホストＩＣへの電気接続が、接合されたチップレットに隣接する誘電材料を通って形成されるブロック１３０で続く。例となる実施形態で、これらの電気接続は、接合されたチップレットに隣接する平坦化された誘電材料の厚さを経て延在する導電ビアを有する。導電ビアは、如何なる適切なＢＥＯＬウェハレベルプロセスに従っても作られてよい。例えば、任意の適切な感光性マスク材料が、接合されたチップレットの上に、及び隣接する誘電材料の上に堆積されてよい。リソグラフィプロセスが、ビアマスクをパターニングするために利用されてよく、異方性プラズマエッチングが、接合されたチップレットに隣接する平坦化された誘電材料を通るビアマスクパターンを転写するために行われる。ホストＩＣの下位メタライゼーションレイヤのうちの最上位の１つにおいてフィーチャを露出すると、ビア開口は、導電材料（例えば、Ｃｕなどの金属）で満たされてよく、導電材料は、チップレット及び誘電材料の表面と平坦化される。

【0038】

図３Ｄに表される例では、導電ビア３４５は、誘電材料３２０を通って形成されている。導電ビア３４５は、Ｍ’_４ホストＩＣメタライゼーションレイヤの導電フィーチャ３３０に交わる。従って、導電ビア３４５は、任意の上層（例えば、レイヤ５）ＢＥＯＬ導電ビアに類似しているが、導電ビア３４５は、チップレット２０１に関連したｚ高さＨ_１に適応するよう、かつ、妥当なビアアスペクト比（例えば、７：１）を保つよう、必要に応じて調整される。従って、上述されたように、厚さＴ_２を最小限にすることは、導電ビア３４５が、ホストＩＣメタライゼーションレイヤ３１５への接続をより高めるように、より細かいピッチを有することを可能にする。導電ビア３４５がより細かいピッチを有し得る場合に、チップレット２０１は、メタライゼーションレイヤ３１５のより低いレベルで埋め込まれ得る。ＢＥＯＬメタライゼーションのより高いレベルでの多くの接続は電源接続である点に注目すると、導電ビア３４５は、より低いメタライゼーションレイヤ３１５へ供給されるべきである光電流をサポートするように適切なサイズにされてよい。より低いメタライゼーションレイヤ３１５は更に、チップレット２０１及びホストチップ３０１の両方の電力及び信号Ｉ／Ｏを配線し得る。

【0039】

図１に戻ると、方法１００は、上位ＢＥＯＬメタライゼーションレイヤが、ＩＣに適していると知られている任意の製造プロセス及びアーキテクチャに従って作られるブロック１３５で続く。ブロック１３５で行われる動作は、接合されたチップレットが、この時点で、実質的に平坦化された下位ＢＥＯＬ誘電体レイヤ内に実質的に埋め込まれているので、標準のＢＥＯＬプロセス（ダマシンパターニング（damascene patterning）、金属メッキ、平坦化）のいずれかであってよい。例となる実施形態で、少なくとも１つの上位メタライゼーションレイヤは、チップレットの上に形成され、任意数の上位メタライゼーションレイヤが、ブロック１３５で、コンポジットＩＣチップ回路の複雑性に応じて形成されてよい。上位メタライゼーションレイヤにおける導電フィーチャは、ブロック１３０で形成された少なくとも導電ビアへ電気的に結合される。いくつかの実施形態で、上位メタライゼーションレイヤは、埋め込まれたチップレット及びチップレットの端を越えるホストＩＣチップの部分の両方の上に位置するフィーチャ（トレース又はビア）を含む。従って、上位メタライゼーションレイヤは、ホストＩＣの下位メタライゼーションレイヤと略同じフットプリントの上に延在することができ、ただ１つのビアレイヤは、埋め込まれたチップレットに関連した立ち入り禁止区間を有する。

【0040】

図３Ｅに更に表されている例では、上位メタライゼーションレイヤ３６０は、導電ビア３４５に接する最下の上位メタライゼーションレイヤ３５５（Ｍ’_５）を含む。上位メタライゼーションレイヤ３６０は、破線によって表されるように、任意数のＩＬＤレイヤ及び更なるメタライゼーションレイヤを更に含んでもよい。上位メタライゼーションレイヤ３６０は、ホストのＦＬＩインターフェース（図示せず）へのはんだ付け接合（マイクロバンプなど）又は直接接合に適している複数のＦＬＩインターフェースフィーチャ３７０例えば、ピラー、パッドなど）を含む最上層メタライゼーションレイヤ（Ｍ’_ｘ）を含む。ＦＬＩインターフェースフィーチャ３７０を形成すると、ウェハ３０２は、図４で更に表されるディスクリートコンポジットチップ構造４０１を実現するようにストリート３０３に沿って単体化されてよい。

【0041】

図４に示されるように、コンポジットチップ構造４０１は、ホストＩＣチップ３０１のＢＥＯＬメタライゼーションレイヤ内に埋め込まれたチップレット２０１を含む。チップレット２０１は、ＦＬＩインターフェースフィーチャ３７０を含む上位メタライゼーションレイヤ３６０と、下位メタライゼーションレイヤ３１５との間にある。チップレット２０１の包含により、コンポジットチップ構造４０１は、チップレット側壁３３８によって画定された相異なる領域３０４及び３０６を有する。１つ以上の相異なる誘電材料レイヤは、チップレット側壁３３８と接しながらチップレット２０１をカプセル化し得る。

【0042】

導電ビア３４５は、誘電材料３２０を通って延在し、上位メタライゼーションレイヤ３６０を下位メタライゼーションレイヤ３１５と電気的に結合した。ＦＬＩインターフェース３７０により供給される電力は、導電ビア３４５を通って、メタライゼーションレイヤ２１５及び３１５の一方又は両方へ、そしてデバイスレイヤ２１０及び３１０の一方又は両方内のアクティブデバイスへ供給され得る。複数のＦＬＩインターフェース３７０を含む最上層メタライゼーションレイヤ３６０は、両方の領域３０４及び３０６の上に広がる（すなわち、ホストＩＣチップ３０１のフットプリントに広がる）。下位メタライゼーションレイヤ３１５も、チップレット２０１の下の領域３０４及びチップレット２０１の下の領域３０６の両方に広がり得る。下位メタライゼーションレイヤ３１５及びチップレットメタライゼーションレイヤ２１５は、直接接している重なり合ったエリアを有している導電フィーチャ２３０及び３３０の間の接合電気インターフェースで相互接続される。導電フィーチャ２３０及び３３０は、領域３０４の全体にわたって共有されるいくらかの公称位置ずれを有することがある。下位メタライゼーションレイヤ３１５と導電ビア３４５との間のインターフェースは、非結合である。領域３０６内の導電ビア３４５は、領域３０４内の公称位置ずれよりも相当に小さいメタライゼーションレイヤ３１５のフィーチャに対する位置ずれを有することがある。

【0043】

誘電材料３１８及び２１８は、直接接し、チップレット２０１とホストＩＣチップ３０１との間の機械的な接合強度の大部分をもたらし得る。下位メタライゼーションレイヤ３１５は、第１メタライゼーションフィーチャピッチ（アクティブデバイスフィーチャピッチＰ’_１と同じか又はいくらか大きい）を有する第１下位メタライゼーションレイヤ（例えば、Ｍ’_１）と、第１メタライゼーションフィーチャピッチよりも大きい第２メタライゼーションフィーチャピッチ（例えば、Ｐ’_２）を有する最上位の下位メタライゼーションレイヤ（例えば、Ｍ’_２）とを有する。メタライゼーション２１５は、Ｐ’_２と互換性があるメタライゼーションフィーチャピッチを有するメタライゼーションレイヤ（例えば、Ｍ_４）と、Ｐ２よりも小さいメタライゼーションフィーチャピッチ（例えば、Ｐ_１）を有するメタライゼーションレイヤ（例えば、Ｍ_１）とを含む。

【0044】

図１に戻ると、方法１００は、方法１００が終わる前にブロック１０５、１１５、１２０、１２５、１３０及び１３５の一回以上のその後の繰り返しにより続いてよく、結果として得られるコンポジットＩＣチップは、単体化及びパッケージ化される。方法１００の各繰り返しにより、コンポジットＩＣチップ構造は、より高いＢＥＯＬメタライゼーションレベルで接合された１つ以上のチップレットにより拡張され得る。図５に更に表される例の場合に、ブロック１０５及び１１５の第２の繰り返しの間、チップレット５０１の導電フィーチャ５１７は、上位メタライゼーションレイヤ（Ｍ’_５）における導電フィーチャ３３０へ直接接合される。導電フィーチャ３３０は、導電ビアピッチＰ’_４と互換性があるピッチを有するということで、導電フィーチャ５１７は、フィーチャピッチＰ’_２よりも相当に大きいフィーチャピッチを有し得る。従って、チップレット５０１は、ピッチＰ’_４に適応するように漸増するようチップレット２０１よりも多いメタライゼーションレイヤを含んでよく、あるいは、チップレット５０１の１つ以上のメタライゼーションレベルの設計規則は、ピッチＰ’_４に適応するようにチップレット２０１のそれらに対して緩和されてよい。

【0045】

図５に更に表されるように、誘電材料３２０のもう１つのレイヤがチップレット２０１の上にある。チップレット２０１及び誘電材料３２０は、例えば、実質的に上述されたように、ある平坦化目標厚まで研磨されている。更なる導電ビア３４５は、誘電材料３２０を通って延在し、上位メタライゼーションレイヤ３５５に交わる。更なる上位メタライゼーションレイヤ３６０（例えば、Ｍ’_６、Ｍ’_ｘ－１、Ｍ’_ｘ）は、例えば、ＦＬＩインターフェースフィーチャ３７０（図５）を更に含むブロック１３５（図１）の第２の繰り返しの間に形成されるように、チップレット２０１の上にあってよい。

【0046】

コンポジットＩＣチップの製造を完了すると、コンポジットＩＣチップは、任意のモノリシックＩＣチップが取り付けられ得る任意のホストコンポーネントに対してパッケージ化及び／又は相互接続されてよい。図６Ａは、いくつかの実施形態に従って、コンポジットＩＣチップ構造５０１を含む、例となるパッケージ化されたＩＣデバイス６０１を表す。コンポジットチップ構造５０１は、はんだＦＬＩフィーチャ６１０によって、例えば、任意のインターポーザ又はパッケージ構造であってよいホストコンポーネント６０５へ取り付けられる。はんだＦＬＩフィーチャ６１０は、コンポジットＩＣチップ側にあるＦＬＩインターフェース３７０と接し、任意の適切なホスト側ＦＬＩインターフェース（図示せず）と接してよい。はんだＦＬＩフィーチャ６１０は、任意の組成（例えば、ＳＡＣ）を有し、如何なる技術によっても適用されてよい。はんだではない実施形態も可能であり、ＦＬＩインターフェース３７０は、ホストコンポーネント６０５に直接接合される（例えば、Ｃｕ－Ｃｕバンプ）。いくつかの実施形態で、ホストコンポーネント６０５は、主としてシリコンである。インターポーザ又はパッケージ基板として適していると知られている他の材料も、ホストコンポーネント６０５として用いられてよい（例えば、エポキシプリフォーム）。ホストコンポーネント６０５は、誘電材料内に埋め込まれた１つ以上の金属化再分配レベル（metallized redistribution level）（図示せず）を含んでよい。ホストコンポーネント６０５はまた、それに埋め込まれた１つ以上のチップレットを含んでもよい。例えば、チップレット（図示せず）は、ホストコンポーネント６０５の金属化再分配レベル内に埋め込まれてよい。

【0047】

図６Ｂは、単一のホストコンポーネント６０５を共有するマルチチップアセンブリに更に集積されている複数のコンポジットＩＣチップ５０１を含む、例となるマイクロエレクトロニックシステム６０２を表す。図示されるように、ホストコンポーネント６０５（例えば、パッケージ基板）は、ＦＬＩインターコネクト６１０によってコンポジットチップ構造５０１へ結合され、更には、第２レベルインターコネクト（ＳＬＩ）６４０によってホストボード６５０へ結合される。ＳＬＩ６４０は、所与のホストボード６５０のアーキテクチャ（例えば、表面実装ＦＲ４など）に適した任意のはんだ（ボール、バンプなど）を有してよい。

【0048】

図７は、本発明の実施形態に従って、電子コンピューティングデバイス７００の機能ブロック図である。デバイス７００は、制限なしに、プロセッサ７０４（例えば、アプリケーションプロセッサ）のような多数のコンポーネントをホストするパッケージ基板７０２を更に含む。プロセッサ７０４は、物理的及び／又は電気的にパッケージ基板７０２へ結合されてよい。いくつかの例で、プロセッサ７０４は、例えば、本願中で別の場所で記載されるように、ホストＩＣチップへ接合されたチップレットを含むコンポジットＩＣチップ構造内にある。プロセッサ７０４は、ホストＩＣチップ及びチップレットの一方又は両方において回路構成により実装されてよい。一般に、語「プロセッサ」又は「マイクロプロセッサ」は、レジスタ及び／又はメモリからの電子データを、レジスタ及び／又はメモリに更に格納され得る他の電子データに変換するように、電子データを処理する任意のデバイス又はデバイスの部分を指し得る。

【0049】

様々な例で、１つ以上の通信チップ７０６も、パッケージ基板７０２へ物理的及び／又は電気的に結合されてよい。更なる実施で、通信チップ７０６は、プロセッサ７０４の部分であってよい。その用途に応じて、コンピューティングデバイス７００は、パッケージ基板７０２へ物理的及び／又は電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントには、制限なしに、揮発性メモリ（例えば、ＤＲＡＭ７３２）、非揮発性メモリ（例えば、ＲＯＭ７３５）、フラッシュメモリ（例えば、ＮＡＮＤ若しくはＮＯＲ）、磁気メモリ（ＭＲＡＭ７３０）、グラフィクスプロセッサ７２２、デジタル信号プロセッサ、暗号プロセッサ、チップセット７１２、アンテナ７２５、タッチスクリーンディスプレイ７１５、タッチスクリーンコントローラ７６５、バッテリ７１６、オーディオコーデック、ビデオコーデック、電力増幅器７２１、グローバル・ポジショニング・システム（ＧＰＳ）デバイス７４０、コンパス７４５、加速度計、ジャイロスコープ、スピーカ７２０、カメラ７４１、及び大容量記憶デバイス（例えば、ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、など）、又はそのようなものがある。いくつかの例となる実施形態で、上記の機能ブロックのうちの２つは、例えば、本願中で別な場所で記載されるように、ホストＩＣチップへ接合されたチップレットを含むコンポジットＩＣチップ構造内にある。例えば、プロセッサ７０４は、ホストＩＣチップ及びチップレットのうちの第１において回路構成により実装され、電子メモリ（例えば、ＭＲＡＭ７３０又はＤＲＡＭ７３２）は、ホストＩＣ及びチップレットのうちの第２において回路構成により実装されてよい。

【0050】

通信チップ７０６は、コンピューティングデバイス７００への及びそれからのデータの転送のためのワイヤレス通信を可能にし得る。語「ワイヤレス」又はその派生語は、非固体媒体を通る変調された電磁放射の使用によるデータをやり取りし得る回路、デバイス、システム、方法、技術、通信チャネル、などについて記載するために使用されてよい。語は、関連するデバイスが如何なる配線も含まないことを、いくつかの実施形態ではそうであるかもしれないが、暗示しない。通信チップ７０６は、多数のワイヤレス標準又はプロトコルのいずれも実装してよい。論じられるように、コンピューティングデバイス７００は、複数の通信チップ７０６を含んでよい。例えば、第１通信チップは、Ｗｉ－Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離ワイヤレス通信に専用であってよく、第２通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯ、及び他のような長距離ワイヤレス通信に専用であってよい。

【0051】

図８は、例えば、本願中で別な場所で記載されるように、コンポジットＩＣチップ構造を用いるデータサーバマシン及びモバイルコンピューティングプラットフォームを表す。コンピューティングデバイス７００は、例えば、プラットフォーム８０５又はサーバマシン８０６内で見つけられ得る。サーバマシン８０６は、例えば、電子データ処理のためにラック内に配置され一緒にネットワーク化された任意数の高性能コンピューティングプラットフォームを含む如何なる商用サーバであってよい。サーバは、例となる実施形態では、例えば、本願中で別の場所で記載されるように、ホストＩＣチップへ接合されたチップレットを含むコンポジットＩＣチップ８５０を含む。モバイルコンピューティングプラットフォーム８０５は、電子データ表示、電子データ処理、ワイヤレス電子データ伝送、などの夫々のために構成された如何なるポータブルデバイスであってもよい。例えば、モバイルコンピューティングプラットフォーム８０５は、タブレット、スマートフォン、ラップトップコンピュータ、などのいずれかであってよく、表示スクリーン（例えば、容量型、誘導型、抵抗型、又は光学式タッチスクリーン）、チップレベル又はパッケージレベル集積システム８１０、及びバッテリ８１５を含んでよい。

【0052】

拡大図８２０で表される集積システム８１０内に、又はサーバマシン８０６内のスタンドアロンパッケージとして、配置されていようとなかろうと、コンポジットＩＣチップ８５０は、例えば、本願中で別の場所で記載されるように、ホストＩＣチップへ接合されたチップレットを含んでよい。コンポジットＩＣチップ８５０は、電力管理集積回路（ＰＭＩＣ）８３０、広帯域ＲＦ（ワイヤレス）送信器及び／又は受信器（ＴＸ／ＲＸ）（例えば、デジタルベースバンド及びアナログフロントエンドモジュールを含むことは、送信経路上にある電力増幅器と、受信経路上にある低雑音増幅器とを更に有する）を含むＲＦ（ワイヤレス）集積回路（ＲＦＩＣ）８２５、並びにコントローラ８３５のうちの１つ以上とともに、ホスト基板８６０へ更に結合されてよい。ＰＭＩＣ８３０は、バッテリ電力調整、ＤＣ－ＤＣ変換、などを実行してよく、故に、バッテリ８１５へ結合された入力部と、電流供給を他の機能モジュールへ供給する出力部とを備える。更に表されるように、例となる実施形態で、ＲＦＩＣ８２５は、制限なしに、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ、それらの派生物を含む多数のワイヤレス標準又はプロトコル、及び３Ｇ、４Ｇ、５Ｇ及びその先のあらゆる他のワイヤレスプロトコルのいずれかを実装するようアンテナ（図示せず）へ結合された出力部を備える。

【0053】

本願で示されている特定の特徴は、様々な実施を参照して記載されてきたが、本明細書は、限定の意味で解釈されるよう意図されない。従って、本明細書で記載される実施の様々な改良、及び本開示が属する分野で通常の知識を有する者にとって明らかである他の実施は、本開示の主旨及び適用範囲内にあるとみなされる。

【0054】

本発明は、そうして記載された実施形態に制限されず、添付の特許請求の範囲の適用範囲から外れることなしに改良及び変更を伴って実施され得る。例えば、上記の実施形態は、以下で更に与えられるような特徴の具体的な組み合わせを含んでよい。

【0055】

第１の例で、集積回路（ＩＣ）デバイス構造は、第１デバイスレイヤと、該第１デバイスレイヤのトランジスタへ相互接続された１つ以上の下位メタライゼーションレイヤとを有するホストチップを有する。デバイス構造は、第２デバイスレイヤと、該第２デバイスレイヤのトランジスタへ相互接続された１つ以上のチップレットメタライゼーションレイヤとを有するチップレットを有する。デバイス構造は、複数の第１レベルインターコネクト（ＦＬＩ）インターフェースを有する最上層メタライゼーションレイヤを有する。チップレットは、前記第１デバイスレイヤの第１領域と前記最上層メタライゼーションレイヤとの間に埋め込まれ、前記最上層メタライゼーションレイヤは、前記チップレットの端を越えて、前記第１デバイスレイヤの第２領域の上に広がる。

【0056】

第２の例で、第１実施形態のいずれかにおいて、１つの前記下位メタライゼーションレイヤの第１フィーチャは、前記チップレットメタライゼーションレイヤのうちの１つの第２フィーチャと直接接する。

【0057】

第３の例で、第２の例のいずれかについて、前記第１フィーチャは、第１エリアを有し、前記第２フィーチャは、第２エリアを有し、前記第１フィーチャは、前記第１エリアのほんの一部が前記第２エリアと接して該第２エリアに重なることにより、前記第２フィーチャから横方向にオフセットされる。

【0058】

第４の例で、第２又は第３の例のいずれかについて、前記第１フィーチャの周りにある第１誘電物質は、前記第２フィーチャの周りにある第２誘電物質と直接接する。

【0059】

第５の例で、第２乃至第４の例のいずれかについて、相互拡散冶金接合が、前記第１フィーチャを前記第２フィーチャに継ぎ合わせる。

【0060】

第６の例で、第１乃至第５の例のいずれかについて、構造は、前記ホストチップの前記第２領域の上に前記チップレットの前記端に隣接して誘電物質を更に有する。前記最上層メタライゼーションレイヤは、前記誘電物質を通って前記下位メタライゼーションレイヤへ相互接続される。

【0061】

第７の例で、第６の例のいずれかについて、前記最上層メタライゼーションレイヤは、１つ以上の導電性ビアによって前記誘電物質を通って前記下位メタライゼーションレイヤのうちの１つへ相互接続される。

【0062】

第８の例で、第７の例のいずれかについて、前記導電性ビアと前記下位メタライゼーションレイヤのうちの１つの第１フィーチャとの位置ずれは、前記チップレットメタライゼーションレイヤのうちの１つのフィーチャと直接接する１つの前記下位メタライゼーションレイヤの第２フィーチャとの間の横方向オフセットよりも小さい。

【0063】

第９の例で、第７乃至第８の例のいずれかについて、前記誘電物質は、前記チップレットの厚さと略等しい厚さを有する。

【0064】

第１０の例で、第１乃至第９の例のいずれかについて、前記チップレットは、８０μｍ未満の厚さを有する。

【0065】

第１１の例で、第１乃至第１０の例のいずれかについて、前記下位メタライゼーションレイヤは、第１メタライゼーションフィーチャピッチを有する第１メタライゼーションレイヤと、前記第１メタライゼーションフィーチャピッチよりも大きい第２メタライゼーションフィーチャピッチを有する第２メタライゼーションレイヤとを有する。前記チップレットメタライゼーションレイヤは、第３メタライゼーションフィーチャピッチを有する第３メタライゼーションレイヤと、前記第３メタライゼーションフィーチャピッチよりも大きい第４メタライゼーションフィーチャピッチを有する第４メタライゼーションレイヤとを含む。前記第４メタライゼーションレイヤの１つ以上のフィーチャは、前記第２メタライゼーションレイヤの１つ以上のフィーチャと直接接する。

【0066】

第１２の例で、第１１の例のいずれかについて、前記第１メタライゼーションフィーチャピッチは、前記第４メタライゼーションフィーチャピッチよりも小さく、前記第２メタライゼーションフィーチャピッチは、前記第３メタライゼーションフィーチャピッチよりも小さい。

【0067】

第１３の例で、第１乃至第１２の例のいずれかについて、前記チップレットは、第１チップレットであり、当該構造は、前記最上層メタライゼーションレイヤと前記第１デバイスレイヤの前記第１領域との間に埋め込まれた第２チップレットを更に有する。第２チップレットは、第３デバイスレイヤと、該第３デバイスレイヤのトランジスタへ相互接続された１つ以上の第２チップレットメタライゼーションレイヤとを有する。構造は、前記第２チップレットの上にありかつ該第２チップレットの側壁に隣接する誘電物質を更に有する。

【0068】

第１４の例で、第１３の例のいずれかについて、１つの前記第２チップレットメタライゼーションレイヤのフィーチャは、前記第１チップレットの縁側壁に隣接する誘電物質を通って延在する１つ以上のビアによって前記下位メタライゼーションレイヤのうちの１つへ電気的に結合される。

【0069】

第１５の例で、システムは、マイクロプロセッサと、該マイクロプロセッサへ結合されるメモリとを有する。前記メモリ又は前記マイクロプロセッサの少なくとも一方は、第１デバイスレイヤと、該第１デバイスレイヤのトランジスタへ相互接続された１つ以上の下位メタライゼーションレイヤとを有するホストチップ上の回路を有する。システムは、第２デバイスレイヤと、該第２デバイスレイヤのトランジスタへ相互接続された１つ以上のチップレットメタライゼーションレイヤとを有するチップレットを更に有する。システムは、複数の第１レベルインターコネクト（ＦＬＩ）インターフェースを有する最上層メタライゼーションレイヤを更に有する。前記チップレットは、前記第１デバイスレイヤの第１領域と前記最上層メタライゼーションレイヤとの間に埋め込まれ、前記最上層メタライゼーションレイヤは、前記チップレットの端を越えて、前記第１デバイスレイヤの第２領域の上に広がる。

【0070】

第１６の例で、第１５の例のいずれかについて、前記メモリ及び前記マイクロプロセッサのうちの第１は、前記ホストチップ上の回路を有し、前記メモリ及び前記マイクロプロセッサのうちの第２は、前記チップレット上の回路を有する。

【0071】

第１７の例で、第１５乃至１６の例のいずれかについて、前記チップレットは、ワイヤレスラジオ回路、浮動小数点ゲートアレイ（ＦＰＧＡ）回路、電力管理回路、アクティブリピータ回路、クロック発生回路、温度検知回路、又はＥＳＤ保護回路、のうちの少なくとも１つを有する。

【0072】

第１８の例で、ＩＣデバイス構造の製造方法は、第１デバイスレイヤの第１領域及び第２領域の上に下位メタライゼーションレイヤを形成することを有する。方法は、前記第１デバイスレイヤの前記第１領域の上に、第２デバイスレイヤを有するチップレットを接合することを有する。方法は、前記チップレットの上かつ前記第１デバイスレイヤの前記第２領域の上に、複数の第１レベルインターコネクト（ＦＬＩ）インターフェースを有する最上層メタライゼーションレイヤを形成することを有する。

【0073】

第１９の例で、第１８の例のいずれかについて、方法は、前記チップレットの上かつ前記第１デバイスレイヤの前記第２領域の上に誘電物質を形成することを有する。方法は、前記チップレットの表面により前記誘電物質を平坦にすることを有する。方法は、前記誘電物質を通る１つ以上の導電性ビアを形成することを有する。方法は、前記１つ以上の導電性ビアの上に前記最上層メタライゼーションレイヤを形成することを有する。

【0074】

第２０の例で、第１８乃至第１９の例のいずれかについて、前記チップレットは、少なくとも１つのチップレットメタライゼーションレイヤを含み、前記第１領域に前記チップレットを接合することは、前記チップレットメタライゼーションレイヤのフィーチャに前記下位メタライゼーションレイヤのフィーチャを接合することを更に有する。

【0075】

なお、上記の実施形態は、この点に関して制限されず、様々な実施で、上記の実施形態は、そのような特徴のうちの一部のみの実施すること、そのような特徴の異なる順序を実施すること、そのような特徴の異なる組み合わせを実施すること、及び／又は明示的に挙げられている特徴以外の更なる特徴を実施することを含んでよい。従って、本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を与えられる均等の全範囲とともに、決定されるべきである。

【符号の説明】

【0076】

２００ チップレットウェハ
２０１ チップレット
２０２ スクライブライン
２０５、３０５ 基板
２１０ チップレットデバイスレイヤ
２１５ ＢＥＯＬメタライゼーションレイヤ
２１８，３１８ ＩＬＤ材料レイヤ
２３０，３３０ 導電フィーチャ
２１８，３１８ 誘電材料レイヤ
２２０ 導電レイヤ
３０１ ホストＩＣチップ
３０２ ホストＩＣウェハ
３１０ ホストデバイスレイヤ
３１５ 下位ＢＥＯＬメタライゼーションレイヤ
３２０ 誘電材料レイヤ
３４５ 導電ビア
３６０ 上位メタライゼーションレイヤ
３７０ ＦＬＩインターフェースフィーチャ
４０１，５０１ コンポジットチップ構造
６０１ パッケージ化されたＩＣデバイス
６０２ マイクロエレクトロニックシステム
６０５ ホストコンポーネント
６１０ はんだＦＬＩフィーチャ
６４０ ＳＬＩ
６５０ ホストボード
７００ 電子コンピューティングデバイス

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】