特許 7544710 アレイ基板、表示パネルおよび表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-26

(45)【発行日】2024-09-03

(54)【発明の名称】アレイ基板、表示パネルおよび表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240827BHJP

   H10K 59/12 20230101ALI20240827BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

G09F9/30 339Z

H10K59/12

【請求項の数】 20

(21)【出願番号】P 2021536813

(86)(22)【出願日】2020-07-30

(65)【公表番号】

(43)【公表日】2022-10-31

(86)【国際出願番号】 CN2020105840

(87)【国際公開番号】W WO2021036676

(87)【国際公開日】2021-03-04

【審査請求日】2023-07-28

(31)【優先権主張番号】201921388079.4

(32)【優先日】2019-08-26

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(73)【特許権者】

【識別番号】519385216

【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】李 ▲パン▼

(72)【発明者】

【氏名】▲ハオ▼ 学光

(72)【発明者】

【氏名】▲馬▼ 永▲達▼

【審査官】小野 博之

(56)【参考文献】

【文献】特開２００９－１３４１１６（ＪＰ，Ａ）

【文献】特開２０１７－１６７５１５（ＪＰ，Ａ）

【文献】特開２０１１－１３６５６０（ＪＰ，Ａ）

【文献】特開平０９－００５７８６（ＪＰ，Ａ）

【文献】特表２０１１－５１９０７２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１８９５９３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０３２３２５１（ＵＳ，Ａ１）

【文献】中国実用新案第２０７１３４３５６（ＣＮ，Ｕ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００－９／４６

Ｇ０２Ｆ １／１３－１／１４１

１／１５－１／１９

Ｈ０５Ｂ ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

複数の画素駆動回路と絶縁層とを含むアレイ基板であって、いずれかの前記画素駆動回路は、
ドレインを含む駆動トランジスタと、
前記駆動トランジスタのドレインに接続された第１の電極板を含む記憶容量と、
前記駆動トランジスタのドレインを接続する画素電極と、
を含み、
ここで、複数の前記画素駆動回路には、隣接して配置された第１の画素駆動回路と第２の画素駆動回路とが含まれ、前記第１の画素駆動回路の第１の電極板は、重なり合う領域において前記第２の画素駆動回路の画素電極に積層されて配置され、且つ前記絶縁層によって分離される、
アレイ基板。

【請求項2】

前記第１の画素駆動回路と前記第２の画素駆動回路は、前記アレイ基板のデータラインの延長方向に沿って配列されている請求項１に記載のアレイ基板。

【請求項3】

前記第１の画素駆動回路と前記第２の画素駆動回路は、前記アレイ基板のゲートラインの延長方向に沿って配列されている請求項１に記載のアレイ基板。

【請求項4】

複数の前記画素駆動回路には、前記第１の画素駆動回路に隣接する第３の画素駆動回路、第４の画素駆動回路、および第５の画素駆動回路のうちの少なくとも１つがさらに含まれ、
前記第２の画素駆動回路、前記第１の画素駆動回路、および前記第３の画素駆動回路は、アレイ基板のデータラインの延長方向に沿って順次配列され、
前記第４の画素駆動回路、前記第１の画素駆動回路、および前記第５の画素駆動回路は、アレイ基板のゲートラインの延長方向に沿って順次配列され、
前記第１の画素駆動回路の画素電極は、重なり合う領域において前記第３の画素駆動回路の第１の電極板にも積層されて配置され、且つ前記絶縁層によって分離され、
前記第１の画素駆動回路の第１の電極板は、重なり合う領域において前記第４の画素駆動回路の画素電極にも積層されて配置され、且つ前記絶縁層によって分離され、
前記第１の画素駆動回路の画素電極は、重なり合う領域において前記第５の画素駆動回路の第１の電極板にも積層されて配置され、且つ前記絶縁層によって分離される、
請求項１に記載のアレイ基板。

【請求項5】

複数の前記画素駆動回路には、前記第１の画素駆動回路に隣接する第３の画素駆動回路、第４の画素駆動回路、および第５の画素駆動回路のうちの少なくとも１つがさらに含まれ、
前記第２の画素駆動回路、前記第１の画素駆動回路、および前記第３の画素駆動回路は、アレイ基板のデータラインの延長方向に沿って順次配列され、
前記第４の画素駆動回路、前記第１の画素駆動回路、および前記第５の画素駆動回路は、アレイ基板のゲートラインの延長方向に沿って順次配列され、
前記第１の画素駆動回路の第１の電極板は、異なる重なり合う領域において前記第３の画素駆動回路の画素電極、前記第４の画素駆動回路の画素電極、および前記第５の画素駆動回路の画素電極にもそれぞれ積層されて配置され、且つ前記絶縁層によって分離される、
請求項１に記載のアレイ基板。

【請求項6】

前記第１の電極板は、第１の接続リード線を含み、前記画素電極は、第２の接続リード線を含み、
前記第１の画素駆動回路の第１の接続リード線は、前記重なり合う領域において前記第２の画素駆動回路の第２の接続リード線に積層されて配置され、且つ前記絶縁層によって分離される、
請求項１から５のいずれか一項に記載のアレイ基板。

【請求項7】

前記アレイ基板は、補償線をさらに含み、
いずれかの前記画素駆動回路は、補償トランジスタをさらに含み、前記補償トランジスタのドレインは、前記第１の接続リード線を接続し、前記補償トランジスタのソースは、前記補償線を接続する、
請求項６に記載のアレイ基板。

【請求項8】

前記アレイ基板は、ベース基板をさらに含み、
前記第１の画素駆動回路の第１の接続リード線は、前記ベース基板の片側に設けられ、
前記絶縁層は、前記第１の画素駆動回路の第１の接続リード線の前記ベース基板から離れた側に設けられ、
前記第２の画素駆動回路の第２の接続リード線は、前記絶縁層の前記ベース基板から離れた側に設けられている、
請求項６または７に記載のアレイ基板。

【請求項9】

前記絶縁層と前記第２の画素駆動回路の第２の接続リード線との間に設けられ、前記絶縁層を露出させる第１のスルーホールが設けられる平坦化層をさらに含み、
前記第２の画素駆動回路の第２の接続リード線は、前記第１のスルーホールによって露出された前記絶縁層を覆う、
請求項８に記載のアレイ基板。

【請求項10】

ベース基板の片側に設けられるアクティブ材料層をさらに含み、前記アクティブ材料層には、前記記憶容量の第２の電極板と前記駆動トランジスタのアクティブ層とが形成される、
請求項１から９のいずれか一項に記載のアレイ基板。

【請求項11】

アクティブ材料層のベース基板から離れた側に設けられる第１の絶縁材料層をさらに含み、前記第１の絶縁材料層には、前記記憶容量の誘電体層と前記駆動トランジスタのゲート絶縁層とが形成される、
請求項１から１０のいずれか一項に記載のアレイ基板。

【請求項12】

第１の絶縁材料層のベース基板から離れた側に設けられるゲート材料層をさらに含み、
前記ゲート材料層には、前記駆動トランジスタのゲート層と前記記憶容量の第１の電極板とが形成される、
請求項１から１１のいずれか一項に記載のアレイ基板。

【請求項13】

ゲート材料層のベース基板から離れた側に設けられるソース・ドレイン材料層をさらに含み、前記ソース・ドレイン材料層には、前記駆動トランジスタのドレインが形成される、
請求項１から１２のいずれか一項に記載のアレイ基板。

【請求項14】

ゲート材料層のベース基板から離れた側に設けられる第２の絶縁材料層をさらに含み、
前記第２の絶縁材料層には、前記絶縁層を含む保護層が形成される、
請求項１から１３のいずれか一項に記載のアレイ基板。

【請求項15】

第２の絶縁材料層のベース基板から離れた側に設けられる第３の絶縁材料層をさらに含み、前記第３の絶縁材料層には、前記平坦化層が形成される、
請求項９に記載のアレイ基板。

【請求項16】

前記平坦化層のベース基板から離れた側に設けられる電極材料層をさらに含み、前記電極材料層には、前記画素電極が形成される、
請求項９または１５に記載のアレイ基板。

【請求項17】

前記画素駆動回路は、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのドレインは、前記駆動トランジスタのゲートと記憶容量の第２の電極板とを接続する請求項１から１６の何れか一項に記載のアレイ基板。

【請求項18】

前記アレイ基板は、複数の画素を含み、各前記画素は、１つの前記画素駆動回路と、前記画素駆動回路に接続された発光素子とを含む請求項１から１６の何れか一項に記載のアレイ基板。

【請求項19】

請求項１から１８のいずれか１項に記載のアレイ基板と、前記アレイ基板をパッケージするためのパッケージフィルム層とを含む表示パネル。

【請求項20】

請求項１９に記載の表示パネルと、前記表示パネルに接続された駆動回路とを含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、２０１９年０８月２６日に提出された出願番号２０１９２１３８８０７９.４、実用新案の名称「アレイ基板、表示パネルおよび表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本開示に援用する。

【0002】

本開示は、表示技術の分野に関し、特にアレイ基板、表示パネルおよび表示装置に関するものである。

【背景技術】

【0003】

有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ、ＯＬＥＤ）表示装置は、低消費電力、自発光、高速応答、広視野角などの特徴により、高性能表示パネルへの応用が進んでいる。

【0004】

前記背景技術の部分に開示された上記情報は、本開示の背景の理解を強化するためだけに使用されるので、当業者に知られている従来技術を構成しない情報を含むことができる。

【発明の概要】

【課題を解決するための手段】

【0005】

本開示は、アレイ基板、表示パネルおよび表示装置を提供する。

【0006】

本開示の一側面によると、複数の画素駆動回路を含むアレイ基板であって、いずれかの前記画素駆動回路は、
ドレインを含む駆動トランジスタと、
前記駆動トランジスタのドレインに接続された第１の電極板を含む記憶容量と、
前記駆動トランジスタのドレインを接続する画素電極と、
を含み、
ここで、複数の前記画素駆動回路には、隣接して配置された第１の画素駆動回路と第２の画素駆動回路とが含まれ、前記第１の画素駆動回路の第１の電極板は、重なり合う領域において前記第２の画素駆動回路の画素電極に積層されて配置され、且つ前記絶縁層によって分離される、
アレイ基板に関する。

【0007】

本開示の一例示的な実施例において、前記第１の画素駆動回路と前記第２の画素駆動回路は、前記アレイ基板のデータラインの延長方向に沿って配列され、または、前記第１の画素駆動回路と前記第２の画素駆動回路は、前記アレイ基板のゲートラインの延長方向に沿って配列されている。

【0008】

本開示の一例示的な実施例において、複数の前記画素駆動回路には、前記第１の画素駆動回路に隣接する第３の画素駆動回路、第４の画素駆動回路、および第５の画素駆動回路のうちの少なくとも１つがさらに含まれ、
前記第２の画素駆動回路、前記第１の画素駆動回路、および前記第３の画素駆動回路は、アレイ基板のデータラインの延長方向に沿って順次配列され、
または、
前記第４の画素駆動回路、前記第１の画素駆動回路、および前記第５の画素駆動回路は、アレイ基板のゲートラインの延長方向に沿って順次配列され、
前記第１の画素駆動回路の画素電極は、重なり合う領域において前記第３の画素駆動回路の第１の電極板にも積層されて配置され、且つ前記絶縁層によって分離され、
前記第１の画素駆動回路の第１の電極板は、重なり合う領域において前記第４の画素駆動回路の画素電極にも積層されて配置され、且つ前記絶縁層によって分離され、
前記第１の画素駆動回路の画素電極は、重なり合う領域において前記第５の画素駆動回路の第１の電極板にも積層されて配置され、且つ前記絶縁層によって分離される。

【0009】

本開示の一例示的な実施例において、複数の前記画素駆動回路には、前記第１の画素駆動回路に隣接する第３の画素駆動回路、第４の画素駆動回路、および第５の画素駆動回路のうちの少なくとも１つがさらに含まれ、
前記第２の画素駆動回路、前記第１の画素駆動回路、および前記第３の画素駆動回路は、アレイ基板のデータラインの延長方向に沿って順次配列され、
前記第４の画素駆動回路、前記第１の画素駆動回路、および前記第５の画素駆動回路は、アレイ基板のゲートラインの延長方向に沿って順次配列され、
前記第１の画素駆動回路の第１の電極板は、異なる重なり合う領域において前記第３の画素駆動回路の画素電極、前記第４の画素駆動回路の画素電極、および前記第５の画素駆動回路の画素電極にもそれぞれ積層されて配置され、且つ前記絶縁層によって分離される。

【0010】

本開示の一例示的な実施例において、前記第１の電極板は、第１の接続リード線を含み、前記画素電極は、第２の接続リード線を含み、
前記第１の画素駆動回路の第１の接続リード線は、前記重なり合う領域において前記第２の画素駆動回路の第２の接続リード線に積層されて配置され、且つ前記絶縁層によって分離される。

【0011】

本開示の一例示的な実施例において、前記アレイ基板は、補償線をさらに含み、
いずれかの前記画素駆動回路は、補償トランジスタをさらに含み、前記補償トランジスタのドレインは、前記第１の接続リード線を接続し、前記補償トランジスタのソースは、前記補償線を接続する。

【0012】

本開示の一例示的な実施例において、前記アレイ基板は、ベース基板をさらに含み、
前記第１の画素駆動回路の第１の接続リード線は、前記ベース基板の片側に設けられ、
前記絶縁層は、前記第１の画素駆動回路の第１の接続リード線の前記ベース基板から離れた側に設けられ、
前記第２の画素駆動回路の第２の接続リード線は、前記絶縁層の前記ベース基板から離れた側に設けられている。

【0013】

本開示の一例示的な実施例において、前記アレイ基板は、
前記絶縁層と前記第２の画素駆動回路の第２の接続リード線との間に設けられ、前記絶縁層を露出させる第１のスルーホールが設けられる平坦化層をさらに含み、
前記第２の画素駆動回路の第２の接続リード線は、前記第１のスルーホールによって露出された前記絶縁層を覆う。

【0014】

本開示の一例示的な実施例において、前記アレイ基板は、
ベース基板の片側に設けられ、前記記憶容量の第２の電極板と前記駆動トランジスタのアクティブ層とが形成されるアクティブ材料層と、
前記アクティブ材料層の前記ベース基板から離れた側に設けられ、前記記憶容量の誘電体層と前記駆動トランジスタのゲート絶縁層とが形成される第１の絶縁材料層と、
前記第１の絶縁材料層の前記ベース基板から離れた側に設けられ、前記駆動トランジスタのゲート層と前記記憶容量の第１の電極板とが形成されるゲート材料層と、
前記ゲート材料層の前記ベース基板から離れた側に設けられ、前記駆動トランジスタのドレインが形成されるソース・ドレイン材料層と、
前記ゲート材料層の前記ベース基板から離れた側に設けられ、前記絶縁層を含む保護層が形成される第２の絶縁材料層と、
前記第２の絶縁材料層の前記ベース基板から離れた側に設けられ、平坦化層が形成される第３の絶縁材料層と、
前記平坦化層の前記ベース基板から離れた側に設けられ、前記画素電極が形成される電極材料層と、
をさらに含む。

【0015】

本開示の一例示的な実施例において、前記画素駆動回路は、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのドレインは、前記駆動トランジスタのゲートと記憶容量の第２の電極板とを接続する。

【0016】

本開示の一例示的な実施例において、前記アレイ基板は、複数の画素を含み、各前記画素は、１つの前記画素駆動回路と、前記画素駆動回路に接続された発光素子とを含む。

【0017】

本開示の別の一側面によると、上記のアレイ基板と、前記アレイ基板をパッケージするためのパッケージフィルム層とを含む表示パネルに関する。

【0018】

本開示のさらに別の一側面によると、上記の表示パネルと、前記表示パネルに接続された駆動回路とを含む表示装置に関する。

【0019】

本開示の上記および他の特徴並びに利点をより明確にするために、以下、図面を参照して例示的な実施形態を詳細に説明する。

【図面の簡単な説明】

【0020】

【図1】本開示の一実施形態に係るアレイ基板の構造概略図である。

【図2】本開示の一実施形態に係る画素駆動回路の概略図である。

【図3】本開示の一実施形態に係る画素駆動回路の階層構造概略図である。

【図4】本開示の一実施形態に係るアクティブ材料層パターンの概略図である。

【図5】本開示の一実施形態に係るゲート材料層パターンの概略図である。

【図6】本開示の一実施形態に係るソース・ドレイン材料層パターンの概略図である。

【図7】本開示の一実施形態に係る電極材料層パターンの概略図である。

【図8】本開示の一実施形態に係る重なり合う領域の断面構造概略図である。

【図9】本開示の一実施形態に係る２つの画素駆動回路と第２の画素駆動回路が配列される構造概略図である。

【図10】本開示の一実施形態に係る第１の画素駆動回路と第２の画素駆動回路が配列される構造概略図である。

【図11】本開示の一実施形態に係る複数の画素駆動回路が配列される構造概略図である。

【図12】本開示の一実施形態に係るアレイ基板の構造概略図である。

【図13】本開示の一実施形態に係る表示パネルの構造概略図である。

【図14】本開示の一実施形態に係る表示装置の構造概略図である。

【発明を実施するための形態】

【0021】

以下、例示的な実施例について図面を参照しより詳細に説明する。しかしながら、例示的な実施例は、様々な形態で実施されることができ、本明細書で説明される例に限定されるものと理解されるべきではなく、逆に、これらの実施例を提供することにより、本開示はより包括的かつ完全になり、例示的な実施例の概念を当業者に全面的に伝えることができる。説明された特徴、構造または特性は、任意の適切な方法で１つまたは複数の実施例に組み込まれることができる。以下の説明では、本開示の実施例を十分に理解するために、多くの具体的な詳細が提供される。

【0022】

図面では、明確にするために領域および層の厚さを誇張する場合がある。図面における同じ符号が同一または類似の構成を表すので、それらの詳細な説明を省略する。

【0023】

「第１の」および「第２の」などの用語は、あくまでも表記としてのものであり、対象の数を制限するものではない。

【0024】

ＯＬＥＤ表示装置のバックプレーン回路は複雑であり、画素駆動回路の画素電極はプロセスや静電放出などの理由で遮断される可能性が高く、この結果、サブ画素は発光せず、表示効果に深刻な影響を与える。

【0025】

本開示の実施形態では、アレイ基板が提供され、図１に示すように、当該アレイ基板は、複数の画素駆動回路と絶縁層（図１では図示せず）とを含む。例えば、図１には、第１の画素駆動回路８１０および第２の画素駆動回路８２０が示される。この複数の画素駆動回路のいずれかは、駆動トランジスタ２００、記憶容量、および画素電極６００を含む。ここで、駆動トランジスタ２００はドレイン２４０を含み、記憶容量は第１の電極板５１０を含み、第１の電極板５１０は、駆動トランジスタのドレイン２４０に接続され、画素電極６００は、駆動トランジスタのドレイン２４０に接続される。

【0026】

ここで、複数の画素駆動回路には、隣接して配置された第１の画素駆動回路８１０と第２の画素駆動回路８２０とが含まれ、第１の画素駆動回路８１０の第１の電極板５１０は、重なり合う領域Ａにおいて第２の画素駆動回路８２０の画素電極６００に積層されて配置され、且つ当該絶縁層によって分離される。

【0027】

本開示によって提供されるアレイ基板において、第１の画素駆動回路８１０または第２の画素駆動回路８２０の画素電極６００で不十分な回路遮断が発生した場合、重なり合う領域Ａ内の絶縁層を除去することができる。このように、第２の画素駆動回路８２０の画素電極６００は、第１の画素駆動回路８１０の第１の電極板５１０を介して第１の画素駆動回路８１０の画素電極６００に接続されている。さらに、第２の画素駆動回路８２０によって駆動される発光素子は、第１の画素駆動回路８１０によって駆動される発光素子と共に発光することができ、第２の画素駆動回路８２０または第１の画素駆動回路８１０によって駆動される発光素子が発光しないことによる表示効果への深刻な影響が低減される。

【0028】

以下、本開示の実施形態によるアレイ基板の各部品について図面を参照し詳細に説明する。

【0029】

本開示によるアレイ基板は、ベース基板、ベース基板１１０の片側に設けられた駆動回路層、および駆動回路層のベース基板から離れた側に設けられた有機発光層を含むことができる。ここで、アレイ基板の画素駆動回路は、駆動回路層にアレイ状に配置されている。

【0030】

いずれかの画素駆動回路において、図１に示すように、駆動トランジスタ２００は、ソース２３０、ゲート、およびドレイン２４０を含むことができる。当該駆動トランジスタ２００のソース２３０およびドレイン２４０は、駆動トランジスタ２００のゲートの電圧制御下でオンまたはオフになるように使用される。駆動トランジスタのソース２３０と駆動トランジスタのドレイン２４０とは同じ構造であってもよいので、他の場合には、駆動トランジスタのソース２３０と駆動トランジスタのドレイン２４０との接続関係を入れ替えることができる。言い換えれば、駆動トランジスタ２００は、第１の接続端子、第２の接続端子、および制御端子を有し得る。ここで、第１の接続端子と第２の接続端子の一方を駆動トランジスタのソース２３０としてもよく、他方を駆動トランジスタのドレイン２４０としてもよく、制御端子は、駆動トランジスタ２００のゲートである。

【0031】

本開示の一実施形態では、図３（アレイ基板のアクティブ材料層、ゲート材料層、ソース・ドレイン材料層および電極材料層のみを示す）から図６に示すように、駆動トランジスタ２００は、ベース基板の片側に設けられた駆動トランジスタのアクティブ層２１０、駆動トランジスタのアクティブ層２１０のベース基板から離れた側に設けられた駆動トランジスタのゲート絶縁層、駆動トランジスタのゲート絶縁層のベース基板から離れた側に設けられ駆動トランジスタのゲート層２２０（駆動トランジスタ２００のゲートとする）、および駆動トランジスタのアクティブ層２１０に接続され且つ互いに絶縁している駆動トランジスタのソース２３０と駆動トランジスタのドレイン２４０を含むことができる。

【0032】

選択肢の一つとして、図４に示すように、駆動トランジスタのアクティブ層２１０は、駆動トランジスタのチャネル領域２１１と、駆動トランジスタのチャネル領域２１１の両側にある駆動トランジスタのソース接触領域２１２および駆動トランジスタのドレイン接触領域２１３とを含むことができる。ここで、駆動トランジスタのゲート絶縁層は、駆動トランジスタのチャネル領域２１１を覆い、駆動トランジスタのソース接触領域２１２および駆動トランジスタのドレイン接触領域２１３を少なくとも部分的に露出させる。アレイ基板には層間誘電体層も設けられ、層間誘電体層は、駆動トランジスタのゲート層２２０のベース基板から離れた側に設けられる。図６に示すように、駆動トランジスタのソース２３０は、層間誘電体層のベース基板から離れた側に設けられ、スルーホールを介して駆動トランジスタのソース接触領域２１２に接続されている。駆動トランジスタのドレイン２４０は、層間誘電体層のベース基板から離れた側に設けられ、スルーホールを介して駆動トランジスタのドレイン接触領域２１３に接続されている。

【0033】

言い換えれば、図３から図６に示すように、アレイ基板は、順次積層されて配置されたベース基板、アクティブ材料層、第１の絶縁材料層、ゲート材料層、層間誘電体層、およびソース・ドレイン材料層を含むことができる。ここで、アクティブ材料層には、駆動トランジスタのアクティブ層２１０が形成され、第１の絶縁材料層には、駆動トランジスタのゲート絶縁層が形成され、ゲート材料層には、駆動トランジスタのゲート層２２０が形成され、ソース・ドレイン材料層には、駆動トランジスタのソース２３０と駆動トランジスタのドレイン２４０が形成される。

【0034】

いずれかの画素駆動回路において、図３に示すように、記憶容量は、第１の電極板５１０に対向して設けられた第２の電極板５２０をさらに含み、第１の電極板５１０と第２の電極板５２０との間に、記憶容量の誘電体層（図3では図示せず）を設けることができる。

【0035】

本開示の一実施形態では、図３から図５に示すように、記憶容量は、ベース基板の片側に設けられた第２の電極板５２０、第２の電極板５２０のベース基板から離れた側に設けられた記憶容量の誘電体層、および記憶容量の誘電体層のベース基板から離れた側に設けられた第１の電極板５１０を含むことができる。

【0036】

選択肢の一つとして、図３から図５に示すように、第２の電極板５２０は、駆動トランジスタのアクティブ層２１０と同層に設けられ、材料は同じであってもよい。第１の電極板５１０は、駆動トランジスタのゲート層２２０と同層に設けられ、材料は同じであってもよい。記憶容量の誘電体層は、駆動トランジスタのゲート絶縁層と同層に設けられ、材料は同じであってもよい。

【0037】

言い換えれば、図４と図５に示すように、アクティブ材料層には、第２の電極板５２０が形成されてもよく、第１の絶縁材料層には、記憶容量の誘電体層が形成されてもよく、ゲート材料層には、第１の電極板５１０が形成されてもよい。

【0038】

図３と図７に示すように、アレイ基板において、駆動トランジスタ２００のベース基板から離れた側に、画素電極６００を形成するための電極材料層が設けられることができる。画素電極６００は、有機発光層に設けられた発光素子との電気的接続に使用される。発光素子は、ＯＬＥＤであってもよく、アノード側に設けられた正孔輸送層、正孔輸送層のアノードから離れた側に設けられた有機ＥＬ層、および有機ＥＬ層のアノードから離れた側に設けられた電子輸送層を含むことができ、電子輸送層のアノードから離れた側は、カソードと協力している。選択肢の一つとして、アノードは、アレイ基板の画素電極６００であってもよく、カソードは、有機発光層のベース基板から離れた側に設けられた共通電極であってもよい。

【0039】

アレイ基板の駆動回路層には、ソース・ドレイン層リード線およびゲートラインが設けられてもよく、ここで、ソース・ドレイン層リード線は、駆動トランジスタのソース２３０と同層に設けられ、材料は同じであってもよく、ゲートラインは、駆動トランジスタ２００のゲートと同層に設けられ、材料は同じであってもよい。

【0040】

図２と図３に示すように、ソース・ドレイン層リード線は、データライン１４１と電源線１４３とを含むことができる。ここで、データライン１４１は、画素駆動回路にデータ信号をロードするために使用され、電源線１４３は、画素駆動回路に電源電圧をロードするために使用される。ゲートラインは、画素駆動回路に第１の制御信号をロードするために使用される第１のゲートライン１３１を含むことができる。もちろん、異なる画素駆動回路によれば、ソース・ドレイン層リード線とゲートラインは、他のリード線を含むこともできる。

【0041】

例を挙げると、図２から図６に示すように、いずれかの画素駆動回路は、補償トランジスタ３００とデータ書き込みトランジスタ４００とをさらに含むことができ、ソース・ドレイン層リード線は、補償線１４２をさらに含むことができ、ゲートラインは、第２のゲートライン１３２をさらに含むことができる。ここで、データ書き込みトランジスタのソース４３０は、データライン１４１を接続し、データ書き込みトランジスタのドレイン４４０は、駆動トランジスタ２００のゲートと記憶容量５００の第２の電極板５２０とを接続し、データ書き込みトランジスタのゲートは、第１のゲートライン１３１を接続する。補償トランジスタ３００のソースは、補償線１４２を接続し、補償トランジスタ３００のドレインは、記憶容量５００の第１の電極板５１０を接続し、補償トランジスタ３００のゲートは、第２のゲートライン１３２を接続する。駆動トランジスタのソース２３０は、電源線１４３を接続し、駆動トランジスタのドレイン２４０は、記憶容量５００の第１の電極板５１０と画素電極６００とを接続する。

【0042】

選択肢の一つとして、図６に示すように、データライン１４１、電源線１４３および補償線１４２は、ソース・ドレイン材料層に形成される。図５に示すように、第１のゲートライン１３１と第２のゲートライン１３２は、ゲート材料層に形成される。言い換えれば、ソース・ドレイン材料層には、データライン１４１、電源線１４３および補償線１４２が形成されることもでき、ゲート材料層には、第１のゲートライン１３１と第２のゲートライン１３２が形成されることもできる。

【0043】

選択肢の一つとして、図３と図６に示すように、ソース・ドレイン材料層には、第３の接続リード線１４４が形成されることもでき、第３の接続リード線１４４は、スルーホールを介してデータ書き込みトランジスタのドレイン４４０に接続され、第３の接続リード線１４４は、スルーホールを介して記憶容量５００の第２の電極板５２０に接続され、第３の接続リード線１４４は、スルーホールを介して駆動トランジスタのゲート層２２０に接続される。

【0044】

本開示の一実施形態では、図３から図６に示すように、補償トランジスタ３００は、ベース基板の片側に設けられた補償トランジスタのアクティブ層３１０、補償トランジスタのアクティブ層３１０のベース基板から離れた側に設けられた補償トランジスタのゲート絶縁層、および補償トランジスタのゲート絶縁層のベース基板から離れた側に設けられた補償トランジスタのゲート層３２０（補償トランジスタ３００のゲートとする）を含むことができる。ここで、補償トランジスタのアクティブ層３１０は、補償トランジスタのチャネル領域３１１と、補償トランジスタのチャネル領域３１１の両側にある補償トランジスタのソース接触領域３１２および補償トランジスタのドレイン接触領域３１３とを含むことができる。ここで、補償トランジスタのゲート絶縁層は、補償トランジスタのチャネル領域３１１を覆い、補償トランジスタのソース接触領域３１２および補償トランジスタのドレイン接触領域３１３を少なくとも部分的に露出させる。補償トランジスタのソース接触領域３１２は、補償トランジスタ３００のソースとして補償線１４２と点接続するために使用されてもよい。補償トランジスタのドレイン接触領域３１３は、補償トランジスタ３００のドレインとして第１の電極板５１０と接続するために使用されてもよい。

【0045】

このように、図４から図６に示すように、アクティブ材料層には、補償トランジスタのアクティブ層３１０が形成されることもでき、第１の絶縁材料層には、補償トランジスタのゲート絶縁層が形成されることもでき、ゲート材料層には、補償トランジスタのゲート層３２０が形成されることもできる。

【0046】

選択肢の一つとして、図３と図５に示すように、ゲート材料層には、第４の接続リード線１３３が形成されることもでき、第４の接続リード線１３３は、スルーホールを介して補償トランジスタのソース接触領域３１２に接続され、第４の接続リード線１３３は、スルーホールを介して補償線１４２に接続される。

【0047】

本開示の一実施形態では、図３から図６に示すように、データ書き込みトランジスタ４００は、ベース基板の片側に設けられたデータ書き込みトランジスタのアクティブ層４１０、データ書き込みトランジスタのアクティブ層４１０のベース基板から離れた側に設けられたデータ書き込みトランジスタのゲート絶縁層、データ書き込みトランジスタのゲート絶縁層のベース基板から離れた側に設けられたデータ書き込みトランジスタのゲート層４２０（データ書き込みトランジスタ４００のゲートとする）、およびデータ書き込みトランジスタのアクティブ層４１０に接続され且つ互いに絶縁しているデータ書き込みトランジスタのソース４３０とデータ書き込みトランジスタのドレイン４４０を含むことができる。

【0048】

選択肢の一つとして、図３から図６に示すように、データ書き込みトランジスタのアクティブ層４１０は、データ書き込みトランジスタのチャネル領域４１１と、データ書き込みトランジスタのチャネル領域４１１の両側にあるデータ書き込みトランジスタのソース接触領域４１２およびデータ書き込みトランジスタのドレイン接触領域４１３とを含むことができる。ここで、データ書き込みトランジスタのゲート絶縁層は、データ書き込みトランジスタのチャネル領域４１１を覆い、データ書き込みトランジスタのソース接触領域４１２およびデータ書き込みトランジスタのドレイン接触領域４１３を少なくとも部分的に露出させる。層間誘電体層は、データ書き込みトランジスタのゲート層４２０のベース基板から離れた側に設けられる。データ書き込みトランジスタのソース４３０は、層間誘電体層のベース基板から離れた側に設けられ、且つスルーホールを介してデータ書き込みトランジスタのソース接触領域４１２に接続される。データ書き込みトランジスタのドレイン４４０は、層間誘電体層のベース基板から離れた側に設けられ、且つスルーホールを介してデータ書き込みトランジスタのドレイン接触領域４１３に接続される。

【0049】

言い換えれば、アクティブ材料層には、データ書き込みトランジスタのアクティブ層４１０が形成されることもでき、第１の絶縁材料層には、データ書き込みトランジスタのゲート絶縁層が形成されることもでき、ゲート材料層には、データ書き込みトランジスタのゲート層４２０が形成されることもでき、ソース・ドレイン材料層には、データ書き込みトランジスタのソース４３０およびデータ書き込みトランジスタのドレイン４４０が形成されることもできる。

【0050】

本開示の一実施形態では、図１と図５に示すように、第１の電極板５１０は、第１の接続リード線５１１を含むことができ、図１と図７に示すように、画素電極６００は、第２の接続リード線６０１を含むことができ、ここで、第１の画素駆動回路８１０の第１の接続リード線５１１は、重なり合う領域Ａにおいて第２の画素駆動回路８２０の第２の接続リード線６０１に積層されて配置され、且つ絶縁層によって分離される。即ち、第１の画素駆動回路８１０の第１の電極板５１０は、重なり合う領域Ａに伸びる第１の接続リード線５１１を含むことができ、第２の画素駆動回路８２０の画素電極６００は、重なり合う領域Ａに伸びる第２の接続リード線６０１を含むことができる。重なり合う領域Ａにおいて、第１の接続リード線５１１と第２の接続リード線６０１は、お互いに積層され、且つ絶縁層によって分離されることができる。このように、図８に示すように、重なり合う領域Ａにおいて、アレイ基板は、順次積層されたベース基板１１０、第１の画素駆動回路の第１の接続リード線５１１、絶縁層、および第２の画素駆動回路の第２の接続リード線６０１を含むことができる。第１の画素駆動回路８１０の画素電極６００を第２の画素駆動回路８２０の画素電極６００に電気的に接続する必要がある場合、レーザーで重なり合う領域Ａ内の絶縁層を除去することにより、第１の接続リード線５１１と第２の接続リード線６０１とを電気的に接続させることができる。

【0051】

本開示の一実施形態では、図８に示すように、アレイ基板の駆動回路層は、ゲート材料層の前記ベース基板１１０から離れた側に設けられた第２の絶縁材料層をさらに含むことができ、第２の絶縁材料層には、駆動回路層の保護層１５０（ＰＶＸ）が形成されることもできる。選択肢の一つとして、保護層１５０は、駆動トランジスタ２００のベース基板１１０から離れた側に設けられる。さらに、アレイ基板の駆動回路層には、第２の絶縁材料層のベース基板１１０から離れた側に設けられた第３の絶縁材料層が形成されることもでき、第３の絶縁材料層には、アレイ基板の駆動回路層の平坦化層１６０が形成されることもできる。画素電極６００は、平坦化層１６０のベース基板１１０から離れた側に設けられ、且つスルーホールを介して駆動トランジスタのドレイン２４０に接続されることができる。

【0052】

重なり合う領域において第１の電極板と画素電極を分離する絶縁層は、保護層１５０と平坦化層１６０のうちの１つまたは２つであってもよい。例を挙げると、図８に示すように、重なり合う領域Ａにおいて、第１の接続リード線５１１と第２の接続リード線６０１との間に、平坦化層１６０と保護層１５０が設けられ、平坦化層１６０には、保護層１５０を露出させる第１のスルーホール７１０が設けられる。このように、保護層１５０は、絶縁層として第１の接続リード線５１１を第２の接続リード線６０１を分離するために使用される。第１のスルーホール７１０を設けることで、第１の接続リード線５１１と第２の接続リード線６０１との間の分離材料を少なくすることができ、レーザー溶断などの方法で第１の接続リード線５１１と第２の接続リード線６０１との間の分離材料の除去を容易にすることができる。当該実施形態では、保護層１５０は、前記絶縁層を含む。

【0053】

選択肢の一つとして、図８に示すように、第１の画素駆動回路８１０の補償トランジスタのドレイン接触領域３１３は、重なり合う領域Ａに伸びることができる。補償トランジスタのドレイン接触領域３１３のベース基板１１０から離れた側に設けられた第１の絶縁材料層１２０には、補償トランジスタのドレイン接触領域３１３を露出させる第２のスルーホール７２０が設けられることにより、第２のスルーホール７２０を介して補償トランジスタのドレイン接触領域３１３を第１の画素駆動回路８１０の第１の接続リード線５１１に接続させ、ひいては補償トランジスタ３００のドレインと第１の電極板５１０との電気的接続を実現する。

【0054】

駆動回路層には、隣接して配置された第１の画素駆動回路８１０と第二駆動回路とが含まれ、第１の画素駆動回路８１０の第１の電極板５１０は、重なり合う領域Ａにおいて第２の画素駆動回路８２０の画素電極６００に積層されて配置され、且つ絶縁層によって分離される。駆動回路層には、複数の重なり合う領域Ａがあり、それぞれ隣接する二つの画素駆動回路に１対１で対応していることが理解できる。言い換えれば、一つの重なり合う領域は、隣接して設けられた二つの画素駆動回路に対応して設けられ、この二つの画素駆動回路のうち、一方の画素駆動回路の第１の電極板５１０は、当該対応する重なり合う領域Ａにおいて他方の画素駆動回路の画素電極６００に積層されて配置され、且つ絶縁層によって分離される。

【0055】

本開示の一実施形態では、図９に示すように、第１の画素駆動回路８１０と第２の画素駆動回路８２０は、アレイ基板のデータライン１４１の延長方向に沿って配列されることができる。このように、アレイ基板のデータライン１４１の延長方向に沿って隣接して配置された二つの画素駆動回路を互いにペアにすることができ、その一方の画素駆動回路の画素電極６００で不十分な回路遮断が発生した場合、当該ペアになっている二つの画素駆動回路に対応する重なり合う領域Ａにおいて接続動作を実行できる。例えば、レーザーで重なり合う領域Ａ内の絶縁層を除去することにより、重なり合う領域Ａ内の第１の電極板５１０と画素電極６００とを電気的に接続させ、さらに二つの画素駆動回路の画素電極６００を電気的に接続させ、共通発光を実現する。

【0056】

本開示の別の一実施形態では、図１０に示すように、第１の画素駆動回路８１０と第２の画素駆動回路８２０は、アレイ基板のゲートライン１３１の延長方向に沿って配列される。このように、アレイ基板のゲートラインの延長方向に沿って隣接して配置された二つの画素駆動回路を互いにペアにすることができ、その一方の画素駆動回路の画素電極６００で不十分な回路遮断が発生した場合、当該ペアになっている二つの画素駆動回路に対応する重なり合う領域Ａにおいて接続動作を実行できる。例えば、レーザーで重なり合う領域Ａ内の絶縁層を除去することにより、重なり合う領域Ａ内の第１の電極板５１０と画素電極６００とを電気的に接続させ、さらに二つの画素駆動回路の画素電極６００を電気的に接続させ、共通発光を実現する。

【0057】

もちろん、一つの画素駆動回路は、隣の画素駆動回路とペアになることができ、周りの複数の画素駆動回路とペアになることもできる。

【0058】

例を挙げると、本開示の別の一実施形態では、図１１に示すように、複数の画素駆動回路には、第１の画素駆動回路８１０に隣接する第３の画素駆動回路８３０、第４の画素駆動回路８４０、および第５の画素駆動回路８５０のうちの少なくとも１つがさらに含まれる。例えば、図１１では、第１の画素駆動回路８１０に隣接する第３の画素駆動回路８３０、第４の画素駆動回路８４０、および第５の画素駆動回路８５０が示される。

【0059】

ここで、第２の画素駆動回路８２０、第１の画素駆動回路８１０、および第３の画素駆動回路８３０は、アレイ基板のデータライン１４１の延長方向に沿って順次配列される。第４の画素駆動回路８４０、第１の画素駆動回路８１０、および第５の画素駆動回路８５０は、アレイ基板のゲートラインの延長方向に沿って順次配列される。第１の画素駆動回路８１０の画素電極６００は、重なり合う領域Ａにおいて第３の画素駆動回路８３０の第１の電極板５１０にも積層されて配置され、且つ絶縁層によって分離される。第１の画素駆動回路８１０の第１の電極板５１０は、重なり合う領域Ａにおいて第４の画素駆動回路８４０の画素電極６００にも積層されて配置され、且つ絶縁層によって分離され、第１の画素駆動回路８１０の画素電極６００は、重なり合う領域Ａにおいて第５の画素駆動回路８５０の第１の電極板５１０にも積層されて配置され、且つ絶縁層によって分離される。

【0060】

このように、図１１によると、第１の画素駆動回路８１０の第１の電極板５１０は、第２の画素駆動回路８２０の画素電極６００と第４の画素駆動回路８４０の画素電極６００に同時にマッチングすることができる。第１の画素駆動回路８１０の画素電極６００で不十分な回路遮断が発生した場合、第１の画素駆動回路８１０の第１の電極板５１０を第２の画素駆動回路８２０の画素電極６００または第４の画素駆動回路８４０の画素電極６００に電気的に接続することにより、第１の画素駆動回路８１０によって駆動される発光素子が発光するようにしてもよい。

【0061】

そして、図１１によると、第１の画素駆動回路８１０の画素電極６００は、第３の画素駆動回路８３０の第１の電極板５１０と第５の画素駆動回路８５０の第１の電極板５１０に同時にマッチングするすることもできる。第１の画素駆動回路８１０の画素電極６００で不十分な回路遮断が発生した場合、第１の画素駆動回路８１０の画素電極６００を第３の画素駆動回路８３０の第１の電極板５１０または第５の画素駆動回路８５０の第１の電極板５１０に電気的に接続することにより、第１の画素駆動回路８１０によって駆動される発光素子が発光するようにしてもよい。

【0062】

さらに例を挙げると、本開示の別の一実施形態では、複数の画素駆動回路には、第１の画素駆動回路８１０に隣接する第３の画素駆動回路８３０、第４の画素駆動回路８４０、および第５の画素駆動回路８５０がさらに含まれる。

【0063】

第２の画素駆動回路８２０、第１の画素駆動回路８１０、および第３の画素駆動回路８３０は、アレイ基板のデータライン１４１の延長方向に沿って順次配列され、第４の画素駆動回路８４０、第１の画素駆動回路８１０、および第５の画素駆動回路８５０は、アレイ基板のゲートラインの延長方向に沿って順次配列される。第１の画素駆動回路８１０の第１の電極板５１０は、異なる重なり合う領域Ａにおいて第３の画素駆動回路８３０の画素電極６００、第４の画素駆動回路８４０の画素電極６００、および第５の画素駆動回路８５０の画素電極６００にもそれぞれ積層されて配置され、且つ絶縁層によって分離される。

【0064】

このように、第１の画素駆動回路８１０の第１の電極板５１０は、周りで隣接する4つの画素駆動回路の画素電極６００と同時にペアになることができ、即ち、第１の画素駆動回路８１０と周りで隣接する4つの画素駆動回路について、それぞれ対応する重なり合う領域Ａを設けることができる。第１の画素駆動回路８１０の画素電極６００で不十分な回路遮断が発生した場合、第１の画素駆動回路８１０の第１の電極板５１０を周りの４つの画素駆動回路のいずれかの画素電極６００に電気的に接続することにより、第１の画素駆動回路８１０によって駆動される発光素子が発光するようにしてもよい。

【0065】

図１２に示すように、本開示の別の一実施形態では、当該アレイ基板は、アレイ状に配置された複数の画素０１を含むことができ、各画素０１は、上記のような画素駆動回路０１１、および当該画素駆動回路０１１に接続された発光素子０１２を含む。当該発光素子０１２は、ＯＬＥＤであってもよい。

【0066】

本開示の実施形態は、表示パネルをさらに提供し、図１３に示すように、当該表示パネルは、上記アレイ基板の実施形態で説明されたいずれかのアレイ基板１００１、および当該アレイ基板１００１をパッケージするためのパッケージフィルム層１００２を含む。

【0067】

選択肢の一つとして、当該表示パネルは、ＯＬＥＤアレイ基板、ＰＬＥＤアレイ基板や他のタイプの表示パネルであってもよい。当該表示パネルが上記アレイ基板の実施形態で説明されたいずれかのアレイ基板を有するので、同様の有益な効果があり、本開示では説明を省略する。

【0068】

本開示の実施形態は、表示装置をさらに提供し、図１４に示すように、当該表示装置は、上記表示パネルの実施形態で説明されたいずれかの表示パネル１０００、および当該表示パネル１０００に接続された駆動回路２０００を含む。選択肢の一つとして、図１４を参照すると、当該駆動回路２０００は、ゲート駆動回路２００１およびソース駆動回路２００２を含むことができる。ここで、当該ゲート駆動回路２００１は、各行の画素０１に接続されることができ、各行の画素０１にゲート駆動信号を提供するために使用される。当該ソース駆動回路２００２は、各列の画素０１に接続され、各列の画素０１にデータ信号を提供するために使用される。

【0069】

選択肢の一つとして、図１４に示すように、当該ゲート駆動回路２００１は、当該表示パネル１０００のアレイ基板に設けられることができる。

【0070】

選択肢の一つとして、当該表示装置は、ノートパソコン、テレビ、携帯電話、または他のタイプの表示装置であってもよい。当該表示装置が上記表示パネルの実施形態で説明されたいずれかの表示パネルを有するので、同様の有益な効果があり、本開示では説明を省略する。

【0071】

本明細書に記載された「および／または」という表現は、３つの関係が存在することを意味し、例えば、Ａおよび／またはＢとは、Ａが単独で存在し、ＡおよびＢが同時に存在し、Ｂが単独で存在するという３つの状況を表してもよいことが理解されるべきである。

【0072】

本開示が本明細書で提案された部品の詳細な構造および配置を限定するものではないことが理解されるべきである。本開示は、他の実施形態を有することができ、且つ様々な形態で実現され実行されることができる。前述の変形および修正は、本開示の範囲内に含まれる。本明細書で開示および限定された本開示は、本明細書および／または図面では記載されまたは明らかにされている２つ以上の個別の特徴のすべての代替可能な組み合わせに拡張されることが理解されるべきである。これらのすべての異なる組み合わせは、本開示の複数の代替可能な側面を構成する。本明細書に記載された実施形態では、本開示を実現するために知られている例示的な形態を説明し、当業者が本開示を利用することができるようにする。

【符号の説明】

【0073】

１１０…ベース基板、１２０…第１の絶縁材料層、１３１…第１のゲートライン、１３２…第２のゲートライン、１３３…第４の接続リード線、１４１…データライン、１４２…補償線、１４３…電源線、１４４…第３の接続リード線、１５０…保護層、１６０…平坦化層、２００…駆動トランジスタ、２１０…駆動トランジスタのアクティブ層、２１１…駆動トランジスタのチャネル領域、２１２…駆動トランジスタのソース接触領域、２１３…駆動トランジスタのドレイン接触領域、２２０…駆動トランジスタのゲート層、２３０…駆動トランジスタのソース、２４０…駆動トランジスタのドレイン、３００…補償トランジスタ、３１０…補償トランジスタのアクティブ層、３１１…補償トランジスタのチャネル領域、３１２…補償トランジスタのソース接触領域、３１３…補償トランジスタのドレイン接触領域、３２０…補償トランジスタのゲート層、４００…データ書き込みトランジスタ、４１０…データ書き込みトランジスタのアクティブ層、４１１…データ書き込みトランジスタのチャネル領域、４１２…データ書き込みトランジスタのソース接触領域、４１３…データ書き込みトランジスタのドレイン接触領域、４２０…データ書き込みトランジスタのゲート層、４３０…データ書き込みトランジスタのソース、４４０…データ書き込みトランジスタのドレイン、５００…記憶容量、５１０…第１の電極板、５１１…第１の接続リード線、５２０…第２の電極板、６００…画素電極、６０１…第２の接続リード線、７１０…第１のスルーホール、７２０…第２のスルーホール、８１０…第１の画素駆動回路、８２０…第２の画素駆動回路、８３０…第３の画素駆動回路、８４０…第４の画素駆動回路、８５０…第５の画素駆動回路、Ａ…重なり合う領域、０１…画素、０１１…画素駆動回路、０１２…発光素子、１０００…表示パネル、１００１…アレイ基板、１００２…パッケージフィルム層、２０００…駆動回路、２００１…ゲート駆動回路、２００２…ソース駆動回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】