▶ ノースロップ グラマン システムズ コーポレイションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-26
(45)【発行日】2024-09-03
(54)【発明の名称】ノイズキャンセレーション付き低ノイズ増幅器
(51)【国際特許分類】
H03F 1/26 20060101AFI20240827BHJP
H03F 3/189 20060101ALI20240827BHJP
H03F 3/30 20060101ALI20240827BHJP
H03F 3/68 20060101ALI20240827BHJP
【ＦＩ】
H03F1/26
H03F3/189
H03F3/30
H03F3/68
【請求項の数】
5
(21)【出願番号】P 2021564679
(86)(22)【出願日】2020-03-06
(65)【公表番号】
(43)【公表日】2022-07-06
(86)【国際出願番号】 US2020021355
(87)【国際公開番号】W WO2020222912
(87)【国際公開日】2020-11-05
【審査請求日】2022-10-25
(31)【優先権主張番号】16/399,599
(32)【優先日】2019-04-30
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】520128820
【氏名又は名称】ノースロップ グラマン システムズ コーポレーション
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】ガネヴァティ、マヌーチェフル
(72)【発明者】
【氏名】ラロッカ、ティモシー、アール．
(72)【発明者】
【氏名】トリペット、ジョン エム．
【審査官】工藤 一光
(56)【参考文献】
【文献】中国特許出願公開第１０２３９４５７１（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１３／０２７１２２３（ＵＳ，Ａ１）
【文献】国際公開第２０１７／０６９７７６（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ１／００－３／７２
(57)【特許請求の範囲】
【請求項1】
単一のＳＯＩ基板上に収容されたＣＭＯＳトランジスタを有し、ノイズキャンセル機能を有する回路を備え、４０ＧＨｚから６０ＧＨｚの周波数範囲にわたって動作するように構成された低ノイズ増幅器であって、前記低ノイズ増幅器は、
１つまたは複数の前記ＣＭＯＳトランジスタを使用する増幅器と、
１つまたは複数の前記ＣＭＯＳトランジスタを使用する補助増幅器と、
加算回路と、
前記補助増幅器の１つまたは複数のトランジスタからの出力と前記加算回路との間、及び前記補助増幅器の１つまたは複数のトランジスタへの入力とグランドとの間の少なくとも一方において、前記補助増幅器の１つまたは複数のトランジスタと直列に接続された少なくとも１つのインダクタを有し、
前記増幅器は、入力された第１の信号および第１の雑音信号を増幅し、対応する増幅された第２の信号および第２の雑音信号をそれぞれ生成して出力し、
前記増幅された第２の信号は前記第１の信号の位相に対して１８０度位相がずれており、増幅された前記第２の雑音信号は前記第１の雑音信号と同じ位相を有し、前記第１の信号は、４０ＧＨｚから６０ＧＨｚの範囲の周波数を有し、
前記補助増幅器は、前記第１の信号および前記第１の雑音信号を補助入力で受信し、前記第１の信号および前記第１の雑音信号が増幅された信号である第３の信号および第４の信号をそれぞれ補助出力で生成し、
前記第３の信号および前記第４の信号はそれぞれ、前記第１の信号および前記第１の雑音信号の位相に対して１８０度の位相を有し、前記補助増幅器によって提供される増幅の量は、前記増幅器によって提供される増幅の量に等しく、
前記加算回路は、前記第２の信号、前記第２の雑音信号、前記第３の信号、および前記第４の信号を受信し、加算出力において結果信号を生成し、
前記結果信号は、同じ位相を有する前記第２の信号および前記第３の信号の加算と、逆位相を有する前記第２の雑音信号および前記第４の信号の加算と、を含み、
前記逆位相を有する前記第２の雑音信号および前記第４の信号の加算は、前記第２の雑音信号および前記第４の信号の振幅が等しいが１８０度の逆位相を有することにより、前記第２の雑音信号および前記第４の信号を積分により相殺することにより、前記ノイズキャンセル機能を実現し、
前記少なくとも１つのインダクタは、前記補助増幅器の１つまたは複数のトランジスタに関連する内部静電容量による影響を補償し、周波数範囲にわたって容量性のインピーダンスを低下させるインダクタンスを提供するように構成され、
前記増幅器と前記補助増幅器の前記ＣＭＯＳトランジスタおよび加算回路は、単一のＳＯＩ基板上に配置され、
前記増幅器は、前記増幅器の出力として一緒に接続されたそれぞれのドレインと共にカスコード動作で構成された少なくとも２つのＣＭＯＳトランジスタを含み、
前記加算回路は、少なくとも１つのＣＭＯＳトランジスタを含み、
前記補助増幅器は、互いにカスコード接続され、前記加算回路の少なくとも１つのＣＭＯＳトランジスタと接続された少なくとも２つのＣＭＯＳトランジスタを含み、
前記補助増幅器のカスコード接続されたトランジスタの１つに電流を注入するように接続され、カスコード接続された少なくとも２つのＣＭＯＳトランジスタに前記注入した電流を流し、前記加算回路の前記少なくとも１つのＣＭＯＳトランジスタに前記注入した電流を流さないように構成された、高出力インピーダンスのカスコード電流源をさらに備えた、
低ノイズ増幅器。
【請求項2】
前記結果信号が、４０ＧＨｚから６０ＧＨｚの周波数範囲にわたって３デシベル未満の関連する雑音指数を有する、請求項１に記載の低ノイズ増幅器。
【請求項3】
前記増幅器によって提供される増幅の量を制御する、前記増幅器に接続されたフィードバック抵抗器と、前記第２の雑音信号のために前記増幅器によって与えられる利得と同じ無負荷時の利得を有する補助増幅器と、
をさらに備える、請求項１に記載の低ノイズ増幅器。
【請求項4】
前記増幅器の入力に接続され、前記周波数範囲の全体にわたってインピーダンス整合を提供するように構成された少なくとも１つのコンデンサおよび１つのインダクタを含む、周波数整合ネットワークをさらに備える、請求項１に記載の低ノイズ増幅器。
【請求項5】
一端が定電圧源に接続されかつ他端が前記加算回路に接続されるハイパスフィルタであって、前記加算回路が前記第２の信号及び前記第２の雑音信号を受信する前に前記第２の信号及び前記第２の雑音信号をフィルタリングするハイパスフィルタをさらに備える、請求項１に記載の低ノイズ増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態はノイズキャンセレーションを有する低ノイズ増幅器に関し、ミリ波周波数での信号の増幅および広帯域ＣＭＯＳ用途のための半導体デバイスとしての実装に適しているが、これらに限定されない。
【背景技術】
【0002】
不要な信号の存在を最小限に抑えるために、特に低周波電子装置において、消去技術が採用されてきた。例えば、望ましくない信号の大きさを最小限に抑えるために、不要な信号と１８０°位相がずれている不要な信号のレプリカを、不要な信号に結合または追加することができる。レプリカ信号が正確に１８０°位相がずれており、不要な信号と等しい大きさを有する「完全である」条件下では、これらの信号を一緒に加算すると、実質的に全相殺となる。
【0003】
上述の技術を用いた不要な信号の除去は、例えばミリ波周波数のような、より高い周波数ではるかに困難になる。相殺される信号と等しい大きさだけでなく、完全な１８０°の位相関係を維持する上での課題のために、「完全である」レプリカ信号をより高い周波数で生成することはますます困難になる。キャンセルされる信号が増幅器と関連している場合、特に増幅器が高周波の実質的な範囲にわたって動作する場合には、さらに多くの課題が存在する。
【発明の概要】
【0004】
本発明の実施形態の目的はノイズキャンセレーションを備えた低ノイズ増幅器、特にこれに限定されないが、低ノイズ指数を提供しながら、実質的な範囲のミリ波周波数にわたって動作する増幅器の必要性を満足することである。
【課題を解決するための手段】
【0005】
低ノイズ増幅器の例示的な実施形態は４０ＧＨｚから６０ＧＨｚの周波数範囲にわたって低雑音指数および動作を提供するために、積分による雑音相殺を有する。半導体増幅器は、対応する入力と異なる位相の増幅された信号を表す入力信号と、対応する入力と同じ位相の増幅されたノイズを表すノイズとを、それぞれ増幅する。補助半導体増幅器は同じ入力を増幅し、共に入力に対して位相がずれている、増幅された信号および増幅されたノイズを生成する。加算回路は補助増幅器が増幅器と同じ量の増幅を提供し、加算される増幅された雑音信号が互いに１８０度位相がずれているので、これらの増幅された信号の全てをノイズ成分が打ち消されるように組み合わせる。好ましくは増幅器、補助増幅器、および加算装置は周波数範囲にわたるインピーダンス安定化を備えたＳＯＩ基板上に配置されたＣＭＯＳトランジスタを利用する。
【0006】
本発明の例示的な実施形態の特徴は、説明、特許請求の範囲、および添付の図面から明らかになるのであろう。
【図面の簡単な説明】
【0007】
【図1】本発明の実施形態によるノイズ除去を備えた低ノイズ増幅器の概念を示す簡略概略図である。
【図2】本発明の一実施形態によるノイズ除去を備えた低ノイズ増幅器の一実施形態の概略図である。
【図3】４５ｎｍの１２ＳＩＯ(絶縁体上のシリコン）を使用する７２μｍのＣＭＯＳ半導体デバイスについて予想される雑音指数および利得を示すグラフである。
【図4】ミリ波周波数での動作に適した、本発明の一実施形態によるノイズ除去を備えた低ノイズ増幅器のより詳細な概略図である。
【発明を実施するための形態】
【0008】
本発明の実施形態の１つの態様は、ノイズ相殺を達成するために二次増幅段と信号加算を利用することで、ＬＮＡの第１増幅段に付随するノイズに対するノイズ相殺を提供することにより、ＬＮＡ回路の出力におけるノイズは主に、二次増幅段と加算段に付随するノイズのみによって決定されるという認識に属する。二次段および加算段は、ミリ波動作周波数においても非常に低い雑音指数を達成するように選択および構成することができる。
【0009】
図１は、本発明の実施形態１００によるノイズキャンセレーションを備えた低ノイズ増幅器の概念を示す簡略化された概略図を示す。共通ソーストランジスタ１０５は、その出力Ｙが加算段１１０の１つの入力に結合された増幅段を提供する。また、トランジスタ１０５への入力Ｘは、その出力が加算段１１０の他方の入力に接続されている反転増幅器１１５への入力を提供する。抵抗Ｒｓは入力信号源の抵抗を表し、抵抗Ｒは帰還抵抗であり、その結果、増幅段によって与えられる増幅は、Ｙ＝Ｘ＊（１－ｇｍ＊Ｒ）となる。
【0010】
ノードＸからノードＹまでの雑音増幅率は、１＋Ｒ／Ｒｓである。
【0011】
ｇｍ＊Ｒが１より大きい場合、Ｘにおける入力シグナル電圧Ｖｒｆは、増幅され、そしてＶｒｆ電圧と１８０°位相がずれているＹにおける電圧を提供するために増幅される。電圧Ｖｎは、トランジスタ１０５の入出力において同じ位相を有するノイズ電圧を表す。増幅器１１５によって提供される１８０°の位相反転は、Ｙにおける信号Ｖｒｆと同じ位相を有する増幅器１１５によって反転された信号Ｖｒｆをもたらす。したがって、信号は同相となり、加算器１１０の出力において大きさが加算される。しかしながら、増幅器１１５によって提供される１８０°位相反転は、ＸからのノイズＶｎが増幅され、増幅器１１５の出力におけるＹでのノイズと１８０°位相がずれる結果となる。したがって、加算回路１１０で結合される雑音信号は、加算回路１１０の出力で減算される、すなわち逆の大きさで位相がずれる。雑音キャンセルを最大にするために、増幅器１１５によって提供される増幅は増幅器１１５の出力で提供される雑音の大きさがＹでの雑音と同じ大きさであるが逆位相であるように、－（１＋Ｒ／Ｒｓ）であるべきである。入力増幅段１０５のノイズがキャンセルされると、次いで、全体回路のノイズは、二次段、増幅器１１５、および加算回路１１０のノイズによってのみ実質的に決定される。加算回路１１０は３つの抵抗器の「Ｙ」接続であってもよく、または、２つの信号経路を組み合わせるために、例えばトランジスタのような能動デバイスを使用してもよい。
【0012】
図２は、本発明によるノイズ除去を備えた低ノイズ増幅器の実施形態２００のより詳細な概略図を示す。実施形態２００では、実施形態１００について説明したのと同じ雑音消去の基本原理が利用される。整合増幅器Ｑ１Ｂは、増幅段を形成するために増幅器Ｑ１Ａと連動して動作する抵抗性帰還インバータとして実装される。アンプ段の全トランスコンダクタンスゲインはｇｍ＝ｇｍ，ｎｍｏｓ＋ｇｍ，ｐｍｏｓ、すなわちＱ１ＡとＱ１Ｂのゲインの合計である。物理的に実現される装置のサイズが増大することにつれて、ドレイン－ソース間抵抗Ｒｄｓが減少し、これにより雑音信号がチャンネル内に漏れて戻り、相殺されないことに注意すべきである。さらに、両方の能動入力増幅デバイスは入力寄生容量を示し、その結果、周波数依存性の雑音信号漏洩が生じる。
【0013】
結合された二次段および加算器２０５は、カスコード共通ソース増幅器Ｑ２ＡおよびＱ２Ｂの上部にソースフォロワＱ３として実装される。雑音電圧ゲインＡ（＝－（１＋Ｒ／Ｒｓ））は、－ｇｍ２Ａ／ｇｍ３に等しい。したがって、Ｑ２Ｂのドレインから来る雑音信号の大きさがＱ３のソースから来る雑音信号の大きさと同じになるように、Ｑ２Ａ装置は正しいゲインを達成するためにＱ３のＡ倍の物理的なサイズにする必要がある。これは、増幅器Ｑ１Ａのドレインからの出力のゲインが「Ａ」であることを意味している。Ｑ２ＡのサイズがＱ１ＡおよびＱ１Ｂのゲートでの入力容量よりも大きすぎると、Ｃｇｓ２（Ｑ２Ａのゲート・ソース間容量）が入力整合に影響するため、サイジングを考慮する必要がある。ソースフォロワＱ３よりもはるかに大きいので、カスコード共通ソース増幅器Ｑ２ＡおよびＱ２Ｂからの電流を操縦するのを助けるために、別個の電流源２１５を使用することができる。ハイパスフィルタ、コンデンサＣおよび抵抗Ｒｈは、Ｑ３の入力ゲートに結合された増幅された信号をフィルタリングする。バイアス電圧は示されていないが、後述する実施形態を考慮すると当業者には明らかであろう。
【0014】
図３は、示されるような周波数に対して０．８ｖおよび１０ｍＡで動作する４５ｎｍ１２ＳＩＯ(絶縁体上シリコン）技術を使用する７２μｍＣＭＯＳ半導体デバイスについて予想される、両方ともデシベルでの雑音指数３０５および利得３１０を示すグラフを示す。雑音指数は６０ＧＨｚで３ｄｂ未満、４０ＧＨｚで約２ｄｂ未満であり、より低い周波数ではこれよりも低いことに留意されたい。４０ＧＨｚでの最大利得は約１１ｄｂであり、６０ＧＨｚでほぼ１０ｄｂ以下に実質的に直線的に降下する。これは、本発明の実施形態における使用のための適合性を実証する。
【0015】
図４は、ミリ波周波数の範囲、すなわち４０ＧＨｚから６０ＧＨｚにわたる動作に適したノイズキャンセレーションを備えた低ノイズ増幅器の実施形態４００のより詳細な概略図を示す。実施形態４００は実施形態２００と実質的に同様であり、同じ原理を使用して動作する。したがって、これらの実施形態間の相違のみが主に議論される。実施形態２００における５つの能動デバイスは、それぞれのトランジスタが対応する機能を実行する、実施形態４００における類似の回路位置において、それぞれの５つのデバイスＴ１～Ｔ５に対応する。
【0016】
整合ネットワーク４０５はコンデンサＣ１とともに、信号源４０７とトランジスタＴ４およびＴ５によって提供される一次増幅段のゲートとの間のインピーダンス整合を提供するために入力整合ネットワークを形成する。同様に、コンデンサＣ２とともにマッチング・ネットワーク４１０は増幅された出力、すなわちトランジスタＴ３のソースと、抵抗Ｒｌｏａｄによって表されるような増幅された信号を受信するための次のステージとの間のインピーダンス整合を提供するために、出力整合ネットワークを形成する。例示的実施形態４００では、増幅器が４０ＧＨｚから６０ＧＨｚのミリメートル波動作に適している。ＤＣ供給電圧源４１５はアクティブデバイスに電力を供給するために、図に示したように提供される。理解されるように、トランジスタＴ２のゲートに付随するＤＣバイアス電圧源４２０は、トランジスタＴ２を動作の活性線形領域にバイアスするために適切なＤＣ電圧に設定されるのであろう。
【0017】
実施形態４００は、電流源４２５と、ミリメートル波長（ＭＭＷ）周波数での広帯域動作を強化する入出力整合ネットワーク４０５および４１０との実装を提供する。２０ＧＨｚ範囲の動作を持つＭＭＷ応用のための成功した雑音消去(ＮＣ)ＬＮＡは挑戦的である。補助増幅器Ｔ１／Ｔ３の利得選択は、入力段Ｔ４／Ｔ５における雑音信号の電圧増幅比に基づくことが好ましい。重大な段間インピーダンス不整合またはノイズ電流漏れが存在する場合、入力段からのノイズの効果的な相殺は出力において生じない。しかしながら、ギガヘルツ周波数での整合ネットワークの実施は、寄生を加えるなどの複雑さを提供する。例えば、インダクタは一般に、ＣＭＯＳ技術で実装されるインダクタと同様に、インダクタ自体のインダクタンスおよび寄生容量の値に基づく自己共振周波数（ＳＲＦ）を示す。また、インダクタに関連する抵抗損失もある。これらの要因は、動作の帯域幅（ＢＷ）に悪影響を及ぼす可能性がある。これらの考慮から、入力増幅段の利得は、補助増幅器の無負荷利得よりも、例えば５倍高いことが好ましい。これは、補助増幅器のゲイン（つまり、｜１＋Ｒ／Ｒｓ｜＞ｇｍ２／ｇｍ３）よりも実質的に大きいＲ／Ｒｓレシオ（例えば、５倍以上）を選択することで実現できる。Ｔ１とＴ２は同じ大きさであるため、ゲイン（ｇｍ１／ｇｍ３）＝（ｇｍ２／ｇｍ３）となる。入力段ゲインを高くすると、ノイズが入力段ゲインによって小さくなるため、帰還抵抗Ｒのノイズ寄与も小さくなる。
【0018】
入力段とフィードバック抵抗のノイズ寄与が今度は最小化されるので、出力段（補助増幅器プラス加算器）に関連するノイズが全体のＬＮＡノイズを支配することになる。ｇｍ１およびｇｍ２を増加させることは、より高い出力段ゲインをもたらし、それによって雑音を減少させることができる。これを達成する１つの方法は、外部電流源からの電流をステアリングすることである。トランジスタＴ１およびＴ２はトランジスタＴ３よりも高いｇｍ値を有するので、トランジスタＴ１およびＴ２はトランジスタＴ３を通る電流に干渉することなく、より多くのＤＣ電流を運ぶことができる。したがって、外部電流源を使用して、トランジスタＴ１およびＴ２のみに電流を供給することができる。補助増幅器から十分な絶縁を提供しない単純な電流源は、ＭＭＷ周波数での雑音性能と周波数応答を劣化させる結果となる。これを克服するために、トランジスタＴ６からＴ９およびバイパスコンデンサＣ５を有するカスコード電流源４２５が、補助増幅器への望ましくない負荷効果を低減するために使用される。
【0019】
追加の拡張は、拡張された帯域幅にわたるＭＭＷ周波数でのより効果的な動作を支援する。具体的には、雑音低減を強化するためにインダクティブディジェネレーションを出力段に組み込む。例えば、Ｔ１のソースと直列のインダクタＬ３および増幅段内部入力容量Ｃｇｓと直列のインダクタＬ１を使用すると、周波数帯域幅の大部分にわたって所望の実入力インピーダンスが得られる。Ｌ３によるインダクティブディジェネレーションの使用は、広い周波数範囲にわたって改善された性能をもたらす。Ｌ３の適切な選択は、片手での入力インピーダンスと広帯域整合と雑音係数（ＮＦ）性能の間のバランスである。共通ゲートトランジスタＴ２のＴ３のソースとドレインの間にインダクタＬ４を挿入することにより、寄生低減技術を補助増幅器に適用することができる。これは、Ｔ３については全体の直列コンデンサＣｇｓを、Ｔ２についてはＣｄｓを相殺／低減する効果を有する。デバイスのサイズおよびＬ４の寄生容量に基づいて選択された値を有するインダクタＬ４はＴ２とＴ３との間の整合を実現するのに役立ち、その結果、最適な電流が流れ、システム内の利得が増加する。事実上、インダクタＬ４は、容量性の高い出力インピーダンス（Ｔ２のドレインを見ると）を、２つのトランジスタ間により効果的に電流が流れる、より低いインピーダンス値に変換する。この補正は、より高いゲインの結果として周波数の安定性が損なわれず、出力リターン・ロスも損なわれないように最適化されることが好ましい。例えば、４５ｎｍの１２ＳＯＩ技術の場合、デバイスサイズＴ１／Ｔ２に応じて、Ｌ４は、低電力用途の場合、８０から１５０ｐＨの範囲とすることができる。副段負荷効果の結果として雑音指数をさらに低減するために、数キロオームのゲート抵抗Ｒｈが使用される。Ｔ４／Ｔ５のドレインとＴ３のＣｇｓの間の直列容量とゲート抵抗Ｒｈの組合せは、ハイパスフィルタを形成する。ハイパスフィルタは、希望する動作周波数範囲の低周波数を設定する。ＭＭＷ応用のために、１ピコファラッドの少量の低損失コンデンサ値を使用することができる。
【0020】
インダクタは特にＭＭＷ周波数でのインピーダンス整合において重要であり、それらのインダクタンス値、Ｑファクタ、およびＳＲＦに対して特性化されることが好ましい。すべてのインダクタは好ましくは４０ＧＨｚから６０ＧＨｚの範囲でアンプを動作させるために、１００ＧＨｚを超えるＳＲＦを示す必要がある。さらに、ＳＯＩ技術におけるインダクタは、バルクシリコンで実装されるインダクタと比較して、より少ないオーム損失を被ることが期待される。
【0021】
動作周波数およびＢＷをさらに高めるために、広帯域入力整合ネットワーク４０５が使用されるべきである。入力及び出力ＤＣ阻止コンデンサＣ１、Ｃ２は、好ましくは入力及び出力整合回路の一部として組み込まれる。これはこれらのコンデンサがＭＭＷ周波数では典型的に小さく、例えば１ｐＦ未満であり、寄生及び損失がより小さくなるので好ましい。分路インダクタ（Ｌ２＝１０６ｐＨ）、直列インダクタ（Ｌ１＝１００ｐＨ）、および分路コンデンサ（Ｃ４＝２６．５ｘ１０－１５ファラッド）の組合せは電源インピーダンスへの広帯域インピーダンス変換を提供する。
【0022】
図５及び図６は、デバイス抽出の前後における図５に示す実施形態を表すノイズのグラフである。デバイス抽出は、デバイスの集積回路レイアウトに続いて、デバイスの種々のノードにおける抵抗、静電容量、およびインダクタンスを決定する。それは、装置の実際に実現可能な挙動をより良く予測する。
【0023】
図６に示すように、抽出を行い、すべての有意なノードにおけるデバイス容量および抵抗を計算した。図示のように、４０ＧＨｚから６０ＧＨｚまでの２０ＧＨｚ以上の３ｄＢのＮＦまたはそれ以下が達成される。
【0024】
【0025】
図８は、図５に示された実施形態に関連する３次歪みについてのシミュレートされた２階調試験の結果を表示するグラフ８００である。グラフ８００は、典型的な２階調テストのプロットである。増幅器の入力として二つの周波数信号ｆ１とｆ２（周波数間隔０．５ＧＨｚのもの）が注入される。信号ｆ１、ｆ２のパワーを増加させ、増幅器の出力でｆ１信号、ｆ２信号、２ｆ１－ｆ２、２ｆ２－ｆ１における歪積のパワーを測定する。出力三次相互変調積（ＯＩＰ３）は、外挿された電力線傾斜８０５と８１０の交差から達成される。８０５および８１０の直線勾配は、それぞれ１および３である。ＯＩＰ３に対する１５ｄＢｍの予測値は、ＭＭＷ周波数での低電力応用に対して非常に良好である。
【0026】
付加的線形化技術は、ＮＦと入力整合、例えばＤＳ（Ｄｅｒｉｖａｔｉｖｅ Ｓｕｐｅｒｐｏｓｉｔｉｏｎ）に悪影響を及ぼすことなく、ＮＣＬＮＡ回路に適用できる。ＤＳは、入力増幅段におけるＴ４／Ｔ５の相補的性質を利用する。ＰＭＯＳ（Ｔ５）およびＮＭＯＳ（Ｔ４）のゲートに異なるバイアスをかけること、およびＴ４対Ｔ５の個々の物理的サイズを調整することのうち少なくとも一方を行うことによって、両方のデバイスＴ４／Ｔ５が共通のドレイン電流を共有するので、位相がずれた非線形相互コンダクタンス係数（Ｉｄ対Ｖｇｓの３次導関数）が生成され、加算後に相殺される。これは、ドレイン電流内の三次非線形性係数の低減の結果として、更なる入力三次相互変調積（ＩＩＰ３）の改善をもたらす。５ｄＢｍをはるかに超えるＩＩＰ３が、上記の線形化技術を用いて達成可能である。トランジスタＴ４、Ｔ５およびＴ１は図４に示されるように共通のゲート電圧を共有するが、Ｔ１トランジスタのＴ４／Ｔ５へのＡＣのみの結合を提供すること（例えば、直列コンデンサを使用すること）はＤＳ線形化を強化することができる。これは、もちろん、独立したゲートバイアス電圧をＴ１ゲートに与えるためにバイアス抵抗／回路の追加を必要とするのであろう。
【0027】
本発明の例示的な実施態様を本明細書に示し、詳細に説明したが、本発明の精神から逸脱することなく、様々な修正、追加、置換などを行うことができることが当業者には明らかであろう。例えば、例示的実施形態のすべての構成要素はＣＭＯＳのＳＯＩ基板内に組み込まれるものとして想定されるが、同様または異なる動作周波数に対処する実装のために、他の半導体技術を使用することができるのであろう。
【0028】
本発明の範囲は、以下の特許請求の範囲において定義される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
