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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-08-26
(45)【発行日】2024-09-03
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
   H01L 27/06 20060101AFI20240827BHJP
   H01L 21/8238 20060101ALI20240827BHJP
   H01L 27/092 20060101ALI20240827BHJP
   H01L 21/8234 20060101ALI20240827BHJP
   H01L 21/822 20060101ALI20240827BHJP
   H01L 27/04 20060101ALI20240827BHJP
【FI】
H01L27/06 311B
H01L27/092 A
H01L27/06 102A
H01L27/04 H
【請求項の数】 10
(21)【出願番号】P 2023033328
(22)【出願日】2023-03-06
【審査請求日】2023-03-06
(73)【特許権者】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人YKI国際特許事務所
(72)【発明者】
【氏名】宮本 正文
【審査官】西村 治郎
(56)【参考文献】
【文献】特開2017-085065(JP,A)
【文献】特開平05-121684(JP,A)
【文献】特開2008-227167(JP,A)
【文献】特開2009-272552(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/06
H01L 27/04
H01L 27/092
H01L 21/8238
H01L 21/8234
H01L 21/822
(57)【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
NMOSトランジスタと、前記NMOSトランジスタと組み合わされた第1保護ダイオードと、
PMOSトランジスタと、前記PMOSトランジスタと組み合わされた第2保護ダイオードと、
を備え、
前記NMOSトランジスタを構成する第1ゲート電極と、前記第1保護ダイオードを構成するn形ドープ領域と、が電気的に接続され、
前記PMOSトランジスタを構成する第2ゲート電極と、前記第2保護ダイオードを構成するp形ドープ領域と、が電気的に接続され、
前記第2保護ダイオードの電流容量は、前記第1保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
【請求項2】
請求項1に記載の半導体デバイスであって、
前記第2保護ダイオードが形成された領域の面積は、前記第1保護ダイオードが形成された領域の面積よりも大きいことを特徴とする半導体デバイス。
【請求項3】
請求項1に記載の半導体デバイスであって、
前記p形ドープ領域のドーパント濃度は、前記n形ドープ領域のドーパント濃度より大きいことを特徴とする半導体デバイス。
【請求項4】
請求項1に記載の半導体デバイスであって、
前記n形ドープ領域及び前記p形ドープ領域のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることを特徴とする半導体デバイス。
【請求項5】
請求項1に記載の半導体デバイスであって、
前記第1保護ダイオードは、p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、
前記第1ゲート電極と前記n形ドープ領域は、第1コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項6】
請求項1に記載の半導体デバイスであって、
前記第2保護ダイオードは、n形ウェル領域内に前記p形ドープ領域を形成することによって構成され、
前記第2ゲート電極と前記p形ドープ領域は、第2コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項7】
請求項1に記載の半導体デバイスであって、
前記第1保護ダイオードは、p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、
前記第1ゲート電極が延長されて前記n形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項8】
請求項1に記載の半導体デバイスであって、
前記第2保護ダイオードは、n形ウェル領域内に前記p形ドープ領域を形成することによって構成され、
前記第2ゲート電極が延長されて前記p形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項9】
請求項1に記載の半導体デバイスであって、
前記半導体基板はp形であり、
前記半導体基板内に形成されたn形のディープウェル領域と、
前記ディープウェル領域内に形成されたp形ウェル領域と、
前記p形ウェル領域内に形成されたn形ウェル領域と、
を備え、
前記第1保護ダイオードは、前記p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、
前記第2保護ダイオードは、前記n形ウェル領域内に前記p形ドープ領域を形成することによって構成されていることを特徴とする半導体デバイス。
【請求項10】
半導体基板上に形成された半導体デバイスであって、
前記半導体基板はp形であり、
前記半導体基板内に形成されたn形のディープウェル領域と、
前記ディープウェル領域内に形成されたp形ウェル領域と、
前記p形ウェル領域内に形成されたn形ウェル領域と、
前記p形ウェル領域内に形成されたNMOSトランジスタと、前記NMOSトランジスタと組み合わされた第1保護ダイオードと、
前記n形ウェル領域内に形成されたPMOSトランジスタと、前記PMOSトランジスタと組み合わされた第2保護ダイオードと、
を備え、
前記第1保護ダイオードは、前記p形ウェル領域内にn形ドープ領域を形成することによって構成され、
前記第2保護ダイオードは、前記n形ウェル領域内にp形ドープ領域を形成することによって構成され、
前記NMOSトランジスタを構成する第1ゲート電極と前記n形ドープ領域とが電気的に接続され、
前記PMOSトランジスタを構成する第2ゲート電極と前記p形ドープ領域とが電気的に接続され
前記第2保護ダイオードの電流容量は、前記第1保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関する。
【背景技術】
【0002】
MOSFETに対するプロセス誘起損傷(PID)は、製造プロセスにおける重大な問題である。現在、多くのプロセスステップにおいて絶縁体の堆積やドライエッチングにプラズマツールが使用されており、MOSFETのゲート酸化物に静電気による損傷を引き起こしている。また、CMPにおいて過度の研磨による摩擦電気による静電気損傷も引き起こしている。
【0003】
特許文献1,2は、基板上のゲートとダイオードとの間の直接接触を使用する保護ダイオード構造を開示している。これらの構造は、プラグコンタクト製造プロセスの最初に行われるバリアメタルのスパッタやCVD等のステップにおいてゲートが保護ダイオードに接続されるために保護に効果的である。また、当工程以降のスパッタ/CVD/CMP/金属エッチング/ILD堆積等のステップにおいて、ゲート酸化物は保護ダイオードによって保護される。
【0004】
また、非特許文献1は、NMOSとPMOSとの間の損傷の違いを開示している。ゲート絶縁膜厚10nmでは、NMOSとPMOSのゲートリーク電流Igはほぼ同じであるが、ゲート絶縁膜厚4.5nmではPMOSは、NMOSよりも多くのゲートリーク電流Igを示す。
【先行技術文献】
【特許文献】
【0005】
【文献】特開2000-77660号公報
【文献】特開1999-225532号公報
【非特許文献】
【0006】
【文献】Lingxiao Cheng, et.al. (SMIC), “Investigation of BEOL Plasma Process Induced Damage Effect on Gate Oxide”, 2015 Annual Reliability and Maintainability Symposium
【発明の概要】
【発明が解決しようとする課題】
【0007】
非特許文献1にはNMOSとPMOSとの間で損傷の違いがみられることが開示されているが、出願人が製造する製品の一部においても同様の現象が生じている。したがって、PMOSでは、NMOSよりも強力な保護が必要であるが、従来技術ではこの相違が考慮されていない。
【課題を解決するための手段】
【0008】
本発明の1つの態様は、半導体基板上に形成された半導体デバイスであって、NMOSトランジスタと、前記NMOSトランジスタと組み合わされた第1保護ダイオードと、PMOSトランジスタと、前記PMOSトランジスタと組み合わされた第2保護ダイオードと、を備え、前記NMOSトランジスタを構成する第1ゲート電極と、前記第1保護ダイオードを構成するn形ドープ領域と、が電気的に接続され、前記PMOSトランジスタを構成する第2ゲート電極と、前記第2保護ダイオードを構成するp形ドープ領域と、が電気的に接続され、前記第2保護ダイオードの電流容量は、前記第1保護ダイオードの電流容量より大きいことを特徴とする半導体デバイスである。
【0009】
ここで、前記第2保護ダイオードが形成された領域の面積は、前記第1保護ダイオードが形成された領域の面積よりも大きいことが好適である。
【0010】
また、前記p形ドープ領域のドーパント濃度は、前記n形ドープ領域のドーパント濃度より大きいことが好適である。
【0011】
また、前記n形ドープ領域及び前記p形ドープ領域のドーパント濃度は、1×1019/cm以上1×1021/cm以下であることが好適である。
【0012】
また、前記第1保護ダイオードは、p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、前記第1ゲート電極と前記n形ドープ領域は、第1コンタクト電極によって電気的に直接接続されていることが好適である。
【0013】
また、前記第2保護ダイオードは、n形ウェル領域内に前記p形ドープ領域を形成することによって構成され、前記第2ゲート電極と前記p形ドープ領域は、第2コンタクト電極によって電気的に直接接続されていることが好適である。
【0014】
また、前記第1保護ダイオードは、p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、前記第1ゲート電極が延長されて前記n形ドープ領域に電気的に接続されていることが好適である。
【0015】
また、前記第2保護ダイオードは、n形ウェル領域内に前記p形ドープ領域を形成することによって構成され、前記第2ゲート電極が延長されて前記p形ドープ領域に電気的に接続されていることが好適である。
【0016】
また、前記半導体基板はp形であり、前記半導体基板内に形成されたn形のディープウェル領域と、前記ディープウェル領域内に形成されたp形ウェル領域と、前記p形ウェル領域内に形成されたn形ウェル領域と、を備え、前記第1保護ダイオードは、前記p形ウェル領域内に前記n形ドープ領域を形成することによって構成され、前記第2保護ダイオードは、前記n形ウェル領域内に前記p形ドープ領域を形成することによって構成されていることが好適である。
【0017】
本発明の別の態様は、半導体基板上に形成された半導体デバイスであって、前記半導体基板はp形であり、前記半導体基板内に形成されたn形のディープウェル領域と、前記ディープウェル領域内に形成されたp形ウェル領域と、前記p形ウェル領域内に形成されたn形ウェル領域と、前記p形ウェル内に形成されたNMOSトランジスタと、前記NMOSトランジスタと組み合わされた第1保護ダイオードと、前記n形ウェル内に形成されたPMOSトランジスタと、前記PMOSトランジスタと組み合わされた第2保護ダイオードと、を備え、前記第1保護ダイオードは、前記p形ウェル領域内にn形ドープ領域を形成することによって構成され、前記第2保護ダイオードは、前記n形ウェル領域内にp形ドープ領域を形成することによって構成され、前記NMOSトランジスタを構成する第1ゲート電極と前記n形ドープ領域とが電気的に接続され、前記PMOSトランジスタを構成する第2ゲート電極と前記p形ドープ領域とが電気的に接続されていることが好適である。
【発明の効果】
【0018】
本発明によれば、ゲート電極形成後のプロセスステップからNMOSとPMOSの両方について保護ダイオードによる保護をより効果的にすることができる。また、本発明の構成は、静電気放電にも有効である。
【図面の簡単な説明】
【0019】
図1】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
図2】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
図3】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
図4】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
図5】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
図6】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
図7】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
図8】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
図9】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
図10】本発明の実施の形態における半導体デバイスの製造方法を説明する図である。
【発明を実施するための形態】
【0020】
図1は、本発明の第一の実施の形態における半導体デバイス100の基本構成の平面図を示す。図2は、半導体デバイス100のラインA-Aに沿った断面模式図を示す。なお、図1及び図2は、半導体デバイス100の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0021】
半導体デバイス100は、本発明の第一の実施形態の基本構成を有する。図1に示すように、半導体デバイス100にはN形のMOSFET(NMOSトランジスタ。以下、NMOSと示す)及びP形のMOSFET(PMOSトランジスタ。以下、PMOSと示す)が含まれる。本実施の形態における半導体デバイス100の利用目的は、特に限定されるものではないが、DDICプラットフォーム用のMOSFETとして利用することができる。
【0022】
半導体デバイス100は、半導体基板10、第1ウェル領域14、第2ウェル領域16、第1高濃度ドープ領域18n、第2高濃度ドープ領域18p、第1ゲート絶縁膜20n、第2ゲート絶縁膜20p、第1ゲート電極22n、第2ゲート電極22p、第1コンタクト電極24n、第2コンタクト電極24p、素子間分離絶縁層26、サイドウォール28、層間絶縁層30、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32pを含んで構成される。
【0023】
半導体基板10は、半導体デバイス100が表面領域に形成される基板である。半導体基板10は、例えばシリコン基板することができる。半導体基板10は、第1導電形とする。半導体基板10は、例えばp形とすることができる。
【0024】
第1ウェル領域14は、半導体基板10の表面領域に形成される。第1ウェル領域14は、半導体基板10よりドーパント濃度が高い領域である。第1ウェル領域14は、第1導電形とする。第1ウェル領域14は、例えばp形のボロン(B)をドーパントとして添加する。第1ウェル領域14のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
【0025】
第2ウェル領域16は、半導体基板10の表面領域に形成される。第2ウェル領域16は、半導体基板10よりドーパント濃度が高い領域である。第2ウェル領域16は、第1導電形と反対の第2導電形とする。第2ウェル領域16は、例えばn形の燐(P)や砒素(As)をドーパントとして添加する。第2ウェル領域16のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
【0026】
第1高濃度ドープ領域18nは、NMOSの保護ダイオードの一部として機能する領域である。第1高濃度ドープ領域18nは、第1ウェル領域14内に形成される。第1高濃度ドープ領域18nは、第2導電形とする。第1ウェル領域14は第1導電形であるので、第1高濃度ドープ領域18nと第1ウェル領域14とによってダイオードが形成される。第1高濃度ドープ領域18nは、例えばn形の燐(P)や砒素(As)をドーパントとして添加する。第1高濃度ドープ領域18nは、第1ウェル領域14よりもドーパント濃度が高い領域とする。第1高濃度ドープ領域18nのドーパント濃度は、1×1019/cm以上1×1021/cm以下とすることが好適である。
【0027】
なお、第1高濃度ドープ領域18nと同様に、第1ウェル領域14内にNMOSのソース領域及びドレイン領域も形成される。半導体基板10の面内において、NMOSのソース領域及びドレイン領域は、第1ゲート電極22nの両側に配置され、NMOSソースドレインコンタクト電極32nにそれぞれ接続される。
【0028】
第2高濃度ドープ領域18pは、PMOSの保護ダイオードの一部として機能する領域である。第2高濃度ドープ領域18pは、第2ウェル領域16内に形成される。第2高濃度ドープ領域18pは、第2ウェル領域16よりドーパント濃度が高い領域である。第2高濃度ドープ領域18pは、第1導電形する。第2ウェル領域16は第2導電形であるので、第2高濃度ドープ領域18pと第2ウェル領域16とによってダイオードが形成される。第2高濃度ドープ領域18pは、例えばp形のボロン(B)をドーパントとして添加する。第2高濃度ドープ領域18pは、第2ウェル領域16よりもドーパント濃度が高い領域とする。第2高濃度ドープ領域18pのドーパント濃度は、1×1019/cm以上1×1021/cm以下とすることが好適である。
【0029】
図1に示すように、第2高濃度ドープ領域18pは、第1高濃度ドープ領域18nが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス100の表面側から見て、第2高濃度ドープ領域18pが形成された領域の面積は、第1高濃度ドープ領域18nが形成された領域の面積よりも大きくされる。
【0030】
なお、第2高濃度ドープ領域18pと同様に、第2ウェル領域16内にPMOSのソース領域及びドレイン領域も形成される。半導体基板10の面内において、PMOSのソース領域及びドレイン領域は、第2ゲート電極22pの両側に配置され、PMOSソースドレインコンタクト電極32pにそれぞれ接続される。
【0031】
第1ゲート絶縁膜20nは、半導体デバイス100のNMOSのゲートを構成する絶縁層である。第1ゲート絶縁膜20nは、半導体基板10の表面領域においてNMOSのソース領域とドレイン領域との間に跨がるように設けられる。第1ゲート絶縁膜20nは、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。半導体デバイス100では、第1ゲート絶縁膜20nの膜厚は、10nm以下において、より好ましくは5nm以下において本発明の効果が顕著となる。ただし、第1ゲート絶縁膜20nの膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
【0032】
第2ゲート絶縁膜20pは、半導体デバイス100のPMOSのゲートを構成する絶縁層である。第2ゲート絶縁膜20pは、半導体基板10の表面領域においてPMOSのソース領域とドレイン領域との間に跨がるように設けられる。第2ゲート絶縁膜20pは、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。半導体デバイス100では、第2ゲート絶縁膜20pの膜厚は、10nm以下において、より好ましくは5nm以下において本発明の効果が顕著となる。ただし、第2ゲート絶縁膜20pの膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
【0033】
第1ゲート電極22nは、NMOSのゲートに電圧を印加するための電極である。第1ゲート電極22nは、第1ゲート絶縁膜20n上に形成される。第1ゲート電極22nは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス100では、第1ゲート電極22nの膜厚は、50nm以上500nm以下とすることが好適である。ただし、第1ゲート電極22nの膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
【0034】
第2ゲート電極22pは、PMOSのゲートに電圧を印加するための電極である。第2ゲート電極22pは、第2ゲート絶縁膜20p上に形成される。第2ゲート電極22pは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス100では、第2ゲート電極22pの膜厚は、50nm以上500nm以下とすることが好適である。ただし、第2ゲート電極22pの膜厚は、半導体デバイス100に必要とされる特性に応じて設定すればよい。
【0035】
第1コンタクト電極24nは、NMOSの保護ダイオードへのコンタクト電極として機能する。第1コンタクト電極24nは、第1高濃度ドープ領域18nと第1ゲート電極22nとを電気的に接続するように配置される。具体的には、NMOSに隣接して形成された第1高濃度ドープ領域18nからサイドウォール28上を介して第1ゲート電極22nに繋がるように、層間絶縁層30に設けられたコンタクトホール内に第1コンタクト電極24nが形成される。第1コンタクト電極24nは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、第1コンタクト電極24nは、チタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造とすることが好適である。
【0036】
第2コンタクト電極24pは、PMOSの保護ダイオードへのコンタクト電極として機能する。第2コンタクト電極24pは、第2高濃度ドープ領域18pと第2ゲート電極22pとを電気的に接続するように配置される。具体的には、PMOSに隣接して形成された第2高濃度ドープ領域18pからサイドウォール28上を介して第2ゲート電極22pに繋がるように、層間絶縁層30に設けられたコンタクトホール内に第2コンタクト電極24pが配置される。第2コンタクト電極24pは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、第2コンタクト電極24pは、チタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造とすることが好適である。
【0037】
素子間分離絶縁層26は、隣り合う素子間を絶縁するための絶縁領域である。素子間分離絶縁層26は、互いに隣り合うNMOS、PMOS、保護ダイオードを電気的に絶縁するようにそれぞれの領域を取り囲むように設けられる。素子間分離絶縁層26は、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)領域とすることができる。
【0038】
サイドウォール28は、第1ゲート絶縁膜20n及び第1ゲート電極22n並びに第2ゲート絶縁膜20p及び第2ゲート電極22pの側面を覆うように形成される。サイドウォール28は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)又はこれらの積層構造とすることができる。サイドウォール28の厚さ及び幅は、例えば2nm以上10nm以下、好ましくは3nm以上6nm以下とすることが好適である。
【0039】
層間絶縁層30は、半導体デバイス100の表面を覆い、半導体デバイス100を機械的に保護すると共に第1コンタクト電極24n、第2コンタクト電極24p、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32p等を電気的に絶縁する機能を有する。層間絶縁層30は、シリコン酸化層(SiO)、シリコン窒化層(SiN)、シリコン酸窒化膜(SiOxNy)とすることができる。
【0040】
NMOSソースドレインコンタクト電極32nは、NMOSのソース領域及びドレイン領域に対して電気的なコンタクトを採るコンタクト電極として機能する。NMOSソースドレインコンタクト電極32nは、NMOSのソース領域及びドレイン領域と電気的に接続するように層間絶縁層30に設けられたコンタクトホール内に形成される。NMOSソースドレインコンタクト電極32nは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、NMOSソースドレインコンタクト電極32nは、チタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造とすることが好適である。
【0041】
PMOSソースドレインコンタクト電極32pは、PMOSのソース領域及びドレイン領域に対して電気的なコンタクトを採るコンタクト電極として機能する。PMOSソースドレインコンタクト電極32pは、PMOSのソース領域及びドレイン領域と電気的に接続するように層間絶縁層30に設けられたコンタクトホール内に形成される。PMOSソースドレインコンタクト電極32pは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、PMOSソースドレインコンタクト電極32pは、チタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造とすることが好適である。
【0042】
図3は、半導体デバイス100の構成における保護ダイオードの機能を説明する図である。図3に示すように、第1高濃度ドープ領域18nと第1ウェル領域14とが保護ダイオードPDNとして機能する。保護ダイオードPDNは、第1ウェル領域14側がアノードであり、第1高濃度ドープ領域18n側がカソードとなる。また、第2高濃度ドープ領域18pと第2ウェル領域16とが保護ダイオードPDPとして機能する。保護ダイオードPDPは、第2高濃度ドープ領域18p側がアノードであり、第2ウェル領域16側がカソードとなる。また、第2ウェル領域16と半導体基板10とが保護ダイオードNWPsとして機能する。保護ダイオードNWPsは、半導体基板10側がアノードであり、第2ウェル領域16側がカソードとなる。
【0043】
半導体デバイス100の製造工程のスパッタ/CVD/CMP/金属エッチング/ILD堆積等のステップにおいて正又は負の電荷のチャージが生ずる可能性がある。このような電荷のチャージに対して保護ダイオードPDN,PDP,NWPsは半導体デバイス100を保護する技術的な作用を示す。
【0044】
すなわち、半導体デバイス100の表面側に正の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPが順方向にバイアスされて、正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。また、保護ダイオードNWPsは逆方向にバイアスされて高抵抗となり、第2ゲート絶縁膜20pに掛かる電圧が緩和される。これによって、PMOSに対する損傷を低減することができる。この時、NMOS側のPDNは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。これによって、NMOSに対する損傷をある程度低減することができる。
【0045】
また、半導体デバイス100の表面側に負の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。これによって、PMOSに対する損傷をある程度低減することができる。この時、NMOS側に設けられた保護ダイオードPDNが順方向にバイアスされて、負の電荷は第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。これによって、NMOSに対する損傷を低減することができる。
【0046】
ここで、上記のように、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくなる。したがって、保護ダイオードPDPによって緩和できる電荷量を保護ダイオードPDNによって緩和できる電荷量よりも大きくすることができる。これによって、NMOSに対してPMOSの保護を強化でき、NMOSよりも損傷が生じ易いPMOSを適切に保護することができる。
【0047】
なお、本実施の形態では、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくできる構成であれはよい。例えば、第2高濃度ドープ領域18pのドーパント濃度を第1高濃度ドープ領域18nのドーパント濃度より大きくする等の方法によって、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくしてもよい。
【0048】
図4は、本発明の第二の実施形態における半導体デバイス102の基本構成の平面図を示す。図5は、半導体デバイス102のラインB-Bに沿った断面模式図を示す。なお、図4及び図5は、半導体デバイス102の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0049】
半導体デバイス102は、本発明の第二の実施形態の基本構成を有する。図4に示すように、半導体デバイス102にはN形のMOSFET(以下、NMOSと示す)及びP形のMOSFET(以下、PMOSと示す)が含まれる。本実施の形態における半導体デバイス102の利用目的は、特に限定されるものではないが、DDICプラットフォーム用のMOSFETとして利用することができる。
【0050】
半導体デバイス102は、半導体デバイス100と同様に、半導体基板10、第1ウェル領域14、第2ウェル領域16、第1高濃度ドープ領域18n、第2高濃度ドープ領域18p、第1ゲート絶縁膜20n、第2ゲート絶縁膜20p、第1ゲート電極22n、第2ゲート電極22p、第1コンタクト電極24n、第2コンタクト電極24p、素子間分離絶縁層26、サイドウォール28、層間絶縁層30、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32pを含んで構成される。
【0051】
半導体デバイス102は、第1高濃度ドープ領域18n、第2高濃度ドープ領域18pに対する第1コンタクト電極24n及び第2コンタクト電極24pの接続構成において半導体デバイス100と異なる。したがって、他の構成については説明を省略し、半導体デバイス100と相違する構成について説明する。
【0052】
第1ゲート絶縁膜20nは、NMOSのゲートを構成する絶縁層である。第1ゲート絶縁膜20nは、半導体基板10の表面領域においてNMOSのソース領域とドレイン領域との間に跨がるように設けられる。半導体デバイス102では、第1ゲート絶縁膜20nは、さらに第1高濃度ドープ領域18nが形成された領域を覆うように形成された後、第1高濃度ドープ領域18n上の領域の部分がエッチング等によって除去される。これによって、第1高濃度ドープ領域18nに直接コンタクトできるような構成とされる。
【0053】
第2ゲート絶縁膜20pは、PMOSのゲートを構成する絶縁層である。第2ゲート絶縁膜20pは、半導体基板10の表面領域においてPMOSのソース領域とドレイン領域との間に跨がるように設けられる。半導体デバイス102では、第2ゲート絶縁膜20pは、さらに第2高濃度ドープ領域18pが形成された領域を覆うように形成された後、第2高濃度ドープ領域18p上の領域の部分がエッチング等によって除去される。これによって、第2高濃度ドープ領域18pに直接コンタクトできるような構成とされる。
【0054】
第1ゲート電極22nは、第1ゲート絶縁膜20nから第1高濃度ドープ領域18nに亘って形成される。また、第2ゲート電極22pは、第2ゲート絶縁膜20pから第2高濃度ドープ領域18pに亘って形成される。
【0055】
第1コンタクト電極24nは、第1ゲート電極22nを介して第1高濃度ドープ領域18nに電気的に接続するコンタクト電極である。具体的には、NMOSに隣接して形成された第1高濃度ドープ領域18nが形成された領域上において層間絶縁層30に設けられたコンタクトホール内に第1コンタクト電極24nが形成される。第2コンタクト電極24pは、第2ゲート電極22pを介して第2高濃度ドープ領域18pに電気的に接続される。具体的には、PMOSに隣接して形成された第2高濃度ドープ領域18pが形成された領域上において層間絶縁層30に設けられたコンタクトホール内に第2コンタクト電極24pが形成される。
【0056】
なお、図4に示すように、半導体デバイス102においても、第2高濃度ドープ領域18pは、第1高濃度ドープ領域18nが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス102の表面側から見て、第2高濃度ドープ領域18pが形成された領域の面積は、第1高濃度ドープ領域18nが形成された領域の面積よりも大きくされる。
【0057】
図6は、半導体デバイス102の構成における保護ダイオードの機能を説明する図である。半導体デバイス102では、半導体デバイス100と同様に機能する。第1高濃度ドープ領域18nと第1ウェル領域14とが保護ダイオードPDNとして機能する。保護ダイオードPDNは、第1ウェル領域14側がアノードであり、第1高濃度ドープ領域18n側がカソードとなる。また、第2高濃度ドープ領域18pと第2ウェル領域16とが保護ダイオードPDPとして機能する。保護ダイオードPDPは、第2高濃度ドープ領域18p側がアノードであり、第2ウェル領域16側がカソードとなる。また、第2ウェル領域16と半導体基板10とが保護ダイオードNWPsとして機能する。保護ダイオードNWPsは、半導体基板10側がアノードであり、第2ウェル領域16側がカソードとなる。
【0058】
半導体デバイス102の表面側に正の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPが順方向にバイアスされて、正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。また、保護ダイオードNWPsは逆方向にバイアスされて高抵抗となり、第2ゲート絶縁膜20pに掛かる電圧が緩和される。これによって、PMOSに対する損傷を低減することができる。この時、NMOS側のPDNは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。これによって、NMOSに対する損傷をある程度低減することができる。
【0059】
また、半導体デバイス102の表面側に負の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。これによって、PMOSに対する損傷をある程度低減することができる。この時、NMOS側に設けられた保護ダイオードPDNが順方向にバイアスされて、負の電荷は第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。これによって、NMOSに対する損傷を低減することができる。
【0060】
ここで、半導体デバイス102では、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくなる。したがって、保護ダイオードPDPによって緩和できる電荷量を保護ダイオードPDNによって緩和できる電荷量よりも大きくすることができる。これによって、NMOSに対してPMOSの保護を強化でき、NMOSよりも損傷が生じ易いPMOSを適切に保護することができる。
【0061】
なお、半導体デバイス102では、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくできる構成であれはよい。例えば、第2高濃度ドープ領域18pのドーパント濃度を第1高濃度ドープ領域18nのドーパント濃度より大きくする等の方法によって、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくしてもよい。
【0062】
図7は、本発明の第三の実施形態における半導体デバイス104の基本構成の平面図を示す。図8は、半導体デバイス104のラインC-Cに沿った断面模式図を示す。なお、図7及び図8は、半導体デバイス104の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0063】
半導体デバイス104は、本発明の第三の実施形態の基本構成を有する。図7に示すように、半導体デバイス104にはN形のMOSFET(以下、NMOSと示す)及びP形のMOSFET(以下、PMOSと示す)が含まれる。本実施の形態における半導体デバイス104の利用目的は、特に限定されるものではないが、DDICプラットフォーム用のMOSFETとして利用することができる。
【0064】
半導体デバイス104は、半導体基板10、ディープウェル領域12、第1ウェル領域14、第2ウェル領域16、第1高濃度ドープ領域18n、第2高濃度ドープ領域18p、第1ゲート絶縁膜20n、第2ゲート絶縁膜20p、第1ゲート電極22n、第2ゲート電極22p、第1コンタクト電極24n、第2コンタクト電極24p、素子間分離絶縁層26、サイドウォール28、層間絶縁層30、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32pを含んで構成される。
【0065】
半導体デバイス104では、ディープウェル領域12が設けられている点で半導体デバイス100及び半導体デバイス102と構成が異なる。したがって、他の構成については説明を省略し、半導体デバイス100及び半導体デバイス102と相違する構成について説明する。
【0066】
ディープウェル領域12は、半導体基板10の表面領域に形成される。ディープウェル領域12は、半導体基板10よりドーパント濃度が高い領域である。ディープウェル領域12は、第2導電形とする。ディープウェル領域12は、例えばn形の燐(P)や砒素(As)をドーパントとして添加する。ディープウェル領域12のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
【0067】
第1ウェル領域14は、半導体基板10の表面領域に形成される。第1ウェル領域14は、ディープウェル領域12内において、ディープウェル領域12よりも表面から浅い領域に形成される。第1ウェル領域14は、第1導電形とする。第1ウェル領域14は、例えばp形のボロン(B)をドーパントとして添加する。第1ウェル領域14は、ディープウェル領域12よりドーパント濃度が高い領域とする。第1ウェル領域14のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
【0068】
第2ウェル領域16は、半導体基板10の表面領域に形成される。第2ウェル領域16は、第1ウェル領域14内において、第1ウェル領域14よりも表面から浅い領域に形成される。第2ウェル領域16は、第2導電形とする。第2ウェル領域16は、例えばn形の燐(P)や砒素(As)をドーパントとして添加する。第2ウェル領域16は、第1ウェル領域14よりドーパント濃度が高い領域とする。第2ウェル領域16のドーパント濃度は、1×1016/cm以上5×1017/cm以下とすることが好適である。
【0069】
第1高濃度ドープ領域18n及び第2高濃度ドープ領域18pは、半導体デバイス100と同様に、それぞれ第1ウェル領域14内及び第2ウェル領域16内に形成される。半導体デバイス104においても、図7に示すように、第2高濃度ドープ領域18pは、第1高濃度ドープ領域18nが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス104の表面側から見て、第2高濃度ドープ領域18pが形成された領域の面積は、第1高濃度ドープ領域18nが形成された領域の面積よりも大きくされる。
【0070】
図9は、半導体デバイス104の構成における保護ダイオードの機能を説明する図である。図9に示すように、第1高濃度ドープ領域18nと第1ウェル領域14とが保護ダイオードPDNとして機能する。保護ダイオードPDNは、第1ウェル領域14側がアノードであり、第1高濃度ドープ領域18n側がカソードとなる。第1ウェル領域14とディープウェル領域12とが保護ダイオードDPWDNWとして機能する。保護ダイオードDPWDNWは、第1ウェル領域14側がアノードであり、ディープウェル領域12側がカソードとなる。ディープウェル領域12と半導体基板10とが保護ダイオードDNWPsとして機能する。保護ダイオードDNWPsは、半導体基板10側がアノードであり、ディープウェル領域12側がカソードとなる。
【0071】
また、第2高濃度ドープ領域18pと第2ウェル領域16とが保護ダイオードPDPとして機能する。保護ダイオードPDPは、第2高濃度ドープ領域18p側がアノードであり、第2ウェル領域16側がカソードとなる。第2ウェル領域16と第1ウェル領域14とが保護ダイオードDNWPWとして機能する。保護ダイオードDNWPWは、第1ウェル領域14側がアノードであり、第2ウェル領域16側がカソードとなる。第1ウェル領域14とディープウェル領域12とが保護ダイオードDPWDNWとして機能する。保護ダイオードDPWDNWは、第1ウェル領域14側がアノードであり、ディープウェル領域12側がカソードとなる。ディープウェル領域12と半導体基板10とが保護ダイオードDNWPsとして機能する。保護ダイオードDNWPsは、半導体基板10側がアノードであり、ディープウェル領域12側がカソードとなる。
【0072】
電荷のチャージに対して保護ダイオードPDN,DPWDNW,DNWPs,PDP,DNWPWは半導体デバイス100を保護する技術的な作用を示す。
【0073】
すなわち、半導体デバイス100の表面側に正の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPが順方向にバイアスされて、正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。また、保護ダイオードDNWPW及びDNWPsは逆方向にバイアスされて高抵抗となり、第2ゲート絶縁膜20pに掛かる電圧が緩和される。これによって、PMOSに対する損傷を低減することができる。この時、NMOS側のPDNは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。さらに、保護ダイオードDNWPsは逆方向となっていて高抵抗となり、第1ゲート絶縁膜20nにかかる電圧が緩和される。これによって、NMOSに対する損傷も低減することができる。
【0074】
半導体デバイス100の表面側に負の電荷がチャージされた場合、PMOS側に設けられた保護ダイオードPDPは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第2高濃度ドープ領域18p及び第2ウェル領域16を介して放電される。さらに、保護ダイオードDPWDNWは逆方向となっていて高抵抗となり、第2ゲート絶縁膜20pにかかる電圧が緩和される。これによって、PMOSに対する損傷も低減することができる。この時、NMOS側に設けられた保護ダイオードPDNが順方向にバイアスされて、負の電荷は第1高濃度ドープ領域18n及び第1ウェル領域14を介して放電される。これによって、NMOSに対する損傷を低減することができる。
【0075】
ここで、上記のように、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくなる。したがって、保護ダイオードPDPによって緩和できる電荷量を保護ダイオードPDNによって緩和できる電荷量よりも大きくすることができる。これによって、NMOSに対してPMOSの保護を強化でき、NMOSよりも損傷が生じ易いPMOSを適切に保護することができる。
【0076】
なお、本実施の形態では、第2高濃度ドープ領域18pが形成された領域の面積を第1高濃度ドープ領域18nが形成された領域の面積よりも大きくすることによって、保護ダイオードPDPの電流容量は保護ダイオードPDNの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくできる構成であれはよい。例えば、第2高濃度ドープ領域18pのドーパント濃度を第1高濃度ドープ領域18nのドーパント濃度より大きくする等の方法によって、保護ダイオードPDPの電流容量を保護ダイオードPDNの電流容量より大きくしてもよい。
[製造方法]
【0077】
以下、図10を参照して、半導体デバイス104の製造方法について説明する。図10は半導体デバイス104の製造方法を示す断面模式図である。なお、図10では、半導体デバイス104を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0078】
半導体基板10は、第1導電形としてp形にドーピングされたシリコン基板として説明する。
【0079】
図10(a)に示すように、半導体基板10の表面領域にディープウェル領域12、第1ウェル領域14、第2ウェル領域16及び素子間分離絶縁層26が形成される。
【0080】
素子間分離絶縁層26は、マスクを利用した既存のSTIプロセスによって形成することができる。STIプロセスでは、酸化シリコン(SiO)及び窒化シリコン(SiN)をマスクとして用いてデバイス領域の周辺領域をレンチエッチングし、そのトレンチ内に高密度プラズマCVD等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法(CMP)で平坦化することで素子間分離絶縁層26を形成することができる。
【0081】
ディープウェル領域12は、n形ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入して形成する。ディープウェル領域12は、NMOS及びPMOSを配置する領域に形成する。一例として、イオン注入では、燐(P)を2600keVのイオン注入エネルギーで1.0×1013/cm以下程度でイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100のサイズや特性に応じて適宜設定すればよい。
【0082】
第1ウェル領域14及び第2ウェル領域16は、図7に示すように、それぞれ素子間分離絶縁層26によって分離されたNMOS及びPMOSに対応する領域に形成される。
【0083】
第1ウェル領域14は、p形ドーパント(ボロンB又は二フッ化ボロンBF)を半導体基板10の表面にイオン注入して形成する。第1ウェル領域14は、ディープウェル領域12が形成された領域内に形成する。一例として、半導体基板10に対してボロン(B)を270keV程度のエネルギーで2.0×1013/cm、120keV程度のエネルギーで8.0×1012/cm、40keV程度のエネルギーで2.0×1012/cmで多段階注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100のサイズや特性に応じて適宜設定すればよい。
【0084】
第2ウェル領域16は、n形ドーパント(燐P又は砒素As)を半導体基板10の表面にイオン注入して形成する。第2ウェル領域16は、第1ウェル領域14が形成された領域内に形成する。一例として、イオン注入では、燐(P)を400keVのイオン注入エネルギーで2.0×1013/cm、240keVのイオン注入エネルギーで8.0×1012/cm、60keVのイオン注入エネルギーで2.0×1013/cmで多段階注入する。ただし、第2ウェル領域16が第1ウェル領域14よりも浅く、第2ウェル領域16が第1ウェル領域14によって囲まれるように形成されればよく、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス104のサイズや特性に応じて適宜設定すればよい。
【0085】
イオン注入後、イオン拡散処理が行われる。ディープウェル領域12へドーパントを注入した後、半導体基板10を1000℃程度のアニール処理を適用する。ただし、加熱温度及び時間は、半導体デバイス104のサイズや特性に応じて適宜設定すればよい。
【0086】
次に、図10(b)に示すように、第1高濃度ドープ領域18n、第2高濃度ドープ領域18p、第1ゲート絶縁膜20n、第2ゲート絶縁膜20p、第1ゲート電極22n、第2ゲート電極22p及びサイドウォール28が形成される。
【0087】
まず、第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pが形成される。第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pは、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた熱酸化法により形成することができる。半導体基板10の表面の第1ウェル領域14が形成された領域においてNMOSのソース領域及びドレイン領域に跨がるように第1ゲート絶縁膜20nが形成される。また、半導体基板10の表面の第2ウェル領域16が形成された領域においてPNMOSのソース領域及びドレイン領域に跨がるように第2ゲート絶縁膜20pが形成される。第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pの膜厚は10nm以下、より好ましくは5nm以下とすることが好適である。ただし、第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pの膜厚は、半導体デバイス104のサイズや特性に応じて適宜設定すればよい。例えば、半導体基板10を1050℃の温度に加熱した状態で酸化ガスを供給することによって10nm以下の膜厚の第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pを形成する。
【0088】
第1ゲート絶縁膜20n及び第2ゲート絶縁膜20pの上に第1ゲート電極22n及び第2ゲート電極22pがそれぞれ形成される。第1ゲート電極22n及び第2ゲート電極22pの形成方法は、特に限定されるものではないが、多結晶シリコン層(ポリシリコン層)とする場合にはシラン(SiH)等のシリコン含有ガスを用いた化学気相成長法(CVD法)とすることができる。第1ゲート電極22n及び第2ゲート電極22pを金属層とする場合、蒸着法、スパッタリング法、化学気相成長法(CVD法)等を適用することができる。第1ゲート電極22n及び第2ゲート電極22pの膜厚は、50nm以上500nm以下とすることが好適である。例えば、第1ゲート電極22n及び第2ゲート電極22pの膜厚は100nmとする。
【0089】
次に、第1ゲート絶縁膜20n及び第2ゲート絶縁膜20p並びに第1ゲート電極22n及び第2ゲート電極22pがパターニングされる。第1ゲート絶縁膜20n及び第2ゲート絶縁膜20p並びに第1ゲート電極22n及び第2ゲート電極22pは、従来のフォトリソグラフィ技術及びエッチング技術を適用して、半導体デバイス100の必要な領域にパターニングされる。すなわち、第1ゲート絶縁膜20n及び第2ゲート絶縁膜20p並びに第1ゲート電極22n及び第2ゲート電極22pの上にフォトレジスト層を形成し、フォトリソグラフィ技術によってフォトレジスト層をパターニングし、フォトレジスト層をマスクとして不要な領域の第1ゲート絶縁膜20n及び第2ゲート絶縁膜20p並びに第1ゲート電極22n及び第2ゲート電極22pをエッチング技術にて除去することによってパターニングすることができる。
【0090】
続いて、サイドウォール28が形成される。第1ゲート電極22n及び第2ゲート電極22pの上面から第1ゲート絶縁膜20n及び第1ゲート電極22n並びに第2ゲート絶縁膜20p及び第2ゲート電極22pの側面及び半導体基板10の表面を覆うように酸化シリコン膜(SiO)が形成される。酸化シリコン膜(SiO)は、テトラエトキシシラン(TEOS)を用いた化学気相成長法(CVD)により形成することができる。また、酸化シリコン膜(SiO)は、酸素(O)等の酸素含有ガスや窒素(N)等の窒素含有ガスを用いた化学気相成長法(CVD)により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜(SiO)をエッチングすることによって、第1ゲート絶縁膜20n及び第1ゲート電極22n並びに第2ゲート絶縁膜20p及び第2ゲート電極22pの側面を覆うようにサイドウォール28が形成される。サイドウォール28は、第1ゲート絶縁膜20n及び第1ゲート電極22n並びに第2ゲート絶縁膜20p及び第2ゲート電極22pの端部から2nm以上10nm以下程度の幅で設けることが好適である。
【0091】
なお、サイドウォール28を形成する前に必要に応じてLDD領域を形成してもよい。LDD領域は、NMOS及びPMOSのドレイン領域近傍に設けられるドレイン領域よりもドーパント濃度の低い領域である。ドーパント濃度が低いLDD領域を設けることによって、LDD領域に欠乏層が広がって電界強度が減少し、ホットキャリアの発生を低減することができる。
【0092】
サイドウォール28を形成した後、NMOSのソース領域及びドレイン領域並びに第1高濃度ドープ領域18nが形成される。半導体基板10の表面上にレジスト層を形成し、フォトリソグラフィ技術を適用してNMOSのソース領域及びドレイン領域並びに第1高濃度ドープ領域18nとなる領域が開口領域となるようにレジスト層を除去する。そして、レジスト層をマスクとして利用して、n形の燐(P)や砒素(As)をドーパントとしてイオン注入する。一例として、砒素(As)を23keVのイオン注入エネルギーで3×1015/cmの密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100として必要な特性に応じて適宜設定すればよい。イオン注入処理後、レジスト層は除去する。
【0093】
さらに、PMOSのソース領域及びドレイン領域並びに第2高濃度ドープ領域18pが形成される。半導体基板10の表面上にレジスト層を形成し、フォトリソグラフィ技術を適用してPMOSのソース領域及びドレイン領域並びに第2高濃度ドープ領域18pとなる領域が開口領域となるようにレジスト層を除去する。そして、レジスト層をマスクとして利用して、p形のボロン(B)をドーパントとしてイオン注入する。一例として、フッ化ボロン(BF)を13keVのイオン注入エネルギーで2×1015/cmの密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス100として必要な特性に応じて適宜設定すればよい。イオン注入処理後、レジスト層は除去する。
【0094】
その後、高温でスパイクアニール(加熱)することによって半導体基板10内のドーパントを活性化させる。例えば、1000℃程度のスパイクアニールを行う。
【0095】
次に、図10(c)に示すように、半導体デバイス100の表面を覆うように層間絶縁層30が形成される。例えば、プラズマCVD等を用いて酸化シリコン(SiO)及び窒化シリコン(SiN)の絶縁膜を半導体デバイス100の表面を覆うように形成する。
【0096】
続いて、第1コンタクト電極24n、第2コンタクト電極24p、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32pが形成される。フォトリソグラフィ技術を適用して層間絶縁層30にコンタクトホールを形成する。コンタクトホールは、第1コンタクト電極24n、第2コンタクト電極24p、NMOSソースドレインコンタクト電極32n及びPMOSソースドレインコンタクト電極32pを設ける領域が開口となるように形成する。次に、層間絶縁層30に形成されたコンタクトホールに埋め込むようにチタン(Ti)/窒化チタン(TiN)/タングステン(W)の金属積層構造を堆積させる。そして、化学機械研磨(CMP)によって余分な金属を除去することによって半導体デバイス104が完成する。
【0097】
なお、半導体デバイス100及び半導体デバイス102についても半導体デバイス104と同様に形成することができる。
【符号の説明】
【0098】
10 半導体基板、12 ディープウェル領域、14 第1ウェル領域、16 第2ウェル領域、18n 第1高濃度ドープ領域、18p 第2高濃度ドープ領域、20n 第1ゲート絶縁膜、20p 第2ゲート絶縁膜、22n 第1ゲート電極、22p 第2ゲート電極、24n 第1コンタクト電極、24p 第2コンタクト電極、26 素子間分離絶縁層、28 サイドウォール、30 絶縁層、32n NMOSコンタクト電極、32p PNOMコンタクト電極、100,102,104 半導体デバイス。
【要約】
【課題】ゲート酸化膜形成後のプロセスステップからNMOSとPMOSの両方について保護ダイオードによる保護をより効果的にする。
【解決手段】半導体基板10上に形成された半導体デバイス100であって、NMOSトランジスタと、NMOSトランジスタと組み合わされた保護ダイオードPDNと、PMOSトランジスタと、PMOSトランジスタと組み合わされた保護ダイオードPDPと、を備え、NMOSトランジスタを構成する第1ゲート電極22nと保護ダイオードPDNを構成する第1高濃度ドープ領域18nとが電気的に接続され、PMOSトランジスタを構成する第2ゲート電極22pと保護ダイオードPDPを構成する第2高濃度ドープ領域18pとが電気的に接続され、保護ダイオードPDPが形成された領域の面積は、保護ダイオードPDNが形成された領域の面積よりも大きい。
【選択図】図2
図1
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図10