特許 7545503 半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-27

(45)【発行日】2024-09-04

(54)【発明の名称】半導体デバイス

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240828BHJP

   H01L 21/768 20060101ALI20240828BHJP

   H01L 23/522 20060101ALI20240828BHJP

   H01L 23/532 20060101ALI20240828BHJP

   H01L 21/822 20060101ALI20240828BHJP

   H01L 27/04 20060101ALI20240828BHJP

【ＦＩ】

H01L21/88 S

H01L21/88 Q

H01L27/04 L

【請求項の数】 7

(21)【出願番号】P 2023017406

(22)【出願日】2023-02-08

(65)【公開番号】P2024112423

(43)【公開日】2024-08-21

【審査請求日】2023-02-08

(73)【特許権者】

【識別番号】519009105

【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司

(74)【代理人】

【識別番号】110001210

【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】牟田 哲也

(72)【発明者】

【氏名】宮本 正文

【審査官】鈴木 智之

(56)【参考文献】

【文献】特開２００９－３０２３１６（ＪＰ，Ａ）

【文献】特開２００４－０３１９２２（ＪＰ，Ａ）

【文献】特開２０００－０２２０８５（ＪＰ，Ａ）

【文献】米国特許出願公開第２００４／０１９５６５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０３６１４０１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０２４５０１２（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２００９－００１１０６３（ＫＲ，Ａ）

【文献】中国特許出願公開第１４１６１４５（ＣＮ，Ａ）

【文献】特開２００１－３０８２７３（ＪＰ，Ａ）

【文献】特開２０１１－１００９８９（ＪＰ，Ａ）

【文献】特開２０１９－２２０６４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２３／５３２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体基板上に形成された半導体デバイスであって、
導電体からなるインダクタと、
前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成し、
前記導電層は、ポリシリコン層又はポリシリサイド層又はそれらの積層であり、
前記高濃度ドープ領域のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であり、
前記ポリシリサイド層又は前記ポリシリコン層のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であることを特徴とする半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることを特徴とする半導体デバイス。

【請求項3】

請求項１に記載の半導体デバイスであって、
前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることを特徴とする半導体デバイス。

【請求項4】

請求項１に記載の半導体デバイスであって、
前記高濃度ドープ領域は、ｎ形ドープされていることを特徴とする半導体デバイス。

【請求項5】

請求項１に記載の半導体デバイスであって、
前記ポリシリサイド層又は前記ポリシリコン層は、ｎ形ドープされていることを特徴とする半導体デバイス。

【請求項6】

請求項１に記載の半導体デバイスであって、
前記パターンド・グラウンド・シールドを覆う絶縁層を備え、
前記インダクタは、前記絶縁層上に配置され、
前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することを特徴とする半導体デバイス。

【請求項7】

請求項１に記載の半導体デバイスであって、
前記半導体基板上に形成されたＭＯＳＦＥＴをさらに備えることを特徴とする半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関する。

【背景技術】

【0002】

高周波回路を含む半導体デバイスにおいて、半導体基板上にインダクタが形成されることがある。このようなインダクタは、半導体基板内に誘導電流を誘起させ、これによって電磁的な相互作用によって磁場が生ずる。これによって、インダクタの品質係数Ｑが低減されてしまう。

【0003】

このような問題に対して、パターンド・グラウンド・シールド（ＰＧＳ:Patterned Ground Shield）の構造を適用することによってインダクタの品質係数Ｑの低減を防ぐ技術が開示されている。

【0004】

特許文献１には、リブのあるパターン化された接地シールドを有するインダクタを含む半導体デバイスが開示されている。インダクタは、電流を伝導するための導電性ターン、シールド層及び複数のリブを備える。シールド層は、導電性ターンから所定の距離に形成され、渦電流を防ぐために複数の部分に分割されるようにパターン化されている。複数のリブは、導電性ターンとシールド層との間に配置された導電層から形成される。各リブは、シールド層の各部分に電気的に接続されている。さらに、各リブは、シールド層の各部分よりも導電性が高く、シールド層よりも電気抵抗が低い電流経路を提供する。シールド層は、ポリシリコン層または基板内のドープ領域から形成することができる。

【0005】

特許文献２には、パターン化された接地シールド構造を備えたインダクタを有する半導体デバイスが開示されている。パターン化された接地シールド構造は、誘電体層内に形成された複数のサブ導電リングを有する複数の導電リングを含む。さらに、パターン化された接地シールド構造は、誘電体層内においてサブ導電リングのすべてと接続する相互接続線を含む。サブ導電リングは、基板内に配置され、高濃度にドープされた第１の活性領域リングである。また、サブ導電リングは、高濃度にドープされたポリシリコン・リングと、誘電体層内に配置された第１の金属リングを含む。第１の金属リングは、ポリシリコン・リングの上に配置される。ポリシリコン・リング及び基板は、誘電体層によって分離される。第１の金属リングとポリシリコン・リングは誘電体層によって分離されているので、第１の金属リングとポリシリコン・リングは結合容量を形成している。また、ポリシリコン・リングと第２の活性領域リングは誘電体層によって分離されているので、ポリシリコン・リングと第２の活性領域リングも結合容量を形成している。２つの結合容量は直列に接続されており、ＰＧＳ内のすべてのサブ導電リングによって形成される総結合容量は減少し、インダクタを含む半導体デバイスに導入される寄生効果はＰＧＳによって減少し、インダクタの品質係数Ｑも改善される。

【0006】

特許文献３には、渦巻き状のインダクタの品質係数Ｑを改善するための技術が開示されている。素子分離構造のパターンを定義するために、半導体デバイスの活性領域のＰＧＳのパターンに深いトレンチを埋め込む技術が採用されている。深いトレンチによって基板が分離され、インダクタの品質係数Ｑが大幅に改善される。インダクタと基板の間に挿入された分離プレーン構造は接地されている。分離プレーン構造は、活性領域、ポリシリコン又は金属層によって構成することができる。

【先行技術文献】

【特許文献】

【0007】

【文献】米国特許第６，７５６，６５６号公報

【文献】米国特許第９，０００，５６１号公報

【文献】中国特許公開第１０２１１０５８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記のとおり、ＰＧＳを採用することによってインダクタの品質係数Ｑを向上させる努力がなされている。しかしながら、ＰＧＳの電気抵抗をさらに低下させ、インダクタの品質係数Ｑをさらに向上させる技術が望まれている。

【課題を解決するための手段】

【0009】

本発明の１つの態様は、半導体基板上に形成された半導体デバイスであって、導電体からなるインダクタと、前記インダクタが形成された領域下において、前記半導体基板の表面に所定の間隔を空けてお互いに絶縁されて形成された複数の高濃度ドープ領域と、前記高濃度ドープ領域上に同じく所定の間隔を空けて形成された導電層を有し、前記導電層は前記高濃度ドープ領域に電気的に接続されることにより、パターンド・グラウンド・シールドを形成することを特徴とする半導体デバイスである。

【0010】

ここで、前記導電層は、ポリシリコン層又はポリシリサイド層又は金属層およびそれらの積層であることが好適である。

【0011】

また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域上に直接前記導電層を接触させることが好適である。

【0012】

また、前記高濃度ドープ領域と前記導電層の電気的接続は、前記高濃度ドープ領域と前記導電層を接続する別の導電層を接触させることが好適である。

【0013】

また、前記高濃度ドープ領域のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であることが好適である。

【0014】

また、前記ポリシリサイド領域又は前記ポリシリコン層のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であることが好適である。

【0015】

また、前記高濃度ドープ領域は、ｎ形ドープされていることが好適である。

【0016】

また、前記ポリシリサイド層又は前記ポリシリコン層は、ｎ形ドープされていることが好適である。

【0017】

また、前記パターンド・グラウンド・シールドを覆う絶縁層を備え、前記インダクタは、前記絶縁層上に配置され、前記絶縁層内に形成され、前記インダクタの一端に接続されるダウンパスを有することが好適である。

【0018】

また、前記半導体基板上に形成されたＭＯＳＦＥＴをさらに備えることが好適である。

【発明の効果】

【0019】

本発明によれば、ＰＧＳの電気抵抗をさらに低下させ、インダクタの品質係数Ｑをさらに向上させた半導体デバイスを提供することができる。

【図面の簡単な説明】

【0020】

【図1】第１の実施の形態における半導体デバイスの構成を示す平面模式図である。

【図2】第１の実施の形態における半導体デバイスのＰＧＳの構成を示す平面模式図である。

【図3】第１の実施の形態における半導体デバイスの断面構造を示す断面模式図である。

【図4】第１の実施の形態における半導体デバイスの断面構造を示す断面模式図である。

【図5】第１の実施の形態における半導体デバイスの製造方法を説明する図である。

【図6】第２の実施の形態における半導体デバイスの断面構造を示す断面模式図である。

【図7】第３の実施の形態における半導体デバイスの断面構造を示す断面模式図である。

【図8】第３の実施の形態における半導体デバイスの断面構造を示す断面模式図である。

【図9】第３の実施の形態における半導体デバイスの製造方法を説明する図である。

【発明を実施するための形態】

【0021】

［第１の実施の形態］
図１は、第１の実施の形態における半導体デバイス１００の基本構成の平面図を示す。半導体デバイス１００は、半導体基板上に形成された導電体からなるインダクタを備えたデバイスである。半導体デバイス１００は、図１～図４に示すように、パターンド・グラウンド・シールド（ＰＧＳ）１０、インダクタ導電層１２、アンダーパス１４を含んで構成される。

【0022】

図２は、半導体デバイス１００のＰＧＳ１０の構成の一例を示す。また、図３は、図１におけるラインＡ－Ａに沿った断面模式図を示す。また、図４は、図１におけるラインＢ－Ｂに沿った断面模式図を示す。なお、図１～図４は、半導体デバイス１００の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜３０は薄いため図示していない場合がある。

【0023】

半導体デバイス１００は、半導体基板２０の表面に形成される。半導体基板２０は、半導体デバイス１００が表面領域に形成される基板である。半導体基板２０は、例えばシリコン基板とすることができる。半導体基板２０は、第１導電形とする。半導体基板２０は、例えばｐ形とすることができる。

【0024】

分離絶縁層２２は、ＰＧＳ１０を構成する高濃度ドープ領域１０ａ及び導電層１０ｂを電気的に絶縁する絶縁領域である。分離絶縁層２２は、高濃度ドープ領域１０ａ及び導電層１０ｂを電気的に絶縁するようにそれぞれの領域を取り囲むように設けられる。分離絶縁層２２は、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域とすることができる。

【0025】

高濃度ドープ領域１０ａは、ＰＧＳ１０を構成する導電層として機能する領域である。高濃度ドープ領域１０ａは、半導体基板２０の表面領域に第２導電形のドーパントを添加することにより形成される。高濃度ドープ領域１０ａは、半導体基板２０よりドーパント濃度が高い領域である。高濃度ドープ領域１０ａは、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。高濃度ドープ領域１０ａのドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。高濃度ドープ領域１０ａの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。

【0026】

導電層１０ｂは、高濃度ドープ領域１０ａと組み合わされてＰＧＳ１０を構成する導電層として機能する領域である。導電層１０ｂは、半導体基板２０の表面において高濃度ドープ領域１０ａが形成された領域上に配置される。本実施の形態では、導電層１０ｂは、ポリシリサイド層とする。導電層１０ｂの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。例えば、半導体基板２０上に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加し、その後Ｃｏ等を堆積したうえでシリサイド化させる。導電層１０ｂのドーパント濃度は、例えば１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。

【0027】

ただし、ＰＧＳ１０として必要な導電性を満たすように、半導体デバイス１００に必要とされる特性に応じて設定すればよい。また、導電層１０ｂの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。

【0028】

ＰＧＳ１０は、高濃度ドープ領域１０ａ及び導電層１０ｂを組み合わせて構成される。ＰＧＳ１０の平面パターンは、例えば、図１及び図２に示すように、ＰＧＳ１０の領域の中心から４辺へそれぞれ放射状に複数のラインを延ばしたパターンとすることができる。当該パターンにおいて複数のラインは、端部以外の場所において互いに電気的に絶縁されている。これによって、インダクタ導電層１２によって半導体基板２０内に生ずる渦電流を低減させることができる。なお、ＰＧＳ１０は、図１及び図２に示したパターンに限定されるものではなく、渦電流を低減できるようなパターンであればよく、ＰＧＳ１０内にも大きな渦電流が流れない形状が好適である。

【0029】

絶縁層２４は、半導体デバイス１００を機械的に保護すると共に、導電層１０ｂ、インダクタ導電層１２及びアンダーパス１４を電気的に絶縁する層である。絶縁層２４は、半導体デバイス１００の表面を覆うように形成される。絶縁層２４は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。

【0030】

インダクタ導電層１２は、半導体デバイス１００におけるインダクタ素子として機能する導電層である。インダクタ導電層１２は、導電性の高い材料で構成することが好適である。インダクタ導電層１２は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）の金属又はその積層構造とすることが好適である。インダクタ導電層１２の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。インダクタ導電層１２は、図１に示すように、渦巻き状のパターンとして形成される。インダクタ導電層１２は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。インダクタ導電層１２の一端は、インダクタ素子の端部Ｔ１として半導体デバイス１００の外部へ接続される。また、インダクタ導電層１２の他端は、後述するアンダーパス１４に電気的に接続され、インダクタ素子の端部Ｔ２として半導体デバイス１００の外部へ接続される。

【0031】

アンダーパス１４は、絶縁層２４中に埋め込まれた導電層であり、半導体デバイス１００のインダクタ素子の一端を端部Ｔ２として引き出すための導電層である。アンダーパス１４は、導電性の高い材料で構成することが好適である。アンダーパス１４は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）の金属又はその積層構造とすることが好適である。アンダーパス１４の層厚は、特に限定されるものではないが、インダクタ素子して機能する程度の層厚とすることが好適である。アンダーパス１４は、図１に示すように、渦巻き状のパターンのインダクタの一端に電気的に接続され、その端部が半導体デバイス１００の外部に引き出されるように形成される。アンダーパス１４は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。

【0032】

高濃度ドープ領域１０ａ及び導電層１０ｂは、組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及びポリシリサイドの導電層１０ｂを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。

【0033】

［製造方法］
以下、図５を参照して、半導体デバイス１００の製造方法について説明する。図５は半導体デバイス１００の製造方法を示す断面模式図である。図５（ａ）～（ｄ）のそれぞれにおいて、図の左側は図１のＡ－Ａラインの断面図に対応し、図の右側は図１のＢ－Ｂラインからみた断面図に対応する。なお、図５では、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。例えば、ゲート酸化膜３０は薄いため図示していない場合がある。

【0034】

半導体基板２０は、第１導電形としてｐ形にドーピングされたシリコン基板として説明する。

【0035】

図５（ａ）に示すように、半導体基板２０の表面領域に分離絶縁層２２を形成する。分離絶縁層２２は、マスクを利用した既存のＳＴＩプロセスによって形成することができる。ＳＴＩプロセスでは、酸化シリコン（ＳｉＯ_２）及び窒化シリコン（ＳｉＮ）をマスクとして用いてデバイス領域の周辺領域をトレンチエッチングし、そのトレンチ内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで分離絶縁層２２を形成することができる。

【0036】

次に、図５（ｂ）に示すように、半導体基板２０の表面に酸化膜３０を形成する。当該酸化膜３０は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）のゲート酸化膜として同時に形成することができる。酸化膜３０は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法により形成することができる。

【0037】

酸化膜３０を形成後、半導体基板２０上にフォトレジストを塗布し、フォトリソグラフィ技術を適用して分離絶縁層２２が形成されていない領域が開口部となるようにレジスト層Ｒを形成する。そして、レジスト層Ｒをマスクとして、ｎ形のドーパントをイオン注入することで高濃度ドープ領域１０ａを形成する。例えば、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで５×１０^１５／ｃｍ^２でイオン注入する。

【0038】

高濃度ドープ領域１０ａを形成後、さらにウェットエッチング技術等を適用してＰＧＳ１０を形成する領域の酸化膜３０を除去する。このとき、ＰＧＳ１０を形成する領域全面の酸化膜３０を除去してもよいし、高濃度ドープ領域１０ａにポリシリサイドの導電層１０ｂを接続するためのコンタクトホールを形成するように酸化膜３０の一部を除去してもよく、最後にレジスト層Ｒを除去する。続いて、図５（ｃ）に示すように、酸化膜３０を除去し、高濃度ドープ領域１０ａが形成された領域上に導電層１０ｂを形成する。

【0039】

導電層１０ｂの形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。導電層１０ｂの膜厚は、例えば２００ｎｍとすることができる。

【0040】

なお、ポリシリコン層は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極として同時に形成することができる。ＰＧＳ１０の領域では酸化膜３０が除去されているので、ポリシリコン層は高濃度ドープ領域１０ａ上に直接形成される。一方、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域では、ポリシリコン層はゲート酸化膜となる酸化膜３０上に形成されてゲート電極として使用される。

【0041】

その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングする。本実施の形態では、ＰＧＳ１０の領域において高濃度ドープ領域１０ａが形成された領域上のみにポリシリコン層が残されるようにパターニングを行う。なお、ＰＧＳ１０の平面的な領域は、後に形成されるインダクタ導電層１２によって形成されるインダクタの平面的な領域をすべて含むようにインダクタの平面的な領域よりも広くすることが好適である。

【0042】

続いて、ポリシリコン層にイオン注入を行い、ポリシリコン層を高導電化する。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域を形成する工程を兼ねて行ってもよい。例えば、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで３×１０^１５／ｃｍ^２でイオン注入を行う。これによって、ＰＧＳ１０の領域に形成されたポリシリコン層も高ドーパント濃度となる。

【0043】

さらに、ポリシリコン層をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト（Ｃｏ）を６ｎｍ程度堆積させた後、アニールを行うことによってポリシリコン層をポリシリサイド層へ変換して導電層１０ｂとする。

【0044】

上記処理によって、高濃度ドープ領域１０ａ上に導電層１０ｂが積層されたＰＧＳ１０が形成される。特に、導電性が高い高濃度ドープ領域１０ａとポリシリサイド化された導電層１０ｂとを積層することによってＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができる。したがって、インダクタ導電層１２に対するシールド層としてインダクタの品質係数Ｑを改善することができる。

【0045】

導電層１０ｂを形成後、図５（ｄ）に示すように、アンダーパス１４及びインダクタ導電層１２を形成する。アンダーパス１４及びインダクタ導電層１２は、従来の多層配線工程によって形成することができる。多層配線工程は、絶縁層２４の堆積工程、コンタクトホールの形成工程、金属層の堆積工程、金属層のパターニング工程を組み合わせることによって行われる。絶縁層２４は、例えば、プラズマＣＶＤ等を用いて酸化シリコン（ＳｉＯ_２）及び／又は窒化シリコン（ＳｉＮ）の絶縁膜を所望の層厚となるまで形成する。また、絶縁層２４は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により酸化シリコン膜（ＳｉＯ_２）を所望の層厚となるまで形成する方法としてもよい。絶縁層２４を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して、必要に応じてコンタクトホールを形成する。その後、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用して金属層を所望の層厚に形成する。金属層を形成後、レジスト層を塗布後、フォトリソグラフィ技術及びエッチング技術を適用して金属層を所望の形状にパターニングする。なお、積層された絶縁層及び金属層を平坦化するために、化学機械研磨（ＣＭＰ）等を適宜適用してもよい。このような工程を繰り返すことによって、図１～図４に示した構造となるように、アンダーパス１４及びインダクタ導電層１２を形成する。

【0046】

［第２の実施の形態］
第２の実施の形態における半導体デバイス１０２は、図６の模式断面図に示すように、導電層１０ｂに代えて導電層１０ｃを備える。半導体デバイス１０２の平面図は、図１と同様である。半導体デバイス１０２の平面的な構造は、第１の実施の形態における半導体デバイス１００と同様である。図６は、図１のラインＡ－Ａに沿った断面模式図である。

【0047】

第１の実施の形態では導電層１０ｂをポリシリサイド層としたが、第２の実施の形態では導電層１０ｃを高ドーパント濃度のポリシリコン層とする。第２の実施の形態では、上記製造工程において導電層１０ｃを形成する際にポリシリコン層をシリサイド化する処理を行わず、ポリシリコン層のまま使用する。

【0048】

第２の実施の形態における半導体デバイス１０２では、高濃度ドープ領域１０ａ及び導電層１０ｃが組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及びポリシリコンの導電層１０ｃを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。

【0049】

［第３の実施の形態］
第３の実施の形態における半導体デバイス１０４は、図７及び図８の模式断面図に示すように、導電層１０ｂに代えて導電層１０ｄ，１０ｅ，１０ｇを備え、さらにサイドウォール２８を備える。半導体デバイス１０４の平面的な構造は、第１の実施の形態における半導体デバイス１００と同様である。図７及び図８は、それぞれ図１のラインＡ－Ａ及びラインＢ－Ｂに沿った断面模式図である。

【0050】

導電層１０ｄ，１０ｅ，１０ｇは、高濃度ドープ領域１０ａと組み合わされてＰＧＳ１０を構成する導電層として機能する領域である。

【0051】

導電層１０ｄは、半導体基板２０の表面において高濃度ドープ領域１０ａが形成された領域上に配置される。導電層１０ｄは、ポリシリコン層とする。導電層１０ｄの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。例えば、半導体基板２０上に形成される他の素子（ＭＯＳＦＥＴ等）のゲート電極層としてポリシリコン層を形成し、当該ポリシリコン層に例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加して形成する。導電層１０ｄのドーパント濃度は、例えば１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ただし、ＰＧＳ１０として必要な導電性を満たすように、半導体デバイス１００に必要とされる特性に応じて設定すればよい。

【0052】

導電層１０ｅは、導電層１０ｄの表面層をシリサイド化したポリシリサイド層である。導電層１０ｄとなるポリシリコン層を形成した後、例えば、Ｃｏ等を堆積したうえでシリサイド化させる。

【0053】

導電層１０ｄ及び導電層１０ｅの線幅及びピッチ幅は、デザインルールの最小値から３μｍまでとすることが好適である。導電層１０ｄ及び導電層１０ｅは、高濃度ドープ領域１０ａの領域の全域を覆わず、後述する導電層１０ｇによって導電層１０ｆと導電層１０ｅとを接続するための領域を残すように配置する。

【0054】

導電層１０ｆは、高濃度ドープ領域１０ａの表面層の一部をシリサイド化した領域である。高濃度ドープ領域１０ａを形成後、例えば、その表面層の一部にＣｏ等を堆積したうえでシリサイド化させる。導電層１０ｆのシリサイド化の処理は、導電層１０ｅのシリサイド化の処理と同時に行ってもよい。

【0055】

導電層１０ｇは、互いにシリサイド化された導電層１０ｅ及び導電層１０ｆを電気的に接続するコンタクト電極層である。導電層１０ｇは、絶縁層２４に設けられたコンタクトホールに導電性材料を埋め込むことによって形成される。例えば、導電層１０ｇは、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、導電層１０ｇは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。

【0056】

サイドウォール２８は、導電層１０ｄ及び導電層１０ｅの側面を覆うように形成される。サイドウォール２８は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はこれらの積層構造とすることができる。サイドウォール２８の厚さ及び幅は、例えば２ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下とすることが好適である。

【0057】

［製造方法］
以下、図９を参照して、半導体デバイス１０４の製造方法について説明する。図９は半導体デバイス１０４の製造方法を示す断面模式図である。図９（ａ）～（ｄ）のそれぞれにおいて、図の左側は図１のＡ－Ａラインの断面図に対応し、図の右側は図１のＢ－Ｂラインからみた断面図に対応する。なお、図９では、半導体デバイス１０４を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

【0058】

半導体基板２０は、第１導電形としてｐ形にドーピングされたシリコン基板として説明する。

【0059】

図９（ａ）に示すように、半導体基板２０の表面領域に分離絶縁層２２を形成する。当該工程は、図５（ａ）に示した半導体デバイス１００の製造方法と同様であるので説明を省略する。次に、図９（ｂ）に示すように、高濃度ドープ領域１０ａを形成する。当該工程は、図５（ｂ）に示した半導体デバイス１００の製造方法と同様であるので説明を省略する。高濃度ドープ領域１０ａを形成後、レジスト層Ｒを除去する。本実施形態では、この段階で、酸化膜３０を除去する工程が不要なため、ゲート酸化膜３０を汚染する可能性が少なくなる利点がある。

【0060】

続いて、図９（ｃ）に示すように、導電層１０ｄ、導電層１０ｅ、導電層１０ｆ及びサイドウォール２８を形成する。この図において、ゲート酸化膜３０が全面に残っているが薄いため図示していない。高濃度ドープ領域１０ａが形成された領域上に導電層１０ｄが形成される。導電層１０ｄの形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ポリシリコン層の膜厚は、例えば２００ｎｍとすることができる。その後、フォトリソグラフィ技術及びエッチング技術を適用して、ポリシリコン層をパターニングして導電層１０ｄを形成する。本実施の形態では、導電層１０ｄは、高濃度ドープ領域１０ａに一部が重なるが、導電層１０ｇが高濃度ドープ領域１０ａに接する領域を高濃度ドープ領域１０ａに残すようにレイアウトして、パターニングを行う。

【0061】

続いて、ポリシリコン層にイオン注入を行い、ポリシリコン層を高導電化する。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域を形成する工程を兼ねて行ってもよい。例えば、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで３×１０^１５／ｃｍ^２でイオン注入を行う。これによって、ＰＧＳ１０の領域に形成されたポリシリコン層も高ドーパント濃度となる。

【0062】

その後、サイドウォール２８を形成する。導電層１０ｄの側面並びに高濃度ドープ領域１０ａ及び分離絶縁層２２の表面の一部を覆うように酸化シリコン膜（ＳｉＯ_２）を形成する。酸化シリコン膜（ＳｉＯ_２）は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、酸化シリコン膜（ＳｉＯ_２）は、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜（ＳｉＯ_２）をエッチングすることによって、導電層１０ｄの側面を覆うようにサイドウォール２８を形成する。サイドウォール２８は、導電層１０ｄの端部から２ｎｍ以上１０ｎｍ以下程度の幅で設けることが好適である。

【0063】

さらに、導電層１０ｄの表面層及び高濃度ドープ領域１０ａの一部をシリサイド化するためのサリサイド工程を行う。当該工程は、半導体基板２０に形成される他の素子（ＭＯＳＦＥＴ等）の領域におけるｎ形のゲート電極、ソース領域及びドレイン領域をシリサイド化する工程を兼ねて行ってもよい。例えば、コバルト（Ｃｏ）を６ｎｍ程度堆積させた後、アニールを行うことによって導電層１０ｄ及び高濃度ドープ領域１０ａの一部をシリサイド化してそれぞれ導電層１０ｅ及び導電層１０ｆとする。

【0064】

サイドウォール２８を形成した後、図９（ｄ）に示すように、導電層１０ｇ、アンダーパス１４及びインダクタ導電層１２を形成する。導電層１０ｇ、アンダーパス１４及びインダクタ導電層１２は、多層配線工程によって形成することができる。まず、半導体デバイス１０４の表面を覆うように絶縁層２４を形成する。例えば、プラズマＣＶＤ等を用いて酸化シリコン（ＳｉＯ_２）及び窒化シリコン（ＳｉＮ）の絶縁膜を半導体デバイス１０４の表面を覆うように形成する。続いて、導電層１０ｇが形成される。フォトリソグラフィ技術を適用して絶縁層２４と酸化膜３０にコンタクトホールを形成する。コンタクトホールは、導電層１０ｇを設ける領域が開口となるように形成する。次に、絶縁層２４と酸化膜３０に形成されたコンタクトホールに埋め込むようにチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造を堆積させる。ただし、導電層１０ｇの材料はこれに限定されるものではない。そして、化学機械研磨（ＣＭＰ）によって余分な金属を除去することによって導電層１０ｇを形成する。

【0065】

その後、第１の実施の形態における半導体デバイス１００と同様に、半導体デバイス１００と同様に、アンダーパス１４及びインダクタ導電層１２を形成する。

【0066】

第３の実施の形態における半導体デバイス１０４では、高濃度ドープ領域１０ａ及び導電層１０ｄ～導電層１０ｇが組み合わされてＰＧＳ１０として機能する。すなわち、ＰＧＳ１０は、インダクタ導電層１２を流れる電流によって半導体基板内に誘起される誘導電流を低減させるシールドとして機能する。ＰＧＳ１０として高濃度ドープ領域１０ａ及び導電層１０ｄ～導電層１０ｇを組み合わせることで、ＰＧＳ１０の電気抵抗を従来技術に比べて低減させることができ、インダクタ導電層１２の品質係数Ｑを改善する技術的効果を高めることができる。

【符号の説明】

【0067】

１０ パターンド・グラウンド・シールド（ＰＧＳ）、１０ａ 高濃度ドープ領域、１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ 導電層、１２ インダクタ導電層、１４ アンダーパス、２０ 半導体基板、２２ 分離絶縁層、２４ 絶縁層、２８ サイドウォール、３０ 酸化膜、１００，１０２，１０４ 半導体デバイス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】