特許 7545584 安定性が改善された電力効率および面積効率の良いデジタル－時間変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-27

(45)【発行日】2024-09-04

(54)【発明の名称】安定性が改善された電力効率および面積効率の良いデジタル－時間変換器

(51)【国際特許分類】

   H03K 5/131 20140101AFI20240828BHJP

   H03K 5/00 20060101ALI20240828BHJP

   H03M 1/74 20060101ALI20240828BHJP

【ＦＩ】

H03K5/131

H03K5/00 F

H03M1/74

【請求項の数】 14

(21)【出願番号】P 2023527767

(86)(22)【出願日】2021-11-18

(65)【公表番号】

(43)【公表日】2023-10-13

(86)【国際出願番号】 US2021059956

(87)【国際公開番号】W WO2022119722

(87)【国際公開日】2022-06-09

【審査請求日】2023-05-09

(31)【優先権主張番号】17/111,208

(32)【優先日】2020-12-03

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/449,250

(32)【優先日】2021-09-28

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ウー、ジェンジェン

(72)【発明者】

【氏名】ソン、チャオ

(72)【発明者】

【氏名】ナガラジャン、カルティク

【審査官】工藤 一光

(56)【参考文献】

【文献】国際公開第２０１８／０６８８４７（ＷＯ，Ａ１）

【文献】米国特許第９６７８４８１（ＵＳ，Ｂ１）

【文献】米国特許第４８３７５７２（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１／６６－１／８８

Ｈ０３Ｋ５／００－５／２６

Ｇ０４Ｆ１０／００－１０／１０

(57)【特許請求の範囲】

【請求項1】

共通端子と、前記共通端子を共有し、前記共通端子に対し並列に接続された複数のキャパシタと、を含む容量性デジタル－アナログ変換器と、
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第１の電流源と、
前記共通端子に結合された第１の入力端子を有する比較器と、
少なくとも１つの抵抗器と、
基準電圧を発生させるために前記少なくとも１つの抵抗器を介して基準電流を駆動するように構成された第２の電流源と、前記少なくとも１つの抵抗器は、前記第２の電流源とグランドとの間に直列に接続され、
前記基準電圧を第１の電流に変換するように構成されたスイッチトキャパシタ電圧－電流変換器と、前記第１の電流源は、前記第１の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
を備える、回路。

【請求項2】

前記第１の電流源と前記共通端子との間に結合された第１のスイッチと、をさらに備え、前記第１のスイッチは、タイミング信号に応答するように構成される、
請求項１に記載の回路。

【請求項3】

前記少なくとも１つの抵抗器は、第１の抵抗器と第２の抵抗器とを備え、前記第１の抵抗器と前記第２の抵抗器とは、前記容量性デジタル－アナログ変換器のためのデジタル－アナログ（ＤＡＣ）基準電圧のためのノードを有する分圧器を形成し、
前記第１の抵抗器は、前記ノードと前記第２の電流源との間に結合され、
前記第２の抵抗器は、前記ノードとグラウンドとの間に結合され、
前記ＤＡＣ基準電圧は、前記基準電圧の分圧されたバージョンに等しい、請求項１に記載の回路。

【請求項4】

前記ノードと前記共通端子との間に結合された第２のスイッチをさらに備える、
請求項３に記載の回路。

【請求項5】

前記比較器の第２の入力端子は、前記ノードに結合される、請求項３に記載の回路。

【請求項6】

前記回路は、デジタル－時間変換器であり、前記デジタル－時間変換器は、
前記デジタル－時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
請求項５に記載の回路。

【請求項7】

前記比較器の前記第１の入力端子と前記共通端子との間に結合された第２のキャパシタをさらに備える、
請求項１に記載の回路。

【請求項8】

前記比較器の出力端子と前記第１の入力端子との間に接続されたスイッチをさらに備える、
請求項１に記載の回路。

【請求項9】

前記容量性デジタル－アナログ変換器は、
前記複数のキャパシタに対応する複数の第１のスイッチをさらに備え、前記複数の第１のスイッチにおける各第１のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第１のプレートと前記共通端子との間に結合され、前記複数の第１のスイッチは、デジタルコードに応答するように構成される、
請求項１に記載の回路。

【請求項10】

前記複数のキャパシタにおける各キャパシタの第２のプレートは、グラウンドに切り替え可能に結合される、請求項９に記載の回路。

【請求項11】

前記複数のキャパシタは、キャパシタンスの２進数列を有する一連のキャパシタを含む、請求項９に記載の回路。

【請求項12】

共通端子と、前記共通端子を共有し、前記共通端子に並列に接続された複数のキャパシタと、を含む容量性デジタル－アナログ変換器と、
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第１の電流源と、
前記共通端子に結合された第１の入力端子を有する比較器と、
少なくとも１つの抵抗器と、
基準電圧を発生させるために前記少なくとも１つの抵抗器を介して基準電流を駆動するように構成された第２の電流源と、前記少なくとも１つの抵抗器は、前記第２の電流源とグランドとの間に直列に接続され、
前記基準電圧を第１の電流に変換するように構成されたスイッチトキャパシタ電圧－電流変換器と、ここにおいて、前記第１の電流源は、前記放電電流になるように前記第１の電流をミラーリングするように構成された電流ミラーを備える、
を備える、回路。

【請求項13】

前記第１の電流源と前記共通端子との間に結合された第１のスイッチをさらに備え、前記第１のスイッチは、タイミング信号に応答して閉じるように構成される、
請求項１２に記載の回路。

【請求項14】

前記少なくとも１つの抵抗器は、第１の抵抗器と第２の抵抗器とを備え、前記第１の抵抗器と前記第２の抵抗器とは、前記容量性デジタル－アナログ変換器のためのデジタル－アナログ（ＤＡＣ）基準電圧のためのノードを有する分圧器を形成し、
前記第１の抵抗器は、前記ノードと前記第２の電流源との間に結合され、
前記第２の抵抗器は、前記ノードとグラウンドとの間に結合され、
前記ＤＡＣ基準電圧は、前記基準電圧の分圧されたバージョンに等しい、請求項１２に記載の回路。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

[0001] 本願は、２０２０年１２月３日出願の米国特許出願第１７／１１１，２０８号、および２０２１年９月２８日出願の米国特許出願第１７／４４９，２５０号の優先権および利益を主張するものであり、該出願の全体は、参照により本明細書に組み込まれる。

【技術分野】

【0002】

[0002] 本願は、デジタル－時間変換器（digital-to-time converters）に関し、より具体的には、プロセス、電圧、および温度のばらつきに対してロバストである電力効率および面積効率（area-efficient）の良いデジタル－時間変換器に関する。

【背景技術】

【0003】

[0003] フラクショナルＮ型位相ロックループ（ＰＬＬ）は、周波数合成器のため、および固定周波数またはスペクトル拡散を使用する低ジッタクロック用途のための重要なビルディングブロックである。低電力を達成しながら位相雑音およびフラクショナルスパーに対する性能の改善を提供するために、フラクショナルＮ型ＰＬＬにおいてデジタル－時間変換器（ＤＴＣ）が使用される。ＤＴＣは、デジタルコードまたはワードを時間遅延に変換し、ＰＬＬにおいて高分解能を有する真の分数分周器として機能する。ＤＴＣはまた、サンプリングオシロスコープ、ダイレクトデジタル周波数合成（ＤＤＦＳ）、ポーラー送信機、レーダー、フェーズドアレイシステム、およびタイムインターリーブＡＤＣタイミング較正を含む、他の用途に好適な基本的なビルディングブロックである。

【0004】

[0004] ＤＴＣを形成するために相補型金属酸化膜半導体（ＣＭＯＳ）遅延セルを使用することが知られている。しかしながら、ＣＭＯＳ遅延セルは、プロセス、電圧、および温度（ＰＶＴ）ばらつきに敏感である。したがって、キャパシタ充電回路を有するＤＴＣを実装することによって、改善された電源ノイズロバストネスを得ることができる。キャパシタ充電回路は、ＤＴＣによって時間遅延に変換されているデジタルワードにしたがってキャパシタを充電する。抵抗ＤＡＣ（Ｒ－ＤＡＣ）などのデジタル－アナログ変換器（ＤＡＣ）が、デジタルワードを充電キャパシタのための初期電圧（Ｖｉｎｉｔ）に変換する。次いで、Ｖｉｎｉｔに充電された充電キャパシタは、充電キャパシタ電圧が閾値電圧（Ｖｔｒｉｐ）に達するまで、定電流でさらに充電される。時間遅延は、Ｖｉｎｉｔに充電された充電キャパシタをＶｉｎｉｔからＶｔｒｉｐに充電することによる遅延に等しい。しかしながら、ＤＡＣは電力および半導体ダイ面積（die area）を消費する。さらに、ＤＴＣは、プロセス、電圧、および温度のばらつきの影響を受ける恐れがある。

【発明の概要】

【0005】

[0005] 共通端子および複数のキャパシタを含む容量性デジタル－アナログ変換器と、共通端子を介して複数のキャパシタを充電電流で充電するように構成された第１の電流源と、共通端子に結合された第１の入力端子を有する比較器とを含む回路が提供される。

【0006】

[0006] さらに、デジタル－時間変換器のための方法が提供され、本方法は、充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル－アナログ変換器内のキャパシタのアレイを充電することと、共通端子のための増加電圧を形成するために、タイミング信号に応答して、共通端子を介して充電されたキャパシタのアレイを充電電流でさらに充電することと、増加電圧がトリップ電圧に等しくなったときにその旨を決定することとを含む。

【0007】

[0007] さらに、基準電圧を第１の電流に変換するように構成された電圧－電流スイッチトキャパシタ変換器（voltage-to-current switched capacitor converter）と、充電キャパシタと、充電キャパシタを充電するための充電電流になるように第１の電流をミラーリングするように構成された電流ミラーと、充電キャパシタに結合された第１の入力と、トリップ電圧を受け取るように構成された第２の入力とを有する比較器とを含む回路が提供される。

【0008】

[0008] 最後に、共通端子および複数のキャパシタを含む容量性デジタル－アナログ変換器と、共通端子を介して伝導される放電電流で複数のキャパシタを放電させるように構成された第１の電流源と、共通端子に結合された第１の入力端子を有する比較器とを含む回路が提供される。

【0009】

[0009] これらの特徴および他の有利な特徴について、以下の詳細な説明を通してより理解することができる。

【図面の簡単な説明】

【0010】

【図1】[0010] 本開示の一態様に係る、容量性ＤＡＣ（ＣＤＡＣ）が時間遅延中に充電される充電キャパシタとして機能する例示的なＤＴＣの図である。

【図2】[0011] 図１のＤＴＣにおける充電キャパシタを充電するためのいくつかの例示的な電圧波形を例示する。

【図3】[0012] 本開示の一態様に係る、ＤＴＣのための２進重み付けＣＤＡＣの回路図である。

【図4】[0013] 本開示の一態様に係る、スイッチトキャパシタ電圧－電流変換器（switched capacitor voltage-to-current converter）および電流ミラーの回路図である。

【図5】[0014] 本開示の一態様に係る、スイッチトキャパシタ電圧－電流が充電キャパシタのための充電電流を発生させるように機能する例示的なＤＴＣの図である。

【図6】[0015] 本開示の一態様に係るＤＴＣの例示的な動作方法のフローチャートである。

【図7】[0016] 本開示の一態様に係る、各々がＤＴＣを内蔵しているいくつかの例示的な電子システムを例示する。

【図8】[0017] 本開示の一態様に係る、ＣＤＡＣが時間遅延中に放電される充電キャパシタとして機能する例示的なＤＴＣの図である。

【発明を実施するための形態】

【0011】

[0018] 本開示の実装形態およびそれらの利点は、以下に続く詳細な説明を参照することによって最良に理解される。図の１つまたは複数に例示されている同様の要素を特定するために同様の参照番号を使用していることを認識されたい。

【0012】

[0019] キャパシタＤＡＣ（ＣＤＡＣ）が充電キャパシタのためのデジタル制御電圧発生器として機能するとともに充電キャパシタ自体としても機能するデジタル－時間変換器（ＤＴＣ）が開示される。従来の充電キャパシタＤＴＣアーキテクチャと比較して、結果として得られるＤＴＣは、改善された電力効率を有し、減少した半導体ダイ面積を占有する。デジタル－時間変換器の実装による面積の減少に起因して、より多くの回路を同じダイ空間に集積することができるので、このダイ空間の減少により密度が改善される。プロセス、電圧、および温度のばらつきに対する安定性を改善するために、充電キャパシタへの充電電流を発生させるためのスイッチトキャパシタ電圧－電流変換器も開示される。

【0013】

[0020] 例示的なＤＴＣ１００が図１に示される。ＣＤＡＣ１０５は、デジタルＤＴＣコード（ｄｔｃ＿ｃｏｄｅ）に応答して初期電圧Ｖｉｎｉｔに充電される共通端子１４５を共有するキャパシタのアレイを含む。本明細書でさらに説明するように、ＣＤＡＣ１０５は、ＶｉｎｉｔがＤＡＣ基準電圧（Ｖｒｅｆ＿ｄａｃ）の分数となるように機能する。異なる分数の数は、ＣＤＡＣ１０５の分解能およびその符号化に依存する。例えば、３ビット２進符号化実装では、ＣＤＡＣ１０５は、ＤＴＣコードｄｔｃ＿ｃｏｄｅを、Ｖｉｎｉｔのための８つの可能な設定、すなわち、０Ｖ、１／８ Ｖｒｅｆ＿ｄａｃ、１／４ Ｖｒｅｆ＿ｄａｃ、３／８ Ｖｒｅｆ＿ｄａｃ、１／２ Ｖｒｅｆ＿ｄａｃ、５／８ Ｖｒｅｆ＿ｄａｃ、３／４ Ｖｒｅｆ＿ｄａｃ、および７／８ Ｖｒｅｆ＿ｄａｃのうちの１つに変換することができる。

【0014】

[0021] ＣＤＡＣ１０５内の複数のキャパシタは、Ｖｉｎｉｔに充電された後、共通端子１４５に対してすべて並列に接続されるので、単一の充電キャパシタとして機能する。ＣＤＡＣ１０５内のキャパシタがＶｉｎｉｔに充電されたら、入力クロック信号（ｃｌｋ＿ｉｎ）などのタイミング信号のエッジ（立ち上がりエッジまたは立ち下がりエッジであり得る）が、スイッチＳ１を閉じるようにトリガし、その結果、電流ミラー１１０などの電流源が、一定の充電電流Ｉｃｈｇでキャパシタの充電を開始する。
比較器１１５は、ＣＤＡＣ１０５内の共通端子電圧を閾値電圧Ｖｔｒｉｐと比較するように機能する。比較器１１５からの出力信号は、インバータ１２０によって反転されてＤＴＣ１００の出力クロック信号（ｃｌｋ＿ｄｔｃ＿ｏｕｔ）を形成し得、この出力クロック信号は、時間遅延の終わりに電源電圧にアサートされる。したがって、ＤＴＣ１００からの時間遅延は、入力クロックエッジのトリガエッジと出力クロック信号のアサートとの間の遅延に等しい。代替の実装形態では、比較器１１５は、出力クロック信号が時間遅延の終わりに立ち下がりエッジを有する（グラウンドに放電する）ように構成され得る。

【0015】

[0022] ＣＤＡＣ１０５内のキャパシタを充電するためのいくつかの例示的な波形が図２に示される。以下の説明では、ＣＤＡＣ１０５内の複数のキャパシタは、キャパシタがＶｉｎｉｔに充電される電荷再分配段階において共通端子１４５に対して並列に接続されるので、まとめて充電キャパシタと呼ばれる。第１の波形２００では、充電キャパシタは、第２の波形２０５の初期電圧Ｖｉｎｉｔ２よりも大きい初期電圧Ｖｉｎｉｔ１に充電される。入力クロック信号のトリガエッジは、時間ｔ０で発生する。両方の波形は、一定の充電電流Ｉｃｈｇから直線的に増加する。しかしながら、波形２００は、Ｖｉｎｉｔ１がＶｉｎｉｔ２よりも大きいことに起因して、波形２０５がＶｔｒｉｐに達する時間ｔ２よりも早い時間ｔ１にＶｔｒｉｐに達する。したがって、波形２００の時間ｔ０から時間ｔ１までの時間遅延Δｔ１は、波形２０５の時間ｔ０から時間ｔ２までの時間遅延Δｔ２よりも短い。

【0016】

[0023] 再び図１を参照すると、スイッチＳ１が閉じられたときに一定の充電電流Ｉｃｈｇで充電キャパシタを充電するために、任意の好適な電流源が使用され得る。特に有利な電流源は、本明細書でさらに説明するように、ＤＴＣ１００がプロセス、電圧、および温度のばらつきに対してロバストになるように機能するスイッチトキャパシタ電圧－電流変換器１３５によって形成される。スイッチトキャパシタ電圧－電流変換器１３５は、入力基準電圧Ｖｒｅｆｐを第１の電流Ｉに変換する。電流ミラー１１０などの電流源は、第１の電流Ｉを、充電キャパシタを充電する充電電流Ｉｃｈｇにミラーリングする。入力基準電圧Ｖｒｅｆｐを発生させるために、電流源１２５が、バイアス電圧Ｖｂｉａｓによってバイアスされると抵抗器に基準電流Ｉｒｅｆを駆動する。ＤＴＣ１００において、電流源１２５は、一対の抵抗器Ｒ２およびＲ１に基準電流Ｉｒｅｆを駆動するが、代替の実装形態では単一の抵抗器（または２つより多くの抵抗器）を使用してもよいことを理解されたい。代替の実装形態では、入力基準電圧Ｖｒｅｆｐを発生させるために、電圧バッファを有する電圧基準回路を電流源１２５の代わりに使用してもよい。

【0017】

[0024] 抵抗器Ｒ２およびＲ１は、電流源１２５とグラウンドとの間に直列に配置される。抵抗器Ｒ１およびＲ２は分圧器を形成し、その結果、抵抗器Ｒ１とＲ２との間の分圧器ノード１４０が、抵抗器Ｒ１およびＲ２の抵抗に依存して、入力基準電圧Ｖｒｅｆｐの分割したバージョンに等しい基準電圧Ｖｒｅｆ＿ｄａｃに充電される。これらの抵抗を適切に調整することによって、ＣＤＡＣ１０５の出力電圧範囲が入力基準電圧Ｖｒｅｆｐに対して設定され得る。

【0018】

[0025] いくつかの実装形態では、抵抗器Ｒ２は、基準電圧Ｖｒｅｆ＿ｄａｃが入力基準電圧Ｖｒｅｆｐに等しくなるように短絡または除去され得、それにより、比較器１１５のオフセットが以下のように補償され得る。比較器１１５が完全である場合、その負の端子入力電圧Ｖｎが正の入力端子におけるＶｔｒｉｐに等しいときにその出力信号を放電する。しかしながら、非理想性に起因して、負の端子入力電圧Ｖｎが、正または負であり得る何らかのオフセット電圧をＶｔｒｉｐに加えたものに等しいとき、比較器１１５は、代わりにその出力信号を放電し得る。このオフセット電圧を補償するために、比較器１１５の出力と負の入力端子との間に結合するオートゼロサンプリングスイッチＳ３が、充電キャパシタを充電する前のオートゼロ段階中に閉じられる。オートゼロ段階では、分圧器ノード１４０からオートゼロキャパシタＣａｚを介して比較器１１５の負の入力端子に結合するスイッチＳ２も閉じられて、基準電圧Ｖｒｅｆ＿ｄａｃを、比較器１１５の負の入力端子に接続された第２の端子を有するオートゼロキャパシタＶａｃの第１の端子に結合する。オートゼロ段階におけるオートゼロスイッチＳ３を介したフィードバックに起因して、オートゼロキャパシタＣａｚは、オートゼロ段階中、オフセット電圧で充電される。通常動作中では、スイッチＳ２およびＳ３は次いで開かれる。オフセット電圧をキャンセルするためにオートゼロキャパシタＣａｚを事前充電することに起因して、比較器１１５は次いで、共通端子１４５が比較器１１５のオフセット電圧に関係なくトリップ電圧Ｖｔｒｉｐに充電されたときに、その出力信号を放電し、インバータ１２０の出力をトグルする。

【0019】

[0026] ＣＤＡＣ１０５は、そのキャパシタの任意の好適な符号化を使用して形成され得る。例示的な２進符号化ＣＤＡＣ３００が図３により詳細に示される。基準電圧Ｖｒｅｆ＿ｄａｃは、初期充電段中にスイッチＳ２を流れて、キャパシタ３０５のアレイの共通端子１４５を充電する。ＣＤＡＣ３００は、３ビット幅デジタルコードｄｔｃ＿ｃｏｄｅに応答し、それにより、キャパシタのアレイは、キャパシタ４Ｃ、キャパシタ２Ｃ、キャパシタ１Ｃ、および第２の（またはダミーの）キャパシタ１Ｃ’を含む４つのキャパシタを有する。名前から暗示されるように、キャパシタのキャパシタンスに対して２進数列（binary progression）が存在し、その結果、キャパシタ４Ｃがキャパシタ２Ｃのキャパシタンスの２倍を有し、キャパシタ２Ｃが１Ｃ／１Ｃ’キャパシタの各々のキャパシタンスの２倍を有するようになる。各キャパシタは、対応する単極双投スイッチ（ＳＰＤＴ:single pole double throw）を介して共通端子１４５またはグラウンドに結合する第１のプレートを有する。例えば、キャパシタ４Ｃは、ＳＰＤＴスイッチＳ４に結合される第１のプレートを有し、キャパシタ２Ｃは、ＳＰＤＴスイッチＳ５に結合される第１のプレートを有し、キャパシタ１Ｃは、ＳＰＤＴスイッチＳ６に結合される第１のプレートを有し、キャパシタ１Ｃ’は、ＳＰＤＴスイッチＳ７に結合される第１のプレートを有する。初期充電段階中、各キャパシタのための第２のプレートとグラウンドとの間に結合するボトムスイッチＳ８が閉じられる。初期充電段中の各ＳＰＤＴスイッチの設定は、ＤＴＣコードに依存する。前述のように、３ビットＤＴＣコードは、例えば０Ｖから７／８ Ｖｒｅｆ＿ｄａｃまでの範囲の、Ｖｉｎｉｔの８つの異なる値に対応する。０Ｖ設定の場合、各ＳＰＤＴスイッチは、共通端子１４５ではなくグラウンドを選択する。しかしながら、ＤＴＣコードが増加すると、より多くのＳＰＤＴスイッチが、ＤＡＣ基準電圧Ｖｒｅｆ＿ｄａｃでそれらのそれぞれのキャパシタを充電するために、グラウンドではなく共通端子１４５を選択する。例えば、３ビットＤＴＣコードの最大値は、スイッチＳ４、Ｓ５、およびＳ６に共通端子を選択させ得るが、スイッチＳ７はグラウンドを選択する。その場合、キャパシタＳ４、Ｓ５、およびＳ６はすべて、初期充電段階中にＤＡＣ基準電圧に充電される。

【0020】

[0027] 初期充電段階においてＤＴＣコードに応答して適切なキャパシタが充電されたら、電荷再分配段階（charge redistribute phase）が生じる。電荷再分配段階は、ボトムスイッチＳ８を開くことによって開始する。これは、各キャパシタのための第２のプレートが浮動状態であるので、キャパシタアレイ３０５内のキャパシタ上の電荷が電荷再分配段階中に変化することを防止し、有利である。より一般には、グラウンドを定電圧源と置き換えて、ボトムスイッチＳ８が各キャパシタの第２のプレートと定電圧源との間に結合するようにしてもよい。スイッチＳ８は、代替の実装形態では複数のスイッチＳ８と置き換えてもよいことが理解されよう。ボトムスイッチＳ８が開かれたら、スイッチＳ２も開かれて、共通端子を分圧器ノード１４０におけるＤＡＣ基準電圧Ｖｒｅｆから分離する。次いで、すべてのＳＰＤＴスイッチは、各キャパシタのための第１のプレートが共通端子１４５に接続されるように、共通端子１４５を選択するように構成される。したがって、第１のプレート上の電荷は、初期充電段階において充電されたキャパシタから、初期充電段階において接地されたキャパシタに再分配される。ＳＰＤＴスイッチの切り替えは、非理想性に起因して、交互または非同期であり得るが、電荷注入は、ボトムスイッチＳ８の開放に起因して発生せず、これは、キャパシタの各々のための第２のプレートの浮動に起因して、すべてのキャパシタ上の総電荷を「ロック」することに留意されたい。次いで、ボトムスイッチＳ８を閉じることによって再分配段階が完了する。次いで、共通端子１４５がＶｉｎｉｔに充電され、それにより、入力クロックがアサートされて、スイッチＳ１を閉じることにより、Ｖｉｎｉｔに充電された充電キャパシタの充電をトリガし得る。

【0021】

[0028] 電流ミラー１１０を有する例示的なスイッチトキャパシタ電圧－電流変換器１３５が図４に示される。差動増幅器４０５は、差動増幅器４０５の出力とその負の入力端子との間に結合されたフィードバックキャパシタＣ３を有し、入力基準電圧Ｖｒｅｆｐとその負の入力端子電圧との間の差を積分する誤差積分器を形成する。増幅器４０５は、ＮＭＯＳトランジスタＭ４のゲートを駆動し、ＮＭＯＳトランジスタＭ４は、減衰抵抗器（degeneration resistor）Ｒｄｇ（または他の実装形態ではグラウンド）に接続されたソースと、ダイオード接続されたＰＭＯＳトランジスタＭ３のドレインおよびゲートに接続されたドレインとを有する。トランジスタＭ３は、電流ミラーＰＭＯＳトランジスタＭ２と共に電流ミラーを形成する。同様に、トランジスタＭ３は、電流ミラーＰＭＯＳトランジスタＭ１と共に電流ミラー１１０を形成する。トランジスタＭ１、Ｍ２、およびＭ３のソースは、電源電圧用の電源端子に接続する。トランジスタＭ１およびＭ２のゲートは、ダイオード接続されたトランジスタＭ３のゲートに接続する。増幅器４０５がトランジスタＭ４に電流を伝導させると、その電流はトランジスタＭ３およびＭ１を介してミラーリングされて第１の電流Ｉを形成し、この第１の電流Ｉは、電流ミラー１１０によってミラーリングされて充電電流Ｉｃｈｇを形成する。トランジスタＭ１は、充電電流Ｉｃｈｇが第１の電流Ｉの係数Ｋ倍となるように、トランジスタＭ２に対してサイズ決めされる。トランジスタＭ１のドレインは、スイッチＳ１１を介してキャパシタＣ１の第１のプレートに結合し、またスイッチＳ９を介してグラウンドにも結合する。キャパシタＣ１の第２のプレートが、グラウンドに接続する。キャパシタＣ１の第１のプレートも、スイッチＳ１０を介してグラウンドに結合する。さらに、キャパシタＣ１の第１のプレートは、スイッチＳ１２を介してキャパシタＣ２の第１のプレートに結合する。キャパシタＣ２の第２のプレートは、グラウンドに接続する。キャパシタＣ２の第１のプレートは、スイッチＳ１３を介して増幅器４０５の負の入力端子に結合する。

【0022】

[0029] 水晶発振器（図示せず）などのクロック源は、スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、およびＳ１３を制御するためのクロック信号を生成する。クロック信号は周波数Ｆ_ＣＬＫで２つの位相間で振動する。例えば、クロック信号の第１の位相φ１は、クロック信号が電源電圧に充電されるときに対応し得、第２の位相φ２は、クロック信号が放電されるときに対応し得るが、代替の実装形態では、これらの２つの位相を逆にしてもよい。スイッチＳ１１およびＳ１２は、クロック信号が位相φ１にあるときに閉じる。位相φ１の間、電流Ｉは、閉じられたスイッチＳ１１およびＳ１２を介してキャパシタＣ１およびＣ２を充電する。スイッチＳ９、Ｓ１０、およびＳ１３は、位相φ１の間、開いている。位相φ２において、スイッチＳ９、Ｓ１０、およびＳ１３は閉じ、スイッチＳ１１およびＳ１２は開く。位相φ２において、キャパシタＣ２上の電荷は、増幅器４０５の負の入力端子を駆動する。キャパシタＣ１は、位相φ２の間に放電され、第１の電流Ｉは、閉じられたスイッチＳ９を介してグラウンドに放電する。このスイッチのクロッキングが与えられると、第１の電流Ｉが２＊Ｆ_ＣＬＫ＊Ｖｒｅｆｐ＊Ｃ１に等しいことがわかる。電流ミラートランジスタＭ１は、充電電流Ｉｃｈｇが第１の電流Ｉの比例定数Ｋ倍に等しくなるように、第１の電流Ｉをミラーリングする。したがって、充電電流Ｉｃｈｇは、Ｋ＊２＊Ｆ_ＣＬＫ＊Ｖｒｅｆｐ＊Ｃ１に等しい。この充電電流Ｉｃｈｇについての関係が、本明細書で開示されるＤＴＣからのタイミング遅延に対するプロセス、電圧、および温度のばらつきを低減するのに非常に有利であることを示すために、本明細書で開示されるＤＴＣの最大タイミング遅延をＣ_ＤＡＣ＊（Ｖｔｒｉｐ／Ｉｃｈｇ）と表すことができると考える。ここで、Ｃ_ＤＡＣは、ＣＤＡＣキャパシタアレイのキャパシタンス（充電キャパシタのキャパシタンス）である。先述のようにＶｔｒｉｐとＶｒｅｆｐが等しい場合、最大遅延を、（１／Ｋ）＊（１／Ｆ_ＣＬＫ）＊（Ｃ_ＤＡＣ／Ｃ１）と表すことができる。これらの係数は、抵抗器またはキャパシタの精度に依存する従来のＤＴＣとは対照的に、ＤＴＣ１００を含む集積回路において正確に容易に制御される。

【0023】

[0030] トランジスタＭ１、Ｍ２、およびＭ３間の不一致誤差は、スイッチングマトリックス４１０を介してダイナミックエレメントマッチング（ＤＥＭ）技法を使用することによって改善され得る。スイッチングマトリックス４１０は、トランジスタＭ１、Ｍ２、およびＭ３の役割を動的にスワップするがそれらの間の相対的なミラー比を変えないでおくように、トランジスタＭ１、Ｍ２、およびＭ３のドレイン接続を動的に切り替える。例えば、スイッチングマトリックス４１０の第１の構成では、トランジスタＭ３のドレインは、図４に示されるように、トランジスタＭ４のドレインに接続される。しかしながら、スイッチングマトリックス４１０の第２の構成では、トランジスタＭ３のドレインは、代わりにスイッチＳ１１に接続される。この第２の構成では、次いで、電流ミラートランジスタＭ２のドレインは、スイッチングマトリックス４１０を介してトランジスタＭ４のドレインに接続され得る。同様に、電流ミラートランジスタＭ１のドレインは、通常、スイッチＳ１（図１）に結合されるが、スイッチングマトリックス４１０を介して他のスイッチング構成で動的に切り替えられて、代わりにスイッチＳ１１またはトランジスタＭ４のドレインのいずれかに接続する。結果として生じる電流ミラー素子のスワッピングが、位相φ２において、キャパシタ充電動作に影響を及ぼすことなくトリガされ得る。

【0024】

[0031] 再び図４を参照すると、増幅器４０５のオフセットは、比較器１１５に関して説明したのと同様に、オートゼロ技法によって除去され得る。クロック位相φ１の間、増幅器４０５の負の入力と増幅器４０５の出力との間に接続するスイッチＳａｚ１と、基準電圧ＶｒｅｆｐのノードとオートゼロキャパシタＣａｚ１の第１のプレートとの間に接続するスイッチＳａｚ２とが閉じられる。オートゼロキャパシタＣａｚ２の第２のプレートは、増幅器４０５の負の入力に接続する。キャパシタＣ３と増幅器４０５の負の入力との間に接続するオートゼロスイッチＳａｚ３は、キャパシタＣ３上の蓄積された電荷を保持するためにクロック位相φ１の間は開いている。したがって、増幅器４０５のオフセット電圧は、クロック位相φ２の間にオートゼロキャパシタＣａｚ１上でサンプリングされる。位相φ２において、スイッチＳａｚ１およびＳａｚ２は開かれ、スイッチＳａｚ３は閉じられ、その結果、増幅器４０５におけるオフセットは、事前充電されたキャパシタＣａｚ１によってキャンセルされる。キャパシタＣ２からの誤差信号は、クロック位相φ２の間にスイッチＳ１３を閉じることによって転送されるが、スイッチＳａｚ３も閉じられて、増幅器４０５およびキャパシタＣ３と共に積分器が形成される。したがって、充電電流Ｉｃｈｇを発生させる際にスイッチトキャパシタ電圧－電流変換器１３５を使用することは、ＤＴＣによって生成されるタイミング遅延がプロセス、電圧、および温度のばらつきに対してロバストであることを確実にすることに関して非常に有利である。

【0025】

[0032] 次に図５を参照すると、例示的なＤＴＣ５００が示され、ここでは、スイッチトキャパシタ電圧－電流変換器１３５および電流ミラー１１０は、ＤＴＣ１００に関して説明したように、充電電流Ｉｃｈｇを発生させるように機能する。ＤＴＣ５００において、充電キャパシタ５０５は、ＣＤＡＣ内に一体化されていないが、代わりにＤＡＣ５１０によって設定される初期電圧Ｖｉｎｉｔで別個に充電される。ＤＴＣ５００の残りの構成要素は、ＤＴＣ１００に関して説明したように機能する。充電キャパシタ５０５およびＤＡＣ５１０を形成するために単一のＣＤＡＣが使用される場合、ＤＴＣ５００はＤＴＣ１００に分解される。しかしながら、ＣＤＡＣの使用によってもたらされる電力およびダイ空間の節約がなくても、ＤＴＣ５００は、充電電流Ｉｃｈｇを発生させるためにスイッチトキャパシタ電圧－電流変換器１３５を使用することに起因して、プロセス、電圧、および温度のばらつきに対して依然としてロバストである。

【0026】

[0033] 次に、図６のフローチャートを参照して、ＣＤＡＣを含むＤＴＣの例示的な動作方法を説明する。本方法は、充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル－アナログ変換器内のキャパシタのアレイを充電する動作６００を含む。キャパシタのアレイのための共通端子１４５を初期電圧Ｖｉｎｉｔに充電することは、動作６００の一例である。さらに、本方法は、タイミング信号のエッジに応答して行われ、共通端子のための増加電圧を形成するために、共通端子を介して、充電されたキャパシタのアレイを充電電流でさらに充電することを含む動作６０５を含む。入力クロック信号のトリガエッジの後に共通端子１４５を介してＣＤＡＣキャパシタを充電することは、動作６０５の一例である。最後に、本方法は、増加電圧がトリップ電圧に等しくなったときにその旨を決定する動作６１０を含む。比較器１１５における比較は、動作６１０の一例である。

【0027】

[0034] 本明細書で開示されるＤＴＣは、有利なことに任意の好適なモバイルデバイスまたは電子システムに内蔵され得る。例えば、図７に示されるように、セルラ電話７００、ラップトップコンピュータ７０５、およびタブレットＰＣ７１０はすべて、本開示に係るＤＴＣを含み得る。音楽プレーヤ、ビデオプレーヤ、通信デバイス、およびパーソナルコンピュータなどの他の例示的な電子システムも、本開示にしたがって構築されたＤＴＣを用いて構成され得る。

【0028】

[0035] 再びＤＴＣ１００を参照すると、ＣＤＡＣ１０５によって形成される充電キャパシタが、時間遅延の間に充電されるのではなく代わりに放電される代替の実装形態において、同じ有利な密度および電力の向上、ならびにプロセス、電圧、および温度のばらつきに対するロバストネスが提供され得る。例示的な放電ＤＴＣ８００が図８に示される。ＣＤＡＣ１０５は、ＤＴＣ１００に関して説明したように、デジタルコードを変換して、ＣＤＡＣ１０５の再分配段階中に共通端子１４５に対してＣＤＡＣキャパシタによって蓄電された初期電圧Ｖｉｎｉｔにするように機能する。電流ミラー８１０は、スイッチトキャパシタ電圧－電流変換器８０５からの第１の電流をミラーリングして、放電電流Ｉｄｉｓｃｈａｒｇｅを形成する。電流ミラー８１０は、ＤＴＣ１００に関して説明したのと同様に、スイッチＳ１を介して共通端子１４５に接続し、それにより、スイッチＳ１がトリガクロック信号エッジに応答して閉じられて時間遅延を開始したとき、放電電流ＩｄｉｓｃｈａｒｇｅがＣＤＡＣキャパシタを放電させると電圧Ｖｉｎｉｔが放電し始める。

【0029】

[0036] 比較器８１５も、比較器１１５に関して説明したのと同様に、初期電圧Ｖｉｎｉｔがトリップ電圧Ｖｔｒｉｐ１に等しくなるまで低下したときにその旨を決定するように機能する。ただし、ＤＴＣ１００のトリップ電圧Ｖｔｒｉｐは初期電圧Ｖｉｎｉｔよりも大きかったが、トリップ電圧Ｖｔｒｉｐ１は初期電圧Ｖｉｎｉｔよりも小さい。比較器８１５の出力（ｃｌｋ＿ｄｔｃ＿ｏｕｔ）は、ＣＤＡＣキャパシタがトリップ電圧Ｖｔｒｉｐ１よりも小さくなるまで放電されたときである時間遅延の終わりにハイになるので、ＤＴＣ８００内にインバータ１２０と同等のインバータは必要ない。ＤＴＣ８００の残りの部分は、ＤＴＣ１００に関して説明したように機能する。

【0030】

[0037] 多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく行われ得ることが理解されるよう。この点から、本開示の範囲は、本明細書で例示および説明された特定の実装形態がそれらのいくつかの例にすぎないので、それらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的同等物の範囲に十分に相応するべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
共通端子および複数のキャパシタを含む容量性デジタル－アナログ変換器と、
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第１の電流源と、
前記共通端子に結合された第１の入力端子を有する比較器と、
を備える、回路。
［Ｃ２］
前記第１の電流源と前記共通端子との間に結合された第１のスイッチをさらに備え、前記第１のスイッチは、タイミング信号に応答するように構成される、
Ｃ１に記載の回路。
［Ｃ３］
少なくとも１つの抵抗器と、
基準電圧を発生させるために前記少なくとも１つの抵抗器を介して基準電流を駆動するように構成された第２の電流源と、
をさらに備える、Ｃ１に記載の回路。
［Ｃ４］
前記基準電圧を第１の電流に変換するように構成されたスイッチトキャパシタ電圧－電流変換器をさらに備え、前記第１の電流源は、前記第１の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
Ｃ３に記載の回路。
［Ｃ５］
前記少なくとも１つの抵抗器は、前記容量性デジタル－アナログ変換器のためのデジタル－アナログ（ＤＡＣ）基準電圧のための分圧器ノードを有する分圧器を備える、Ｃ４に記載の回路。
［Ｃ６］
前記分圧器ノードと前記共通端子との間に結合された第２のスイッチをさらに備える、
Ｃ５に記載の回路。
［Ｃ７］
前記比較器の第２の入力端子は、前記分圧器ノードに結合される、Ｃ５に記載の回路。
［Ｃ８］
前記回路は、デジタル－時間変換器であり、前記デジタル－時間変換器は、
前記デジタル－時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
Ｃ７に記載の回路。
［Ｃ９］
前記分圧器は、
前記分圧器ノードと前記第２の電流源との間に結合された第１の抵抗器と、
前記分圧器ノードとグラウンドとの間に結合された第２の抵抗器と、
を備える、Ｃ５に記載の回路。
［Ｃ１０］
前記比較器の前記第１の入力端子と前記共通端子との間に結合された第２のキャパシタをさらに備える、
Ｃ１に記載の回路。
［Ｃ１１］
前記比較器の出力端子と前記第１の入力端子との間に接続されたスイッチをさらに備える、
Ｃ１に記載の回路。
［Ｃ１２］
前記容量性デジタル－アナログ変換器は、
前記複数のキャパシタに対応する複数の第１のスイッチをさらに備え、前記複数の第１のスイッチにおける各第１のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第１のプレートと前記共通端子との間に結合され、前記第１の複数の第１のスイッチは、デジタルコードに応答するように構成される、
Ｃ１に記載の回路。
［Ｃ１３］
前記複数のキャパシタにおける各キャパシタの第２のプレートは、グラウンドに切り替え可能に結合される、Ｃ１２に記載の回路。
［Ｃ１４］
前記複数のキャパシタは、キャパシタンスの２進数列を有する一連のキャパシタを含む、Ｃ１２に記載の回路。
［Ｃ１５］
デジタル－時間変換器を動作させるための方法であって、
充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル－アナログ変換器内のキャパシタのアレイを充電することと、
共通端子のための増加電圧を形成するために、タイミング信号に応答して、前記共通端子を介して前記充電されたキャパシタのアレイを充電電流でさらに充電することと、
前記増加電圧がトリップ電圧に等しくなったときにその旨を決定することと、
を備える、方法。
［Ｃ１６］
スイッチトキャパシタ電圧－電流変換器において基準電圧を第１の電流に変換することと、
前記充電電流を形成するために、電流ミラーにおいて前記第１の電流をミラーリングすることと、ここにおいて、前記デジタル－時間変換器の時間遅延は、前記タイミング信号のトリガリングエッジから、前記増加電圧が前記トリップ電圧に等しくなるときまでの遅延に等しい、
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
基準電流を発生させることと、
前記基準電圧を形成するために、抵抗器を介して前記基準電流を駆動することと、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記基準電流から前記トリップ電圧を発生させることをさらに備える、
Ｃ１７に記載の方法。
［Ｃ１９］
前記充電されたキャパシタのアレイを形成するために、前記容量性デジタル－アナログ変換器内の前記キャパシタのアレイを充電することは、
第１の段階において、前記キャパシタのアレイ内の前記キャパシタのサブセットに電荷を供給するために、前記キャパシタの前記サブセットを前記トリップ電圧に充電することと、
第２の段階において、前記充電されたキャパシタのアレイを形成するために、前記キャパシタのサブセットから前記キャパシタのアレイ内の前記キャパシタすべてに前記電荷を再分配することと、
を備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記キャパシタのアレイと定電圧源との間に結合された１つまたは複数のスイッチを開くことによって、前記電荷の再分配中に前記キャパシタのアレイを前記定電圧源から分離することをさらに備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記充電電流を供給するように構成された電流源を前記共通端子に結合するために、前記タイミング信号に応答してスイッチを閉じることをさらに備える、
Ｃ１５に記載の方法。
［Ｃ２２］
基準電圧を第１の電流に変換するように構成された電圧－電流スイッチトキャパシタ変換器と、
充電キャパシタと、
前記充電キャパシタを充電するための充電電流になるように前記第１の電流をミラーリングするように構成された電流ミラーと、
前記充電キャパシタに結合された第１の入力と、トリップ電圧を受け取るように構成された第２の入力とを有する比較器と、
を備える、回路。
［Ｃ２３］
前記電流ミラーを前記充電キャパシタに結合するためにタイミング信号に応答して閉じるように構成されたスイッチをさらに備える、
Ｃ２２に記載の回路。
［Ｃ２４］
前記充電キャパシタを形成するためのキャパシタのアレイを含む容量性デジタル－アナログ変換器をさらに備える、
Ｃ２２に記載の回路。
［Ｃ２５］
前記回路は、セルラ電話内に含まれる、Ｃ２１に記載の回路。
［Ｃ２６］
共通端子および複数のキャパシタを含む容量性デジタル－アナログ変換器と、
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第１の電流源と、
前記共通端子に結合された第１の入力端子を有する比較器と、
を備える、回路。
［Ｃ２７］
前記第１の電流源と前記共通端子との間に結合された第１のスイッチをさらに備え、前記第１のスイッチは、タイミング信号に応答して閉じるように構成される、
Ｃ２６に記載の回路。
［Ｃ２８］
少なくとも１つの抵抗器と、
基準電圧を発生させるために、前記少なくとも１つの抵抗器を介して基準電流を駆動するように構成された第２の電流源と、
をさらに備える、Ｃ２６に記載の回路。
［Ｃ２９］
前記基準電圧を第１の電流に変換するように構成されたスイッチトキャパシタ電圧－電流変換器をさらに備え、ここにおいて、前記第１の電流源は、前記放電電流になるように前記第１の電流をミラーリングするように構成された電流ミラーを備える、
Ｃ２８に記載の回路。
［Ｃ３０］
前記少なくとも１つの抵抗器は、前記容量性デジタル－アナログ変換器のためのデジタル－アナログ（ＤＡＣ）基準電圧のための分圧器ノードを有する分圧器を備える、Ｃ２９に記載の回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】