特許 7545957 導電性膜を備えた側壁メッキ用パッケージ方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-28

(45)【発行日】2024-09-05

(54)【発明の名称】導電性膜を備えた側壁メッキ用パッケージ方法

(51)【国際特許分類】

   H01L 23/50 20060101AFI20240829BHJP

   H01L 21/56 20060101ALI20240829BHJP

【ＦＩ】

H01L23/50 D

H01L21/56 R

【請求項の数】 19

(21)【出願番号】P 2021507844

(86)(22)【出願日】2020-02-07

(65)【公表番号】

(43)【公表日】2023-03-08

(86)【国際出願番号】 US2020017131

(87)【国際公開番号】W WO2021133419

(87)【国際公開日】2021-07-01

【審査請求日】2023-02-06

(31)【優先権主張番号】201911347346.8

(32)【優先日】2019-12-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】521062505

【氏名又は名称】ヴィシャイ ジェネラル セミコンダクター，エルエルシー

(74)【代理人】

【識別番号】100079980

【弁理士】

【氏名又は名称】飯田 伸行

(74)【代理人】

【識別番号】100167139

【弁理士】

【氏名又は名称】飯田 和彦

(72)【発明者】

【氏名】ジン，ロンナン

(72)【発明者】

【氏名】カラー，ハインリッヒ

(72)【発明者】

【氏名】リュー，ジュンフェン

(72)【発明者】

【氏名】ディン，フイイン

(72)【発明者】

【氏名】シュミット，トーマス

【審査官】庄司 一隆

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０１８１１２２（ＵＳ，Ａ１）

【文献】特開２０１２－０７４５１７（ＪＰ，Ａ）

【文献】特開２０１６－２１９５２０（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０２５８２７３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／５０

Ｈ０１Ｌ ２１／５６

(57)【特許請求の範囲】

【請求項1】

パッケージアセンブリから半導体ダイパッケージを製造する方法であって、
少なくともそれぞれが上面および底面を有する第１リード部および第２リード部と、この第１リード部の前記上面上の第１集積回路ダイと、この第２リード部の前記上面上の第２集積回路とを有するリードフレームを用意し、
前記リードフレームの少なくとも一部および前記第１集積回路ダイの少なくとも一部および前記第２集積回路を、上部主面および底部主面を有する成形封入部に封入し、
前記第１リード部および前記第２リード部の前記底面に第１電気メッキを行い、
前記成形封入部の前記上面に接続膜を成膜し、
前記成形封入部の前記上部主面を介して前記第２リード部の前記底面の第１電気メッキ部を切り進めて、前記第２リード部の第１リード側壁および第２リード側壁が露出したチャネル部を形成し、
導電性膜を成膜して、前記第１リード部の前記底面と前記第２リード部の前記底面とを接続し、
前記接続膜を取り外し、
前記チャネル部を介して、前記第１リード側壁および前記第２リード側壁に第２電気メッキを行い、そして
前記導電性膜を取り外す、
ことを特徴とするパッケージアセンブリから半導体ダイパッケージを製造する方法。

【請求項2】

前記切り進め時に、さらに、前記接続膜に部分的なカット部を形成する請求項１に記載の方法。

【請求項3】

前記第１電気メッキおよび前記第２電気メッキのメッキ材が少なくともスズ材およびスズ合金材のどちらかを有する請求項１に記載の方法。

【請求項4】

前記チャネル部が前記第２リード部を２つの部分に分離する請求項１に記載の方法。

【請求項5】

前記第１リード部上の前記第１集積回路ダイをボンディングワイヤによって前記第２リード部の前記２つの部分のうちの第１部分に電気的に接続する請求項４に記載の方法。

【請求項6】

前記第２集積回路が前記第２リード部の前記２つの部分のうちの第２部分上にある請求項５に記載の方法。

【請求項7】

前記第１リード部の前記底面および前記第２リード部の前記底面をメッキする際に、
前記パッケージアセンブリを溶液に浸漬し、
電源を前記リードフレームおよび前記溶液内のメッキ材に電気的に結合し、そして
前記電源によって電流を前記リードフレームに印加する請求項１に記載の方法。

【請求項8】

パッケージアセンブリから半導体パッケージを製造する方法であって、
少なくともそれぞれが上面および底面を有する第１リード部および第２リード部と、この第１リード部の前記上面上の第１集積回路ダイと、この第２リード部の前記上面上の第２集積回路とを有するリードフレームを用意し、
前記リードフレームの少なくとも一部および前記第１集積回路ダイの少なくとも一部および前記第２集積回路を、上部主面および底部主面を有する成形封入部に封入し、
前記第１リード部の前記底面および第２リード部の前記底面に第１電気メッキを行い、
導電性膜を成膜して、前記第１リード部の前記底面および前記第２リード部の前記底面を接続し、
前記成形封入部、前記第２リード部、および前記第２リード部の前記底面上の前記第１電気メッキを切り進めて、前記第２リード部の第１リード側壁および第２リード側壁が露出したチャネル部を形成し、
前記チャネル部を介して、前記第１リード側壁および前記第２リード側壁に第２電気メッキを行い、そして
前記導電性膜を取り外す、
ことを特徴とするパッケージアセンブリから半導体パッケージを製造する方法。

【請求項9】

前記切り進め時に、さらに、前記導電性膜に部分的なカット部を形成する請求項８に記載の方法。

【請求項10】

前記チャネル部が前記第２リード部を２つの部分に分離する請求項８に記載の方法。

【請求項11】

前記第１リード部上の前記第１集積回路ダイをボンディングワイヤによって前記第２リード部の前記２つの部分のうちの第１部分に電気的に接続する請求項１０に記載の方法。

【請求項12】

前記第２集積回路が前記第２リード部の前記２つの部分のうちの第２部分上にある請求項１１に記載の方法。

【請求項13】

前記第１リード部の前記底面および前記第２リード部の前記底面をメッキする際に、
前記パッケージアセンブリを溶液に浸漬し、
電源を前記リードフレームおよび前記溶液内のメッキ材に電気的に結合し、そして
前記電源によって電流を前記リードフレームに印加する請求項８に記載の方法。

【請求項14】

それぞれがダイ表面およびメッキ面を有する複数のリード部と、このダイ表面に設けた集積回路ダイとを有するリードフレームアセンブリからリード側壁濡れ性半導体ダイパッケージを製造する方法であって、
対向する第１主面および第２主面を有する成形封入部内に前記リードフレームアセンブリを部分的に埋設し、
前記複数のリード部それぞれの前記メッキ面に第１電気メッキを行い、
前記成形封入部の前記第１主面に第１接続膜を成膜し、
前記リードフレームアセンブリを個々の半導体パッケージに単体化し、単体化する際に、
前記成形封入部の前記第２主面を介して第１方向にそって前記第１接続膜またはこの第１接続膜の一部までの深さに第１の一連の平行カット部を形成し、
前記第１方向に対して実質的に垂直な第２方向にそって、前記成形封入部の前記第２主面、前記複数のリード部それぞれ、および前記複数のリード部それぞれの電気メッキ部を切り進んで前記第１接続膜または前記第１接続膜の一部までの深さに第２の一連の平行なカット部を形成して、前記複数のリード部それぞれの第１リード側壁および第２リード側壁が露出するチャネル部を形成し、
前記複数のリード部それぞれの前記メッキ面に第２接続膜を成膜し、
前記第１接続膜を取り外して、個々のリード側壁濡れ性半導体パッケージを分離し、
前記チャネル部を介して前記複数のリード部それぞれの前記第１リード側壁および前記第２リード側壁に第２電気メッキを行う
ことを特徴とする前記方法。

【請求項15】

各回路ダイをボンディングワイヤによって隣接リード部に電気的に接続する請求項１４に記載の方法。

【請求項16】

前記複数のリード部それぞれのメッキ面をメッキする際に、
前記複数のリード部それぞれの前記メッキ面にメッキ材を供給し、
これら複数のリード部に電源を電気的に結合し、そして
この電源によって前記複数のリード部に電流を印加する請求項１５に記載の方法。

【請求項17】

前記第１接続膜を取り外す際に、前記第１接続膜を取り外してから、前記複数のリード部それぞれの前記第１リード側壁および前記第２リード側壁に第２電気メッキを行う請求項１４に記載の方法であって、
さらに、前記複数のリード部それぞれの前記第１リード側壁および前記第２リード側壁に第２電気メッキを行った後に前記第２接続膜を取り外す方法。

【請求項18】

さらに、前記複数のリード部それぞれの前記メッキ面を成膜してから、前記成形封入部に前記リードフレームアセンブリを埋設し、そして
この膜を取り外してから、前記複数のリード部それぞれの前記メッキ面に前記第１電気メッキを行う請求項１４に記載の方法。

【請求項19】

前記第１リード部および前記第２リード部の前記底面に前記導電性膜を接続した状態で、前記成形封入部、前記第２リード部、および前記第２リード部の前記底面上の前記第１電気メッキを切り進めて、前記チャネル部を形成する請求項８に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

リード部のないリードレス半導体ダイパッケージの場合、集積回路ダイ（またはダイス）をプリント回路基板（ＰＣＢ）にフラットリードを使用して電気的かつ物理的に結合する。この場合、プリント回路基板（ＰＣＢ）に延在するスルーホールは使用しない。これら半導体ダイパッケージは“リードなし”または“リードレス”パッケージと呼ばれているが、本発明では用語“リード部”はフラットなリードなしパッケージ上に存在するフラットな導体パッドを指すものとする。これら半導体ダイパッケージは、パッケージの外周を超えて延在するリード部が無いという意味では“リード部”をもたない。フラットなリードなしパッケージは“ＱＦＮ”パッケージ（ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄｓ ｐａｃｋａｇｅ）として分類することができ、パッケージの４側面すべてにリード部を有し、また“ＤＦＮ”パッケージ（ｄｕａｌ ｆｌａｔ ｎｏ－ｌｅａｄｓ ｐａｃｋａｇｅ）としても分類することができ、これは２つの対向側部にリード部を有する。これら半導体ダイパッケージ内部では、一つかそれ以上の集積回路ダイが非導電性成形材内に封入されている。銅などの金属からなる導電性リードフレームが半導体ダイパッケージの内部素子に結合し、ＰＣＢに電気的に結合できるリード部を外部に露出する。フラットなリードなしパッケージに対する改良は常に行われている。

【0002】

リードレス半導体ダイパッケージは、このパッケージの周辺を超えて延在するリード部をもつパッケージと比較した場合いくつかの作用効果を有する。この半導体ダイパッケージは、他の型式の半導体ダイパッケージよりも薄型である。また、このような半導体ダイパッケージはスペースを大きく取ることがなく、従って印刷回路板上の“設置面積（ｆｏｏｔｐｒｉｎｔ）”は、半導体ダイパッケージの周辺を超えて延在するリード部を有する通常のパッケージよりも小さい。また、このようなリードレス半導体ダイパッケージの熱特性は、パッケージの周辺を超えて延在するリード部をもつパッケージよりもすぐれている。

【0003】

ＱＦＮパッケージやＤＦＮパッケージに関する限り、技術上の課題はパッケージのリード部に対するはんだ接続の検査である。ＱＦＮパッケージやＤＦＮパッケージに対する適正な接続を確保するためには、接続を検査する必要がある。これら検査については、Ｘ線などによって、あるいは自動光学検査（ＡＯＩ）などによって実施できる。自動光学検査（ＡＯＩ）システムを使用して、半導体デバイスやプリント回路基板（ＰＣＢ）の欠陥を検査できる。ＱＦＮパッケージやＤＦＮパッケージについては、リード部の側部または“フランク（ｆｌａｎｋ）”の部分が、例えばはんだを露出リード部の側部や側壁に毛管作用によって運ぶなどしてはんだによって湿潤されるようにリード部が配向している場合には、Ｘ線検査よりもコストの低いＡＯＩが可能である。

【0004】

従来のリード部湿潤化装置の場合、複数の表面を同じメッキ材で同時にメッキする必要があるステップカットプロセスによって形成することができるが、複数の表面を同時にメッキすることは複雑であり、また特定の表面に対する標的化メッキは不可能である。

【0005】

従って、濡れ性フランクを有する半導体ダイパッケージを効率よく製造する方法が依然として求められている。

【発明の概要】

【0006】

本発明の一つの態様に係るパッケージアセンブリ（ｐａｃｋａｇｅ ａｓｓｅｍｂｌｙ）から半導体ダイパッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ ｐａｃｋａｇｅ）を製造する方法は、それぞれが上面および底面を有する少なくとも第１リード部および第２リード部を有するリードフレーム、第１リード部の上面に設ける第１集積回路ダイ、第２リード部の上面に設ける第２集積回路ダイ、および少なくともリードフレームの一部および第１集積回路ダイおよび第２集積回路ダイの少なくとも一部を取り囲み、上部主面および底部主面を有する成形封入部（ｍｏｌｄ ｅｎｃａｐｓｕｌａｔｉｏｎ）を包含する方法である。第１および第２リード部の底面については、第１電気メッキを行うことができる。成形封入部の上面に接続膜を成膜することができる。成形封入部の上部主面を介して第２リード部の底面の第１電気メッキ部にカット部を形成し、第２リード部の第１リード側壁および第２リード側壁が露出するチャネル部を形成することができる。導電性膜を成膜して、第１リード部の底面と第２リード部の底面とを接続することができる。接続膜については、取り外すことができる。このチャネル部を介して、第１リード側壁および第２リード側壁に第２電気メッキを行い、かつ導電性膜を取り外すことができる。

【0007】

本発明の一つの態様に係るパッケージアセンブリから半導体ダイパッケージを製造する方法は、それぞれが上面および底面を有する少なくとも第１リード部および第２リード部を有するリードフレーム、第１リード部の上面に設ける第１集積回路ダイ、第２リード部の上面に設ける第２集積回路ダイ、および少なくともリードフレームの一部および第１集積回路ダイおよび第２集積回路ダイの少なくとも一部を取り囲み、上部主面および底部主面を有する成形封入部を包含する方法である。第１および第２リード部の底面については、第１電気メッキを行うことができる。導電性膜を成膜して、第１リード部の底面と第２リード部の底面とを接続することができる。カット部を形成し、成形封入部、第２リード部、および第２リード部の底面の第１電気メッキ部を介して第２リード部の第１リード側壁および第２リード側壁が露出するチャネル部を形成することができる。このチャネル部を介して、第１リード側壁および第２リード側壁に第２電気メッキを行い、かつ導電性膜を取り外すことができる。

【0008】

本発明の一つの態様に係るリードフレームアセンブリからリード側壁濡れ性半導体ダイパッケージを製造する方法はそれぞれがダイ表面とメッキ面を有する複数のリード部、およびダイ表面に配列した集積回路ダイを包含する方法である。リードフレームアセンブリについては、対向する第１主面および第２主面を有する成形封入部内に部分的に埋設することができる。複数のリード部それぞれのメッキ面に第１電気メッキを行うことができる。成形封入部の第１主面には接続膜を成膜することができる。このリードフレームアセンブリは個々の半導体ダイパッケージに単体化（ｓｉｎｇｕｌａｔｅｄ）することができる。この単体化のさいには、成形封入部の第２主面を介して第１方向切断にそって第１の一連の平行カット部を接続膜かまたはこの接続膜の一部までの深さに形成し、第１方向に対して実質的に垂直な第２方向にそって第２の一連の平行なカット部を形成する。この第２の一連のカット部は成形封入部の第２主面、複数のリード部それぞれ、および複数のリード部それぞれの電気メッキ部を介して接続膜またはこの接続膜までの深さに形成し、複数のリード部それぞれの第１リード側壁および第２リード側壁が露出するチャネル部を形成する。このチャネル部を介して、複数のリード部それぞれの第１リード側壁および第２リード側壁に第２電気メッキを行うことができる。接続膜を取り外し、個々のリード側壁濡れ性半導体ダイパッケージ（ｌｅａｄ ｓｉｄｅ－ｗａｌｌｌ ｗｅｔｔａｂｌｅ ｄｉｅ ｐａｃｋａｇｅ）を分離することができる。

【図面の簡単な説明】

【0009】

添付図面を参照して説明する記載から本発明を細部にわたって理解できるはずである。

【0010】

【図1】図１は、一実施例に従ってパッケージアセンブリから半導体ダイパッケージに濡れ性フランク（ｗｅｔｔａｂｌｅ ｆｌａｎｋ）を形成する例示的な方法を示すフローダイアグラムである。

【図2A】図２Ａは、一実施例に従ってダイが成形封入部内にあるリードフレームを例示するパッケージアセンブリを示す上面図である。

【図2B】図２Ｂは、一実施例における図２Ａのパッケージアセンブリを示す横断面図である。

【図2C】図２Ｃは、一実施例における図２Ａのパッケージアセンブリを示す底面図である。

【図3】図３は、一実施例における底部メッキを行ったパッケージアセンブリを示す横断面図である。

【図4】図４は、一実施例に従って上面に成膜したパッケージアセンブリを示す横断面図である。

【図5A】図５Ａは、一実施例に従ってパッケージアセンブリ内でチャネル部を形成するカット部およびカットパターンを例示するパッケージアセンブリを示す上面図である。

【図5B】図５Ｂは、一実施例に係る図５Ａのパッケージアセンブリを示す横断面図である。

【図5C】図５Ｃは、一実施例に係る図５Ａのパッケージアセンブリを示す底面図である。

【図6】図６は、一実施例に従って導電性膜を成膜状態でカットを行った後のパッケージアセンブリを例示する横断面図である。

【図7】図７は、一実施例に従って導電性膜かつ側壁電気メッキを行ったパッケージアセンブリを例示する横断面図である。

【図8】図８は、一実施例に従って底部かつ側壁電気メッキを行ったパッケージアセンブリを例示する横断面図である。

【図9】図９は、一実施例に従って底部電気メッキを行い、かつ導電性膜を成膜した状態にあるパッケージアセンブリの別な実施態様を例示する横断面図である。

【図10A】図１０Ａは、一実施例に従ってカットを行ってパッケージアセンブリ内にチャネル部を設けた後のパッケージアセンブリを例示する横断面図である。

【図10B】図１０Ｂは、一実施例に従ってカットを行ってパッケージアセンブリ内にチャネル部を配設した後のパッケージアセンブリを例示する上面図である。

【図11】図１１は、導電性膜を成膜し、かつ側壁電気メッキを行ったパッケージアセンブリを例示する横断面図である。

【図12A】図１２Ａは、一実施例に従って底部メッキかつ側壁メッキを行ったＤＦＮパッケージを例示する斜視図である。

【図12B】図１２Ｂは、一実施例に従って底部メッキかつ側壁メッキを行った図１２ＡのＤＦＮパッケージの底部側を例示する斜視図である。

【図12C】図１２Ｃは、一実施例に従って底部メッキかつ側壁メッキを行ったＱＦＮパッケージの底部側を例示する斜視図である。

【図12D】図１２Ｄは、一実施例に従って底部メッキかつ側壁メッキを行った図１２ＣのＱＦＮパッケージの底部側を例示する斜視図である。

【発明を実施するための形態】

【0011】

以下の説明使用するいくつかの専門用語は便宜上のものであり、限定を意図するものではない。“右”、“左”、“上部”および“底部”は参照する図面における方向を指す。なお、このよう方向に基づく用語は参照のみを意図し、本発明実施態様では異なる方向も採用できるため、このような用語はこのようなそれぞれの異なる方向に依拠して解釈すべきである。また、特許請求の範囲および本明細書で使用する単数表現については、文脈上反対の表現を意味しない限り、単数および複数表現の両者を指すものとする。このような表現は、上記の意味、これから派生する意味、類似する意味を含意する。“Ａ、Ｂ、またはＣ”などの複数の部材などのリストの前にある“少なくとも一つの”はＡ、Ｂ、またはＣのいずれか一つを意味する場合もあり、またこれらを組み合わせたものを指す場合もある。

【0012】

本明細書の開示を通して、当業者ならば本発明の実施態様を実施できるはずである。また、当業者にとっては、各種修正、等価物、変更や代替物などは自明なはずである。このような修正、等価物、変更や代替物はいずれも特許請求の範囲に記載した趣旨および範囲に含まれるものである。

【0013】

本明細書に開示する技術は、半導体ダイパッケージ、好ましくはＤＦＮおよび/またはＱＦＮ半導体ダイパッケージに底部および側壁濡れ性フランクを形成する技術である。本技術は、複数の未単体化パッケージを備えるパッケージアセンブリを包含する技術である。このパッケージアセンブリは、これに結合したダイおよび他の内部パッケージ素子（ワイヤボンディング素子など）を有するリードフレームを備える。ダイおよび他の素子が、以下に詳しく説明するように、未単体化パッケージの異なる領域を形成する。これらダイおよび素子を（“成形（ｍｏｌｄ、ｍｏｌｄｉｎｇ）”、“封入（ｅｎｃａｐｓｕｌａｔｉｏｎ）”、“封入材（ｅｎｃａｐｓｕｌａｔｉｏｎ ｍａｔｅｒｉａｌ）”、“成形封入材（ｍｏｌｄ ｅｎｃａｐｓｕｌａｔｉｏｎ ｍａｔｅｒｉａｌ）”などと呼ぶこともある）成形封入する。成形封入部は非電導性で、パッケージ素子のすべてかあるいは大半を被覆することができるが、一部の電気接触パッド（第１リード部および第２リード部を始めとする“リード部”と呼ぶこともある）、場合によっては（ダイパドルと呼ぶこともある）熱接触パッドおよび以下に開示する他の素子を露出したままにしておくことができる。この成形封入部は複数のリード部の底面に対向する上部主面、および複数のリード部の底面に隣接し、かつ実質的に平行な底部主面を備えることができる。リードフレームがパッケージアセンブリの一端と他端とを、そして半導体ダイパッケージの各種の露出リード部とダイパドルとを連続的に電気接続する。この電気接続を形成するためにはワイヤボンドやタイバーなどの素子が役に立つ。この電気接続を利用して、（第１電気メッキなどの）電気メッキ時に電流を発生することができ、これがＤＦＮおよび/またはＱＦＮパッケージに底部/側壁濡れ性フランクを形成するプロセスにおける一つの工程である。

【0014】

図１は、本発明の第１態様に従ってパッケージアセンブリから半導体ダイパッケージを形成するプロセス、即ち方法１００を例示するフローダイアグラムである。プロセス１００が進む間のパッケージアセンブリ２００のステージを例示する図２～図１１を参照して図１のプロセス１００を説明する。本発明では、リードフレーム２５を銅シートなどのリードフレーム素材から切断することができる。本明細書で言及するリードフレームアセンブリとして、複数のリード部２３を備えたリードフレーム２５を使用することができる。図２Ａ～図２Ｃに示すように、リード部２３をリードフレーム２５の部分にエッチングすることができる。

【0015】

図２のパッケージアセンブリ２００は、図２Ａ～図２Ｃに示すように、上面２０１および底面２０２を備える。プロセス１００の工程１０で、複数のダイ２０を、リードフレームアセンブリの一部であるリードフレーム２５の対応する複数のリード部２３に付着し、接着する。リードフレームアセンブリは単一部分またはユニットに集積化した複数のリード部２３を備えることができる。リードフレームアセンブリは任意の金属合金とすることができる。複数の半導体ダイパッケージをパッケージアセンブリ２００内のダイパッケージのアレイの形で形成することができ、次にこれらを個々の半導体ダイパッケージに切断（例えば単体化）する。各半導体ダイパッケージはダイ２０に取り付けられるリード部２３（２３ａなど）の第２部分（例えば図５Ｂに示す２４ｂなど）、ダイ２０に（ワイヤ２１またはタイバー（図示省略）等によって）電気的に接続されるリード部２３（例えば２３ｂなど）の第１部分（例えば図５Ｂに示す２５ａなど）、および成形封入部２２を備えることができる。この単体化半導体ダイパッケージは、以下に説明するように、パッケージアセンブリ内の一つかそれ以上の他の半導体ダイパッケージから分離される半導体ダイパッケージとすることができる。

【0016】

工程１０では、本明細書では単に“ダイ”と呼ぶこともある集積回路ダイの一つかそれ以上をリードフレーム２５のリード部２３に付着することができる。工程１１では、ワイヤ２１、導電性クリップ（ダイ（複数の場合もある）を一つかそれ以上のリード部に結合する半導体ダイパッケージ内の要素）、あるいは他の要素を付着させて複数の半導体ダイパッケージを形成する。

【0017】

工程１２では、リードフレーム２５の一部をテーピングし、半導体ダイパッケージのリードフレーム２５および他の素子の周囲に成形封入部２２を付着する。特に、工程１１で付着したワイヤ２１が形成するワイヤボンドから向きがそれているリードフレームの底部をテーピングし、工程１２で付着した成形封入部が、リード部フレーム２５内の２つかそれ以上のリード部２３間のギャップなどを介してリードフレーム２５の基底部を超えることを防止する。この成形封入部２２がパッケージの素子の物理的かつ電気的なバリヤになる。成形封入部２２はシリカ充填樹脂、セラミック、ハロゲン化物を含有しない素材や他の保護封入部材、あるいはこれらを組み合わせたものから構成することができる。成形封入部２２については、移転室（ｔｒａｎｓｆｅｒ ｃｈａｍｂｅｒ）において熱および圧力によってプラスチックを軟化する熱硬化性材を成形し、適切なスプルー、ランナーおよびゲートを介して高圧で密閉モールドに押し込み、最終硬化を行うことができる。成形封入部についても、加熱処理し、ＵＶ雰囲気または周囲雰囲気中での硬化によって固体を形成する液体を使用するか、あるいは加熱して液体を形成してから、冷却して固体モールドを形成する固体を使用することによって、形成することができる。工程１２後の工程１３で、リードフレーム２５からテープを外し、一つかそれ以上のマーキングをリードフレームアセンブリに行うことができる。これらマーキングは一つかそれ以上の基準マークを備えることができる。これらマークは、それ自体がカットを行うマシンによって取り外すことができる。工程１３終了後は、（ダイ、リードフレーム、およびダイをリードフレームに結合する素子などの）パッケージ素子を成形材料２２に封入した状態で、複数の非単体化半導体ダイパッケージを有するパッケージアセンブリ２００が得られる。

【0018】

図２Ａは、図１に示すプロセス１００の工程１３後の成形封入部２２の上部主面２２を備えるパッケージアセンブリ２００の上面図である。図２Ａに示すように、リードフレーム２５の一部として複数のリード部２３を設ける。リード部のダイ表面２７ａ（例えば図２Ｂに示す上面など）上の各リード部２３にダイ２０を付着する。図２Ｂに示すように、複数のリード部２３のうちの所定の第１リード部２３ａに所定のダイ２０ａを付着し、複数のリード部のうちの隣接リード部（例えば第２リード部２３ｂなど）に電気的に接続することができる。これら電気接続については、第１リード部２３ａのダイ表面２７に付着した所定のダイ２０ａに接着した所定のワイヤ２１ａなどのワイヤ２１を使用して実施することができる。なお、所定のワイヤ２１ａは第２リード部２３ｂのダイ表面２７ａに接続する。同様に、複数のダイ２０をそれぞれのリード部２３に付着し、ワイヤボンドを使用して隣接リード部２３に電気的に接続する。図２Ａに成形封入部２２の一部を示すが、この成形封入部２２は、図２Ｂの横断面図から理解できるように、リード部フレームおよび関連する素子を被覆している。一つの実施態様では、成形封入部２２は部分的に、あるいは完全に不透明でもよく、またリード部フレームおよび関連する素子が上から見た場合に見えないように着色（黒色、灰色などに）することも可能である。なお、上から見た場合、図２Ａに示すように、リード部フレームおよび関連する素子が目に見えるように成形封入部２２は透明であってもよい。本明細書では、リード部２３ａおよび２３ｂ、ダイ２０ａ、およびワイヤ２０ａは例示であるが、当業者ならば、同じことは複数のリード部２３、ダイ２０、およびワイヤ２１それぞれについても言えることを理解できるはずである。

【0019】

図２Ｂは、図１に示すプロセス１００の工程１３後の図２Ａのパッケージアセンブリ２００を示す横断面図である。図２Ｂに示すように、複数のリード部２３（例えば第１リード部２３ａおよび第２リード部２３ｂなど）はリードフレーム２５の一部を構成するものである。リード部２３（例えば２３ａおよび２３ｂなど）に複数のダイ２０を付着し、所定のダイ２０ａを複数のリード部２３のうちの第１リード部（例えば２３ａなど）に付着し、以下に開示するように、ワイヤ（例えばワイヤ２１など）を使用する電気接続を利用して、複数のリード部のうちの第２リード部（例えば２３ｂなど）に電気的に接続してもよい。同様に、複数のダイ２０（例えばダイ２０ａなど）をそれぞれのリード部２３（例えば２３ａ）に付着し、ワイヤ２１を使用して、隣接リード部（例えば２３ｂなど）に電気的に接続する。図示のように、成形封入部２２がダイ２０および複数のリード部２３を封入し、隣接リード部間（例えばリード部２３ａとリード部２３ｂとの間）のスペース間に設けてもよい。さらに、成形封入部２２はワイヤ２１（例えば２１ａなど）などの他の素子も封入する。

【0020】

図２Ｃは、図１に示すプロセス１００の工程１３終了後の状態にある図２Ａおよび図２Ｂのパッケージアセンブリ２００を示す底面図である。図２Ｃに示すように、複数のリード部２３（例えばリード部２３ａおよび２３ｂなど）については、アレイ構成で配列することができる。図２Ｃに示すように、リード部２３ａおよび２３ｂのメッキ面２７ｂ（例えば底面など）はＸ方向に相互に隣接することができる。さらに、Ｙ方向（図２Ｃでは上下方向）に相互に隣接するリード部２３については、本明細書に開示するように、半導体パッケージの製造時相互に独立していればよい。

【0021】

図１に示すプロセスの工程１４で、リードフレームの複数のリード部２３の底面を第１電気メッキ３０でメッキすることができる。複数のリード部２３のメッキ面２７ｂについては、工程１１で付着したワイヤ２１に接着した複数のリード部２３の表面とは反対側にある複数のリード部２３の表面であればよい。特に、複数のリード部２３のメッキ面２７ｂは成形材によって被覆されていないリード部の表面である。

【0022】

図３に示すように、図１のプロセス１００の工程１４で電気メッキ法によって第１の電気メッキ３０を行えばよい。第１の電気メッキ３０では、スズまたはスズ合金などの金属の一つかそれ以上の層をリード部２３のメッキ面２７ｂにメッキし、リード部２３のメッキ面２７ｂの酸化を防止し、かつはんだ付けのための濡れ性面を構成することができる。電気メッキプロセスでは、リードフレーム２５の複数のリード部２３のメッキ面（例えば底面など）を被覆し、かつはんだがリード部２３に粘着する導電性メッキ材を付着することができる。第１電気メッキ３０材をリード部２３の露出したメッキ面２７ｂ（例えば露出した底面など）に付着すればよい。工程１４の電気メッキプロセスの実施時、リードフレーム２５を浴に浸漬し、電解メッキ装置（図示省略）の陰極にこれを電気的に結合することができる。電解メッキ装置の陽極は、メッキ浴内に浸漬されているメッキ材に結合することができる。電流をリードフレームに印加すると、メッキ材が複数のリード部２３のメッキ面２７ｂ（例えば底面など）に付着するため、例えばリード部２３ａおよび２３ｂのメッキ面２７ｂがメッキ材によってメッキされることになる。工程１４では、リード部２３ａおよび２３ｂのメッキ面２７ｂのみが露出しているため、これらメッキ面のみが第１電気メッキ３０によってメッキを受ける。特に、さらに記載するように露出していないリード部２３ａおよび２３ｂの側壁５５および５６は電気メッキを受けない。第１電気メッキ３０で使用するメッキ材としてはスズ、金、パラジウムや銀などの各種メッキ材のうちの任意のものであればよい。

【0023】

図１に示すプロセス１００の工程１４の後、図１に示すように、以下の２つのプロセスのうちの一つを採用することができる。第１プロセスを図１の工程１５、１６、１８および１９で説明し、図４～図８に図示し、第２プロセスを図１の工程１７、１８および１９で説明し、図９～図１１に図示する。

【0024】

工程１５の第１プロセスに触れると、以下に説明するように、トップテーピングおよびソーイング（ｓａｗ）による単体化を行う。

【0025】

一実施態様によると、図１に示すプロセス１００の工程１５におけるトップテーピングおよびソーイングによる単体化については、プロセス１００の工程１４でのリード部２３（例えば図３のリード部２３ａおよび２３ｂなど）の底部露出面に第１電気メッキ３０を行った後に実施することが可能である。工程１５では、図４に示すように、成形封入部２２の上部主面２２に第１接続膜４０を成膜することができる。図示のように、接続膜４０は複数のリード部２３（例えば２３ａおよび２３ｂなど）上に成膜すればよい。接続膜４０としては、成形封入部２２の上部主面２２ａに付着する任意の膜とすることができる。この接続膜４０は、任意の接着材を使用して成形封入部２２の上部主面に成膜すればよい。

【0026】

図１に示すプロセス１００の工程１５は単体化プロセスを備える。工程１５での単体化プロセスについては、限定するわけではないが、例示すると鋸刃を備えた鋸、あるいはレーザーカッター、プラズマカッター、ウォータージェットカッター、あるいは当業者に公知なその他の適用可能な切断装置および/または技術などの切断装置および/または技術を使用して、実施すればよい。工程１５の単体化プロセスでは、成形封入部２２の上部主面２２ａを介して複数のリード部２３のメッキ面２７ｂ（例えば底面など）の第１電気メッキ３０に一つかそれ以上のカット部を形成し、一つかそれ以上のチャネル部５０を形成する。これらチャネル部５０によって各チャネル部の両側にリード側壁５５および５６がそれぞれ露出する。図５Ａ～図５Ｃに示すように、リードフレーム２５は個々の半導体ダイパッケージ８０に単体化することができる。単体化プロセスでは、接続膜４０の反対側にある成形封入部２２の底部主面２２ｂ（例えば反対側主面など）を第１カット方向（例えばＸ方向）にそって接続膜４０または接続膜４０の一部に達する深さまで切り進み（ｃｕｔ ｔｈｒｏｕｇｈ）第１の一連のカット部５１ａを形成する。この第１の一連のカット部５１ａも、垂直方向にある隣接リード部２３間にあるリードフレーム２５の部分（例えばリードコネクター２８を介して）に切り進む。本発明では、リードコネクター２８が２つの隣接リード部を接続するもので、それ自体がリードフレーム（例えばリードフレーム２５など）の一部であり、一つかそれ以上の他の素材から形成することができる。特に、この第１の一連の平行カット部５１ａは隣接リード部２３（例えば、パッケージアセンブリ２００を上から見た場合に、Ｙ方向に相互に上下に配列するリード部）間にある領域にも切り進み、リード部２３には切り進まない。この単体化プロセスでは、さらに、第１方向に対して実質的に垂直な第２方向（例えばＹ方向など）にそって第２の一連の平行なカット部５１ｂを形成し、これら第２の平行なカット部は、接続膜４０あるいは接続膜４０の一部まで達する深さまで、複数のリード部２３のそれぞれのメッキ面２７ｂ（例えば底面など）、複数のリード部２３それぞれの電気メッキ部３０、および成形封入部２２に切り進み、複数のリード部２３それぞれの第１リード側壁５５および第２リード側壁５６を露出するチャネル部５０を形成する。

【0027】

半導体ダイパッケージ８０間にある第１の、および/または第２の一連の平行ステップカット５１ａおよび５１ｂによって側壁５５および５６が形成し、ここに濡れ性フランクが形成することになる。第１および第２の一連の平行カット５１ａおよび５１ｂの深さは、図４および図５Ａ～図５Ｃに示す接続膜４０を完全に突き抜けるほど深くないため、パッケージは単一アセンブリのままであり、以降の工程で取り扱うことができる。

【0028】

図５Ａは、図１に示すプロセス１００の工程１５でのパッケージアセンブリ２００を示す上面図である。図５Ａに示すように、単体化プロセス時に複数のカット部５１（例えば５１ａおよび５１ｂなど）を形成することができる。図５Ａに示す上面図は接続膜４０（図５Ａには示していない）の下から見た上面図である。これら複数のカット部は、Ｘ方向（図５Ａに示すパッケージアセンブリ２００の左側から右側への方向）に一連の平行カット部５１ａを備えるだけでなく、図５Ａに軸によって示すように、Ｙ方向にも一連の平行カット部５１ｂを備える。Ｘ方向における一連の平行カット部５１ａは、接続膜４０または接続膜の一部までの深さまで（対応する図５Ｂに示す）接続膜４０とは反対側にある成形封入部２２の底部主面（例えば反対側主面など）に切り進むことができる。特に、図５Ａ～図５Ｃに示す実施例に従って、Ｘ方向にある隣接リード部（例えば２３ａおよび２３ｂなど）がワイヤ２１によって接続し、かつＹ方向にある隣接リード部２３がリード部コネクター２８によって接続されるか、あるいは本明細書に開示するように、半導体ダイパッケージの製造時にそれぞれ独立するようにパッケージ２００内のリード部２３を構成することができる。（図５Ａには示していない）接続膜４０の下から見た図５Ａの上面図にはカット部５１ａおよび５１ｂを示すが、これはカット部５１が、図５Ａに示す成形封入部２２の上にある接続膜４０に延入していないからである。Ｙ方向にあるカット部５１ｂによって、複数のリード部２３（例えばリード部２３ａおよび２３ｂなど）のそれぞれに切り進む（図５Ｂに示すように）チャネル部５０が形成する一方で、Ｘ方向にあるカット部５１ａは複数のリード部２３には切り進まず、むしろ成形封入部２２および/またはリードコネクター２８に切り進むことによってＹ方向にある隣接リード部を相互に分離する。

【0029】

図５Ｂは、図１に示すプロセス１００の工程１５状態にある図５Ａに示すパッケージアセンブリ２００を示す横断面図である。図５Ｂに示すように、一連の平行カット部５１ｂをＹ方向に形成し、複数のチャネル部５０を形成する。特に、Ｙ方向にある一連の平行カット部５１ｂが複数のリード部（例えばリード部２３ａおよび２３ｂなど）のメッキ面２７ｂ（例えば底面など）上の第１電気メッキ部３０に切り進み、複数のリード部２３に切り進み、かつ成形封入部２２に切り進む。図５Ｂに示すように、チャネル部５０が接続膜４０に部分的に延入するが、一実施態様では、チャネル部５０は接続膜４０の一部まで形成することができるが、貫通することはない。図５Ｂに示すように、少なくとも接続膜４０の一部が複数のリード部２３間において成形封入部２２の上部主面２２ａ上で連続的である。特に、接続膜４０に関しては、この接続膜４０がチャネル部５０によって分離されるパッケージアセンブリ２００の複数の半導体ダイパッケージ８０を維持でき、接続膜４０によって接続された単一ユニットの一部として存在できる特性（例えば強度、剛性、弾性など）を備えることができる。例えば、接続膜４０を使用することにより、パッケージアセンブリ２００の複数の半導体ダイパッケージ８０プラス複数のチャネル部５０の幅が、Ｘ方向に、プロセス１００の工程１５の複数のカット部以前のパッケージアセンブリ２００の幅（例えば、図４に示すように、工程１５前のパッケージアセンブリ２００の幅）に等しい。

【0030】

図５Ｂに示すように、チャネル部５０の場合、複数のリード部（例えばリード部２３ａおよび２３ｂなど）それぞれの側壁５５および５６が露出している。リード側壁５５および５６は、形成するチャネル部５０が複数のリード部２３（例えばリード部２３ａおよび２３ｂなど）それぞれに切り進み、複数のリード部２３それぞれの２つのリード側壁５５および５６が露出するようにチャネル部５０の形成時にリード側壁５５および５６が形成する。これらのリード側壁５５および５６がチャネル部５０それぞれに面するリード部の部分に対応する。特に、チャネル部５０は複数のリード部２３それぞれの第１部分２４ａおよび２４ｂの間に形成する。第１部分２４ａについては、複数のリード部２３の第１部分２４ａのダイ表面２７ａに接着されたワイヤ２１（例えばワイヤ２１ａなど）を備えているのが好ましく、また第２部分２４ｂについては、ダイ２１（例えばダイ２０ａなど）を備えているのが好ましい。図５Ｂに示すように、例えば、複数のカット部５１ａおよび５１ｂの後に、パッケージアセンブリ２００の各半導体ダイパッケージ８０はダイ２０ａを有する第１リード部２３ａの第２部分２４ｂ、および第２リード部２３ｂの第１部分２４ａのダイ表面２７ａに接着されたワイヤ２１を有する第２リード部２３ｂの第１部分２４ａを備える。

【0031】

図５Ｃは、図１に示すプロセス１００の工程１５における図５Ａおよび図５Ｂのパッケージアセンブリ２００を示す底面図である。図５Ｃに示すように、複数のカット部５１はＸ方向（図５Ｃに示すパッケージアセンブリ２００の左側から右側への方向）において一連の平行カット部５１ａだけでなく、Ｙ方向（図５Ｃに示すパッケージアセンブリ２００の上下方向）において一連の平行カット部５１ｂを備える。Ｘ方向における一連の平行カット部は、接続膜４０または接続膜４０の一部に達する深さまで（対応する図５Ｂに示す）接続膜４０とは反対側にある成形封入部２２の底部主面２２ｂ（例えば反対側主面など）に切り進むことができる。Ｙ方向にあるカット部５１ｂによって、複数のリード部２３（例えばリード部２３ａおよび２３ｂなど）のそれぞれに切り進む（図５Ｂに示すように）チャネル５０が形成する一方で、Ｘ方向にあるカット５１ａは複数のリード部２３には切り進まず、むしろ成形封入部２２および/またはリードコネクター２８に切り進むことによってＹ方向にある隣接リード部を相互に分離する。本明細書に開示するように、第１の一連の平行カット部５１ａは、（例えばリードコネクター２８がリードフレーム２５の一部である場合など）、垂直方向にある隣接リード部２３間にあるリードフレーム２５の一部に切り進むこともある。

【0032】

図１に示すプロセス１００の工程１６で、図６に示すように、チャネル部５０によって分離されているパッケージアセンブリ２００の半導体ダイパッケージ８０の底部に導電性膜６０を成膜する。導電性膜６０については、図４および図５の接続膜４０が成形封入部２２の上部主面２２ａに取り付けられている状態で、導電性膜６０の成膜時にパッケージアセンブリ２００の半導体ダイパッケージ８０がその位置および/または構造を維持するように、成膜することができる。図４および図５Ｂの接続膜４０については、パッケージアセンブリ２００の半導体ダイパッケージ８０が導電性膜６０によって相互に接続するように、プロセス１００の工程１６で取り外すことができる。特に、導電性膜６０に関しては、この導電性膜６０がチャネル部５０によって分離されるパッケージアセンブリ２００の複数の半導体ダイパッケージ８０を維持でき、導電性膜６０によって接続された単一ユニットの一部として存在できる特性（例えば強度、剛性、弾性など）を備えることができる。例えば、導電性膜６０を使用することにより、パッケージアセンブリ２００の複数の半導体ダイパッケージ８０プラス複数のチャネル部５０のＸ方向における幅が、プロセス１００の工程１６での接続膜４０の取り出し前のパッケージアセンブリ２００の幅（例えば、図５Ｂに示すように、工程１６以前のパッケージアセンブリ２００の幅）に等しい。導電性膜６０については、チャネル部５０によって分離されたパッケージアセンブリ２００のセグメント間に電気経路が維持されるように任意の適用可能な素材から形成することができる。例えば、導電性膜６０は金属または金属合金から形成してもよく、あるいはこれらを有するものであってもよい。なお、導電性膜６０について説明したが、導電性膜６０は接続膜であってもよい。

【0033】

導電性膜６０に関しては、図６に示すように、パッケージアセンブリ２００の半導体ダイパッケージ８０の底部に成膜するのが好ましく、成形封入部２２の底部主面２２ｂおよび/または複数のリード部２３のメッキ面２７ｂ（例えば底面など）上の第１電気メッキ部３０の一つかそれ以上に成膜するのがより好ましい。

【0034】

工程１６においてパッケージアセンブリ２００の半導体ダイパッケージ８０に導電性膜６０を成膜し、パッケージアセンブリ２００の半導体ダイパッケージ８０の上部から接続膜４０を取り外した後は、図１のプロセス１００の工程１８で複数のリード部２３のリード側壁５５および５６をメッキすることができる。図７に示すように、図１のプロセス１００の工程１８で電気メッキ法によって第２電気メッキ部７０をメッキすることができる。第２電気メッキ部７０については、リード側壁にメッキされ、リード側壁を酸化から保護することができ、また濡れ性表面になるスズまたはスズ合金などの金属の一つかそれ以上の層とすることができる。工程１８の電気メッキ法では、導電性メッキ材を付着し、例えばチャネル部５０を介してリード側壁５５および５６の露出面を被覆する。工程１８の電気メッキプロセス時、導電性膜６０によって接続されたパッケージアセンブリ２００の半導体ダイパッケージ８０をメッキ浴に浸漬し、電気メッキ装置の陰極に電気的に接続することができる。電解メッキ装置の陽極については、メッキ材に結合し、メッキ浴に浸漬することができる。導電性膜６０によって接続されたパッケージアセンブリ２００の半導体ダイパッケージ８０に電流が印加され、複数のリード部のリード側壁５５および５６の露出面にメッキ材が付着するため、例えば、リード部２３ａおよび２３ｂの側壁の露出面がメッキ材でメッキされる（電気メッキ部７０）。工程１８では、リード部２３ａおよび２３ｂのリード側壁５５および５６のみが露出しているため、これら表面のみが第２の電気メッキ部７０によってメッキされる。特に、工程１８で第２電気メッキ部７０をメッキした後、リード部の各部分２４ａおよび２４ｂ（例えばリード部２３ｂの第１部分２４ａおよび第２部分２４ｂ）の少なくとも２つの表面を電気メッキによってメッキする（例えばメッキ面の第１電気メッキ部３０および側壁面の第２電気メッキ部など）。

【0035】

図１のプロセス１００の工程１９で、図８に示すように、導電性膜６０を取り外す。工程１９での導電性膜６０の取り外し後、図７の複数のパッケージアセンブリ２００のセグメントそれぞれに対応する複数の半導体ダイパッケージ８０が残る。複数の半導体ダイパッケージ８０それぞれはリード部２３（例えばリード部２３ｂ）の第１部分２４ａ、リード部２３（例えばリード部２３ａ）の第２部分２４ｂ上に付着したダイ２０（例えば２０ａなど）、ダイ２０（例えばダイ２０ａなど）をリード部２３の第１部分２４ａ（例えばリード部２３ｂの第１部分２４ａなど）に電気的に接続するワイヤ２１（例えばワイヤ２１ａなど）を備える。さらに、複数の半導体ダイパッケージ８０それぞれに対するリード部２３の部分２４ａおよび２４ｂそれぞれは、リード部のそれぞれの部分のメッキ面（例えば底面など）だけでなく、リード部２３それぞれの側壁面５５および５６上に電気メッキ材を備える。

【0036】

第２プロセスについて説明すると、図１のプロセス１００の工程１５および１６の代替工程として工程１７で、底部テーピングおよびソーイング単体化を行う。図９に、図１のプロセスの工程１４後に、パッケージアセンブリ２００の底面２０２に導電性膜を成膜する工程１７を示す。明確を期すために図１に示すように、リード部２３のメッキ面（例えば底面など）に電気メッキ３０を行った後に工程１７を実施できるように、図１のプロセス１００の工程１４の後に工程１７を実施する。複数のリード部２３のメッキ面２７ｂ（例えば底面など）の成形封入部２２および/または第２電気メッキ部３０の底部主面２２ｂのいずれか一方か、あるいは両方に工程１７で成膜した導電性膜９０を取り付けることができる。

【0037】

図１０ａおよび図１０ｂに示すように、工程１７は単体化プロセス、例えば図１のプロセス１００の工程１５に関して説明したソーイング単体化プロセスを有する。図１０Ａはパッケージアセンブリ２００の横断面図であり、そして図１０Ｂは工程１７におけるパッケージアセンブリ２００を示す上面図である。工程１７での単体化プロセスについては、鋸刃を備えた鋸、あるいはレーザーカッター、プラズマカッター、ウォータージェットカッター、あるいは当業者にとっては公知なその他の適用可能な切断装置および/または技術などの切断装置および/または技術を使用して実施することができる。さらに説明を続けると、工程１７における単体化プロセスでは、複数のリード部２３（例えば２３ａおよび２３ｂなど）を介して成形封入部２２の上部主面２２ａに一つかそれ以上のカット部５２（例えば５２ａおよび/または５２ｂなど）を形成し、一つかそれ以上のチャネル部５０を形成する。チャネル５０部それぞれについては、チャネル部それぞれの各側部に露出したリード側壁５５および５６を備えることができる。パッケージアセンブリ２００については、導電性膜９０によってのみ接続された個々の半導体ダイパッケージ８０に単体化すればよい。工程１７での単体化プロセスでは、導電性膜９０の反対側にある成形封入部２２の上部主面２２ａを介して第１方向（例えばＸ方向）にそって第１の一連の平行カット部５２ａが、導電性膜９０または導電性膜９０の一部に達する深さまで切り進むことができる。特に、この第１の一連の平行カット部５２ａは、図５Ａに示すように、リードコネクター２８および隣接する電気的に非接続のリード部（例えば、図１０Ｂに示すように、パッケージアセンブリ２００を上から見た場合に相互に上か下に配列するリード部など）にのみ切り進み、そしてリード部２３には切り進まない。また、第１の一連の平行カット部５２ａは、垂直方向において隣接リード部２３間にあるリードコネクター２８などのリードフレーム２５の一部にも切り進むことができる。単体化プロセスでは、さらに、第１方向に対して実質的に垂直な第２方向（例えばＹ方向など）にそって第２の一連の平行なカット部５１ｂを形成し、これら第２の平行なカット部５２ｂは、成形封入部２２の表面のうちの上部主面２２ａ、複数のリード部２３、および複数のリード部それぞれの第１電気メッキ部３０を介して導電性膜９０またはこの導電性膜９０の一部に達する深さまで切り進み、複数のリード部２３それぞれの第１リード側壁５５および第２リード側壁５６が露出するチャネル部５０を形成する。なお、導電性膜９０を使用しているが、この導電性膜９０としては接続膜も使用することができる。

【0038】

チャネル部５０を形成する半導体ダイパッケージ８０間に第１および/または第２の一連の平行なステップカット部５２ａおよび/または５２ｂがある結果、側壁が露出され、濡れ性フランクが形成する。第１および第２の一連の平行なカット部５２ａおよび５２ｂについては、導電性膜９０に十分に貫通しない程度の深さに形成することができるため、半導体ダイパッケージ８０が単一のアセンブリとして存在し、以降の工程で取り扱うことができる。特に、導電性膜９０に関しては、この導電性膜９０がチャネル部５０によって分離されるパッケージアセンブリ２００の複数の半導体ダイパッケージ８０を維持でき、導電性膜９０によって接続された単一ユニットの一部として存在できる特性（例えば強度、剛性、弾性など）を備えることができる。例えば、導電性膜９０を使用することにより、パッケージアセンブリ２００の複数の半導体ダイパッケージ８０プラス複数のチャネル部５０のＸ方向における幅が、工程１７での単体化前のパッケージアセンブリ２００の幅（例えば、図３に示すように、工程１７以前のパッケージアセンブリ２００の幅）に等しくなる。導電性膜９０については、チャネル部５０によって分離されたパッケージアセンブリ２００のセグメント間に電気経路が維持されるように任意の適用可能な素材から形成することができる。例えば、導電性膜９０は金属または金属合金から形成してもよく、あるいはこれらを有するものであってもよい。

【0039】

上述したように、工程１８および１９については、導電性膜９０の成膜および複数のカット部５２ａおよび/または５２ｂの形成後に実施し、工程１７のチャネル部５０を作り出すことができる。特に、複数のリード部２３のリード側壁５５および５６（例えばチャネル部５０に面する表面など）は図１１のプロセス１００の工程１８でメッキすることができる。図１１に示すように、第２電気メッキ７０については、図１に示すプロセスの工程１８である電気メッキプロセスで行うことができる。第２の電気メッキ７０では、スズまたはスズ合金などの金属の一つかそれ以上の層をリード側壁５５および５６にメッキし、リード側壁５５および５６が酸化を受けることを防止し、かつ濡れ性面を構成することができる。工程１８の電気メッキプロセスでは、導電性メッキ材（図示省略）を設層し、リード側壁の露出面を（例えばチャネル部５０を介して）被覆する。工程１８の電気メッキプロセス時、導電性膜９０によって接続されたパッケージアセンブリ２００の半導体ダイパッケージ８０をメッキ浴に浸漬し、電解メッキ装置（図示省略）の陰極に電気的に結合することができる。電解メッキ装置の陽極は、メッキ浴内に浸漬されているメッキ材に結合することができる。導電性膜９０によって接続されたパッケージアセンブリ２００のリードフレームに電流を印加すると、メッキ材が複数のリード部のリード側壁５５および５６の露出面に設層されるため、例えばリード２３のリード側壁５５および５６の露出面がメッキ材でメッキされる（この結果電気メッキ部７０が生じる）。工程１８では、リード側壁の表面のみが露出しているため、これらメッキ面のみが第２電気メッキ７０によってメッキを受ける。特に、工程１８での第２電気メッキ７０後、リード部２３の各部分２４ａおよび２４ｂの少なくとも２つの表面（例えばリード部２３ｂの第１部分２４ａおよび２３ｂなど）は、電気メッキ（（例えば底面などの）メッキ面２７ｂへの第１電気メッキ部３０）およびリード側壁５５、５６への第２電気メッキ部７０）によって被覆する。

【0040】

図１のプロセス１００の工程１９で、図８に示すように、導電性膜９０を取り外す。工程１９での導電性膜９０の取り外し後、図１１の複数のパッケージアセンブリ２００の複数の半導体ダイパッケージ８０のみが残る。複数の半導体ダイパッケージ８０それぞれはリード部２３（例えば図８の半導体ダイパッケージ８０の中央に示すリード部２３ｂの第２部分など）の第１部分２４ａ、リード部２３の第２部分２４ｂ上に付着したダイ２０（例えば２０ａなど）、ダイ２０（例えばダイ２０ａなど）をリード部２３の第１部分２４ａ（例えばリード部２３ｂの第１部分２４ａなど）に電気的に接続するワイヤ２１（例えばワイヤ２１ａなど）を備える。さらに、複数の半導体ダイパッケージ８０それぞれに対するリード部２３の部分それぞれは、リード部２３の一部のメッキ面２７上の電気メッキ材（例えば電気メッキ材３０など）、およびリード部２３それぞれの側壁面５５および５６上の電気メッキ材（例えば電気メッキ材７０）を備える。これら電気メッキ材（例えば３０および/または７０）によって所定の半導体ダイパッケージをプリント回路基板（ＰＣＢ）に取り付けることができる。

【0041】

以上リード部（例えばリード部２３ａおよび２３ｂなど）の具体的な個数および構成について図示しおよび/または開示してきたが、本発明の技術はリード部および/またはダイの任意の構成のアセンブリパッケージに適用可能である。さらに、当業者ならば、同じかあるいは同様な技術も、濡れ性フランクを備えたＤＦＮパッケージと同様に、ＱＦＮパッケージに濡れ性フランクを設けることができる。

【0042】

図１２Ａおよび図１２Ｂに第１電気メッキ材３０を２つの対応するリード部（図示省略）の底部に設け、かつ第２電気メッキ材７０をＤＦＮパッケージ２５０のリード側壁（図示省略）に設けた、濡れ性フランクを備えたＤＦＮパッケージ２５０を示す。本明細書に開示するように、図１のプロセス１００に従って第１メッキ材３０および第２メッキ材７０をメッキすることができる。さらに、図１２Ａに示すように、タイバー領域３５も（例えば第２電気メッキ材７０などで）メッキすることができる。本明細書に記載するように、タイバー領域３５があるため、電気メッキ時（例えば、導電性膜９０の不在下での第１電気メッキ３０および/または第２電気メッキ７０時）電流を印加できる電気接続を行うことが容易になる。

【0043】

図１２Ｃおよび図１２Ｄに、第１電気メッキ材３０を対応するリード部（図示省略）にメッキし、かつ第２電気メッキ材７０をＱＦＮパッケージ２６０のリード側壁（図示省略）にメッキしたＱＦＮパッケージ２６０を示す。第１メッキ材３０および第２メッキ材７０については、本明細書に記載するように、図１のプロセス１００に従ってメッキすればよい。

【0044】

本明細書に記載するように、図１のプロセス１００は濡れ性フランクを有する半導体ダイパッケージを形成する多工程メッキプロセスである。このプロセス１００は、半導体ダイパッケージの異なる表面（たとえば、メッキ面または側壁など）をメッキする個別のメッキ工程を有する。この個別なメッキ工程を利用するため、メッキプロセスが簡単になり、複数の表面を同時にメッキする際の煩雑さを回避することができる。さらに、個別のメッキ工程を利用するため、異なるメッキ材を使用して、あるいは異なる濃度のメッキ材を使用して異なる表面（例えばメッキ面または側壁など）をメッキすることができる。

【0045】

なお、以上の説明は例示のみを目的とし、制限を意図するものではない。以上の実施態様については、発明の趣旨および範囲から逸脱せずに一部変更などを加えることができる。以上本発明を説明してきたが、当業者にとっては、本明細書に開示した技術思想および原理を変更することなく、多くの物理的変更（ごく一部のみを発明の詳細な説明に開示している）を加えることができる。また、好ましい実施態様のごく一部を利用した数多くの実施態様も本明細書に開示した技術思想および原理を変更することなく実施可能である。従って、本発明実施態様および適宜加える構成変更などは、あらゆる点において、例示および/または説明を目的とし、制限を意図するものではなく、本発明の範囲は本明細書の記載ではなく、特許請求の範囲によって規定されるもので、特許請求の範囲と等価な意味および範囲内ある実施態様に対する変更等も本発明に包摂されるものである。

【符号の説明】

【0046】

１０ 工程
１１ 工程
１２ 工程
１３ 工程
１４ 工程
１５ 工程
１６ 工程
１７ 工程
１８ 工程
１９ 工程
２０ ダイ
２０ａ ダイ
２１ ワイヤ
２１ａ ワイヤ
２２ 成形封入部
２２ａ 上部主面
２３ リード部
２３ａ 第１リード部
２３ｂ 第２リード部
２４ａ 第１部分
２４ｂ 第２部分
２５ リードフレーム
２５ａ 第１部分
２５ｂ 第２部分
２７ ダイ表面
２７ａ ダイ表面
２７ｂ メッキ面
２８ リードコネクター
３０ 第１電気メッキ部
３５ タイバー／領域
４０ 第１接続膜
５１ａ カット部
５１ｂ カット部
５５ 第１リード側壁
５６ 第２リード側壁
５０ チャネル部
６０ 導電性膜
７０ 第２電気メッキ部
８０ ダイパッケージ
９０ 導電性膜
１００ プロセス
２００ パッケージアセンブリ
２０１ 上面
２０２ 底面
２５０ ＤＦＮパッケージ
２６０ ＱＦＮパッケージ

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11】

【図12A】

【図12B】

【図12C】

【図12D】