特許 7546547 選択的成形を伴うメッキ用パッケージ化方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-29

(45)【発行日】2024-09-06

(54)【発明の名称】選択的成形を伴うメッキ用パッケージ化方法

(51)【国際特許分類】

   H01L 23/50 20060101AFI20240830BHJP

   H01L 23/48 20060101ALI20240830BHJP

【ＦＩ】

H01L23/50 D

H01L23/48 K

【請求項の数】 19

(21)【出願番号】P 2021512447

(86)(22)【出願日】2020-02-07

(65)【公表番号】

(43)【公表日】2023-03-08

(86)【国際出願番号】 US2020017135

(87)【国際公開番号】W WO2021133420

(87)【国際公開日】2021-07-01

【審査請求日】2023-02-06

(31)【優先権主張番号】201911348978.6

(32)【優先日】2019-12-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】521062505

【氏名又は名称】ヴィシャイ ジェネラル セミコンダクター，エルエルシー

(74)【代理人】

【識別番号】100079980

【弁理士】

【氏名又は名称】飯田 伸行

(74)【代理人】

【識別番号】100167139

【弁理士】

【氏名又は名称】飯田 和彦

(72)【発明者】

【氏名】ディン，フイイン

(72)【発明者】

【氏名】リュー，ジュンフェン

(72)【発明者】

【氏名】ジン，ロンナン

(72)【発明者】

【氏名】カラー，ハインリッヒ

(72)【発明者】

【氏名】シュミット，トーマス

【審査官】安田 雅彦

(56)【参考文献】

【文献】特開平１１－００３９５３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０２１８４９９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／４８－２３／５０

Ｈ０１Ｌ ２３／１２－２３／１５

Ｈ０１Ｌ ２３／２８－２３／３１

Ｈ０１Ｌ ２１／５６

(57)【特許請求の範囲】

【請求項1】

それぞれがダイ表面およびこのダイ表面に対向する位置になるメッキ面を有するダイリードおよびボンドリードを有する複数のリードセット、第１方向における隣接リードセット間のヴィア、および各ダイリードの前記ダイ表面に配設した集積回路ダイを有するリードフレームを設け、
前記複数のリードセットに接触し、前記第１方向における各隣接リードセット間の前記ヴィアに延入し、かつそれぞれがピーク面を有する成形チェース延入部を有する成形チェースを前記ダイリードおよび前記ボンドリードそれぞれのメッキ面に設け、
成形封入部の一部が前記成形チェース延入部それぞれのピーク面に接触するように、前記成形封入部内に前記リードフレームのアセンブリ（リードフレームアセンブリ）を部分的に埋設し、その際に、前記リードセットのそれぞれは、前記ダイリードと前記ボンドリードとの間のスペースが前記成形封入部で占有されており、
前記成形チェースを取り外して、それぞれが各リードセットの前記ダイリードの第１リード側壁および各リードセットの前記ボンドリードの第２リード側壁を有する前記ヴィアを露出し、そして
前記ダイリードおよび前記ボンドリードそれぞれのメッキ面を電気メッキし、かつ前記第１リード側壁および前記第２リード側壁を電気メッキすることを特徴とするリード濡れ性表面の製造方法。

【請求項2】

さらに、
前記成形封入部の上部主面に接続膜を成膜し、
前記リードフレームアセンブリを個々の半導体ダイパッケージに単体化し、この単体化の際に、
前記第１方向に対して実質的に垂直な第２方向にそって、前記ヴィアから前記成形封入部の前記上部主面を介して前記接続膜または前記接続膜の一部に達する深さまで一連の第１平行カット部を形成し、
前記接続膜に対して反対側にある前記成形封入部の表面を介して前記第１方向にそって前記接続膜または前記接続膜の一部に達する深さまで一連の第２平行カット部を形成し、そして
前記接続膜を取り外す請求項１に記載の方法。

【請求項3】

さらに、
前記成形封入部の底部主面に接続膜を成膜し、
前記リードフレームアセンブリを個々の半導体ダイパッケージに単体化し、この単体化 の際に、
前記第１方向に対して実質的に垂直な第２方向にそって、前記成形封入部の上部主面から前記ヴィアまで一連の第１平行カット部を形成し、
前記成形封入部の前記上部主面から前記第１方向にそって前記接続膜または前記接続膜の一部に至る深さまで一連の第２平行カット部を形成し、そして
前記接続膜を取り外す請求項１に記載の方法。

【請求項4】

前記成形チェース延入部それぞれの前記ピーク面が各リードセット内の前記ダイリードおよびボンドリードのダイ表面と同一高さになるように、前記成形チェース延入部が前記ダイリードおよびボンドリードのメッキ面と同一高さになるように第１平面から前記成形チェース延入部それぞれの前記ピーク面まで延在する請求項１に記載の方法。

【請求項5】

前記成形チェースの一部が、前記複数のリードセットの全体にわたって連続的である請求項１に記載の方法。

【請求項6】

各リードセット内の前記ダイリードおよび前記ボンドリードをワイヤによって電気的に接続する請求項１に記載の方法。

【請求項7】

前記電気メッキのメッキ材がスズ素材およびスズ合金素材のうちの少なくとも一種である請求項１に記載の方法。

【請求項8】

前記電気メッキにおいて、
各リードセットの前記ダイリードおよび前記ボンドリードの前記メッキ面、前記第１リード側壁、及び前記第２リード側壁にメッキ材溶液を設け、
前記リードフレーム及び前記メッキ材溶液に電源を電気的に結合し、そして
この電源を介して前記リードフレームに電流を印加する請求項１に記載の方法。

【請求項9】

前記成形チェース延入部を凸状膨出部として形成する請求項１に記載の方法。

【請求項10】

リソグラフィー、エッチングおよびアニーリングのうちの一つかそれ以上を使用して、前記成形チェース延入部を形成する請求項１に記載の方法。

【請求項11】

それぞれがダイ表面およびこのダイ表面に対向する位置になるメッキ面を有するダイリードおよびボンドリードを有する複数のリードセット、第１方向における隣接リードセット間の複数のヴィアであって該複数の各ヴィアが前記複数のリードセットそれぞれの前記ダイリードの第１リード側壁及び前記複数のリードセットそれぞれの前記ボンドリードの第２リード側壁を有する複数のヴィア、および各ダイリードの前記ダイ表面に配設した集積回路ダイ、を有するリードフレームと、
前記ダイリードおよび前記ボンドリードのそれぞれのメッキ面にそって位置し、前記複数のリードセットに接触し、複数の成形チェース延入部を有する成形チェースであって、前記複数の成形チェース延入部は前記第１方向における各隣接リードセット間の前記複数のヴィアに延入し、かつそれぞれの成形チェース延入部はピーク面を有し、これら複数の成形チェース延入部は前記複数のヴィアの前記側壁の間のスペース全体を埋める成形チェースと、
前記リードセットのそれぞれは、前記ダイリードと前記ボンドリードとの間のスペースを占有する成形封入部があって、前記成形チェース延入部それぞれの前記ピーク面に接触する部分を有する前記成形封入部と、
を有することを特徴とするデバイス。

【請求項12】

前記複数の成形チェース延入部それぞれの前記ピーク面が各リードセット内の前記ダイリードおよびボンドリードの前記ダイ表面と同一高さになるように、前記複数の成形チェース延入部が前記ダイリードおよび前記ボンドリードのメッキ面と同一高さになるように第１平面から前記複数の成形チェース延入部それぞれの前記ピーク面まで延在する請求項１１に 記載のデバイス。

【請求項13】

前記複数の成形チェース延入部のそれぞれの前記ピーク面が、前記ダイリードおよび前記ボンドリードの前記メッキ面と同一高さになるように第１平面と、各リードセット内の前記ダイリードおよびボンドリードの前記ダイ表面と同一高さになるように第２平面との間に位置するように、前記複数の成形チェース延入部が前記第１平面から各成形チェース延入部の前記ピーク面まで延在する請求項１１に記載のデバイス。

【請求項14】

さらに、前記成形チェースと、前記ダイリードおよび前記ボンドリードそれぞれの前記メッキ面との間に膜を有する請求項１１に記載のデバイス。

【請求項15】

前記膜が各成形チェース延入部の前記ピーク面と前記成形封入部との一部との間にもある請求項１４に記載のデバイス。

【請求項16】

前記成形チェースの一部が複数のリードセットの全体にわたって連続的である請求項１１に記載のデバイス。

【請求項17】

各リードセット内の前記ダイリードおよび前記ボンドリードがワイヤによって電気的に接続される請求項１１に記載のデバイス。

【請求項18】

前記複数の成形チェース延入部が凸状膨出部として形成される請求項１１に記載のデバイス。

【請求項19】

前記成形封入部が非電導性である請求項１１に記載のデバイス。

【発明の詳細な説明】

【背景技術】

【0001】

平坦（フラット）なリード部のないリードレス半導体ダイパッケージの場合、集積回路ダイ（またはダイス）をプリント回路基板（ＰＣＢ）にフラットリードを使用して電気的かつ物理的に結合する。この場合、プリント回路基板（ＰＣＢ）に貫通するスルーホールは使用しない。これら半導体ダイパッケージは“リードなし”または“リードレス”パッケージと呼ばれているが、本発明では用語“リード”はフラットなリードなしパッケージ上に存在するフラットな導体パッドを指すものとする。これら半導体ダイパッケージは、パッケージの外周を超えて延在するリード部が無いという意味では“リード部”をもたない。フラットなリードなしパッケージは“ＱＦＮ”パッケージ（ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄｓ ｐａｃｋａｇｅ）として分類することができ、パッケージの４側面すべてにリードを有し、また“ＤＦＮ”パッケージ（ｄｕａｌ ｆｌａｔ ｎｏ－ｌｅａｄｓ ｐａｃｋａｇｅ）としても分類することができ、これは２つの対向側部にリードを有する。これら半導体ダイパッケージ内部では、一つかそれ以上の集積回路ダイが非導電性成形材内に封入されている。銅などの金属からなる導電性リードフレームが半導体ダイパッケージの内部素子に結合し、ＰＣＢに電気的に結合できるリードを外部に露出する。フラットなリードなしパッケージに対する改良は常に進展中である。

【0002】

リードレス半導体ダイパッケージは、このパッケージの周辺を超えて延在するリード部をもつパッケージと比較した場合いくつかの作用効果を有する。この半導体ダイパッケージは、他の型式の半導体ダイパッケージよりも薄型である。また、このような半導体ダイパッケージはスペースを大きく取ることがなく、従って印刷回路板上の“設置面積（ｆｏｏｔｐｒｉｎｔ）”は、半導体ダイパッケージの周辺を超えて延在するリードを有する通常のパッケージよりも小さい。また、このようなリードレス半導体ダイパッケージの熱特性は、パッケージの周辺を超えて延在するリードをもつパッケージよりもすぐれている。

【0003】

ＱＦＮパッケージやＤＦＮパッケージに関する限り、技術上の課題はパッケージのリード部に対するはんだ接続の検査である。ＱＦＮパッケージやＤＦＮパッケージに対する適正な接続を確保するためには、接続を検査する必要がある。これら検査については、Ｘ線などによって、あるいは自動光学検査（ＡＯＩ）などによって実施できる。自動光学検査（ＡＯＩ）システムを使用して、半導体デバイスや印刷回路基板（ＰＣＢ）の欠陥を検査できる。ＱＦＮパッケージやＤＦＮパッケージについては、リードの側部または“フランク（ｆｌａｎｋ）”の部分が、例えばはんだを露出リード部の側部や側壁に毛管作用によって運ぶなどしてはんだによって湿潤されるようにリード部が配向している場合には、Ｘ線検査よりもコストの低いＡＯＩが可能である。

【0004】

従来のリード濡れ性化（湿潤化）装置の場合、一つかそれ以上のカット部を形成してから、一つかそれ以上の表面をメッキして湿潤化する方法によって形成することができる。このようなカット部を設けるためには、付加的な装置が必要になるか、あるいは工程数を増やしてフランクを湿潤化することが必要になる。

【0005】

従って、濡れ性をもつフランクを有する半導体ダイパッケージを効率よく製造する方法が依然として求められている。

【発明の概要】

【0006】

本発明の一つの態様は、リード濡れ性表面（ｌｅａｄ ｗｅｔｔａｂｌｅ ｓｕｒｆａｃｅ）の製造方法に関する。本発明方法では、それぞれがダイ表面およびメッキ面を有するダイリードおよびボンドリードを備えるリードフレーム、第１方向における隣接リードセット間のヴィア、および各ダイリードのダイ表面に配設した集積回路ダイを使用する。この方法では、さらに、ダイリードおよびボンドリードそれぞれのメッキ面に成形チェース（ｍｏｌｄ ｃｈａｓｅ）を設ける。この成形チェースは複数のリードセットに接触し、かつ第１方向において各隣接リードセット間のヴィアに延入する成形チェース延入部を備え、各成形チェース延入部はピーク面を備える。本発明方法では、さらに、成形封入部の一部が成形チェース延入部のそれぞれのピーク面に接触するように、リードフレームアセンブリを成形封入部内に部分的に埋設する。本発明方法では、さらに、成形チェースを取り外し、それぞれが各リードセットのダイリードの第１側壁および各リードセットのボンドリードの第２側壁を備えたヴィアを露出させ、電気メッキを使用して、ダイリードおよびボンドリードそれぞれのメッキ面をメッキするとともに、第１側壁および第２側壁をメッキする。

【0007】

本発明の一つの態様は、それぞれがダイ表面およびメッキ面を備えたダイリードおよびボンドリードを有する複数のリードセット、第１方向における隣接リードセット間のヴィア、および各ダイリードのダイ表面に配設した集積回路を備えたリードフレームを有するデバイスに関する。このデバイスはダイリードおよびボンドリードそれぞれのメッキ面に成形チェースを備え、この成形チェースが複数のリードセットに接触する。この成形チェースは第１方向において各隣接リードセット間のヴィアに延入する成形チェース延入部を備え、各成形チェース延入部はピーク面を備え、成形封入部がその一部が成形チェース延入部のそれぞれのピーク面に接触する。

【図面の簡単な説明】

【0008】

添付図面を参照して説明する記載から本発明を細部にわたって理解できるはずである。

【0009】

【図1】図１は、一実施例に従ってパッケージアセンブリから半導体ダイパッケージに濡れ性フランク（ｗｅｔｔａｂｌｅ ｆｌａｎｋ）を形成する例示的な方法を示すフローダイアグラムである。

【図2A】図２Ａは、一実施例に従ってリード、ダイ、およびヴィアを備えたリードフレームを示すパッケージアセンブリを示す上面図である。

【図2B】図２Ｂは、一実施例に係る図２Ａのパッケージアセンブリを示す横断面図である。

【図2C】図２Ｃは、一実施例に係る図２Ａのパッケージアセンブリを示す底面図である。

【図3】図３は、一実施例に係る成形チェースおよび成形封入部を備えたパッケージアセンブリを示す横断面図である。

【図4】図４は、成形チェースおよび成形封入部を取り外した状態を示す、図３のパッケージアセンブリの横断面図である。

【図5】図５は、一実施例に従って電気メッキおよび側壁電気メッキを行ったメッキ面を備えるパッケージアセンブリを示す横断面図である。

【図6】図６は、一実施例に係る接続膜を備えるパッケージアセンブリを示す横断面図である。

【図7A】図７Ａは、一実施例に従ってパッケージアセンブリ内でチャネル部を形成するカット部およびカットパターンを例示するパッケージアセンブリを示す上面図である。

【図7B】図７Ｂは、一実施例に係る図７Ａのパッケージアセンブリを示す横断面図である。

【図7C】図７Ｃは、一実施例に係る図７Ａのパッケージアセンブリを示す底面図である。

【図8】図８は、一実施例に従って底部メッキおよび側壁メッキを行った完成半導体ダイパッケージを例示する横断面図である。

【図9A】図９Ａは、一実施例に従って底部メッキかつ側壁メッキを行ったＤＦＮパッケージを例示する斜視図である。

【図9B】図９Ｂは、一実施例に従って底部メッキかつ側壁メッキを行った図９ＡのＤＦＮパッケージの上部側を例示する斜視図である。

【図9C】図９Ｃは、一実施例に従って底部メッキかつ側壁メッキを行ったＱＦＮパッケージの底部側を例示する斜視図である。

【図9D】図９Ｄは、一実施例に従って底部メッキかつ側壁メッキを行った図９ＣのＱＦＮパッケージの上部側を例示する斜視図である。

【発明を実施するための形態】

【0010】

以下の説明使用するいくつかの専門用語は便宜上のものであり、限定を意図するものではない。“右”、“左”、“上部”および“底部”は参照する図面における方向を指す。なお、このよう方向に基づく用語は参照のみを意図し、本発明実施態様では異なる方向も採用できるため、このような用語はこのようなそれぞれの異なる方向に依拠して解釈すべきである。また、特許請求の範囲および本明細書で使用する単数表現については、文脈上反対の表現を意味しない限り、単数および複数表現の両者を指すものとする。このような表現は、上記の意味、これから派生する意味、類似する意味を含意する。“Ａ、Ｂ、またはＣ”などの複数の部材などのリストの前にある“少なくとも一つの”はＡ、Ｂ、またはＣのいずれか一つを意味する場合もあり、またこれらを組み合わせたものを指す場合もある。

【0011】

本明細書の開示を通して、当業者ならば本発明の実施態様を実施できるはずである。また、当業者にとっては、各種修正、等価物、変更や代替物などは自明なはずである。このような修正、等価物、変更や代替物はいずれも特許請求の範囲に記載した趣旨および範囲に含まれるものである。

【0012】

本明細書に開示する技術は、半導体ダイパッケージ、好ましくはＤＦＮおよび/またはＱＦＮ半導体ダイパッケージに底部および側壁濡れ性フランクを形成する技術である。本技術は、複数の未単体化パッケージを備えるパッケージアセンブリを包含する技術である。このパッケージアセンブリは、これに結合したダイおよび他の内部パッケージ素子（ワイヤボンディング素子など）を有するパッケージアセンブリを備える。ダイおよび他の素子が、以下に詳しく説明するように、未単体化パッケージの異なる領域を形成する。リードフレームがパッケージアセンブリの一端と他端とを、そして半導体ダイパッケージの各種の露出リードとダイパドル（ｄｉｅ ｐａｄｄｌｅ）とを連続的に電気接続する。この電気接続を形成するためにはワイヤボンドやタイバー（ｔｉｅ ｂａｒ）などの素子が役に立つ。この電気接続を利用して、電気メッキ時に電流を流すことができ、これがＤＦＮおよび/またはＱＦＮパッケージに底部/側壁濡れ性フランクを形成するプロセスにおける一つの工程である。

【0013】

図１は、本発明の第１態様に従ってパッケージアセンブリから半導体ダイパッケージを形成するプロセス、即ち方法１００を例示するフローダイアグラムである。プロセス１００が進む間のパッケージアセンブリ２００のステージを例示する図２～図９を参照して図１のプロセス１００を説明する。本発明では、リードフレーム２５を銅シートなどのリードフレーム素材から切断することができる。本明細書で言及するリードフレームアセンブリとして、複数のリードセット２２を備えたリードフレーム２５を使用することができ、各セットは第１リード２２ａおよび第２リード２２ｂを備える。リードフレームアセンブリは任意の金属合金から構成することができる。リードセット２２をリードフレーム２５の部分にエッチングすることができる。本明細書に開示するリードセット２２は２つのリード（即ち２２ａおよび２２ｂ）を備えているが、このリードセットは２以上の異なる個数（たとえば４）のリードを備えることも可能である。

【0014】

図２Ａ～図２Ｃに示すように、図示のパッケージアセンブリ２００は上面２０１および底面２０２を備える。リードフレーム２５は複数のリードセット２２を備えることができ、各リードセットは少なくともダイリード２２ａおよびボンドリード２２ｂを備える。リードフレーム２５は、図２Ａ～図２Ｃに示すように、隣接リードセット２２間にヴィア（ｖｉａ）２３を備えてもよい。これらヴィア２３は空間、貫通孔、間隙、空隙などと呼ぶことも可能なものに対応するか、あてはまるものであってもよい。各ヴィア２３は、ボンドリード２２ｂの側壁５５および隣接リードセット２２のダイリード２２ａの側壁５６の間に形成することができる。図示のヴィア２３は図２Ａ～図２ＣのＸ方向において隣接リードセット２２間にあればよいが、これらヴィア２３についてはＹ方向などの任意の方向においてリードフレーム２５内に設けてもよく、図２～図９に示す実施例は制限的なものではない。

【0015】

工程１０で、本明細書で単に“ダイ”と呼ぶこともある一つかそれ以上の集積回路ダイ２０をリードフレーム２５のリードセットのダイリード２２ａに成膜することができる。リードフレームアセンブリについては、単一の部分またはユニットに集積化した複数のリードセット２２を備えることができる。複数の半導体ダイパッケージをパッケージアセンブリ２００内のダイパッケージのアレイの形で形成することができ、以下に詳しく説明するように、次にこれらを個々の半導体ダイパッケージに切断（例えば単体化）する。各半導体ダイパッケージはダイリード（ｄｉｅ ｌｅａｄ）２２ａおよびボンドリード（ｂｏｎｄ ｌｅａｄ）２２ｂを有するリードセット２２、ダイリード２２ａ上のダイ２０を備え、ダイ２０をボンドリード２２ｂに接続するワイヤ２１によってこのダイ２０をボンドリード２２ｂに接合する。成形封入部（ｍｏｌｄ ｅｎｃａｐｓｕｌａｔｉｏｎ）３２については、図３に示すように、半導体ダイパッケージの一部であればよく、これについては後述する。以下に詳しく説明するように、単体化半導体ダイパッケージについては、パッケージアセンブリ内の一つかそれ以上の他の半導体ダイパッケージから分離される半導体ダイパッケージでよい。

【0016】

工程１１において、ワイヤ２１などの他の素子、導電性クリップ（ダイ（複数の場合もある）を一つかそれ以上のリードに結合する半導体ダイパッケージ内の要素）あるいは他の要素を成膜して複数の半導体ダイパッケージを形成する。特に、工程１１では、図２Ａおよび図２Ｂに示すように、ダイ２０をボンドリード２２ｂに接続するワイヤ２１によって複数のダイ２０のそれぞれを対応するボンドリード２２ｂに接合することができる。

【0017】

図２Ａは、図１のプロセス１００の工程１１後の、上面２０１を備えたパッケージアセンブリ２００を示す上面図である。図２Ａに示すように、リードフレーム２５の一部として複数のリードセット２２を設ける。各リードセット２２はダイリード２２ａおよびボンドリード２２ｂを備える。（例えば図２Ａおよび図２Ｂに示す上面などの）ダイ表面２７ａ上のダイリード２２ａそれぞれにダイ２０を成膜する。図２Ｂに示すように、リードセット２２のリード２２ａにダイ２０を成膜し、これらダイ２０を同じリードセット２２のボンドリード２２ｂに電気的に接続する。この電気的な接続については、リードセット２２のダイリード２２ａのダイ表面２７ａに成膜した所定のダイ２０に接合したワイヤ２１を使用して実施することができ、この所定のワイヤ２１はボンドリード２２ｂのダイ表面２７ａに電気的に接続する。

【0018】

図２Ｂは、図１のプロセス１００の工程終了後の、図２Ａのパッケージアセンブリ２００を示す横断面図である。図２Ｂに示すように、リードフレーム２５の一部としてそれぞれがダイリード２２ａおよびボンドリード２２ｂを備えた複数のリードセット２２を設ける。複数のダイ２０については、リードセット２２のダイリード２２ａに成膜し、各リードセット２２のボンドリード２２ｂに電気的に接続することができる。ダイ２０間の各ボンドリード２２の電気的な接続については、図２ａに例示するように、ワイヤ２１を使用して実施することができる。

【0019】

図２Ｃは、図１のプロセス１００の工程１１終了後の、図２Ａおよび図２Ｂのパッケージアセンブリ２００を示す底面図である。図２Ｃに示すように、複数のリードセット２２については、アレイ構成で配置することができる。図２Ｃには、リードセット２２のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂ（例えば底面）を示す。図示のように、ヴィア２３については、図２ＣにおいてＸ方向に相互に隣接するリードセット２２間のリードフレーム２５内に設ける。図２ＣにおいてＸ方向に隣接するリードセット２２間にヴィア２３を例示しているが、これらヴィア２３については、Ｙ方向などの任意の適用可能な方向でリードフレーム２５内に設けることもでき、図２～図８に示す実施例は制限的なものではない。さらに説明するように、Ｙ方向において相互に隣接するリードセット２２（例えば図２Ｃにおける上部および底部など）については、半導体パッケージの製造時電気的に相互に独立していてもよい。

【0020】

図１のプロセス１００の工程１２では、図３に示すように、成形チェース３１をパッケージアセンブリ２００の底面２０２にテーピングすることができる。成形チェース３１については、以下に詳しく説明するように、リードセット２２間のヴィア２３に延入する成形チェース延入部３１ａを備えることができる。さらに、半導体ダイパッケージのリードフレーム２５および他の素子の周囲に成形封入部３２を成膜することができ、この成形封入部３２の一部は成形チェース延入部３１ａのピーク面３１ｂまで延在し、そこで終端していればよい。特に、成形チェース３１については、パッケージアセンブリ２００の底部部分２０２に成膜することができる。この成形チェース３１があるため、工程１２で成膜した成形封入部３２がリードフレーム２５の底部を超えて延在することがなく、また成形封入部３２の一部が成形チェース延入部３１ａのピーク面３１ｂまで延在し、そこで終端することができる。

【0021】

図３に示すように、成形チェース３１については、パッケージアセンブリ２００の底面２０２に成膜することができ、パッケージアセンブリ２００のリードセット２２のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂを覆うことができる。この成形チェース３１は、リードフレーム２５のヴィア２３（図２Ａ～図２Ｃに示す）に延入する成形チェース延入部３１ａを備えることができる。成形チェース延入部３１ａについては、ヴィア２３に部分的に、あるいは完全に延入することができる。図３に示すように、モールドチェース３１ａはリードセット２２のメッキ面２７ｂに平行な第１平面からモールドチェース延入部３１ａそれぞれのピーク面３１ｂまで延在することができる。成形チェース延入部３１ａそれぞれのピーク面３１ｂについては、各リードセット２２のダイリード２２ａおよびボンドリード２２ｂに平行であればよい。成形チェース延入部３１ａは、ボンドリード２２ｂの側壁および各隣接リードセット２２のダイリード２２ａの側壁に隣接するとともに、これら間に存在する。図３に示すように、成形チェース延入部３１ａは側壁５５および５６の間のスペース全体を埋めることができる。特に、成形封入部３２がヴィア２３に延入せず、従って側壁５５および５６を覆わないように、成形チェース延入部３１ａは側壁５５と５６との間にある表面全体を充填する。

【0022】

本発明の一実施態様では、パッケージアセンブリ２００の底面２０１に成形チェース３１を成膜する前に、成形チェース３１を予め成形して、成形チェース延入部３１ａを設けるようにすることができる。また、成形チェース３１についても、リソグラフィー、エッチング、アニーリングなどの任意の適用可能な方法によって成形し、成形チェース延入部３１ａを設けることができる。この実施態様では、成形チェース延入部３１ａの位置については、リードフレーム２５のヴィア２３に予め整合させておくことができる。別な実施態様では、パッケージアセンブリ２００の底面２０１に成形チェース３１を成膜し、成形チェース延入部３１ａが、図３に示すように、成形チェース延入部３１ａのピーク面３１ｂまでヴィア２３に延入するように、ヴィア２３内に成形することができる。この実施態様では、成形チェース３１の素材については、パッケージアセンブリ２００の底面２０１に成形チェース３１を保持した状態で成形チェース３１に圧力および/または熱を印加したときに、成形チェース３１の素材がヴィア２３に延入し、成形チェース延入部３１ａを形成するように、展性をもつことができる。図３に示すように、成形チェース延入部３１ａについては、ヴィア２３を充填する形状の凸状膨出部として形成することができる。

【0023】

図３に示すように、図１のプロセス１００の工程１３で、ダイおよびその他の素子（ワイヤ２１など）は成形封入部３２（本明細書では成形、封入、封入材などと呼ぶこともある）内に封入することができる。成形封入部３２については、非導電性で、パッケージ素子のすべて、あるいは大部分を覆うことができるが、各リードセット２２のダイリード２２ａおよびボンドリード２２ｂのメッキ面を覆ってはならず、また成形チェース延入部３１ａによってブロックされる結果、ボンドリード２２ｂの側壁およびダイリード２２ａの側壁５６を覆ってはならない。成形封入部３２は、各リードセット２２のダイリード２２ａおよびボンドリード２２ｂの底面２７ｂに対向する上部主面３２ａを備えることができる。成形封入部３２の底部主面３２ｂについては、ヴィア２３を除く、各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂの底面２７に隣接し、かつ実質的に平行であればよい。

【0024】

成形封入部３２の一部を図３に示すが、この成形封入部３２は、図３の横断面図から理解できるように、リードフレーム２５および関連する素子（例えばダイ２０、ワイヤ２１など）を覆うものであってもよい。一実施態様では、成形封入部３２は一部が不透明であってもよく、あるいは完全に不透明であってもよく、あるいはリードフレーム２５および関連する素子が上から見えないように所定の色（例えば黒色、灰色など）で着色されていてもよい。なお、図３に示す上面図において、リードフレームおよび関連する素子が図２Ａにおいて見えるようにモールド封入部は透明であり、これは例示を目的とする。図示のように、成形封入部３２はダイ２０、各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂを封入するもので、各リードセット２２のダイリード２２ａおよびボンでリード２２ｂ間のスペース間に設けることができる。

【0025】

成形封入部３２は、パッケージアセンブリ２００の素子に対して物理的かつ電気的なバリヤになるものである。成形封入部３２はシリカ充填樹脂、セラミック、ハロゲン化物を含有しない素材や他の保護封入素材、あるいはこれらを組み合わせたものから構成することができる。この成形封入部３２については、移転室（ｔｒａｎｓｆｅｒ ｃｈａｍｂｅｒ）において熱および圧力によってプラスチックを軟化させ、適切なスプルー、ランナーおよびゲートを介して高圧で密閉モールドに押し込み、最終硬化を行うプロセスで熱硬化性素材を成形することによって成形することができる。成形封入部３２についても、加熱処理し、ＵＶ雰囲気または周囲雰囲気中での硬化によって固体を形成する液体を使用するか、あるいは加熱して液体を形成してから、冷却して固体成形体を形成する固体を使用することによって、形成することができる。

【0026】

一実施態様では、図３に示すように、成形チェース３１を形成する前に、ダイリード２２ａおよびボンドリード２２ｂそれぞれのメッキ面に膜３０を成膜し、この膜３０が側壁５５および５６を覆うように膜３０をヴィア２３に延入することができる。この膜３０については、図３に示すように、各リードセット２２のダイリード２２ａおよびボンドリード２２ｂ間の隙間に延入させることもできる。この実施態様では、成形チェース３１については、リードセット２２のダイリード２２ａおよびボンドリード２２ｂのメッキ面とは反対側にある膜３０の表面に設けることができるため、成形チェース３１はメッキ面２７ｂの下にある膜３０を覆うことができ、かつヴィア２３内の膜３０を覆うことができる。あるいは、成形チェース３１をパッケージアセンブリ２００の底面２０１に設ける前に予め形成した成形チェース３１に膜３０を成膜してもよい。

【0027】

図１に示すプロセス１００の工程１３では、図４に示すように工程１２後に、膜３０および/または成形チェース３１をリードフレーム２５から取り外すことができる。（図示を省略した）一つかそれ以上のマーキングについては、リードフレームアセンブリ２００に設けることができる。これらマーキングは機械検出可能なマークである基準マークを有することができ、この機械それ自体を切断に合わせることが可能になる。工程１３後、パッケージ素子（ダイ、リードフレーム、ダイをリードフレームに結合する素子など）を成形素材３２内に封入した複数の非単体化半導体ダイパッケージを備えたパッケージアセンブリ２００が得られる。特に、図４に示すように、各リードセット２２のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂを露出させることができる。さらに、図４に示すように、ボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６も露出させることができる。

【0028】

図１に示すプロセス１００の工程１４では、図５に示すように、複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂだけでなくボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６に対して電気メッキ５０および電気メッキ５６をそれぞれ実施することができる。本明細書に開示するように、各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂとしては、工程１１で設けたワイヤ２１に接合する各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面から反対側にある面を使用することができる。特に、膜３０および/または成形チェース３１を取り外した後に、メッキ面２７ｂおよびボンドリード２２ｂの側壁５５ならびにダイリード２２ａの側壁５６が露出する。

【0029】

電気メッキ５０および電気メッキ５１では、同じか、あるいは異なる二種類の電気メッキ材を使用することができる。電気メッキ５０および電気メッキ５１については、同時に行ってもよく、あるいは２つの異なる工程に分けて実施してもよい。これら電気メッキ５０および５１については、図５に示すように、図１に示すプロセス１００の工程１４において電気メッキプロセスによって実施すればよい。電気メッキおよび/または電気メッキ５１では、スズまたはスズ合金などの一つかそれ以上の金属層を各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂだけでなく（即ち電気メッキ５０）、ボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６（即ち電気メッキ５１）にメッキすることができ、メッキ面２７ｂおよび側壁５５、５６を酸化から保護することができる。さらに、これら電気メッキ５０および/または５１によってはんだ濡れ性表面を得ることができる。電気メッキプロセスに電気メッキ５０および/または電気メッキ５１を適用すると、メッキ面２７ｂ（例えば底面など）および/または側壁５５および５６を覆う導電性メッキ材を成膜することができ、はんだが各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂに接着するだけでなく、ボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６に接着する。電気メッキ５０のメッキ材および/または電気メッキ５１のメッキ材は、露出したメッキ面２７ｂおよび側壁５５、５６に成膜することができる。工程１４の電気プロセス時、リードフレーム２５をメッキ浴に浸漬し、電解メッキ装置（図示省略）の陰極にリードフレーム２５を電気的に結合することができる。電解メッキ装置の陽極については、メッキ浴に浸漬されているメッキ材に結合することができる。リードフレームに電流を印加すると、各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂだけでなく、ボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６にメッキ材が成膜するため、例えば、各リードセット２２の複数のダイリード２２ａおよびボンドリード２２ｂのメッキ面２７ｂだけでなく、ボンドリード２２ｂの側壁５５およびダイリード２２ａの側壁５６もメッキ材でメッキされることになる。電気メッキ５０のメッキ材としては任意のメッキ材、例えばスズ、金、パラジウムや銀から選択することができる。

【0030】

図１に示すプロセス１００の工程１５では、図６に示すように、成形封入部３２の上部主面３２ａに接続膜６０を成膜することができる。図示のように、接続膜６０は複数のリードセット２２の上全体に成膜することができる。接続膜６０としては、成形封入部３２の上部主面３２ａに付着する任意の適用可能な膜を使用することができる。この接続膜６０については、任意の適用可能な接着剤を使用して、成形封入部６２の上部主面に接着することができる。

【0031】

図１に示すプロセス１００の工程１６では、図７Ａ～図７Ｃに示すように、単体化プロセスを実施することができる。図７Ａ～図７Ｃに示すように、工程１６後に、リードフレーム２５を個々の半導体ダイパッケージ８０に単体化すればよい。工程１６での単体化プロセスについては、鋸刃を備えた鋸、あるいはレーザーカッター、プラズマカッター、ウォータージェットカッター、あるいは当業者にとっては公知なその他の適用可能な切断装置および／または技術などの切断装置および／または技術を使用して実施することができる。さらに説明するように、工程１６での単体化プロセスでは、一つかそれ以上のカット部７１（例えば７１ａおよび/または７１ｂなど）を形成することができる。カット部７１ａはＸ方向（例えば図７Ａおよび図７Ｃに示すパッケージアセンブリ２００の左側から右側の方向）に延在し、成形封入部３２の底部主面３２ｂを起点とし、底部主面から成形封入部３２の上部主面３２ａに向かって上向きに延在する。本発明の一実施態様では、図７Ａに示すように、カット部７１ａはリードコネクター２８を介して切り進む。以下に説明するように、リードコネクター２８が２つの隣接リードを接続し、リードフレーム（例えばリードフレーム２５など）それ自体の一部を構成するか、あるいは一つかそれ以上の他の素材から構成することができる。カット部７１ｂは隣接リードセット２２間に形成することができ、Ｙ方向に延在するもので、このカット部については、取り外された成形チェース延入部３１ａのピーク面３１ｂに対応する成形封入部３２の底面を起点とするヴィア２３を介して作られ、成形封入部３２の上部主面３２ａを介して延在し、一つかそれ以上のチャネル部７０を形成することができる。これらチャネル部７０それぞれは、チャネル７０の一部それぞれの各側において電気メッキ５１を行った側壁５５および５６を備えていればよい。工程１６での単体化プロセス終了後に、接続膜６０によってのみ接続された個々の半導体ダイパッケージ８０にパッケージアセンブリ２００を単体化すればよい。実施態様によれば、ヴィア２３に対応しないチャネル７０部の部分はヴィア２３よりも小さい（例えば、チャネル部７０の壁部の幅は側壁５５、５６間の距離よりも小さい）。

【0032】

図７Ｂは、図１に示すプロセス１００の工程時１６における図７Ａのパッケージアセンブリ２００を示す横断面図である。図７Ｂは、一連の平行カット部７１ｂをＹ方向に形成し、複数のチャネル部７０を設けるプロセスを示す図である。特に、Ｙ方向における一連の平行なカット部７１ｂはヴィア２３を起点とし、成形封入部２２を介して延在する。図７Ｂは、接続膜６０内に部分的に延入するチャネル部７０を示す図である。一方、本発明の一実施態様によれば、これらチャネル部７０は接続膜６０まで形成することができるが、当該チャネル部が接続膜６０の一部に延入することはない。図７Ｂに示すように、接続膜６０の少なくとも一部は複数のリードセット２２の全体にわたって成形封入部３２の主ピーク面３２ａ上で連続的である。

【0033】

図７Ｃに示すように、工程１６における単体化プロセスでは、成形封入部３２の底部主面３２ｂに第１方向（例えばＸ方向など）にそって切れ目を入れて一連の第１平行カット部７１ａを形成する。この一連の第１平行カット部は接続膜６０あるいは接続膜６０の一部に達する深さまで延在することができる。特に、一連の第１平行カット部７１ａはリードコネクター２８および/または電気的に未接続の隣接リードセット２２（例えばパッケージアセンブリ２００を上から見た場合には図７Ａに示すように、あるいは下から見た場合には図７Ｃに示すように、相互に上下に設けられるリードなど）にのみ切り進み、リードセット２２には切り進まない。工程１６での単体化プロセスでは、さらに、第１方向に対して実質的に直角をなす第２方向（例えばＹ方向など）にそって一連の第２平行カット部７１ｂを形成する。これら一連の第２平行カット部７１ｂはヴィア２３を起点とし、具体的には、取り外した成形チェース延入部３１ａのピーク面３１ｂに対応する成形封入部３２の底面を起点とし、接続膜６０あるいは接続膜６０の一部に達する深さまで成形封入部３２の上部主面３２ａを介して延在し、チャネル部７０を形成することができる。

【0034】

これら一連の第１平行カット部７１ａおよび第２平行カット部７１ｂについては、接続膜６０を貫通しない深さに切り進んでいればよく、このため半導体ダイパッケージ８０が工程１６における単体化プロセス時に単体のパッケージアセンブリ２００として残る。特に、接続膜６０に関しては、この接続膜６０がチャネル部７０によって分離されるパッケージアセンブリ２００の複数の半導体ダイパッケージ８０を維持でき、接続膜６０によって接続された単一ユニットの一部として存在できる特性（例えば強度、剛性、弾性など）を備えることができる。例えば、接続膜６０を使用することにより、パッケージアセンブリ２００の複数の半導体ダイパッケージ８０および複数のチャネル部５０のＸ方向幅が、工程１６での単体化前のパッケージアセンブリ２００の幅（例えば、図６に示すように、工程１６前のパッケージアセンブリ２００の幅）に実質的に等しい。接続膜６０の素材としては、導電性かまたは非導電性の任意の適用可能な素材を使用することが可能である。

【0035】

あるいは、本発明の一実施態様では、工程１６において、パッケージアセンブリ２００の上面２０１を接続テープ６０でテーピングする代わりに、パッケージアセンブリ２００の底面２０２に接続テープ６０をテーピングしてもよい（図示省略）。例えば、工程１６での単体化プロセスにおいて、接続テープ６０を底面２０２にテーピングした状態で成形封入部３２の上部主面３２ａから一つかそれ以上のカット部７１（例えば７１ａおよび７１ｂなど）を形成すればよい。この実施態様では、カット部７１ａをＸ方向に延在させることができる。これらカット部７１ａは成形封入部３２の上部主面３２ａを起点とし、成形封入部３２の底部主面３２ｂまで切り下げることができる。一つの実施態様では、カット部７１ａもまた（例えばリードコネクター２８がリードフレーム２５の一部の場合には）リードフレーム２５に一部に設けることができる。カット部７１ｂについては、隣接リードセット２２間に設けることができる。これらカット部７１ｂはＹ方向に延在し、ヴィア２３を介して成形封入部３２の上部主面３２ａを起点とし、取り外された成形チェース延入部３１ａのピーク面３１ｂに対応する成形封入部３２の底面まで延在し、一つかそれ以上のチャネル部７０を形成する。これらチャネル部７０それぞれについては、チャネル部７０の一部の両側において、電気メッキ５１を適用した側壁５５および５６を備えていればよい。実施態様では、ヴィア２３に対応しないチャネル部７０の部分はヴィア２３よりも小さい（例えば、チャネル部７０の壁部の幅は側壁５５、５６間の距離よりも小さい）。

【0036】

図１に示すプロセス１００の工程１７で、図８に示すように接続膜６０を取り外す。図示のように、工程１７で接続膜を取り外した後、パッケージアセンブリ２００の複数の半導体ダイパッケージ８０のみが残る。複数の半導体ダイパッケージそれぞれはダイリード２２ａおよびボンドリード２２ｂを有するリードセット２２、各リードセット２２の各ダイリード２２ａに接合したダイ２０、および各リードセット２２の対応するボンドリード２２ｂにダイ２０を電気的に接続するワイヤ２１を備える。さらに、複数の半導体ダイパッケージ８０それぞれはダイリード２２ａおよびボンドリード２２ｂのメッキ面２７上に電気メッキ材（例えば電気メッキ材５０）だけでなく、各リードセット２２のリード側壁５５および５６（例えば電気メッキ材５１）を備える。電気メッキ材（例えば５０および/または５１など）によって所定の半導体ダイパッケージをプリント回路基板（ＰＣＢ）に取り付けることができる。

【0037】

以上リードセット内のリード（例えばリードセット２２内のダイリード２２ａおよびボンドリード２２ｂなど）の具体的な個数および構成について図示しおよび/または開示してきたが、本発明の技術は任意の構成のリードおよび/またはダイを備えたアセンブリパッケージに適用可能である。さらに、当業者ならば、同じかあるいは同様な技術もＱＦＮパッケージに濡れ性フランクを備えたＤＦＮパッケージと同様に濡れ性フランクを設けることができるはずである。

【0038】

図９Ａおよび図９Ｂに第１電気メッキ材５０を２つの対応するリード（図示省略）の底部に設け、かつ第２電気メッキ材５１をＤＦＮパッケージ２５０のリード側壁（図示省略）に設けた、濡れ性フランクを備えたＤＦＮパッケージ２５０を示す。本明細書に開示するように、図１のプロセス１００に従って第１メッキ材５０および第２メッキ材５１をメッキすることができる。さらに、図９Ａに示すように、タイバー領域３５も（例えば第２電気メッキ材５１などで）メッキすることができる。本明細書に記載するように、タイバー領域３５があるため、電気メッキ時（例えば、第１電気メッキ５０および/または第２電気メッキ５１時）電流を印加できる電気接続を行うことが容易になる。

【0039】

図９Ｃおよび図９Ｄに、第１電気メッキ材５０を対応するリード（図示省略）の底部にメッキし、かつ第２電気メッキ材５１をＱＦＮパッケージ２６０のリード側壁（図示省略）にメッキしたＱＦＮパッケージ２６０を示す。第１メッキ材５０および第２メッキ材５１については、本明細書に記載するように、図１のプロセスに従ってメッキすることができる。

【0040】

特に、本明細書に開示する図１のプロセス１００は、（半田）濡れ性フランクを有する半導体ダイパッケージを形成するメッキプロセスである。このプロセスでは、単体化前に、成形チェース延入部をもつ成形チェースを使用して成形封入部の適用時ヴィアを分離し、次に成形チェースの取り外し後にリードの側壁およびメッキ面を露出させてメッキを行う。単体化前にメッキを行うため、メッキプロセスを簡略化でき、かつメッキ後の単体化を簡略化できる。

【0041】

なお、以上の説明は例示のみを目的とし、制限を意図するものではない。以上の実施態様については、発明の趣旨および範囲から逸脱せずに一部変更などを加えることができる。以上本発明を説明してきたが、当業者にとっては、本明細書に開示した技術思想および原理を変更することなく、多くの物理的変更（ごく一部のみを発明の詳細な説明に開示している）を加えることができる。また、好ましい実施態様のごく一部を利用した数多くの実施態様も本明細書に開示した技術思想および原理を変更することなく実施可能である。従って、本発明実施態様および適宜加える構成変更などは、あらゆる点において、例示および/または説明を目的とし、制限を意図するものではなく、本発明の範囲は本明細書の記載ではなく、特許請求の範囲によって規定されるもので、特許請求の範囲と等価な意味および範囲内にある実施態様に対する変更等も本発明に包摂されるものである。

【符号の説明】

【0042】

１１ 工程
１２ 工程
１３ 工程
１４ 工程
１５ 工程
１６ 工程
２０ ダイ
２１ ワイヤ
２２ リードセット
２２ａ 第１リード（ダイリード）
２２ｂ 第２リード（ボンドリード）
２３ ヴィア
２５ リードフレーム
２７ａ ダイ表面
２７ｂ メッキ面
２８ リードコネクター
３０ 膜
３１ 成形チェース
３１ａ 成形チェース延入部
３１ｂ ピーク面
３２ 成形封入部
３２ａ 上部主面
３２ｂ 底部主面
３５ タイバー領域
５０ 電気メッキ
５１ 電気メッキ
５５ 側壁
５６ 側壁
６０ 接続膜
６２ 成形封入部
７０ チャネル部
７１ カット部
７１ａ 第１平行カット部
７１ｂ 第２平行カット部
８０ 半導体ダイパッケージ
１００ プロセス
２００ パッケージアセンブリ
２０１ 上面
２０２ 底面
２５０ ＤＦＮパッケージ
２６０ ＱＦＮパッケージ

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】