特許 7546597 半導体部品および半導体部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-29

(45)【発行日】2024-09-06

(54)【発明の名称】半導体部品および半導体部品の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240830BHJP

   H01L 29/12 20060101ALI20240830BHJP

   H01L 21/336 20060101ALI20240830BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 652K

H01L29/78 657D

H01L29/78 658E

H01L29/78 658A

【請求項の数】 1

(21)【出願番号】P 2021564453

(86)(22)【出願日】2020-03-25

(65)【公表番号】

(43)【公表日】2022-07-21

(86)【国際出願番号】 EP2020058305

(87)【国際公開番号】W WO2020221517

(87)【国際公開日】2020-11-05

【審査請求日】2021-12-21

(31)【優先権主張番号】102019206148.6

(32)【優先日】2019-04-30

(33)【優先権主張国・地域又は機関】DE

【前置審査】

(73)【特許権者】

【識別番号】591245473

【氏名又は名称】ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング

【氏名又は名称原語表記】ＲＯＢＥＲＴ ＢＯＳＣＨ ＧＭＢＨ

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100196508

【弁理士】

【氏名又は名称】松尾 淳一

(72)【発明者】

【氏名】マルティネス－リミア，アルベルト

(72)【発明者】

【氏名】ゲルラッハ，アルフレート

(72)【発明者】

【氏名】バルトルフ，ホルガー

(72)【発明者】

【氏名】シュバイガー，シュテファン

(72)【発明者】

【氏名】ファイラー，ボルフガング

【審査官】戸川 匠

(56)【参考文献】

【文献】米国特許第０９８８７２８７（ＵＳ，Ｂ１）

【文献】独国特許出願公開第１０２０１７２０７８４８（ＤＥ，Ａ１）

【文献】国際公開第２０１８／２２５６００（ＷＯ，Ａ１）

【文献】特開２０１４－１７５３１３（ＪＰ，Ａ）

【文献】米国特許第１０１９９４６６（ＵＳ，Ｂ１）

【文献】特開２０１８－１９５７８２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

・ 半導体基板上にエピタキシャル層を施すステップ（５０１）と、
・ 前記エピタキシャル層上で一部の区域に配置されるボディ領域を生成するステップ（５０２）と、
・ 前記ボディ領域上に配置されるソース領域を生成するステップ（５０３）と、
・ 前記ソース領域の表面から前記エピタキシャル層内まで延びている第１の溝を生成するステップ（５０５）と、
・ 前記第１の溝の溝表面で、第１のドーピング濃度を有するｐ型の層を生成するステップ（５０７）と、
・ 高くｐ型ドーピングされたポリシリコンで前記第１の溝を充填するステップ（５０８）と、
・ 前記ソース領域の前記表面から前記エピタキシャル層内まで延びており、かつ一部の区域では前記第１の溝内に広がっている第２の溝を生成するステップ（５１０）と、
・ 前記第２の溝の溝表面で第１の絶縁層を生成するステップ（５１２）と、
・ 高くｎ型ドーピングされたポリシリコンで前記第２の溝を充填するステップ（５１４）と、
・ 前記ソース領域の上で第２の絶縁層を生成するステップ（５１５）と、
・ オーミック接触を生成するステップ（５１６）と、
・ 裏面金属被覆を生成するステップ（５１７）と
を有する半導体部品の製造方法（５００）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体部品および半導体部品の製造方法に関する。

【背景技術】

【0002】

シリコンカーバイドに基づく半導体部品は、シリコンに基づく半導体部品より約７倍高い破壊強度を有する。したがって、遮断動作中のドレインとソースの間の高い正電圧の際に、高い電界強度からゲート酸化物を遮蔽する必要がある。短絡の場合の電流は、エピタキシャル層の高いドーピングおよびエピタキシャル層の厚さが薄いため、シリコンカーバイド基板の場合には高く、したがって電流が制限されなければならない。この目的のために特別に設けられた、深いｐ型ドーピングされた領域であって、顕著なＪＦＥＴ効果を形成する、つまり電圧が高くなるにつれて電流経路が絞められる、深いｐ型ドーピングされた領域により、遮断の場合の電界も遮蔽され、短絡の場合の電流も制限される。

【0003】

この深く取り付けられ構造化されたｐ型ドーピングされた領域は、高エネルギー注入によって生成される。その際、注入は、ボディ領域を経てエピタキシャル層内まで延び、これにより、ゲート酸化物が高い電界強度から遮蔽され得る。深いｐ型ドープ領域を生成するには、１ＭｅＶ超のエネルギーが必要である。これは、高い製造費用を引き起こすだけでなく、半導体結晶の深刻な損傷、およびピッチ寸法の負荷に対する横方向のイオン散乱を引き起こし得る。

【0004】

本発明の課題は、これらの欠点を克服することである。

【発明の概要】

【課題を解決するための手段】

【0005】

半導体部品は半導体基板を含んでおり、半導体基板は第１の面を有しており、第１の面にはエピタキシャル層が配置されている。エピタキシャル層上では一部の区域にボディ領域が配置されている。ボディ領域上にはソース領域が配置されている。ソース領域から、多数の第１の溝および多数の第２の溝がエピタキシャル層内まで延びている。第１の溝は第２の溝より大きな深さを有する。１つの第２の溝はそれぞれ一部の区域で１つの第１の溝内に及んでいる。本発明によれば、第１の溝の溝表面にはそれぞれ第１のドーピング濃度を有する層が配置されている。第１の溝は第１の材料で充填されており、この第１の材料は第２のドーピング濃度を有する。第１のドーピング濃度は第２のドーピング濃度より高い値を有する。

【0006】

この場合の利点は、半導体部品が、低いゲート－ドレイン間容量、高い遮断強度、および高い短絡強度を有することである。

【0007】

一変形形態では、エピタキシャル層のすぐ上で一部の区域に金属区域が配置されている。

【0008】

この場合に有利なのは、ショットキーダイオードが、半導体部品にモノリシックに組み込まれており、かつボディダイオードに並列に接続されており、これにより、小さな順方向電圧および低い遮断電流の際に安定した逆動作が可能なことである。

【0009】

さらなる一形態では、第２の溝の溝表面に、二酸化ケイ素より高い誘電率をもつ第１の絶縁層が配置されており、この第２の溝は、第２の材料で充填されている。言い換えれば、比誘電率が３．９より大きな値を有する。 この場合の利点は、ゲート－ドレイン間容量が少ないことである。

【0010】

一変形形態では、第１の絶縁層が一定の厚さを有している。
この場合に有利なのは、製造が簡単なことである。

【0011】

さらなる一形態では、第２の溝の溝表面の側壁上の第１の絶縁層が異なる厚さを有している。
この場合の利点は、遮断の場合のゲート端子の遮蔽性が高いことである。

【0012】

一変形形態では、半導体基板がシリコンカーバイドを含んでいる。
さらなる一形態では、半導体部品がＭＩＳＦＥＴである。

【0013】

一変形形態では、半導体基板が窒化ガリウムを有している。
半導体部品を製造するための本発明による方法は、半導体基板上へのエピタキシャル層の施しと、エピタキシャル層上で一部の区域に配置されるボディ領域の生成と、ボディ領域上に配置されるソース領域の生成とを含んでいる。この方法はさらに、ソース領域の表面からエピタキシャル層内まで延びている第１の溝の生成と、この第１の溝の溝表面での第１のドーピング濃度を有する層の生成と、高くｐ型ドーピングされたポリシリコンでの第１の溝の充填とを含んでいる。この方法はさらに、ソース領域の表面からエピタキシャル層内まで延びており、かつ一部の区域では第１の溝内に広がっている第２の溝の生成と、この第２の溝の溝表面での第１の絶縁層の生成と、高くｎ型ドーピングされたポリシリコンでの第２の溝の充填と、ならびにソース領域の上での第２の絶縁層の生成と、オーミック接触の生成と、裏面金属被覆の生成とを含んでいる。

【0014】

さらなる利点は、以下の例示的な実施形態の説明または従属項から明らかである。
以下では、好ましい実施形態および添付の図面に基づいて本発明を解説する。

【図面の簡単な説明】

【0015】

【図1】従来技術に基づくＭＩＳＦＥＴのトランジスタセルを示す図である。

【図2】半導体部品の第１の例示的な実施形態のセルを示す図である。

【図3】半導体部品の第２の例示的な実施形態のセルを示す図である。

【図4】半導体部品の第３の例示的な実施形態のセルを示す図である。

【図5】半導体部品の製造方法を示す図である。

【発明を実施するための形態】

【0016】

図１は、従来技術に基づく金属－絶縁体－半導体電界効果トランジスタのトランジスタセル１００、いわゆるＭＩＳＦＥＴを示している。ＭＩＳＦＥＴ１００は、例えばＳｉＣから成る高くｎ型ドーピングされた半導体基板１０１を含んでいる。半導体基板１０１上には、弱くｎ型ドーピングされたエピタキシャル層１０２が配置されている。エピタキシャル層１０２上では一部の区域に、中程度にｐ型ドーピングされたボディ領域１０３が配置されている。ボディ領域１０３上には、平坦な非常に高くｎ型ドーピングされたソース領域１０４が配置されている。ソース領域１０４の上面からは、注入された桶状のｐ型ドーピングされた領域１１５および多数の第２の溝１０６がエピタキシャル層１０２内まで延びている。この第２の溝１０６は一部の区域で、注入された桶状の領域１１５内に及んでいる。言い換えれば、第２の溝１０６は、注入された桶状の領域１１５に部分的に重なっている。注入された桶状の領域１１５は第２の溝１０６より大きな深さを有し、つまり注入された桶状の領域１１５は、エピタキシャル層１０２内により深く達している。注入された桶状の領域１１５は、高くｐ型ドーピングされたポリシリコンを有している。高くｐ型ドーピングされたポリシリコンは、例えばアルミニウムを用いた高エネルギー注入によって製造されている。それぞれ第２の溝１０６の１つの溝壁が、ボディ領域１０３およびソース領域１０４と接触している。第２の溝１０６の溝表面は、薄い二酸化ケイ素から成る酸化物層１０８を有している。第２の溝１０６は、高くｎ型ドーピングされたポリシリコン、いわゆるゲートポリで充填されている。ウエハ表面では、つまりソース領域１０４および注入された桶状の領域１１５の上では、一部の区域に絶縁層１１０が配置されている。絶縁層１１０上およびウエハ表面には第１の金属層１１１が配置されている。第１の金属層１１１は、ソース領域１０４および注入された桶状の領域１１５と共にオーミック接触を形成し、このオーミック接触がソース接触である。半導体基板１０１の下には第２の金属層１１２が配置されている。第２の金属層１１２はドレイン接触として機能する。ゲートポリは、図１では示されていない金属端子、いわゆるゲートパッドと電気的に接続している。これはたいてい、１つまたは複数の高くドーピングされたポリシリコン導体路、いわゆるゲートランナーを介して行われる。

【0017】

図２は、半導体部品の第１の例示的な実施形態のセル２００を示しており、半導体部品２００は半導体基板２０１を有している。半導体基板２０１は第１の面および第２の面を有しており、これに関し第１の面は第２の面に向かい合っている。半導体基板２０１の第１の面にはエピタキシャル層２０２が配置されている。エピタキシャル層２０２上では一部の区域にボディ領域２０３が配置されている。ボディ領域２０３上にはソース領域２０４が配置されている。ソース領域２０４の上面からは、多数の第１の溝２０５および多数の第２の溝２０６がエピタキシャル層２０２内まで延びている。この第２の溝２０６は一部の区域で第１の溝２０５内に及んでいる。言い換えれば、第２の溝２０６は第１の溝２０５に部分的に重なっている。第１の溝２０５は第２の溝２０６より大きな深さを有し、つまりエピタキシャル層２０２内により深く達している。それぞれ第２の溝２０６の１つの溝壁が、ボディ領域２０３およびソース領域２０４と接触している。第２の溝２０６の溝表面は、第１の絶縁層２０８、いわゆるゲート誘電体を有している。これは一般的に酸化物層である。第１の絶縁層２０８は、例えば５０ｎｍの厚さを有し得る。これは、第１の絶縁層２０８の厚さが一定であり、したがって第２の溝２０６の充填が対称的であることを意味する。ゲート誘電体が、二酸化ケイ素より高い誘電率を有し得ることが好ましい。これは、比誘電率ε_ｒが３．９より大きな値を有することを意味する。第１の絶縁層２０８は、例えばＡｌ_２Ｏ_３、ＨｆＯ_３、またはＴｉＯ_２を有している。確かにＨｆＯ_３およびＴｉＯ_２の破壊電界強度はＳｉＯ_２の場合より低いが、ゲート誘電体内の電界強度は、より高い比誘電率に基づいてＳｉＯ_２の場合より小さい。したがって絶縁層２０８は、ＳｉＯ_２の場合よりもっと薄くてよい。その代わりに第１の絶縁層２０８は、ＳｉＯ_２と、より高い誘電率をもつ材料との組合せを有することができ、つまり、例えば薄いＳｉＯ_２層と、より厚いＡｌ_２Ｏ_３層とから成る積層が生成される。ウエハ表面では、つまりソース領域２０４および第１の溝２０５の上では、一部の区域に第２の絶縁層２１０が配置されている。第２の絶縁層２１０上およびウエハ表面には第１の金属層２１１が配置されている。第１の金属層２１１は、ソース領域２０４および第１の溝２０５と共にオーミック接触を形成し、このオーミック接触がソース接触である。半導体基板２０１の第２の面には、つまり半導体基板２０１の下には第２の金属層２１２が配置されている。第２の金属層２１２はドレイン接触として機能する。

【0018】

半導体基板２０１は、例えばＳｉＣを有している。エピタキシャル層２０２は、弱くｎ型ドーピングされたＳｉＣである。第１の溝２０５の溝壁２１３は、非常に高くドーピングされた４Ｈ－ＳｉＣを有している。第１の溝２０５は、高くｐ型ドーピングされたポリシリコンで充填されている。したがって、４Ｈ－ＳｉＣとｐ型ドーピングされたポリシリコンとの間でヘテロ接合が形成され、この場合、第１の溝２０５は０．５μｍ～１０μｍの深さを有する。第１の溝２０５は互いに対して０．２μｍ～１０μｍの間隔を有する。これにより、電界に対する遮蔽作用が改善され、かつ短絡強度が上昇する。第２の溝２０６は、高くｎ型ドーピングされたポリシリコン、いわゆるゲートポリで充填されている。ボディ領域２０３は、ｐ型ドーピングされたＳｉＣを含んでおり、ソース領域２０４は、高くｎ型ドーピングされたＳｉＣを有している。

【0019】

図３は、第２の半導体部品のセル３００を示している。第２の半導体部品３００の構造は、図２に基づく第１の半導体部品２００の構造に実質的に相応しており、これに関し、第２の半導体部品３００の第２の溝３０６の充填の内部構造は、第１の半導体部品２００の第２の溝２０６の充填の内部構造とは異なる。図３に基づく符号の後ろの位の一致は、図２におけるのと同じ要素であることを表している。第２の半導体部品３００の第２の溝３０６の溝表面は、第１の絶縁層３０８を有しており、この場合、第２の溝３０６の側壁および溝底での第１の絶縁層３０８は、異なる厚さを有する。これに関し、第１の絶縁層３０８のうち第１の溝３０５に直接的に隣接する区域は、この区域に向かい合う側より厚い。それに加えてまたはその代わりに、溝底の区域での第１の絶縁層３０８は、第２の溝３０６の側壁でのものより厚い。第２の溝３０６は、高くｎ型ドーピングされたポリシリコンで充填されている。言い換えれば、第２の溝３０６は、第２の溝３０６の垂直二等分線に対して非対称的に充填されている。これにより、ゲート－ドレイン間容量が減少される。それに加え、第１の絶縁層３０８のより厚い区域内の電界強度は、均一な層厚の場合より小さい。

【0020】

図４は、ショットキー接触４１４を有する半導体部品の第３の例示的な実施形態のセル４００を示している。第３の半導体部品４００は、例えばＳｉＣから成る半導体基板４０１を含んでいる。第３の半導体部品４００は、例えばＭＯＳＦＥＴである。シリコンベースのＭＯＳＦＥＴと比較して、シリコンカーバイドベースのＭＯＳＦＥＴは、インバースダイオードまたはボディダイオードの順動作において不利である。一つには、順電圧または順方向電圧が、より大きなバンドギャップに基づいて約３倍大きく、もう一つには、ＳｉＣでは、バイポーラ構造の動作の際に電流の低下が生じ得る。これは、電子および正孔の再結合が原因と考えることができ、この再結合が、転位からの積層欠陥の形成を励起し得る。したがって第３の半導体部品４００には、低い安定した順電圧をもつショットキーダイオードがモノリシックに組み込まれている。ショットキーダイオードは、ショットキー接触４１４とエピタキシャル層４０２の接合部で生じる。ショットキーダイオードは、ボディダイオードに並列に接続されており、このボディダイオードは、ボディ領域４０３とエピタキシャル層４０２の接合部で形成されている。第３の半導体部品４００の構造は、図２に基づく第１の半導体部品２００の構造と似ている。図４に基づく符号の後ろの位の一致は、図２におけるのと同じ要素であることを表している。第３の半導体部品４００はエピタキシャル層４０２を含んでおり、エピタキシャル層４０２上では一部の区域にボディ領域４０３が配置されている。ボディ領域４０３上にはソース領域４０４が配置されている。エピタキシャル層４０２のすぐ上に金属区域４１４が配置されている。これは、金属区域４１４がエピタキシャル層４０２のうち、エピタキシャル層４０２上にボディ領域４０３がない箇所に配置されていることを意味する。したがって図２に対し、一部の区域では、ボディ領域と、ソース領域と、第２の溝と、第１の絶縁層と、ゲートポリと、第２の絶縁層とが、金属区域４１４に取り替えられている。金属区域４１４は、例えばニッケル、チタン、またはモリブデンを含んでいる。第１の溝４０５の間のショットキー接触の位置に基づき、遮断動作中の電界がショットキー接触から遠ざけられる。というのも、第１の溝４０５からエピタキシャル層４０２内に広がっている空間電荷ゾーンが相互に触れ合っており、こうして電界をショットキー接触から遮蔽するからである。これにより、ショットキー接触での障壁低下効果が回避されるので、低いリーク電流になる。言い換えれば、溝領域、つまり第１の溝４０５の遮蔽構造が、リーク電流を減少させる。

【0021】

半導体部品２００、３００、および４００は、ＭＯＳＦＥＴまたはＭＩＳＦＥＴであることが好ましい。半導体部品２００、３００、および４００は、電気車両またはハイブリッド車両のためのインバータ内で用いられ得る。半導体部品２００、３００、および４００はさらに、再生エネルギー生成で、例えば光起電力設備または風力設備のインバータ内で用いられ得る。そのうえ、トラクションドライブおよび高電圧整流器での適用が可能である。

【0022】

図５は、半導体部品の製造方法５００を示している。方法５００は、ステップ５０１で、半導体基板上にエピタキシャル層が施されることでスタートする。これに関しエピタキシャル層の材料は、半導体基板と同じ材料を、ただし異なるドーパント濃度で有している。エピタキシャル層は弱くｎ型ドーピングされている。その後のステップ５０２では、エピタキシャル層上で一部の区域に配置されるボディ領域が生成される。これは、リソグラフィおよびイオン注入によって行われる。ボディ領域はｐ型ドーピングされている。その後のステップ５０３では、ボディ領域上に配置されるソース領域が生成される。ソース領域は強くｎ型ドーピングされている。その後のステップ５０４では、ドーパントが熱処理によって活性化される。その後のステップ５０５では、ソース領域の表面からエピタキシャル層内まで延びている第１の溝が生成される。これに関し、第１の溝はハードマスクおよび反応性エッチングによって生成される。任意選択でその後のステップ５０６では、溝底が丸められ得る。その後のステップ５０７では、第１の溝の溝表面内にアルミニウムまたはホウ素が注入される。その後のステップ５０８では、第１の溝が、高くドーピングされたポリシリコン（ｐ型ドーピングまたはｎ型ドーピング）で充填される。その代わりに第１の溝は、ｐ型ドーピングまたはｎ型ドーピングされた３Ｃ－ＳｉＣで充填され得る。その後のステップ５０９では、アニーリングステップが実施される。その後のステップ５１０では、第２の溝であって、ソース領域の表面からエピタキシャル層内まで延びており、かつ一部の区域では第１の溝内に広がっている第２の溝が生成される。任意選択のステップ５１１では、第２の溝の溝底が丸められる。その後のステップ５１２では、第２の溝の溝表面で第１の絶縁層が生成される。その後のステップ５１３では、第１の絶縁層が構造化される。これに関し、第１の絶縁層は一定の厚さを有することができ、または側壁および溝底が異なる厚さを有し得る。その後のステップ５１４では、第２の溝が、ドーピングされたポリシリコンで充填される。その後のステップ５１５では、ソース領域の上に第２の絶縁層が施される。その後のステップ５１６では、オーミック接触が生成され、その後のステップ５１７では、裏面金属被覆が生成される。

【図1】

【図2】

【図3】

【図4】

【図5】