特許 7546612 低遅延レシーバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-29

(45)【発行日】2024-09-06

(54)【発明の名称】低遅延レシーバ

(51)【国際特許分類】

   H04L 7/033 20060101AFI20240830BHJP

【ＦＩ】

H04L7/033 700

【請求項の数】 15

(21)【出願番号】P 2021577646

(86)(22)【出願日】2020-06-01

(65)【公表番号】

(43)【公表日】2022-09-16

(86)【国際出願番号】 US2020035570

(87)【国際公開番号】W WO2021002988

(87)【国際公開日】2021-01-07

【審査請求日】2023-05-11

(31)【優先権主張番号】16/458,859

(32)【優先日】2019-07-01

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ノベリッニ，パオロ

(72)【発明者】

【氏名】テイラー，デイビッド・エフ

(72)【発明者】

【氏名】リチャードソン，アラステア・ジェイ

【審査官】北村 智彦

(56)【参考文献】

【文献】特表２００７－５０５５７８（ＪＰ，Ａ）

【文献】特開２００３－０２３３５２（ＪＰ，Ａ）

【文献】米国特許第０９９６０９０２（ＵＳ，Ｂ１）

【文献】特開２０１２－２５３４２９（ＪＰ，Ａ）

【文献】特開２０１０－１６６６０５（ＪＰ，Ａ）

【文献】特開２０１４－０２７３３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／０３３

(57)【特許請求の範囲】

【請求項1】

装置であって、
第１の速度でデータを受信するように構成された物理媒体アタッチメント（ＰＭＡ）を含み、前記ＰＭＡは、受信した前記データを第２の速度にオーバークロックするようにさらに構成され、前記第２の速度は、第１の速度よりも高く、
前記ＰＭＡから前記第２の速度で前記データを受信するように構成された物理コーディングサブレイヤ（ＰＣＳ）と、
位相検出器とを含み、前記位相検出器は、前記ＰＣＳから別のデータを受信するように構成されまたは前記第２の速度で前記ＰＭＡから前記データを直接に受信するように構成され、前記別のデータは、前記ＰＭＡから前記第２の速度で受信した前記データに依存し、前記位相検出器は、ビット遷移に基づいて基準クロック信号の位相を調整するようにさらに構成され、
前記位相検出器に連結された発振器を含み、前記発振器は、前記基準クロック信号を生成するように構成され、前記基準クロック信号の前記位相は、前記位相検出器によって調整され、前記発振器は、前記調整されたクロックに基づいて前記ＰＭＡを計時するように構成される、装置。

【請求項2】

前記発振器に連結された位相ロックループ（ＰＬＬ）をさらに含み、
前記ＰＬＬは、前記調整されたクロックの周波数を増加させるように構成される、請求項１に記載の装置。

【請求項3】

前記ＰＭＡによって送信された前記データは、前記ＰＣＳをバイパスし、前記位相検出器によって受信される、請求項１に記載の装置。

【請求項4】

前記ＰＭＡから前記位相検出器への前記データの送信を容易にするように構成された指向性インターフェイスをさらに含む、請求項３に記載の装置。

【請求項5】

前記位相検出器は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のファブリック内に実装され、
前記ＰＭＡおよび前記ＰＣＳは、トランシーバ内に実装され、
前記ＰＭＡのクロックおよびデータ復元（ＣＤＲ）は、無効にされる、請求項１に記載の装置。

【請求項6】

装置であって、
第１の速度でデータを受信するように構成された物理媒体アタッチメント（ＰＭＡ）を含み、前記ＰＭＡは、受信した前記データを第２の速度にオーバークロックするようにさらに構成され、前記第２の速度は、第１の速度よりも高く、
前記ＰＭＡから前記第２の速度で前記データを受信するように構成された物理コーディングサブレイヤ（ＰＣＳ）と、
位相検出器とを含み、前記位相検出器は、前記ＰＣＳから別のデータを受信するように構成されまたは前記第２の速度で前記ＰＭＡから前記データを受信するように構成され、前記別のデータは、前記ＰＭＡから前記第２の速度で受信した前記データに依存し、前記位相検出器は、ビット遷移に基づいて位相を調整するようにさらに構成され、
クロック信号を生成するように構成された発振器と、
前記位相検出器に連結された位相ロックループ（ＰＬＬ）とを含み、前記ＰＬＬは、前記発振器によって生成された前記クロック信号の周波数を増加させるように構成され、前記ＰＬＬは、基準クロック信号を生成するように、前記位相検出器の前記位相調整に基づいて調整され、前記ＰＬＬは、前記基準クロック信号に基づいて前記ＰＭＡを計時するように構成される、装置。

【請求項7】

前記ＰＭＡによって送信された前記データは、前記ＰＣＳをバイパスし、前記位相検出器によって受信される、請求項６に記載の装置。

【請求項8】

前記ＰＭＡから前記位相検出器への前記データの送信を容易にするように構成された指向性インターフェイスをさらに含む、請求項７に記載の装置。

【請求項9】

前記ＰＣＳから前記位相検出器への前記別のデータの送信を容易にするように構成された逆指向性インターフェイスをさらに含む、請求項１または６に記載の装置。

【請求項10】

装置であって、
第１の速度でデータを受信するように構成された物理媒体アタッチメント（ＰＭＡ）を含み、前記ＰＭＡは、クロック信号を受信するようにさらに構成され、前記ＰＭＡは、受信した前記データを第２の速度にオーバークロックするようにさらに構成され、前記第２の速度は、第１の速度よりも高く、
前記ＰＭＡから前記第２の速度で前記データを受信するように構成された物理コーディングサブレイヤ（ＰＣＳ）と、
位相検出器とを含み、前記位相検出器は、前記ＰＣＳから別のデータを受信するように構成されまたは前記第２の速度で前記ＰＭＡから前記データを受信するように構成され、前記別のデータは、前記ＰＭＡから前記第２の速度で受信した前記データに依存し、前記位相検出器は、ビット遷移に基づいて制御信号を生成するようにさらに構成され、前記制御信号は、前記位相検出器から前記ＰＭＡに送信され、前記制御信号は、前記ＰＭＡのクロックおよびデータ復元（ＣＤＲ）を制御するための前記ＰＭＡのクロック信号の位相を調整する、装置。

【請求項11】

発振信号を生成するように構成された発振器と、
前記発振器に連結された位相ロックループ（ＰＬＬ）とをさらに含み、
前記ＰＬＬは、前記発振信号の周波数を増加させることによって、前記クロック信号を生成するように構成される、請求項１０に記載の装置。

【請求項12】

前記ＰＣＳは、前記第２の速度で前記ＰＭＡから受信した前記データの速度を第３の速度に増加させるようにオーバークロックされ、
前記ＰＣＳからの前記データは、逆指向性インターフェイスを介して、前記第３の速度で前記位相検出器に送信される、請求項１、６または１０に記載の装置。

【請求項13】

前記ＰＭＡによって送信されたデータは、前記ＰＣＳをバイパスし、指向性インターフェイスを介して前記位相検出器によって受信される、請求項１０に記載の装置。

【請求項14】

調整される位相に関連する統計データを蓄積するように、前記位相検出器の出力に連結されたフィルタをさらに含む、請求項１、６または１０に記載の装置。

【請求項15】

前記位相検出器は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のファブリック内に実装され、
前記ＰＭＡおよび前記ＰＣＳは、トランシーバ内に実装される、請求項６または１０に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示は、一般的にはレシーバに関し、具体的には物理媒体アタッチメント（ＰＭＡ）のオーバークロックに関する。

【背景技術】

【0002】

背景
特定の通信アプリケーションは、低遅延から利益を得ている。例えば、自動取引は、為替取引の大部分を占めており、例えばファイバー、マイクロ波、銅線などの通信チャネルを介して様々なデータセンタから送信される市場データフィードを含む要素間の低遅延接続、並びに取引所の取引およびローカル市場データへの接続から非常に大きな利益を得ている。したがって、特定の取引および／またはアプリケーション、例えば金融テクノロジーの高頻度取引は、低遅延から非常に大きな利益を得ている。したがって、遅延を低減するために、多くの高頻度取引業者は、取引所の近傍に本拠地を配置する。

【0003】

残念ながら、トランシーバの遅延は、取引に使用される電子回路の遅延全体の約５０％を占める。したがって、トランシーバの遅延を低減するために、いくつかの試みを行われてきた。しかしながら、トランシーバの物理媒体アタッチメント（ＰＭＡ）をオーバークロックすることによってＰＭＡの遅延を改善する試みは、まだ行われていない。

【発明の概要】

【課題を解決するための手段】

【0004】

概要
したがって、ジッタトレランスを制御すると共にランレングス性能を保証しながら、物理媒体アタッチメント（ＰＭＡ）をオーバークロックする必要がある。いくつかの実施形態において、物理コーディングサブレイヤ（ＰＣＳ）の遅延を低減するか否かに係わらず、ＰＭＡをオーバークロックすることができる。例えば、ＰＣＳの遅延を低減するようにＰＣＳをオーバークロックするまたはＰＣＳをバイパスすると共に、ＰＭＡの遅延を低減するようにＰＭＡをオーバークロックすることができる。いくつかの実施形態において、ＰＣＳを変更せず、ＰＭＡをオーバークロックすることができる。

【0005】

いくつかの非限定的な例において、装置は、物理媒体アタッチメント（ＰＭＡ）と、物理コーディングサブレイヤ（ＰＣＳ）と、位相検出器と、発振器とを含む。ＰＭＡは、第１の速度でデータを受信し、受信したデータを第２の速度にオーバークロックする。第２の速度は、第１の速度よりも高い。ＰＣＳは、第２の速度でデータを受信する。位相検出器は、ＰＣＳから別のデータを受信するように構成され、または位相検出器は、第２の速度でＰＭＡからデータを直接に受信するように構成される。別のデータは、第２の速度で受信したデータに依存する。位相検出器は、ビット遷移（bit transition）に基づいて位相を調整する。発振器は、位相検出器に連結され、基準クロック信号を生成する。基準クロックの位相は、位相検出器によって調整される。発振器は、調整されたクロックに基づいてＰＭＡを計時する。

【0006】

いくつかの実施形態において、装置は、発振器に連結された位相ロックループ（ＰＬＬ）をさらに含む。ＰＬＬは、調整されたクロックの周波数を増加させるように構成される。ＰＣＳは、第２の速度で受信したデータの速度を第３の速度に増加させるようにオーバークロックされてもよい。このデータは、第３の速度で位相検出器に送信される。いくつかの非限定的な例において、ＰＭＡによって送信されたデータは、ＰＣＳをバイパスし、位相検出器によって受信される。

【0007】

いくつかの非限定的な例において、装置は、ＰＭＡから位相検出器へのデータの送信を容易にするように構成された指向性インターフェイスをさらに含む。いくつかの非限定的な例において、装置は、ＰＣＳから位相検出器への別のデータの送信を容易にするように構成された逆指向性インターフェイスを含む。

【0008】

いくつかの非限定的な例において、装置は、調整される位相に関連する統計データを蓄積するように、位相検出器の出力に連結されたフィルタをさらに含む。位相検出器は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のファブリック内に実装されてもよく、ＰＭＡおよびＰＣＳは、ＰＭＡの基準のロックを無効にしたトランシーバ内に実装されてもよい。

【0009】

いくつかの非限定的な実施形態によれば、装置は、ＰＭＡと、ＰＣＳと、位相検出器と、発振器と、ＰＬＬとを含む。ＰＭＡは、第１の速度でデータを受信するように構成されてもよい。ＰＭＡは、受信したデータを第２の速度にオーバークロックするようにさらに構成される。第２の速度は、第１の速度よりも高い。ＰＣＳは、第２の速度でデータを受信するように構成される。位相検出器は、ＰＣＳから別のデータを受信するように構成され、または第２の速度でＰＭＡからデータを受信するように構成される。別のデータは、第２の速度で受信したデータに依存する。位相検出器は、ビット遷移に基づいて位相を調整するようにさらに構成されてもよい。発振器は、クロック信号を生成するように構成される。ＰＬＬは、位相検出器に連結される。ＰＬＬは、クロックの周波数を増加させるように構成され、ＰＬＬは、基準クロック信号を生成するように、位相検出器の位相調整に基づいて調整される。ＰＬＬは、基準クロックに基づいてＰＭＡを計時するように構成される。

【0010】

いくつかの非限定的な実施形態において、装置は、第１の速度でデータを受信するように構成されたＰＭＡを含む。ＰＭＡは、クロック信号を受信し、受信したデータを第２の速度にオーバークロックするようにさらに構成される。第２の速度は、第１の速度よりも高い。ＰＣＳは、第２の速度でデータを受信するように構成される。位相検出器は、ＰＣＳから別のデータを受信するように構成され、または第２の速度でＰＭＡからデータを受信するように構成される。別のデータは、第２の速度で受信したデータに依存する。位相検出器は、ビット遷移に基づいて制御信号を生成するようにさらに構成される。制御信号は、位相検出器からＰＭＡに送信され、制御信号は、ＰＭＡの基準のロックを制御するためのＰＭＡのクロック信号の位相を調整する。

【0011】

以下の詳細な説明を参照して、これらの態様および他の態様を理解することができる。
上述した特徴の詳細を理解できるように、添付の図面に示されたいくつかの実装例を参照して、上記の簡単な要約をより具体的に説明することができる。なお、添付の図面は、代表的な実装例を例示するものに過ぎず、本発明の範囲を限定するものと見なすべきではない。

【図面の簡単な説明】

【0012】

【図1A】いくつかの例に従って、物理媒体アタッチメント（ＰＭＡ）がオーバークロックされているトランシーバを示すブロック図である。

【図1B】いくつかの例に従って、例示的な位相検出および補正を示す図である。

【図1C】いくつかの例に従って、例示的な位相検出および補正を示す図である。

【図1D】いくつかの例に従って、例示的な位相検出および補正を示す図である。

【図1E】いくつかの例に従って、例示的な位相検出および補正を示す図である。

【図2】いくつかの例に従って、ＰＭＡがオーバークロックされているトランシーバを示す別のブロック図である。

【図3A】いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている代替的なＰＭＡを示すブロック図である。

【図3B】いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている代替的なＰＭＡを示すブロック図である。

【図4A】いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている別の代替的なＰＭＡを示す別のブロック図である。

【図4B】いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている別の代替的なＰＭＡを示す別のブロック図である。

【図5】いくつかの例に従って、プログラマブル集積回路（ＩＣ）を示すブロック図である。

【図6】いくつかの例に従って、プログラマブルＩＣに実装されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示す図である。

【発明を実施するための形態】

【0013】

詳細な説明
理解を容易にするために、できる限り、同一の参照番号を使用して、図面に共通する同一の要素を示す。なお、１つの例の要素は、他の例に有利に組み込まれてもよい。

【0014】

本明細書に記載された例は、トランシーバ、例えば、１０Ｇｂｅのシリアライザ／デシリアライザ（serdes：シリアル/デシリアル）内の物理媒体アタッチメント（ＰＭＡ）の遅延を低減することに関する。上記で説明したように、特定のアプリケーション、例えばＨＦＴは、低遅延から利益を得ることができる。したがって、本明細書に記載された実施形態は、遅延、例えば物理コーディングサブレイヤ（ＰＣＳ）の遅延を低減するために、他の装置と共に使用され得るＰＭＡの遅延を低減することに対処する。例えば、ＰＣＳをオーバークロックするまたはＰＣＳをバイパスすることによってＰＣＳの遅延を低減すると共に、ＰＭＡのレシーバをオーバークロックすることによってＰＭＡの遅延を低減することができる。いくつかの実施形態において、ＰＣＳを変更せず、ＰＭＡをオーバークロックすることができる。トランシーバの遅延を低減することによって、遅延全体の約２５％以上を低減することができる。いくつかの非限定的な例において、ジッタトレランスを適切に制御しながら、ランレングス性能を保証すると共に、ＰＭＡをオーバークロックすることができる。なお、例示のために、１０Ｇｂｅのシリアル/デシリアルトランシーバおよびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内の実装を参照して、実施形態を説明するが、１０Ｇｂｅのシリアル/デシリアルトランシーバに関する実施形態およびその説明、ならびにＦＰＧＡ内のその実装は、本発明の範囲を限定するものとして解釈されるべきではない。

【0015】

以下、図面を参照して様々な特徴を説明する。なお、図面は、一定の縮尺で描かれていない場合もあり、同様の構造または機能を有する要素は、図面の全体を通して同様の参照番号によって示される。また、図面は、単に特徴の説明を容易にすることを意図しており、本発明を網羅的に説明することまたは本発明の範囲を限定することを意図していない。例えば、いくつかの例に係る様々な方法は、より多いまたはより少ない動作を含んでもよく、いくつかの例に係る様々な方法の動作の順番は、本明細書に記載されたものと異なってもよい。さらに、図示された例は、全ての態様または利点を含む必要がない。特定の例に関連して説明された態様または利点は、必ずしもその例に限定されず、そのように図示されなくてもまたはそのように明示的に説明されなくても、任意の他の例に実施されてもよい。

【0016】

まず、本明細書に使用される用語および術語を明確にするために、いくつかの一般概念を説明する。

【0017】

図１Ａを参照して、図１Ａは、いくつかの例に従って、物理媒体アタッチメント（ＰＭＡ）がオーバークロックされているトランシーバを示すブロック図である。トランシーバは、ＰＭＡ１１０およびＰＣＳ１２０を含むことができる。データ１０２は、１０Ｇｂｅなどの特定の速度でトランシーバによって受信され、１つ以上のアプリケーション、例えばアプリケーションロジック１３２、１３４、．．．、１３６に送信される。アプリケーションロジックは、任意のアプリケーション、例えば、低遅延から利益を得ることができるＨＦＴアプリケーションを含むことができる。ＰＭＡ１１０は、例えば２倍または３倍にオーバークロックされる。いくつかの実施形態において、例えばシリアル/デシリアルレシーバに実装されたＰＭＡ１１０のクロックおよびデータ復元（ＣＤＲ）は、無効にされる。ＰＭＡ１１０は、発振器１５０および／または位相ロックループ（ＰＬＬ）１６０から受信したクロック信号を用いて、受信したデータ１０２をロックオンするように構成される。ＰＭＡ１１０は、受信したデータ１０２をサンプリングすることによって、データ１１２を生成することができる。例えば、各受信ビットは、３回または４回にサンプリングされてもよい。例示的な例として、データ１０２が１０Ｇｂｅで受信され、３回にサンプリングされた場合、ＰＭＡ１１０は、３０．９３７５ギガビット／秒を生成する。

【0018】

図１Ａに示すように、データ１１２は、ＰＣＳ１２０に送信される。いくつかの実施形態において、ＰＣＳ１２０は、受信したデータ１１２が先入れ先出し（ＦＩＦＯ）バッファをバイパスすることによって遅延を低減するクロッキング構造を含むように構成される。いくつかの実施形態において、ＰＣＳ１２０は、シリコンスクリーニングによってインターフェイス（例えば、ファブリックのシリアル/デシリアルインターフェイス）にオーバークロックされてもよい。データ１２２は、ＰＣＳ１２０を用いて生成され、ＰＣＳは、データ１１２の入力速度とは異なる速度、例えばより高い速度を有してもよい。なお、データ１２２は、逆指向性インターフェイスを介してアプリケーションに送信されてもよい。いくつかの例示的な例において、例えば、指向性インターフェイスを介して、データ１１２をファブリック内のアプリケーションに提供することによって、ＰＣＳ１２０を完全にバイパスしてもよい。ローカルクロックツリーを用いて、ＰＣＳ１２０をバイパスすることができる。その結果、ＰＣＳ１２０をオーバークロックすることによって、ＦＩＦＯをバイパスすることによって、またはＰＣＳ１２０をバイパスすることによって、遅延を改善する。なお、ＰＣＳ１２０を変更しなくてもよい。

【0019】

いくつかの実施形態において、ＰＣＳ１２０をバイパスした場合、データ１２２は、データ１１２と同じであってもよい。ＰＣＳ１２０をオーバークロックした場合、データ１２２は、データ１１２と異なってもよい。データ１２２は、適切なアプリケーションロジック、例えばアプリケーションロジック１３２、１３４、．．．、１３６に送信される。また、データ１２２は、位相検出器１４０に送信される。以下、図１Ｂ～１Ｅを参照して、位相検出器１４０の動作を説明する。位相検出器１４０は、データサンプルＳ_１、Ｓ_２、Ｓ_３、．．．、Ｓ_１５を受信することができる。位相検出器１４０は、データサンプル間の遷移から、位相を調整すべきか否かを判断することができる。例えば、図１Ｂにおいて、位相検出器１４０のウィンドウは、サンプルデータＳ_６から遷移して来たサンプルデータＳ_７、Ｓ_８およびＳ_９をカバーしている。このウィンドウは、データ１０２の速度の各ビットの期間に対応する。例えば、１０Ｇｂｅのデータ１０２の場合、ウィンドウは、９７ピコ秒であってもよい。位相検出器１４０のウィンドウが同じビット値を有するサンプルデータＳ_７、Ｓ_８およびＳ_９をカバーし且つＰＭＡ１１０が受信したデータを３回にサンプリングしたため、位相を調整する必要がないと判断される。対照的に、図１Ｃにおいて、位相検出器１４０のウィンドウは、異なる値を有するサンプルデータＳ_９、Ｓ_１０およびＳ_１１をカバーしており、Ｓ_９は、前の２つのサンプルビットＳ_７およびＳ_８と同じ値を有し、サンプルデータＳ_１０およびＳ_１１とは異なる値を有する。したがって、位相検出器１４０は、位相を調整すべきである、すなわち、（図示のように）位相を左側にシフトすべきであると判断することができる。

【0020】

図１Ｄを参照して、位相検出器１４０のウィンドウは、異なる値を有するサンプルデータＳ_６、Ｓ_７およびＳ_８をカバーしており、Ｓ_６は、前のサンプルビットと同じ値を有し、サンプルデータＳ_７およびＳ_８とは異なる値を有する。したがって、位相検出器１４０は、位相を調整すべきである、すなわち、（図示のように）位相を右側にシフトすべきであると判断することができる。対照的に、図１Ｅを参照して、位相検出器１４０のウィンドウは、サンプルデータＳ_１２、Ｓ_１３およびＳ_１４をカバーしており、サンプルデータＳ_１３は、前のサンプルデータ、例えばＳ_１０、Ｓ_１１、Ｓ_１２および後のサンプルデータ、例えばＳ_１４およびＳ_１５とは異なる値を有する。ＰＭＡ１１０が受信したデータ１０２を３回にサンプリングしたため、位相検出器１４０は、前のビットおよび後のビットとは異なる値を有するＳ_１３がジッタまたは他の誤差によって生じたものであり得ると判断することができる。したがって、位相検出器１４０は、位相を変更する必要がないと判断することができる。

【0021】

いくつかの実施形態において、位相検出器１４０は、発振器１５０の位相を調整するために、発振器１５０に信号を出力する。発振器１５０は、調節可能である。すなわち、発振器１５０の位相および周波数を制御することによって、サンプルデータの遷移をファブリックインターフェイス内の固定位置にロックする。いくつかの実施形態において、発振器１５０は、周波数を増加させるために、位相ロックループ（ＰＬＬ）１６０に供給され得る基準クロック信号を生成する。ＰＬＬ１６０の出力は、クロック信号の適切な位相で受信信号１０２をロックするためにＰＭＡ１１０に供給される。換言すれば、ＰＭＡ１１０が外部発振器１５０および位相検出器１４０を介して設定されたため、ＰＭＡ１１０のＣＤＲ機能は、無効にされる。位相検出器１４０は、直列に動作するではなく、他のアプリケーションロジックと並列に動作するため、レシーバの遅延を増加しない。

【0022】

なお、ＰＭＡ１１０、ＰＣＳ１２０およびＰＬＬ１６０を含むトランシーバは、ＦＰＧＡ内に実装されてもよい。アプリケーションロジック１３２、１３４、．．．、１３６および位相検出器１４０は、ファブリック内に実装されてもよい。発振器１５０は、基板上に実装されてもよい。ＰＣＳ１２０は、ファブリックインターフェイスを介して、アプリケーションロジック１３２、１３４、．．．、１３６および位相検出器１４０に連結される。なお、ＦＰＧＡを使用した実装は、例示的なものであり、実施形態を限定するものとして解釈されるべきではない。例えば、特定用途向け集積回路（ＡＳＩＣ）を使用してもよく、ＡＳＩＣとＦＰＧＡの組み合わせを使用してもよい。例示の目的で、ＰＬＬ１６０を使用して実施形態を説明したが、ＰＬＬ１６０の使用は、実施形態の範囲を限定するものとして解釈されるべきではない。例えば、いくつかの実施形態において、発振器１５０は、クロック信号を生成して、ＰＬＬを介さず、クロック信号をＰＭＡ１１０に供給することができる。

【0023】

次に図２を参照して、図２は、いくつかの例に従って、ＰＭＡがオーバークロックされているトランシーバを示す別のブロック図である。図２は、サンプルデータの遷移および位相の変更に関する統計情報を収集するために、位相検出器１４０に連結されたフィルタ２１０を除いて、図１Ａと同様である。例えば、フィルタ２１０は、一定の期間においてデータを収集することができ、その期間中の位相の変更が適切であると判断した場合、発振器１５０によって生成されたクロック信号の位相を変更するための信号を生成することができる。

【0024】

図３Ａおよび３Ｂを参照して、図３Ａおよび３Ｂは、いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている代替的なＰＭＡを示すブロック図である。図３Ａは、図１Ａと実質的に同様である。しかしながら、この実施形態において、位相の変更は、発振器１５０ではなく、ＰＬＬ１６０を制御する。すなわち、発振器１５０は、位相検出器１４０によって制御されない自走発振器であってもよい。しかしながら、位相検出器１４０は、ＰＬＬ１６０の出力周波数を変調する。図３Ｂは、図２で説明したものと同様のフィルタ３１０を含むことを除いて、図３Ａと同様である。

【0025】

図４Ａおよび４Ｂを参照して、図４Ａおよび４Ｂは、いくつかの例に従って、トランシーバ内に実装され且つオーバークロックされている別の代替的なＰＭＡを示す別のブロック図である。図４Ａは、図１Ａと実質的に同様である。しかしながら、この実施形態において、ＰＭＡ１１０のＣＤＲ機能は、無効にされておらず、位相検出器１４０によって制御されている。位相検出器１４０は、発振器１５０および／またはＰＬＬ１６０を制御しない。よって、発振器１４０は、自走発振器であってもよい。したがって、位相検出器１４０は、ＰＭＡ１１０のＣＤＲ出力周波数を直接に変調する。図４Ｂは、図２で説明したものと同様に、統計情報を収集するためにフィルタ４１０が使用されることを除いて、図４Ａと同様である。

【0026】

図５は、一例に係るプログラマブル集積回路（ＩＣ）９００を示すブロック図である。プログラマブルＩＣ９００は、図１Ａ～４Ｂに示されたシステムの集積回路（ＩＣ）チップの全体または一部を実装することができる。プログラマブルＩＣ９００は、処理システム９０２と、プログラマブルロジック９０４と、構成ロジック９０６と、構成メモリ９０８とを含む。プログラマブルＩＣ９００は、不揮発性メモリ９１０、ＲＡＭ９１２、および他の回路９１４などの外部回路に連結されてもよい。

【0027】

処理システム９０２は、マイクロプロセッサ、メモリ、サポート回路、ＩＯ回路などを含むことができる。プログラマブルロジック９０４は、ロジックセル９１６と、サポート回路９１８と、プログラマブル相互接続９２０とを含む。ロジックセル９１６は、複数の入力の一般的なロジック機能を実現するように構成され得る回路を含む。サポート回路９１８は、トランシーバ、入力／出力ブロック、デジタル信号プロセッサ、メモリなどの専用回路を含む。ロジックセルおよびサポート回路９１８は、プログラマブル相互接続９２０を介して相互接続されてもよい。ロジックセル９１６をプログラミングするための情報、サポート回路９１８のパラメータを設定するための情報、およびプログラマブル相互接続９２０をプログラミングするための情報は、構成ロジック９０６によって構成メモリ９０８に記憶される。構成ロジック９０６は、不揮発性メモリ９１０または任意の他のソース（例えば、ＲＡＭ９１２または他の回路９１４）から、構成データを取得することができる。

【0028】

図６は、プログラマブルＩＣ９００のＦＰＧＡ実装を示す。ＦＰＧＡは、構成可能なロジックブロック（ＣＬＢ）９３０、ランダムアクセスメモリブロック（ＢＲＡＭ）９３２、信号処理ブロック（ＤＳＰ）９３４、入力／出力ブロック（ＩＯＢ）９３６、構成およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）９３８、デジタルトランシーバ９４０、専用入力／出力ブロック（Ｉ／Ｏ）９４２（例えば、構成ポートおよびクロックポート）、および他のプログラマブルロジック９４４（例えば、デジタルクロックマネージャ、およびシステム監視ロジックなど）を含む多数の異なるプログラマブルタイルを含む。また、ＦＰＧＡは、ＰＣＩｅインターフェイス９４６、アナログデジタル変換器（ＡＤＣ）９４８などを含むことができる。

【0029】

いくつかのＦＰＧＡにおいて、図６の例示によって示されたように、各プログラマブルタイルは、同じタイル内のプログラマブルロジック要素の入力および出力端子９５２との接続を有する少なくとも１つのプログラマブル相互接続要素（ＩＮＴ）９５０を含むことができる。また、各プログラマブル相互接続要素９５０は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント９５４との接続を含むことができる。また、各プログラマブル相互接続要素９５０は、ロジックブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント９５６との接続を含むことができる。一般的なルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント９５６）のトラックを含むロジックブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソースの相互接続セグメント（例えば、相互接続セグメント９５６）は、１つ以上のロジックブロックに亘って延在することができる。プログラム可能相互接続要素９５０は、一般的なルーティングリソースと共に、図示のＦＰＧＡのためのプログラム可能相互接続構造（プログラム可能相互接続）を実装する。

【0030】

例示的な実装形態において、ＣＬＢ９３０は、ユーザロジックを実装するようにプログラムできる構成可能なロジック要素（ＣＬＥ）９６０と、単一のプログラマブル相互接続要素（ＩＮＴ）９５０とを含むことができる。ＢＲＡＭ９３２は、１つ以上のプログラマブル相互接続要素の他に、ＢＲＡＭロジック要素（ＢＲＬ）９６２を含むことができる。一般的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示の例示において、ＢＲＡＭタイルは、５つのＣＬＢと同様の高さを有するが、他の数（例えば、４つ）のＣＬＢと同様の高さを有してもよい。信号処理ブロック９３４は、適切な数のプログラマブル相互接続要素の他に、ＤＳＰロジック要素（ＤＳＰＬ）９６４を含むことができる。ＩＯＢ９３６は、例えば、１つのインスタンスのプログラマブル相互接続要素９５０に加えて、２つのインスタンスの入力／出力ロジック要素（ＩＯＬ）９６６を含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏロジック要素９６６に接続された実際のＩ／Ｏパッドは、一般的に入力／出力ロジック要素９６６の領域に限定されない。

【0031】

図示の例示において、ダイの中央付近の水平領域は、構成、クロックおよび他の制御ロジックに使用される。この水平領域または列から延在する垂直列９６８は、ＦＰＧＡの全幅にわたってクロックおよび設定信号を分配するために使用される。

【0032】

図６に示されたアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を乱すための追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。

【0033】

なお、図６は、単に例示的なＳＯＣアーキテクチャを示すことを意図している。例えば、行内のロジックブロックの数、行の相対幅、行の数および順序、行に含まれたロジックブロックの種類、ロジックブロックの相対サイズ、および図６の上部に示された相互接続／ロジックの実装は、単に例示的なものである。例えば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実装を容易にするために、一般的に、ＣＬＢの２つ以上の隣接する列は、ＣＬＢの出現する箇所に含まれ、隣接するＣＬＢ行の数は、ＦＰＧＡの全体的なサイズに応じて変化する。

【0034】

上記は、特定の例を記載するが、本発明の基本的な範囲から逸脱することなく、他の例およびさらなる例を考案することができる。本発明の範囲は、以下の特許請求の範囲によって規定される。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6】