▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-02
(45)【発行日】2024-09-10
(54)【発明の名称】積層セラミック電子部品
(51)【国際特許分類】
H01G 4/30 20060101AFI20240903BHJP
【ＦＩ】
H01G4/30 516
H01G4/30 201G
【請求項の数】
7
(21)【出願番号】P 2018207833
(22)【出願日】2018-11-05
(65)【公開番号】P2019153774
(43)【公開日】2019-09-12
【審査請求日】2021-09-28
【審判番号】
【審判請求日】2023-11-09
(31)【優先権主張番号】10-2018-0025068
(32)【優先日】2018-03-02
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2018-0053428
(32)【優先日】2018-05-10
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】オー、ウォン クエン
(72)【発明者】
【氏名】リー、テ ギョム
(72)【発明者】
【氏名】チョ、ハン キュ
(72)【発明者】
【氏名】パク、ヒ フン
(72)【発明者】
【氏名】ジョン、ハン ソン
【合議体】
【審判長】井上 信一
【審判官】篠原 功一
【審判官】須原 宏光
(56)【参考文献】
【文献】特開２０１３－２３５８０７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H01G 4/30
(57)【特許請求の範囲】
【請求項1】
誘電体層及び内部電極を含むセラミック本体と、前記内部電極と連結される電極層と、
前記電極層上に形成され、導電性金属、グラフェン、及びベース樹脂を含む導電性樹脂層と、を含み、
前記グラフェンが板状であり、
前記グラフェンは、長軸の長さが０．２ｎｍ～１０μｍであり、短軸の長さが０．２ｎｍ～１０μｍであり、
前記導電性樹脂層は、導電性金属１００重量部に対してグラフェン０．５～７．５重量部を含む、積層セラミック電子部品。
【請求項2】
誘電体層及び内部電極を含むセラミック本体と、前記内部電極と連結される電極層と、
前記電極層上に形成され、導電性金属、グラフェン、及びベース樹脂を含む導電性樹脂層と、を含み、
前記グラフェンが板状であり、
前記導電性樹脂層は、導電性金属１００重量部に対してグラフェン０．５～７．５重量部を含む、積層セラミック電子部品。
【請求項3】
前記グラフェンは、長軸の長さが０．２ｎｍ～１０μｍである、請求項２に記載の積層セラミック電子部品。
【請求項4】
前記グラフェンは、短軸の長さが０．２ｎｍ～１０μｍである、請求項２または３のいずれか一項に記載の積層セラミック電子部品。
【請求項5】
前記グラフェンは、複数の板状構造体が積層された形態である、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
【請求項6】
前記グラフェンは、前記導電性樹脂層において、１μｍ×１μｍ（横×縦）の面積内に少なくとも１つ以上配置される、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
【請求項7】
前記導電性樹脂層のラマン（Ｒａｍａｎ）分析時に、Ｄバンド（ｂａｎｄ）及びＧバンド（ｂａｎｄ）のピーク（Ｐｅａｋ）が検出される、請求項１から６のいずれか一項に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、等価直列抵抗の低い積層セラミック電子部品を実現するための外部電極ペースト、及びそれを適用した積層セラミック電子部品に関する。
【背景技術】
【0002】
セラミック電子部品のうち、積層セラミックキャパシターは、積層された複数の誘電体層と、誘電体層を挟んで対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
【0003】
上記内部電極及び外部電極は、通常、導電性金属粉末を含むペーストを用いて製造される。
【0004】
積層セラミックキャパシターは、小型でありながらも高容量が保障され、且つ実装が容易であるという利点を有するため、コンピューター、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
【0005】
近年、電子製品の小型化及び多機能化に伴ってチップ部品も小型化及び高機能化する傾向にあるため、積層セラミックキャパシターにおいても、そのサイズが小さいながらも容量が大きい高容量の製品が求められている。
【0006】
上記のような優れた性能を実現するためには、内部電極及び外部電極に用いられるペーストの比抵抗が低いことが要求される。
【0007】
また、積層セラミックキャパシターは、キャパシタンス成分以外に、等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）成分をともに有しており、かかる等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）成分は積層セラミックキャパシターの機能を阻害するようになる。
【0008】
したがって、等価直列抵抗（ＥＳＲ）値の低い積層セラミックキャパシターの必要性が求められている。
【先行技術文献】
【特許文献】
【0009】
【文献】韓国公開特許第１０－２０１５－００３０４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の一実施形態は、等価直列抵抗の低い積層セラミック電子部品を実現するための外部電極ペースト、及びそれを適用した積層セラミック電子部品を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の一実施形態は、誘電体層及び内部電極を含むセラミック本体と、上記内部電極と連結される電極層と、上記電極層上に形成され、導電性金属、グラフェン、及びベース樹脂を含む導電性樹脂層と、を含む積層セラミック電子部品を提供する。
【0012】
本発明の他の実施形態は、誘電体層及び内部電極を含むセラミック本体と、上記内部電極と連結される電極層と、上記電極層上に形成され、導電性金属及びベース樹脂を含む導電性樹脂層と、を含み、上記導電性樹脂層のラマン（Ｒａｍａｎ）分析時に、２つのピーク（Ｐｅａｋ）が検出される積層セラミック電子部品を提供する。
【発明の効果】
【0013】
本発明の一実施形態によると、比抵抗が低いグラフェンを外部電極ペースト中に含むことで、等価直列抵抗の低い積層セラミック電子部品を実現することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態による積層セラミックキャパシターを示す斜視図である。
【図4】本発明の一構成であるグラフェンを拡大して概略的に示した拡大図である。
【図5】本発明の一実施形態によるグラフェンを含む外部電極ペーストのＮＭＲ（Ｎｕｃｌｅａｒ Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ）分析結果を示すグラフである。
【図6】本発明の一実施形態によるグラフェンを含む導電性樹脂層のラマン（Ｒａｍａｎ）分析結果を示すグラフである。
【発明を実施するための形態】
【0015】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【0016】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
【0017】
図１は本発明の一実施形態による積層セラミックキャパシターを示す斜視図である。
【0018】
【0019】
【0020】
図１から図３を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含むセラミック本体１１０と、上記内部電極１２１、１２２と連結される電極層１３１ａ、１３１ｂと、上記電極層１３１ａ、１３１ｂ上に形成され、導電性金属３２ａ、グラフェン３２ｂ、及びベース樹脂３２ｃを含む導電性樹脂層１３２ａ、１３２ｂと、を含む。
【0021】
具体的には、誘電体層１１１を含むセラミック本体１１０と、上記セラミック本体１１０内で上記誘電体層１１１を挟んで互いに対向するように配置される第１及び第２内部電極１２１、１２２と、上記第１内部電極１２１と電気的に連結された第１電極層１３１ａ、及び上記第２内部電極１２２と電気的に連結された第２電極層１３１ｂと、上記第１電極層１３１ａ上に形成される第１導電性樹脂層１３２ａ、及び上記第２電極層１３１ｂ上に形成される第２導電性樹脂層１３２ｂと、を含み、第１導電性樹脂層１３２ａ及び第２導電性樹脂層１３２ｂは、導電性金属３２ａ、グラフェン３２ｂ、及びベース樹脂３２ｃを含む。
【0022】
上記第１及び第２導電性樹脂層１３２ａ、１３２ｂは、導電性金属３２ａの粉末、グラフェン３２ｂ、及びベース樹脂３２ｃを含む外部電極ペーストを適用して形成されるものであって、１００重量部の導電性金属３２ａの粉末に対して、５～３０重量部のベース樹脂３２ｃ、及び０．５～５重量部のグラフェン３２ｂをそれぞれ含むことができる。
【0023】
上記第１及び第２導電性樹脂層１３２ａ、１３２ｂは、上記本発明の一実施形態による外部電極ペーストを適用して形成されるものであるため、以下でともに説明する。
【0024】
上記ベース樹脂３２ｃは、接合性及び衝撃吸収性を有し、且つ導電性金属３２ａの粉末と混合してペーストを製造することが可能なものであれば特に制限されず、例えば、エポキシ系樹脂を含むことができる。
【0025】
上記ベース樹脂３２ｃの含量が５重量部未満である場合には、樹脂の不足によってペーストの製造作業が困難であり、相安定性に劣って相分離や粘度の経時変化を誘発する恐れがあり、金属の分散性に劣って充填率に劣るため、緻密度の低下を誘発する恐れがある。ベース樹脂３２ｃの含量が３０重量部を超える場合には、樹脂含量の過多により金属間の接触性に劣って比抵抗が増加し、表面部分の樹脂面積が増加するため、第１及び第２導電性樹脂層１３２ａ、１３２ｂの形成後にめっき層を形成する時に、未めっきの問題が発生し得る。
【0026】
通常、積層セラミックキャパシターの外部電極に導電性樹脂層が配置される場合、導電性樹脂層が内部電極と電気的に連結される電極層を全体的に覆う形態で製作されるが、外部との電気的導通のために、電流は導電性樹脂層を通じて流れるようになる。
【0027】
上記導電性樹脂層は、電気伝導度の確保のための導電性金属と、衝撃吸収のためのベース樹脂と、を含んで形成されることができる。導電性樹脂層がベース樹脂を含む場合、積層セラミック電子部品の反りのような外部刺激に対する耐久性を向上させることができるが、ベース樹脂を含まない電極に比べて高い比抵抗値を有するようになる。これにより、積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）が増加する。
【0028】
しかし、本発明の一実施形態によると、第１及び第２導電性樹脂層１３２ａ、１３２ｂが、導電性金属３２ａの粉末とベース樹脂３２ｃに加えて、グラフェン３２ｂをさらに含むことで、積層セラミック電子部品の反りのような外部刺激に対する耐久性を向上させるとともに、ベース樹脂による積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）の増加問題をグラフェンが相殺することにより、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を低くすることができる。
【0029】
本発明の一実施形態によると、第１導電性樹脂層１３２ａ及び第２導電性樹脂層１３２ｂがグラフェン３２ｂをさらに含むことで、導電性が従来の外部電極に比べて約１，０００～１００，０００倍程度向上することができ、積層セラミックキャパシターの等価直列抵抗が従来に比べて約３０％程度低くなる効果を得ることができる。
【0030】
具体的には、上記第１及び第２導電性樹脂層１３２ａ、１３２ｂは、導電性金属３２ａの粉末１００重量部に対して０．５～７．５重量部のグラフェン３２ｂを含むことで、本発明の一実施形態による積層セラミックキャパシターの等価直列抵抗を低くすることができる。
【0031】
上記グラフェン３２ｂの含量が０．５重量部未満である場合には、等価直列抵抗の低い積層セラミック電子部品を実現することができず、７．５重量部を超える場合には、第１及び第２導電性樹脂層１３２ａ、１３２ｂの上部にめっき層を形成する時に、未めっき不良や固着強度低下が生じる。
【0032】
上記グラフェン３２ｂの含量は、外部電極ペースト中に含まれる含量で表現すると、約０．４ｗｔ％～６．０ｗｔ％の含量に相当し、０．４ｗｔ％未満である場合には、上記のとおり、等価直列抵抗の低い積層セラミック電子部品を実現することができず、６．０ｗｔ％の含量を超える場合には、第１及び第２導電性樹脂層１３２ａ、１３２ｂの上部にめっき層を形成する時に、未めっき不良や固着強度低下が生じ得る。
【0033】
特に、上記グラフェン３２ｂの含量が６．０ｗｔ％を超える場合には、第１及び第２導電性樹脂層１３２ａ、１３２ｂの内部の樹脂不足現象によって粘度比が高くなり、導電性樹脂層形成用ペーストを本体の外側に塗布する時に本体のコーナー部が薄くなるため、耐湿特性が悪くなる。これにより、信頼性が低下する問題が発生し得る。
【0034】
より好ましくは、上記グラフェン３２ｂは、導電性金属３２ａの粉末１００重量部に対して２．５重量部～２．９重量部で上記第１及び第２導電性樹脂層１３２ａ、１３２ｂ中に含まれることができる。
【0035】
上記グラフェン３２ｂの含量が、導電性金属３２ａの粉末１００重量部に対して２．５重量部～２．９重量部である場合、外部電極の導電性が向上し、積層セラミック電子部品の等価直列抵抗を低くする効果がより高い。
【0036】
図３を参照すると、上記導電性樹脂層１３２ａ、１３２ｂ内において、上記グラフェン３２ｂは上記ベース樹脂３２ｃ中に分散された形態で存在することができ、上記導電性金属３２ａの表面に吸着されていることができる。
【0037】
上記グラフェン３２ｂが上記ベース樹脂３２ｃ中に分散された形態で存在することで、上記ベース樹脂３２ｃによる積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）の増加を相殺させることができる。
【0038】
具体的には、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を増加させるベース樹脂３２ｃ中に、比抵抗が低く、且つ電気伝導度に優れたグラフェン３２ｂが分散されることで、積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）が低減することができる。
【0039】
また、上記導電性樹脂層１３２ａ、１３２ｂ内で、上記グラフェン３２ｂは板状に分散されていることができる。
【0040】
上記グラフェン３２ｂが上記第１及び第２導電性樹脂層１３２ａ、１３２ｂ内で板状に分散されていることにより、比表面積が大きくなり、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果がより高くなることができる。
【0041】
従来、外部電極に含まれる導電性樹脂層によって積層セラミック電子部品の等価直列抵抗（ＥＳＲ）が増加する問題を解決するために、導電性樹脂層中にカーボンナノチューブ（ＣＮＴ）を含ませる試みがあった。
【0042】
上記カーボンナノチューブ（ＣＮＴ）は、シングルウォールカーボンナノチューブ及びマルチウォールカーボンナノチューブの少なくとも１つ以上を含むように製作されていた。
【0043】
しかし、上記カーボンナノチューブ（ＣＮＴ）は、内部が充填または中空となっている柱形状や、内部に通路が形成された管（ｐｉｐｅ）形状を有するため、カーボンナノチューブ（ＣＮＴ）を所定量以上含有しない場合には、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果が微小であり得る。
【0044】
また、導電性樹脂層内での金属間接触（Ｃｏｎｔａｃｔ）及びトンネリングを助長するためには、外部電極ペースト中における分散が必須である。
【0045】
これに対し、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果を大きくするためにカーボンナノチューブ（ＣＮＴ）を過量に投入する場合には、外部電極ペースト中におけるカーボンナノチューブ（ＣＮＴ）の分散において問題が発生し得る。
【0046】
また、カーボンナノチューブ（ＣＮＴ）の含量が過量である場合には、導電性樹脂層の上部にめっき層を形成する時に、未めっき不良や固着強度低下の問題が発生し得る。
【0047】
また、カーボンナノチューブ（ＣＮＴ）の含量が過量である場合、導電性樹脂層中に含有されるベース樹脂の含量が相対的に少なく含有されざるを得ないため、導電性樹脂層の弾性による衝撃緩和効果が得られなくなる。
【0048】
しかし、本発明の一実施形態によると、上記第１及び第２導電性樹脂層１３２ａ、１３２ｂ内に比表面積が大きい板状のグラフェン３２ｂを含むことで、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果がより高くなる。
【0049】
すなわち、本発明の一実施形態によるグラフェン３２ｂは板状であって比表面積が大きいため、カーボンナノチューブに比べて少量の含量でも積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果が高い。
【0050】
また、グラフェン３２ｂは、カーボンナノチューブに比べて少量の含量でも電気的特性の効果があるため、外部電極ペーストの製造時に均一に分散可能であり、優れた信頼性を有することができる。
【0051】
また、第１及び第２導電性樹脂層１３２ａ、１３２ｂが所定の範囲量でグラフェン３２ｂを含むことで、上部にめっき層を形成する時に、未めっき不良や固着強度低下の問題が発生しない。
【0052】
また、第１及び第２導電性樹脂層１３２ａ、１３２ｂがグラフェン３２ｂを少量含有する場合にも積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果が得られるため、ベース樹脂を従来と同様に含むことができ、導電性樹脂層の弾性による衝撃緩和効果を従来と同様に得ることができる。
【0053】
上記グラフェン３２ｂは、長軸の長さが０．２ｎｍ～１０μｍであり、短軸の長さが０．２ｎｍ～１０μｍであることができるが、必ずしもこれに制限されるものではない。
【0054】
本発明の一実施形態によると、上記グラフェン３２ｂは、上記第１及び第２導電性樹脂層１３２ａ、１３２ｂにおいて、１μｍ×１μｍ（横×縦）の面積内に少なくとも１つ以上配置されることができる。
【0055】
特に制限されないが、上記グラフェン３２ｂは、例えば、第１及び第２導電性樹脂層１３２ａ、１３２ｂでの１μｍ×１μｍ（横×縦）の面積内で測定されることができる。
【0056】
例えば、上記第１及び第２導電性樹脂層１３２ａ、１３２ｂでの１μｍ×１μｍ（横×縦）の面積内におけるグラフェン３２ｂの測定は、積層セラミックキャパシターの長さ－厚さ方向の断面のイメージを透過型電子顕微鏡（ＴＥＭ、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
【0057】
具体的には、積層セラミックキャパシターの幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面を透過型電子顕微鏡（ＴＥＭ、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された第１及び第２導電性樹脂層１３２ａ、１３２ｂの領域に対して、１μｍ×１μｍ（横×縦）の面積内でグラフェン３２ｂを測定して求めることができる。
【0058】
図４は本発明の一構成であるグラフェンを拡大して概略的に示した拡大図である。
【0059】
図４を参照すると、上記グラフェン３２ｂは、複数の板状構造体が積層された形態であることができる。
【0060】
上記グラフェン３２ｂは複数の板状構造体が積層された形態であり、各板状構造体の比表面積が大きいため、少量の含量でも積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果を高めることができる。
【0061】
すなわち、比抵抗が低く、且つ電気伝導度に優れたグラフェン３２ｂは比表面積が大きい板状構造であり、各板状構造体が複数積層されているため、少量の含量でも積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果を高めることができる。
【0062】
また、第１及び第２導電性樹脂層１３２ａ、１３２ｂがグラフェン３２ｂを少量含有する場合にも、積層セラミック電子部品の等価直列抵抗（ＥＳＲ）の低減効果を得ることができるため、ベース樹脂を従来と同様に含むことができ、導電性樹脂層の弾性による衝撃緩和効果を従来と同様に得ることができる。
【0063】
上記導電性金属３２ａは、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び銀－パラジウム（Ａｇ－Ｐｄ）からなる群から選択される１つ以上であることができるが、これに制限されるものではない。
【0064】
上記誘電体層１１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。また、上記誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、種々のセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【0065】
上記第１及び第２内部電極１２１、１２２を形成する材料は特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）のうち１つ以上の物質を含むことができる。
【0066】
上記第１及び第２電極層１３１ａ、１３１ｂは第１及び第２内部電極１２１、１２２と直接的に連結され、第１及び第２外部電極１３０ａ、１３０ｂと第１及び第２内部電極１２１、１２２との電気的導通を確保する。
【0067】
上記第１及び第２電極層１３１ａ、１３１ｂは導電性金属を含むことができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【0068】
上記第１及び第２電極層１３１ａ、１３１ｂは、導電性金属を含むペーストの焼成により形成される焼成型電極であることができる。
【0069】
上記第１及び第２導電性樹脂層１３２ａ、１３２ｂ上にはめっき層（不図示）が形成されることができる。上記めっき層はニッケルめっき層及びスズめっき層を含むことができ、第１及び第２導電性樹脂層１３２ａ、１３２ｂ上にニッケルめっき層が配置され、上記ニッケルめっき層上にスズめっき層が配置されることができる。
【0070】
下記の表１は、グラフェン３２ｂを含む実施例と含んでいない比較例において、積層セラミックキャパシターの第１及び第２導電性樹脂層１３２ａ、１３２ｂ内に含まれるベース樹脂３２ｃであるエポキシ樹脂の含量を変化させながら、ペーストが塗布されたシートの硬化後の比抵抗値、及びそれを適用した積層セラミックキャパシターの等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を評価した結果を示す。
【0071】
上記比較例と実施例による第１及び第２導電性樹脂層１３２ａ、１３２ｂは、導電性金属３２ａとして銅（Ｃｕ）を７０ｗｔ％～８０ｗｔ％の含量で含む。
【0072】
上記比較例はグラフェンを含んでおらず、エポキシ樹脂１１ｗｔ％を含んでいる。
【0073】
上記実施例はグラフェン３２ｂを２ｗｔ％含んでおり、実施例１、２、及び３はそれぞれ、エポキシ樹脂１１ｗｔ％、１３ｗｔ％、及び１５ｗｔ％を含んでいる。
【0074】
比較例及び各実施例による積層セラミックキャパシターは３２１６サイズ（長さ×幅が３．２ｍｍ×１．６ｍｍ）に製作された。下記表１に、積層セラミックキャパシターの等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）の平均値と標準偏差の結果を示した。
【0075】
【表1】
【0076】
上記表１を参照すると、グラフェン３２ｂを含む実施例１～３で製作された外部電極エポキシペーストが塗布されたシートの硬化後の比抵抗値は、グラフェンを含んでいない従来の比較例の比抵抗値に比べて低い値を有することが分かる。
【0077】
また、上記表１を参照すると、グラフェン３２ｂを含む実施例１～３は、グラフェンを含んでいない従来の比較例に比べて、積層セラミックキャパシターの等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）値が約３０％程度低減される効果があることが分かる。
【0078】
また、グラフェン３２ｂを含む実施例１～３は、グラフェンを含んでいない従来の比較例に比べて、積層セラミックキャパシターの等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）値の標準偏差も低く、より均一な電気的特性を有する積層セラミックキャパシターを実現することができることが分かる。
【0079】
本発明の一実施形態による積層セラミック電子部品は、下記のように製作されることができる。
【0080】
先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、複数のセラミックグリーンシートを用意する。これにより、誘電体層１１１を形成することができる。
【0081】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【0082】
次に、ニッケル粉末を含む内部電極用導電性ペーストを用意することができる。
【0083】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法により塗布して内部電極を形成した後、内部電極が印刷されたグリーンシートを複数積層し、積層体の上下面に、内部電極が印刷されていないグリーンシートを複数積層してから焼成することで、セラミック本体１１０を製作することができる。上記セラミック本体は、第１及び第２内部電極１２１、１２２、誘電体層１１１、及びカバー層を含む。この際、上記誘電体層は、内部電極が印刷されたグリーンシートが焼成されて形成されたものであり、上記カバー層は、内部電極が印刷されていないグリーンシートが焼成されて形成されたものである。
【0084】
上記内部電極は第１及び第２内部電極からなることができる。
【0085】
上記第１及び第２内部電極とそれぞれ電気的に連結されるように、セラミック本体の外部面に第１及び第２電極層１３１ａ、１３１ｂを形成することができる。上記第１及び第２電極層は、導電性金属及びガラスを含むペーストを焼成することで形成することができる。
【0086】
上記導電性金属は特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上であることができ、上述のように銅（Ｃｕ）を含むことが好ましい。
【0087】
上記ガラスは、特に制限されるものではなく、通常の積層セラミックキャパシターの外部電極の製作に用いられるガラスと同一の組成の物質が使用可能である。
【0088】
上記第１及び第２電極層１３１ａ、１３１ｂの外側に、銅を含む導電性樹脂組成物を塗布することで第１及び第２導電性樹脂層１３２ａ、１３２ｂを形成することができる。上記導電性樹脂組成物は銅を含む導電性金属３２ａの粉末とベース樹脂３２ｃを含むことができ、上記ベース樹脂は、熱硬化性樹脂であるエポキシ樹脂であることができる。
【0089】
本発明の一実施形態によると、第１及び第２導電性樹脂層１３２ａ、１３２ｂは、導電性金属３２ａの粉末１００重量部に対して０．５～７．５重量部のグラフェン３２ｂを含む。
【0090】
上記第１及び第２導電性樹脂層１３２ａ、１３２ｂは、導電性金属３２ａの粉末１００重量部に対して０．５～７．５重量部のグラフェン３２ｂを含むことで、本発明の一実施形態による積層セラミックキャパシターの等価直列抵抗が低くなることができる。
【0091】
より好ましくは、上記グラフェン３２ｂは、導電性金属３２ａの粉末１００重量部に対して２．５重量部～２．９重量部で上記第１及び第２導電性樹脂層１３２ａ、１３２ｂ内に含まれることができる。
【0092】
上記グラフェン３２ｂの含量が導電性金属３２ａの粉末１００重量部に対して２．５重量部～２．９重量部である場合、外部電極の導電性が向上し、積層セラミック電子部品の等価直列抵抗を低くする効果がより高い。
【0093】
上記第１及び第２導電性樹脂層１３２ａ、１３２ｂを形成した後、その上部にニッケルめっき層及びスズめっき層をさらに形成する段階を含むことができる。
【0094】
図５は本発明の一実施形態によるグラフェンを含む外部電極ペーストのＮＭＲ（Ｎｕｃｌｅａｒ Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ）分析結果を示すグラフである。
【0095】
図５を参照すると、本発明の一実施形態によるグラフェンを含む外部電極ペーストに対してＮＭＲ（Ｎｕｃｌｅａｒ Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ）分析を行った場合に、ｓｐ２ ｃａｒｂｏｎによるピーク（ｐｅａｋ）ａが検出されることが分かる。
【0096】
上記ｓｐ２ ｃａｒｂｏｎによるピーク（ｐｅａｋ）ａは、本発明の一実施形態によるグラフェンを含む外部電極ペーストを適用した積層セラミックキャパシターの外部電極を分析した場合にも同様に検出されることができる。
【0097】
図６は本発明の一実施形態によるグラフェンを含む導電性樹脂層のラマン（Ｒａｍａｎ）分析結果を示すグラフである。
【0098】
図６を参照すると、本発明の他の実施形態による積層セラミック電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含むセラミック本体１１０と、上記内部電極１２１、１２２と連結される電極層１３１ａ、１３１ｂと、上記電極層１３１ａ、１３１ｂ上に形成され、導電性金属及びベース樹脂を含む導電性樹脂層１３２ａ、１３２ｂと、を含み、上記導電性樹脂層１３２ａ、１３２ｂのラマン（Ｒａｍａｎ）分析時に、２つのピーク（Ｐｅａｋ）が検出される。
【0099】
図６のラマン分析のグラフに示されたように、実施例１～３は本発明の実施形態によるサンプルであって、２つのピーク（Ｐｅａｋ）が検出される。また、比較例１は、グラファイト（ｇｒａｐｈｉｔｅ）のラマン分析のグラフであって、１つのピーク（Ｐｅａｋ）のみが検出される。
【0100】
本発明の他の実施形態において、上記２つのピーク（Ｐｅａｋ）は、Ｄバンド（ｂａｎｄ）及びＧバンド（ｂａｎｄ）で検出される。
【0101】
また、比較例１の場合には、Ｇバンド（ｂａｎｄ）で１つのピーク（Ｐｅａｋ）のみが検出される。
【0102】
本発明の他の実施形態において、上記導電性樹脂層１３２ａ、１３２ｂはグラフェンを含むことができる。
【0103】
上記導電性樹脂層１３２ａ、１３２ｂのラマン（Ｒａｍａｎ）分析時に、２つのピーク（Ｐｅａｋ）が検出されることは、上記導電性樹脂層１３２ａ、１３２ｂがグラフェンを含むためであり、他の炭素材料とはラマン分析グラフが異なって現れる。
【0104】
本発明は、上述の実施形態及び添付図面によって限定されず、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0105】
１０ セラミック本体
１１ 誘電体層
２１ 第１内部電極
２２ 第２内部電極
３２ａ 導電性金属
３２ｂ グラフェン
３２ｃ ベース樹脂
１３０ａ、１３０ｂ 第１及び第２外部電極
１３１ａ 第１電極層
１３１ｂ 第２電極層
１３２ａ 第１導電性樹脂層
１３２ｂ 第２導電性樹脂層
１１ 誘電体層
２１ 第１内部電極
２２ 第２内部電極
３２ａ 導電性金属
３２ｂ グラフェン
３２ｃ ベース樹脂
１３０ａ、１３０ｂ 第１及び第２外部電極
１３１ａ 第１電極層
１３１ｂ 第２電極層
１３２ａ 第１導電性樹脂層
１３２ｂ 第２導電性樹脂層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】