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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-02
(45)【発行日】2024-09-10
(54)【発明の名称】過電流保護回路及びスイッチング回路
(51)【国際特許分類】
H03K 17/08 20060101AFI20240903BHJP
H02M 1/08 20060101ALI20240903BHJP
H03K 17/082 20060101ALI20240903BHJP
H02M 1/00 20070101ALI20240903BHJP
【ＦＩ】
H03K17/08 C
H02M1/08 A
H03K17/082
H02M1/00 H
【請求項の数】
6
(21)【出願番号】P 2020147017
(22)【出願日】2020-09-01
(65)【公開番号】P2022041671
(43)【公開日】2022-03-11
【審査請求日】2023-07-07
(73)【特許権者】
【識別番号】000002945
【氏名又は名称】オムロン株式会社
(74)【代理人】
【識別番号】100101454
【弁理士】
【氏名又は名称】山田 卓二
(74)【代理人】
【識別番号】100189555
【弁理士】
【氏名又は名称】徳山 英浩
(74)【代理人】
【識別番号】100091524
【弁理士】
【氏名又は名称】和田 充夫
(72)【発明者】
【氏名】岩井 聡
(72)【発明者】
【氏名】末木 葵
【審査官】及川 尚人
(56)【参考文献】
【文献】特開２０２０－１２７２６７（ＪＰ，Ａ）
【文献】特表２００４－５３３７１３（ＪＰ，Ａ）
【文献】米国特許第０５６７５４６９（ＵＳ，Ａ）
【文献】特開平１０－１２６９６２（ＪＰ，Ａ）
【文献】特開昭６１－１５０６１７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０２７９０５３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ １７／００－１７／７０
Ｈ０２Ｍ １／０８
Ｈ０２Ｍ １／００
(57)【特許請求の範囲】
【請求項1】
制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、ＰＮＰ型バイポーラトランジスタであって、前記制御電圧に接続されたエミッタを有する第１のトランジスタと、
ＮＰＮ型バイポーラトランジスタであって、前記第１のトランジスタのコレクタに接続されたベースと、前記第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、
前記過電流保護回路は、前記制御電圧が所定の第１のしきい値電圧を超えるとき、前記第１及び第２のトランジスタがオンされ、前記プルアップ電圧の低下により前記制御電圧が低下されて、前記スイッチング素子をオフする保護動作を開始し、
前記過電流保護回路は、
前記制御電圧に接続されるアノードと、前記第１のトランジスタのエミッタに接続されるカソードとを有する第１のダイオードと、
前記第１のトランジスタのエミッタと前記第１のトランジスタのベースとの間に接続される素子回路とを備え、
前記素子回路は、前記第１のトランジスタのエミッタに接続されたカソードと、前記第１のトランジスタのベースに接続されたアノードとを有する第２のダイオードと、前記第２のダイオードと並列に接続された第１の抵抗との並列回路であり、
前記過電流保護回路は、
前記制御電圧を発生する制御部と、
前記プルアップ電圧を検出して、当該検出した検出電圧を、前記スイッチング素子をオフするための第１の制御信号として前記制御部に出力する電圧検出部とをさらに備える、
過電流保護回路。
【請求項2】
前記第２のトランジスタのコレクタ及びエミッタに接続されたキャパシタであって、前記制御電圧の立ち上がるときの前記プルアップ電圧の変化を軽減させる第１のキャパシタをさらに備える、請求項１に記載の過電流保護回路。
【請求項3】
前記第２のトランジスタのコレクタ及びエミッタに並列に接続された時定数回路であって、第２の抵抗と、第２のキャパシタを含み、時定数を変化することで、前記保護動作の開始から終了までの時間を調整する時定数回路をさらに備える、請求項１又は２に記載の過電流保護回路。
【請求項4】
前記第２の抵抗に並列に接続された第３のダイオードをさらに備える、請求項３に記載の過電流保護回路。
【請求項5】
前記過電流保護回路が前記保護動作から復帰するときに、前記制御部からの第２の制御信号に基づいて前記プルアップ電圧をオフからオンする別のスイッチング素子をさらに備える、請求項１に記載の過電流保護回路。
【請求項6】
請求項１～５のうちのいずれか１つに記載の過電流保護回路と、前記スイッチング素子とを備える、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、過電流保護回路と、それを備えたスイッチング回路に関する。ここで、スイッチング回路とは、例えば昇圧チョッパ回路、ハーフブリッジインバータ回路、フルブリッジインバータ回路等のスイッチング回路である。
【背景技術】
【0002】
半導体デバイスは一般に短絡耐量を持ち、短絡耐量を超える電流が流れると破壊に至るおそれがある。短絡により半導体デバイスに過電流が流れるのを高速に検知し、半導体デバイスに流れる電流を停止させることで、半導体デバイスの過電流保護を行うことができる。
【0003】
例えば特許文献１は、直流電圧が高い場合、低い場合、一定の場合においても任意のタイミングでコレクタ短絡検出の検知電圧の設定レベルを変えることができ、電圧駆動素子を過電流から確実に保護することができる電力変換装置の過電流保護装置を提供する。
【0004】
特許文献１に係る過電流保護装置は、電圧駆動形の電力用スイッチング素子を有する電力変換装置と、上記電力用スイッチング素子の入力側主端子の電圧を検出し、上記電圧が所定値を超えた時、上記電力用スイッチング素子にオフ信号を与える過電流検知部と、上記過電流検知部に任意のタイミングで並列関係に接続し得るようにされ、上記所定値を変更し得るようにした過電流設定部とを備える。
【0005】
ＧａＮデバイスは、窒化ガリウムＧａＮを用いた半導体デバイスであり、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及びＳｉＣデバイス等の従来の半導体デバイスに比較して高周波で駆動され得るという特徴を持つ。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００６－１４４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、ＧａＮデバイスは従来の半導体デバイスに比較して過電流に弱く、例えば１００ナノ秒程度の過電流で破壊に至ることもある。従って、ＩＧＢＴ素子のコレクタ・エミッタ間の不飽和（過電流）状態を検出して自動的にゲートを遮断する保護機能であるＤＥＳＡＴ（Desaturation Protection）機能、ＣＴ（Current Transformer）検出又は特許文献１の技術などの従来の過電流保護技術は、ＧａＮデバイスを十分に保護することができない。
【0008】
本発明の目的は以上の問題点を解決し、半導体スイッチを過電流から、従来技術に比較して高速に保護することができる過電流保護回路と、それを備えるスイッチング回路を提供することにある。
【課題を解決するための手段】
【0009】
本発明に係る過電流保護回路は、
制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、
ＰＮＰ型バイポーラトランジスタであって、前記制御電圧に接続されたエミッタを有する第１のトランジスタと、
ＮＰＮ型バイポーラトランジスタであって、前記第１のトランジスタのコレクタに接続されたベースと、前記第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、
前記過電流保護回路は、前記制御電圧が所定の第１のしきい値電圧を超えるとき、前記第１及び第２のトランジスタがオンされ、前記プルアップ電圧の低下により前記制御電圧が低下されて、前記スイッチング素子をオフする保護動作を開始し、
前記過電流保護回路は、
前記制御電圧に接続されるアノードと、前記第１のトランジスタのエミッタに接続されるカソードとを有する第１のダイオードと、
前記第１のトランジスタのエミッタと前記第１のトランジスタのベースとの間に接続される素子回路とを備え、
前記素子回路は、
（１）前記第１のトランジスタのエミッタに接続されたカソードと、前記第１のトランジスタのベースに接続されたアノードとを有する第２のダイオードと、
（２）第１の抵抗と、
（３）前記第２のダイオードと前記第１の抵抗の並列回路と、
のうちのいずれか１つである。
制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、
ＰＮＰ型バイポーラトランジスタであって、前記制御電圧に接続されたエミッタを有する第１のトランジスタと、
ＮＰＮ型バイポーラトランジスタであって、前記第１のトランジスタのコレクタに接続されたベースと、前記第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、
前記過電流保護回路は、前記制御電圧が所定の第１のしきい値電圧を超えるとき、前記第１及び第２のトランジスタがオンされ、前記プルアップ電圧の低下により前記制御電圧が低下されて、前記スイッチング素子をオフする保護動作を開始し、
前記過電流保護回路は、
前記制御電圧に接続されるアノードと、前記第１のトランジスタのエミッタに接続されるカソードとを有する第１のダイオードと、
前記第１のトランジスタのエミッタと前記第１のトランジスタのベースとの間に接続される素子回路とを備え、
前記素子回路は、
（１）前記第１のトランジスタのエミッタに接続されたカソードと、前記第１のトランジスタのベースに接続されたアノードとを有する第２のダイオードと、
（２）第１の抵抗と、
（３）前記第２のダイオードと前記第１の抵抗の並列回路と、
のうちのいずれか１つである。
【発明の効果】
【0010】
従って、本発明に係る過電流保護回路等によれば、半導体デバイスを過電流から、従来技術に比較して高速に保護することができる。
【図面の簡単な説明】
【0011】
【図1】比較例に係る昇圧チョッパ回路１０１の構成例を示すブロック図である。
【図4】実施形態１に係る昇圧チョッパ回路１の構成例を示すブロック図である。
【図7D】図５の電流駆動型スイッチング回路１０において、保護動作保持状態から自動復帰するまでの時間を調整することを説明するための図６のトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ及び検出電圧Ｖｏｃｐの拡大図である。
【図8】実施形態２に係る電流駆動型スイッチング回路１０Ａの詳細構成例を示すブロック図である。
【図9A】図８の電流駆動型スイッチング回路１０Ａにおいて、ダイオードＤ１１及び抵抗Ｒ１１を追加することで過電圧を防止することを説明するためのトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅの波形図である。
【図9C】図８の電流駆動型スイッチング回路１０Ａにおいて、保護機能保持状態から自動復帰するまでの時間を調整することを説明するためのトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ及び検出電圧Ｖｏｃｐの波形図である。
【図10】実施形態３に係る電流駆動型スイッチング回路１０Ｂの詳細構成例を示すブロック図
【図11A】図１０の電流駆動型スイッチング回路１０Ｂにおいて、ダイオードＤ１１，Ｄ１２及び抵抗Ｒ１１を追加することで過電圧を防止することを説明するためのトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅの波形図である。
【図12A】実施形態４に係る電流駆動型スイッチング回路１０Ｃの詳細構成例を示すブロック図である。
【図13】実施形態５に係る電流駆動型スイッチング回路１０Ｄの詳細構成例を示すブロック図である。
【図14】実施形態６に係る電流駆動型スイッチング回路１０Ｅの詳細構成例を示すブロック図である。
【図15】実施形態７に係る電流駆動型スイッチング回路１０Ｆの詳細構成例を示すブロック図である。
【図16】実施形態８に係る電流駆動型スイッチング回路１０Ｇの詳細構成例を示すブロック図である。
【図17】変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図である。
【図18】変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図である。
【発明を実施するための形態】
【0012】
以下、本発明に係る実施形態を、図面を参照して説明する。ただし、以下で説明する各実施形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本発明の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
【0013】
以下、比較例の回路構成及び動作、並びにそれに係る課題を説明した後、当該課題を解決するための実施形態及び変形例について説明する。
【0014】
（比較例）
図１は比較例に係る昇圧チョッパ回路１０１の構成例を示すブロック図である。図１において、昇圧チョッパ回路１０１は、スイッチング素子である半導体スイッチ１４を有する電流駆動型スイッチング回路１１０と、インダクタＬ１と、ダイオードＤ１と、キャパシタＣ１とを備える。
図１は比較例に係る昇圧チョッパ回路１０１の構成例を示すブロック図である。図１において、昇圧チョッパ回路１０１は、スイッチング素子である半導体スイッチ１４を有する電流駆動型スイッチング回路１１０と、インダクタＬ１と、ダイオードＤ１と、キャパシタＣ１とを備える。
【0015】
図１において、入力電圧ＶｉはインダクタＬ１を介してダイオードＤ１のアノード及び半導体スイッチ１４のドレインの接続点に印加される。半導体スイッチ１４のソースは接地される。ダイオードＤ１のカソードは出力電圧Ｖｏを出力するキャパシタＣ１の一端に接続され、その他端は接地される。
【0016】
以上のように構成された昇圧チョッパ回路１０１において、インダクタＬ１は電流の変化を妨げる向きに起電力を生じる。従って、半導体スイッチ１４がその制御端子であるゲートに印加される制御電圧に基づいてオンからオフに切り替わるとき、インダクタＬ１はダイオードＤ１の抵抗により電流が低下するのを妨げるように、入力電圧Ｖｉと同じ向きの起電力を生じる。これにより入力電圧Ｖｉよりも高い電圧が生じ、当該電圧はキャパシタＣ１により平滑化され、出力電圧Ｖｏに変換される。従って、半導体スイッチ１４のオンオフを周期的に選択的に切り替えることで、昇圧チョッパ回路１０１は、入力電圧Ｖｉを、入力電圧Ｖｉよりも高い直流出力電圧Ｖｏに変換して出力する。
【0017】
図２は、図１の電流駆動型スイッチング回路１１０の詳細構成例を示すブロック図である。図２において、電流駆動型スイッチング回路１１０は、過電流保護回路１１１と、制御部１２と、駆動部１３と、半導体スイッチ１４と、抵抗Ｒ１とを備える。過電流保護回路１１１は、トランジスタＱ１，Ｑ２と、プルアップ抵抗Ｒ２と、電圧検出回路１５とを備える。
【0018】
図２において、制御部１２は、パルス信号である駆動信号Ｓｄｒｖで駆動部１３を制御する。また、制御部１２は、過電流保護回路１１１の電圧検出回路１５からトランジスタＱ１のベースに印加された検出電圧Ｖｏｃｐを示す信号を監視し、検出電圧Ｖｏｃｐが所定のしきい値未満となったとき、異常検出フラグＦｈをハイレベルにし、駆動信号Ｓｄｒｖをローレベルに固定して、駆動部１３を停止させる。
【0019】
駆動部１３は、制御部１２からの駆動信号Ｓｄｒｖに基づいて、抵抗Ｒ１を介して半導体スイッチ１４のゲートにゲート・ソース間電圧Ｖｇｓを印加し、半導体スイッチ１４をオンオフ制御する。半導体スイッチ１４は例えばＧａＮデバイス等のスイッチング素子であり、駆動部１３によりオンオフ制御されてドレイン電流Ｉｄを導通するか否かを選択的に切り替える。なお、ゲート・ソース間電圧Ｖｇｓは本発明の「制御電圧」の一例である。
【0020】
過電流保護回路１１１において、トランジスタＱ１は例えばＰＮＰ型バイポーラトランジスタである。また、トランジスタＱ２は例えばＮＰＮ型バイポーラトランジスタであり、トランジスタＱ１のコレクタに接続されたベースと、トランジスタＱ１のベースに接続されたコレクタと、接地されたエミッタを有する。また、トランジスタＱ２のコレクタは、プルアップ抵抗Ｒ２を介してしきい値電圧ＶＴＨにプルアップされる。しきい値電圧ＶＴＨは、本発明の「プルアップ電圧」の一例である。
【0021】
ここで、トランジスタＱ１がオフ（絶縁）の間、トランジスタＱ２のベースに電流は流れない。トランジスタＱ１がオンになると、エミッタ・コレクタ間が導通するため、トランジスタＱ２のベース・エミッタ間を電流が流れる。従って、トランジスタＱ１がオンになると、トランジスタＱ２もオンになる。電圧検出回路１５は、トランジスタＱ２のコレクタ・エミッタ間電圧である検出電圧Ｖｏｃｐを検出して、検出電圧Ｖｏｃｐを示す信号を制御部１２に出力する。なお、電圧検出回路１５は本発明の「電圧検出部」の一例であり、検出電圧Ｖｏｃｐを示す信号は本発明の「第１の制御信号」の一例である。
【0022】
【0023】
図３Ａにおいて、時刻ｔ１において電流駆動型スイッチング回路１１０が動作を開始し、時刻ｔ２において半導体スイッチ１４に短絡が発生して保護動作が開始し、時刻ｔ３において制御部１２が短絡を検出する。さらに、時刻ｔ４で異常状態が解消して、時刻ｔ５で定常動作に復帰する。ここで、時刻ｔ１～ｔ２の期間を定常動作期間２０１といい、時刻ｔ２～ｔ３の期間を保護動作期間２０２といい、時刻ｔ３～ｔ５の期間をＶｇｓ信号オフ期間（又は停止期間）２０４という。
【0024】
定常動作期間２０１において、検出電圧Ｖｏｃｐがオーバーシュートする期間を除いて、プルアップ抵抗Ｒ２に電流は流れないため、検出電圧Ｖｏｃｐはしきい値電圧ＶＴＨである。このしきい値電圧ＶＴＨは、駆動信号Ｓｄｒｖがハイレベルの時に駆動部１３が供給するゲート・ソース間電圧Ｖｇｓよりも高く設定されているため、トランジスタＱ１及びＱ２の両方は定常動作期間２０１において常にオフである。
【0025】
一般に半導体デバイスを過電流が流れる場合、半導体デバイスに含まれる半導体スイッチのゲート・ソース間電圧がオーバーシュート（瞬間的に上昇）する。この比較例においても、図３の時刻ｔ２等において、半導体スイッチ１４に流れるドレイン電流Ｉｄが過剰に上昇するとともに、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓは急激に上昇し、しきい値電圧ＶＴＨよりも高い値になる。これにより、トランジスタＱ１がオンになり、従ってトランジスタＱ２もオンになる。
【0026】
ここで、トランジスタＱ１及びＱ２の両方がオンになると、半導体スイッチ１４のゲートはトランジスタＱ１及びＱ２を通じて接地される。従って、ゲート・ソース間電圧Ｖｇｓは急速に低下して０Ｖとなる。これにより半導体スイッチ１４はオフになるため、半導体スイッチ１４に流れる過電流を停止させ、過電流保護回路１１１は保護動作を開始することができる。時刻ｔ２で短絡が発生してから、過電流保護回路１１１が保護動作を開始するまでの時間は、トランジスタＱ１，Ｑ２のスイッチングにおける遅延を含み、例えば２０～１００ナノ秒程度に短い。
【0027】
また、トランジスタＱ２がオンされているとき、検出電圧Ｖｏｃｐは急速に低下して０Ｖとなる。ここで、抵抗Ｒ１がプルアップ抵抗Ｒ２よりも小さい場合、ゲート・ソース間電圧Ｖｇｓは検出電圧Ｖｏｃｐよりも速く低下する。従って、ゲート・ソース間電圧Ｖｇｓが低下しても、トランジスタＱ１をオンのままに保つことができる。その後、制御部の駆動信号Ｓｄｒｖがローレベルとなると、駆動部１３は停止され、ゲート・ソース間電圧Ｖｇｓが０Ｖに低下する。従ってトランジスタＱ１，Ｑ２は順次オフになるため、検出電圧Ｖｏｃｐは再度しきい値電圧ＶＴＨまで上昇し、保護動作が終了する。
【0028】
電圧検出回路１５は、検出電圧Ｖｏｃｐを示す信号を制御部１２に出力している。制御部１２は検出電圧Ｖｏｃｐの値を監視し、検出電圧Ｖｏｃｐが所定のしきい値未満になると、保護動作が行われたと判断して異常検出フラグＦｈをハイレベルにし、駆動信号Ｓｄｒｖの出力を停止させる（時刻ｔ３）。時刻ｔ３以降のＶｇｓ信号オフ期間（停止期間）２０３では、駆動信号Ｓｄｒｖは常にローレベルであり、半導体スイッチ１４は常にオフのままである。
【0029】
ここで、制御部１２の応答が遅い場合、時刻ｔ３において駆動信号Ｓｄｒｖの出力が停止する前に、再度駆動信号Ｓｄｒｖがハイレベルになり得る。その場合には、図３Ａに示すように、半導体スイッチ１４に再度過電流が流れ、過電流保護回路１１１は再度保護動作を開始する。
【0030】
以上説明したように、比較例に係る過電流保護回路１１１は、プルアップ抵抗Ｒ２と、ＰＮＰ型であるトランジスタＱ１と、ＮＰＮ型であるトランジスタＱ２と、電圧検出回路１５とを備える。半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓがしきい値電圧ＶＴＨを上回ると、トランジスタＱ１，Ｑ２は順次オンになる。これにより過電流保護回路１１１は、ゲート・ソース間電圧Ｖｇｓを０まで低下させて、半導体スイッチをオフする保護動作を開始する。また、制御部１２は電圧検出回路１５により検出された検出電圧Ｖｏｃｐを監視して、検出電圧Ｖｏｃｐが所定のしきい値電圧未満になると、駆動部１３を停止させて半導体スイッチ１４をオフする。従って本実施形態によれば、半導体スイッチ１４に流れる過電流を、従来技術に比較して高速に停止させ、半導体スイッチ１４を保護することができる。
【0031】
（比較例の課題）
以上説明したように、比較例に係る過電流保護回路１１１では、トランジスタＱ１，Ｑ２と検出電圧Ｖｏｃｐを用い、電流駆動型半導体スイッチ１４のゲート電圧Ｖｇｓを監視することで過電流保護機能を実現している。
以上説明したように、比較例に係る過電流保護回路１１１では、トランジスタＱ１，Ｑ２と検出電圧Ｖｏｃｐを用い、電流駆動型半導体スイッチ１４のゲート電圧Ｖｇｓを監視することで過電流保護機能を実現している。
【0032】
しかし、この構成では、図３Ｂに示す半導体スイッチ１４のオフ時のゲート・ソース間アンダーシュート１２０や、半導体スイッチ１４にゲート負バイアス電圧を印加する際、トランジスタＱ１のベース・エミッタ間に電圧Ｖｂｅとして過電圧１２０が印加される可能性があるという課題があった。
【0033】
（実施形態１）
図４は実施形態１に係る昇圧チョッパ回路１の構成例を示すブロック図であり、図５は図４の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図である。図４において、昇圧チョッパ回路１は、図１の昇圧チョッパ回路１０１と同様の回路構成を有するが、図５の電流駆動型スイッチング回路１０は、図２のスイッチ駆動回路１１０と比較して、比較例における課題を解決するために、以下の相違点を有する。
図４は実施形態１に係る昇圧チョッパ回路１の構成例を示すブロック図であり、図５は図４の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図である。図４において、昇圧チョッパ回路１は、図１の昇圧チョッパ回路１０１と同様の回路構成を有するが、図５の電流駆動型スイッチング回路１０は、図２のスイッチ駆動回路１１０と比較して、比較例における課題を解決するために、以下の相違点を有する。
【0034】
（１）過電流保護回路１１１に代えて、過電流保護回路１１を備える。具体的には、以下の通りである。
（２）半導体スイッチ１４のゲートとトランジスタＱ１のエミッタとの間にダイオードＤ１１を挿入したこと。ここで、ダイオードＤ１１のアノードは半導体スイッチ１４のゲートに接続され、ダイオードＤ１１のカソードはトランジスタＱ１のエミッタに接続される。
（３）トランジスタＱ１のエミッタとベースの間にダイオードＤ１２を挿入したこと。ここで、ダイオードＤ１２のアノードはトランジスタＱ１のベースに接続され、ダイオードＤ１２のカソードはトランジスタＱ１のエミッタに接続される。ここで、ダイオードＤ１２は、本発明における素子回路の一例である。
（２）半導体スイッチ１４のゲートとトランジスタＱ１のエミッタとの間にダイオードＤ１１を挿入したこと。ここで、ダイオードＤ１１のアノードは半導体スイッチ１４のゲートに接続され、ダイオードＤ１１のカソードはトランジスタＱ１のエミッタに接続される。
（３）トランジスタＱ１のエミッタとベースの間にダイオードＤ１２を挿入したこと。ここで、ダイオードＤ１２のアノードはトランジスタＱ１のベースに接続され、ダイオードＤ１２のカソードはトランジスタＱ１のエミッタに接続される。ここで、ダイオードＤ１２は、本発明における素子回路の一例である。
【0035】
図６は図５の電流駆動型スイッチング回路１０における信号等の動作波形を示すタイミングチャートであり、図７Ａ～図７Ｄは図５の電流駆動型スイッチング回路１０において、ダイオードＤ１１，Ｄ１２を追加することで過電圧を防止することを説明するための図６のベース・エミッタ間電圧Ｖｂｅ及び検出電圧Ｖｏｃｐの拡大図である。
【0036】
実施形態１では、図５に図示するようにダイオードＤ１２を追加挿入することで、図７Ａに示すように、トランジスタＱ１のベース・エミッタ間Ｖｂｅの電荷を、ダイオードＤ１２を介して、トランジスタＱ１のエミッタ側に放電する。また、ダイオードＤ１１に、検出電圧Ｖｏｃｐ＋Ｖｄｓ（半導体スイッチ１４のドレイン・ソース間電圧）なる電圧を負担させる。これにより、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅにおける過電圧を防止することを特徴とする。
【0037】
半導体スイッチ１４において過電流が発生したときは、図７Ｂのように、ゲート・ソース間電圧Ｖｇｓのオーバーシュート（Ｖｏｃｐ－Ｖｇｓ）がトランジスタＱ１のベース・エミッタ間に印加され、トランジスタＱ１が導通すれば保護機能が作動する。
【0038】
また、保護動作後は、図７Ｃに示すように、トランジスタＱ１及びＱ２により、しきい値電圧となる検出電圧Ｖｏｃｐが放電されて低下して、保護動作保持状態に移行する。
【0039】
さらに、保護動作保持状態は、半導体スイッチ１４へのゲート信号を停止することで自動復帰する。復帰までの時間は、図７Ｄに示すように、抵抗Ｒ２（又はインピーダンス）により検出電圧Ｖｏｃｐの立ち上がり時間を調整することで設定が可能である。
【0040】
以上説明したように、実施形態１によれば、比較例に比較してダイオードＤ１１，Ｄ１２を追加して挿入することで、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅにおける過電圧を防止できる。
【0041】
（実施形態２）
図８は実施形態２に係る電流駆動型スイッチング回路１０Ａの詳細構成例を示すブロック図である。図８の電流駆動型スイッチング回路１０Ａは、図５の電流駆動型スイッチング回路１０に比較して以下の相違点を有する。
（１）過電流保護回路１１に代えて、過電流保護回路１１Ａを備える。具体的には、以下の通りである。
（２）ダイオードＤ１２に代えて、抵抗Ｒ１１を挿入した。ここで、抵抗Ｒ１１は、本発明における素子回路の一例である。
以下、当該相違点について説明する。
図８は実施形態２に係る電流駆動型スイッチング回路１０Ａの詳細構成例を示すブロック図である。図８の電流駆動型スイッチング回路１０Ａは、図５の電流駆動型スイッチング回路１０に比較して以下の相違点を有する。
（１）過電流保護回路１１に代えて、過電流保護回路１１Ａを備える。具体的には、以下の通りである。
（２）ダイオードＤ１２に代えて、抵抗Ｒ１１を挿入した。ここで、抵抗Ｒ１１は、本発明における素子回路の一例である。
以下、当該相違点について説明する。
【0042】
図８において、図５のダイオードＤ１２に代えて、抵抗Ｒ１１を追加挿入することで、トランジスタＱ１のベース・エミッタ間の電荷を、抵抗Ｒ１１を介してトランジスタＱ１のエミッタ側に放電する。また、ダイオードＤ１１に、実施形態１と同様に、検出電圧Ｖｏｃｐ＋Ｖｄｓを負担させることで、トランジスタＱ１のベース・エミッタ間の過電圧を防止することができる（図９Ａ参照）。
【0043】
例えば半導体スイッチ１４において過電流が発生したときは、図９Ｂのように、ゲート・ソース間電圧Ｖｇｓのオーバーシュートによる電流Ｉｏｃｐが、半導体スイッチ１４のゲートからダイオードＤ１１及び抵抗Ｒ１１を介して流れる。その電位差（＝Ｉｏｃｐ×Ｒ１１）がトランジスタＱ１のベース・エミッタ間のしきい値電圧を超えると、トランジスタＱ１が導通して保護機能が作動する。なお、実施形態２における保護状態の保持、定常状態への自動復帰については、実施形態１と同様に動作する（図９Ｃ参照）。
【0044】
以上説明したように、実施形態２によれば、比較例に比較してダイオードＤ１１及び抵抗Ｒ１１を追加して挿入することで、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅにおける過電圧を防止できる。
【0045】
（実施形態３）
図１０は実施形態３に係る電流駆動型スイッチング回路１０Ｂの詳細構成例を示すブロック図である。図１０の電流駆動型スイッチング回路１０Ｂは、図５の電流駆動型スイッチング回路１０に比較して以下の相違点を有する。
（１）過電流保護回路１１に代えて、過電流保護回路１１Ｂを備える。具体的には、以下の通りである。
（２）図８のダイオードＤ１２と並列に、抵抗Ｒ１１を接続した。ここで、ダイオードＤ１２と抵抗Ｒ１１の並列回路は、本発明における素子回路の一例である。
以下、当該相違点について説明する。
図１０は実施形態３に係る電流駆動型スイッチング回路１０Ｂの詳細構成例を示すブロック図である。図１０の電流駆動型スイッチング回路１０Ｂは、図５の電流駆動型スイッチング回路１０に比較して以下の相違点を有する。
（１）過電流保護回路１１に代えて、過電流保護回路１１Ｂを備える。具体的には、以下の通りである。
（２）図８のダイオードＤ１２と並列に、抵抗Ｒ１１を接続した。ここで、ダイオードＤ１２と抵抗Ｒ１１の並列回路は、本発明における素子回路の一例である。
以下、当該相違点について説明する。
【0046】
以上のように構成された電流駆動型スイッチング回路１０Ｂでは、図１１Ａに示すように、基本的な動作は実施形態２の動作を同様である。
【0047】
また、図１１Ｂに示すように、例えば半導体スイッチ１４において過電流が発生したときは、検出電圧Ｖｏｃｐによる電位差を抵抗１１の抵抗値で調整することができる。これにより、しきい値電圧となる検出電圧Ｖｏｃｐと抵抗Ｒ１１の抵抗値の組み合わせの各値を変えることで、半導体スイッチ１４の駆動条件に合わせて、半導体スイッチ１４の動作を最適化することが可能となる。
【0048】
以上説明したように、実施形態３によれば、比較例に比較してダイオードＤ１１及び、ダイオードＤ１２と抵抗Ｒ１１の並列回路を追加して挿入することで、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅにおける過電圧を防止できる。
【0049】
（実施形態４）
図１の比較例では、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓが立ち上がるときに、図３Ａに示したように検出電圧Ｖｏｃｐがオーバーシュートする。これは検出電圧Ｖｏｃｐの低下を遅らせ、保護動作の開始を遅延させる原因となる。また、上述の通り、短絡期間Ｐｓにおける過電流保護の後、制御部１２の応答速度が遅い場合、半導体スイッチ１４に繰り返し過電流が流れるため、これは望ましくない。この課題を解決するために、以下の実施形態４に係る構成を提案する。
図１の比較例では、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓが立ち上がるときに、図３Ａに示したように検出電圧Ｖｏｃｐがオーバーシュートする。これは検出電圧Ｖｏｃｐの低下を遅らせ、保護動作の開始を遅延させる原因となる。また、上述の通り、短絡期間Ｐｓにおける過電流保護の後、制御部１２の応答速度が遅い場合、半導体スイッチ１４に繰り返し過電流が流れるため、これは望ましくない。この課題を解決するために、以下の実施形態４に係る構成を提案する。
【0050】
図１２Ａは実施形態４に係る電流駆動型スイッチング回路１０Ｃの詳細構成例を示すブロック図である。また、図１２Ｂは図１２Ａの電流駆動型スイッチング回路１０Ｃにおける信号等の動作波形を示すタイミングチャートである。図１２Ａにおいて、実施形態４に係る電流駆動型スイッチング回路１０Ｃは、図１０の電流駆動型スイッチング回路１０Ｂに比較して、以下の点で異なる。
（１）過電流保護回路１１Ｂに代えて、過電流保護回路１１ＢＡを備える。具体的には、以下の通りである。
（２）トランジスタＱ２のコレクタ及びエミッタに接続されたキャパシタＣａをさらに備える。
（３）しきい値電圧ＶＴＨの電源はプルアップ抵抗Ｒ２を介して、キャパシタＣａをしきい値電圧ＶＴＨまで充電する。
（１）過電流保護回路１１Ｂに代えて、過電流保護回路１１ＢＡを備える。具体的には、以下の通りである。
（２）トランジスタＱ２のコレクタ及びエミッタに接続されたキャパシタＣａをさらに備える。
（３）しきい値電圧ＶＴＨの電源はプルアップ抵抗Ｒ２を介して、キャパシタＣａをしきい値電圧ＶＴＨまで充電する。
【0051】
以上のように構成された実施形態４では、半導体スイッチ１４に短絡が発生し、ゲート・ソース間電圧Ｖｇｓが急激に立ち上がるときに、ゲート・ソース間電圧Ｖｇｓの立ち上がりにより検出電圧Ｖｏｃｐがオーバーシュートするが、この変化はキャパシタＣａにより軽減される（図１２Ｂの保護動作期間２０２参照）。従って、保護動作の開始の遅延を抑えることができる。
【0052】
また、短絡発生後の保護動作期間２０２（図１２Ｂ）においてトランジスタＱ１，Ｑ２がオンになると、キャパシタＣａはトランジスタＱ２を介して接地され、キャパシタＣａはゼロ電位まで放電する。その後、駆動信号Ｓｄｒｖがローレベルとなり、トランジスタＱ１，Ｑ２がオフになって検出電圧Ｖｏｃｐが上昇し始める。ここで、しきい値電圧ＶＴＨはキャパシタＣａを充電する。従って、検出電圧Ｖｏｃｐがしきい値電圧ＶＴＨまで上昇するのにかかる時間は、比較例及び実施形態３における当該時間よりも長くなる。キャパシタＣａを適切に選択することで、検出電圧Ｖｏｃｐがしきい値電圧ＶＴＨまで上昇するのにかかる時間を、再度駆動信号Ｓｄｒｖがハイレベルになるまでの時間よりも長くすることができる。これにより、再度制御信号がハイレベルになっても、ゲート・ソース間電圧Ｖｇｓがしきい値電圧ＶＴＨに達する前にトランジスタＱ１，Ｑ２はオンになり、半導体スイッチ１４は保護される。
【0053】
以上説明したように、実施形態４に係る過電流保護回路１１ＢＡは、過電流保護回路１１Ｂに加えてさらにキャパシタＣａを備える。これにより、過電流保護回路１１ＢＡが保護動作を行った後、当該保護動作から復帰するまでの時間を、比較例に係る過電流保護回路１１１よりも長くし、半導体スイッチ１４に過電流が繰り返し流れる現象を防ぐことができる。また、ゲート・ソース間電圧Ｖｇｓの立ち上がりによる検出電圧Ｖｏｃｐのオーバーシュートを過電流保護回路１１１よりも小さくし、保護動作の開始における遅延を過電流保護回路１１１よりも低減することができる。
【0054】
なお、実施形態４に係る過電流保護回路１１ＢＡでは、ダイオードＤ１２及び抵抗Ｒ１１の並列回路を備えているが、本発明はこれに限らず、当該並列回路に代えて、ダイオードＤ１２のみ、もしくは抵抗Ｒ１１のみを備えてもよい。
【0055】
（実施形態５）
図１３は、実施形態５に係る電流駆動型スイッチング回路１０Ｄの構成例を示すブロック図である。図１３において、実施形態５に係る電流駆動型スイッチング回路１０Ｄは、図１２Ａの電流駆動型スイッチング回路１０ＢＡに比較して、以下の点で異なる。
（１）過電流保護回路１１ＢＡに代えて、過電流保護回路１１ＢＢを備える。具体的には、以下の通りである。
（２）さらに、抵抗Ｒ３及びキャパシタＣｂを含む時定数回路１８を備える。
（３）時定数回路１８は、トランジスタＱ２のコレクタ及びエミッタに並列に接続される。
図１３は、実施形態５に係る電流駆動型スイッチング回路１０Ｄの構成例を示すブロック図である。図１３において、実施形態５に係る電流駆動型スイッチング回路１０Ｄは、図１２Ａの電流駆動型スイッチング回路１０ＢＡに比較して、以下の点で異なる。
（１）過電流保護回路１１ＢＡに代えて、過電流保護回路１１ＢＢを備える。具体的には、以下の通りである。
（２）さらに、抵抗Ｒ３及びキャパシタＣｂを含む時定数回路１８を備える。
（３）時定数回路１８は、トランジスタＱ２のコレクタ及びエミッタに並列に接続される。
【0056】
以上のように構成された過電流保護回路１１ＢＢでは、ゼロ電位まで放電したキャパシタＣａがしきい値電圧ＶＴＨまで充電される時定数は調整され、過電流保護回路１１ＢＢが保護動作から復帰するまでの時間は、過電流保護回路１１ＢＡよりも長くなる。なお、実施形態１～３の電流駆動型スイッチング回路１０，１０Ａ，１０Ｂにも、時定数回路１８を挿入して同様の効果を得られる。
【0057】
以上説明したように、実施形態５に係る電流駆動型スイッチング回路１０ＢＢはさらに、抵抗Ｒ３とキャパシタＣｂとを含む時定数回路１８を備える。過電流保護回路１１ＢＢが保護動作から復帰するまでの時間は、抵抗Ｒ３及びキャパシタＣｂを適切に選択することで調整される。
【0058】
なお、実施形態５に係る過電流保護回路１１ＢＢでは、ダイオードＤ１２及び抵抗Ｒ１１の並列回路を備えているが、本発明はこれに限らず、当該並列回路に代えて、ダイオードＤ１２のみ、もしくは抵抗Ｒ１１のみを備えてもよい。
【0059】
（実施形態６）
図１４は、実施形態６に係る電流駆動型スイッチング回路１０Ｅの構成例を示すブロック図である。図１４において、電流駆動型スイッチング回路１０Ｅは図１３の電流駆動型スイッチング回路１０Ｄと比較して以下の点で異なる。
（１）過電流保護回路１１ＢＢに代えて、過電流保護回路１１ＢＣを備える。具体的には、以下の通りである。
（２）過電流保護回路１１ＢＣはさらに、アノードが抵抗Ｒ３の低電位側の一端に接続され、カソードが抵抗Ｒ３の他端に接続されたダイオードＤ２を備える。
図１４は、実施形態６に係る電流駆動型スイッチング回路１０Ｅの構成例を示すブロック図である。図１４において、電流駆動型スイッチング回路１０Ｅは図１３の電流駆動型スイッチング回路１０Ｄと比較して以下の点で異なる。
（１）過電流保護回路１１ＢＢに代えて、過電流保護回路１１ＢＣを備える。具体的には、以下の通りである。
（２）過電流保護回路１１ＢＣはさらに、アノードが抵抗Ｒ３の低電位側の一端に接続され、カソードが抵抗Ｒ３の他端に接続されたダイオードＤ２を備える。
【0060】
以上のように構成された実施形態６に係る電流駆動型スイッチング回路１０Ｅはさらに、ダイオードＤ２を備える。従って、ゲート・ソース間電圧Ｖｇｓ等におけるノイズが過電流保護回路１１ＢＣに与える影響は、過電流保護回路１１Ｂよりも抑えられる。
【0061】
なお、実施形態６に係る過電流保護回路１１ＢＣでは、ダイオードＤ１２及び抵抗Ｒ１１の並列回路を備えているが、本発明はこれに限らず、当該並列回路に代えて、ダイオードＤ１２のみ、もしくは抵抗Ｒ１１のみを備えてもよい。
【0062】
（実施形態７）
図１５は、実施形態７に係る電流駆動型スイッチング回路１０Ｆの構成例を示すブロック図である。図１５において、電流駆動型スイッチング回路１０Ｆは図１４の電流駆動型スイッチング回路１０Ｅと比較して以下の点で異なる。
（１）過電流保護回路１１ＢＣに代えて、過電流保護回路１１ＢＤを備える。具体的には、以下の通りである。
（２）電流駆動型スイッチング回路１０Ｆはさらに、ＭＯＳ駆動部１６を備える。
（３）抵抗Ｒ３をＭＯＳＦＥＴ１７で置き換える。
図１５は、実施形態７に係る電流駆動型スイッチング回路１０Ｆの構成例を示すブロック図である。図１５において、電流駆動型スイッチング回路１０Ｆは図１４の電流駆動型スイッチング回路１０Ｅと比較して以下の点で異なる。
（１）過電流保護回路１１ＢＣに代えて、過電流保護回路１１ＢＤを備える。具体的には、以下の通りである。
（２）電流駆動型スイッチング回路１０Ｆはさらに、ＭＯＳ駆動部１６を備える。
（３）抵抗Ｒ３をＭＯＳＦＥＴ１７で置き換える。
【0063】
図１５において、ＭＯＳ駆動部１６は、制御部１２により制御されて、ＭＯＳ駆動信号Ｓｍを出力してＭＯＳＦＥＴ１７をオンオフ制御する。ＭＯＳＦＥＴ１７はＭＯＳ駆動信号Ｓｍにより制御され、ＭＯＳ駆動信号Ｓｍがローレベルを有する期間ではしきい値電圧ＶＴＨを遮断（オフ）する。
【0064】
すなわち、電流駆動型スイッチング回路１０Ｆは動作の開始（図６の時刻ｔ１）よりも前に準備期間を有し、制御部１２はＭＯＳ駆動部１６を介してＭＯＳＦＥＴ１７をオンにし、キャパシタＣａがしきい値電圧ＶＴＨまで充電された後、制御部１２はＭＯＳ駆動部１６を介してＭＯＳＦＥＴ１７をオフする。その後、図６の時刻ｔ１～ｔ２の定常動作期間２０１における通常の動作の後、短絡発生後の保護動作期間２０２において保護が開始され、キャパシタＣａはゼロ電位まで放電する。実施形態１～６ではこの後、時刻ｔ２～ｔ３の保護動作期間２０２において、駆動信号ＳｄｒｖがローレベルになってトランジスタＱ１，Ｑ２がオフになり、キャパシタＣａが再度充電された。しかしながら本実施形態では、ＭＯＳＦＥＴ１７がオフされているため、キャパシタＣａは充電されず、過電流保護回路１１ＢＤは保護動作を保持する。その後、制御部１２は検出電圧Ｖｏｃｐが所定のしきい値電圧未満になると、異常検出フラグＦｈをハイレベルにして駆動信号Ｓｄｒｖの出力を停止する（時刻ｔ３）。
【0065】
次いで、時刻ｔ３～ｔ５のＶｇｓ信号オフ期間２０３において、昇圧チョッパ回路１の使用者は、短絡箇所を修理して、短絡を解消することができる。その後、例えば上位の制御回路が短絡の解消を検出して制御部１２を制御するか、又は使用者が直接制御部１２を操作することで、制御部１２の異常検出フラグＦｈはローレベルになる。制御部１２は異常検出フラグＦｈがローレベルになったのを検出して、再度キャパシタＣａを充電するためにＭＯＳＦＥＴ１７をオンする。次いで、先の準備期間と同様、２回目の準備期間においてＭＯＳ駆動信号Ｓｍはハイレベルを有し、キャパシタＣａはしきい値電圧ＶＴＨまで充電される。
【0066】
２回目の準備期間におけるキャパシタＣａの十分な充電により、過電流保護回路１１ＢＤは保護動作から復帰する。その後、電流駆動型スイッチング回路１０Ｆは、元の定常動作期間２０１に戻り、正常な定常動作を再開する。
【0067】
以上説明したように、実施形態７に係る電流駆動型スイッチング回路１０Ｆは、ＭＯＳ駆動部１６と、ＭＯＳＦＥＴ１７とを備える。従って、ＭＯＳＦＥＴ１７はＭＯＳ駆動部１６を介して制御部１２により制御され、しきい値電圧ＶＴＨをオンオフ制御する。検出電圧Ｖｏｃｐは、ＭＯＳＦＥＴ１７がオフの期間では上昇しないため、制御部１２の応答の遅延等にかかわらず、保護動作からの復帰を任意のタイミングで行うことができる。なお、ＭＯＳＦＥＴ１７が寄生ダイオードを含む場合、実施形態６に係る電流駆動型スイッチング回路１０Ｅと同様、ノイズを抑える効果が得られる。
【0068】
なお、本実施形態に係るＭＯＳＦＥＴ１７は、実施形態１～６の電流駆動型スイッチング回路１０，１０Ａ～１０Ｅのいずれにも同様に挿入可能であり、同様の効果が得られる。また、本実施形態に係るＭＯＳＦＥＴ１７は、本発明の「別のスイッチング素子」の一例である。
【0069】
（実施形態８）
図１６は、実施形態８に係る電流駆動型スイッチング回路１０Ｇの構成例を示すブロック図である。図１６において、電流駆動型スイッチング回路１０Ｇは図１５の電流駆動型スイッチング回路１０Ｆと比較して、以下の点が異なる。
（１）過電流保護回路１１ＢＤに代えて、過電流保護回路１１ＢＥを備える。具体的には、以下の通りである。
（２）ＭＯＳＦＥＴ１７に代えてトランジスタ１７ａを備える。
（３）ＭＯＳ駆動部１６に代えてトランジスタ駆動部１６ａを備える。
図１６は、実施形態８に係る電流駆動型スイッチング回路１０Ｇの構成例を示すブロック図である。図１６において、電流駆動型スイッチング回路１０Ｇは図１５の電流駆動型スイッチング回路１０Ｆと比較して、以下の点が異なる。
（１）過電流保護回路１１ＢＤに代えて、過電流保護回路１１ＢＥを備える。具体的には、以下の通りである。
（２）ＭＯＳＦＥＴ１７に代えてトランジスタ１７ａを備える。
（３）ＭＯＳ駆動部１６に代えてトランジスタ駆動部１６ａを備える。
【0070】
制御部１２は、トランジスタ駆動部１６ａを介してトランジスタ１７ａのベース電流Ｉｔｒを制御することで、トランジスタ１７ａをオンオフ制御する。これにより、実施形態７と同様の効果が得られる。
【0071】
なお、本実施形態に係るトランジスタ１７ａは、実施形態１～６の電流駆動型スイッチング回路１０，１０Ａ～１０Ｅのいずれにも同様に挿入可能であり、同様の効果が得られる。また、本実施形態に係るトランジスタ１７ａは、本発明の「別のスイッチング素子」の一例である。
【0072】
（変形例）
以上、本発明の実施形態を詳細に説明してきたが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。
以上、本発明の実施形態を詳細に説明してきたが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。
【0073】
実施形態１～８では、本発明に係る電流駆動型スイッチング回路１０，１０Ａ～１０Ｇを備える半導体デバイスとして、昇圧チョッパ回路１を説明した。しかしながら、本発明はこれに限らず、半導体スイッチで電流をスイッチング制御する回路及び装置等に利用可能である。
【0074】
例えば、図１７は、変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図である。図１７において、ハーフブリッジインバータ回路１Ａは、インダクタＬ２と、２個の電流駆動型スイッチング回路１０と、キャパシタＣ２とを備える。
【0075】
図１７において、２個の電流駆動型スイッチング回路１０の半導体スイッチ１４は、周期的に交互にオンするよう制御される。これにより入力電圧Ｖｉはスイッチングされ、キャパシタＣ２により平滑化されて、交流出力電圧Ｖｏに変換される。これによりハーフブリッジインバータ回路１Ａは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。２個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ～１０Ｇのいずれか１つで置き換えられてもよい。
【0076】
また、図１８は、変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図である。図１８において、フルブリッジインバータ回路１Ｂは、キャパシタＣ３と、４個の電流駆動型スイッチング回路１０と、インダクタＬ３，Ｌ４とを備える。
【0077】
図１８において、４個の電流駆動型スイッチング回路１０は、第１及び第４の電流駆動型スイッチング回路１０（図左上及び右下）がオンであり、かつ第２及び第３の電流駆動型スイッチング回路１０（図左下及び右上）がオフである期間と、これらのオンオフを逆転させた期間とが、周期的に交互に現れるよう制御される。これにより入力電圧Ｖｉはスイッチングされ、スイッチングされた入力電圧Ｖｉは、キャパシタＣ３及びインダクタＬ３，Ｌ４により平滑化される。これによりフルブリッジインバータ回路１Ｂは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。４個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ～１０Ｇのいずれか１つで置き換えられてもよい。
【0078】
このように、本発明に係る電流駆動型スイッチング回路及び過電流保護回路は、半導体デバイスで電流をスイッチング制御する回路及び装置に利用可能である。
【0079】
また、実施形態１～８では、しきい値電圧ＶＴＨの電源からの電流を制限する手段としてプルアップ抵抗Ｒ２を用いた。しかしながら、本発明はこれに限らず、プルアップ抵抗Ｒ２に代えてダイオード等を用いてもよい。
【0080】
さらに、実施形態１～８では、スイッチング回路として電流駆動型スイッチング回路１０，１０Ａ～１０Ｇを用いた。しかしながら、本発明はこれに限らず、電流駆動型スイッチング回路に代えて電圧駆動型スイッチング回路を用いてもよい。
【符号の説明】
【0081】
１，１０１ 昇圧チョッパ回路
１Ａ ハーフブリッジインバータ回路
１Ｂ フルブリッジインバータ回路
１０，１０Ａ～１０Ｇ，１１０ 電流駆動型スイッチング回路
１１，１１Ａ～１１Ｂ，１１ＢＡ，１１ＢＢ，１１ＢＣ，１１ＢＤ，１１ＢＥ，１１１ 過電流保護回路
１２ 制御部
１３ 駆動部
１４ 半導体スイッチ
１５ 電圧検出回路
１６ ＭＯＳ駆動部
１６ａ トランジスタ駆動部
１７ ＭＯＳＦＥＴ
１７ａ トランジスタ
１８ 時定数回路
Ｄ１，Ｄ１１，Ｄ１２ ダイオード
Ｑ１，Ｑ２ トランジスタ
Ｒ１，Ｒ２，Ｒ１１ 抵抗
１Ａ ハーフブリッジインバータ回路
１Ｂ フルブリッジインバータ回路
１０，１０Ａ～１０Ｇ，１１０ 電流駆動型スイッチング回路
１１，１１Ａ～１１Ｂ，１１ＢＡ，１１ＢＢ，１１ＢＣ，１１ＢＤ，１１ＢＥ，１１１ 過電流保護回路
１２ 制御部
１３ 駆動部
１４ 半導体スイッチ
１５ 電圧検出回路
１６ ＭＯＳ駆動部
１６ａ トランジスタ駆動部
１７ ＭＯＳＦＥＴ
１７ａ トランジスタ
１８ 時定数回路
Ｄ１，Ｄ１１，Ｄ１２ ダイオード
Ｑ１，Ｑ２ トランジスタ
Ｒ１，Ｒ２，Ｒ１１ 抵抗
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】