特許 7548021 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-02

(45)【発行日】2024-09-10

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   G03F 9/00 20060101AFI20240903BHJP

   H01L 29/12 20060101ALI20240903BHJP

   H01L 29/78 20060101ALI20240903BHJP

   H01L 29/06 20060101ALI20240903BHJP

   H01L 21/336 20060101ALI20240903BHJP

【ＦＩ】

G03F9/00 H

H01L29/78 652T

H01L29/78 653C

H01L29/78 652J

H01L29/78 652C

H01L29/78 652H

H01L29/06 301D

H01L29/06 301V

H01L29/78 652F

H01L29/78 658G

H01L29/78 658E

H01L29/78 658A

H01L29/78 658L

【請求項の数】 3

(21)【出願番号】P 2021002834

(22)【出願日】2021-01-12

(65)【公開番号】P2022108040

(43)【公開日】2022-07-25

【審査請求日】2023-11-09

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】肥後 智子

(72)【発明者】

【氏名】岩橋 洋平

【審査官】田中 秀直

(56)【参考文献】

【文献】特開２０１５－１３８９５８（ＪＰ，Ａ）

【文献】米国特許出願公開第２００６／０２２３２７１（ＵＳ，Ａ１）

【文献】特開２０２０－１０９８０８（ＪＰ，Ａ）

【文献】特開２０１４－１３８１３７（ＪＰ，Ａ）

【文献】特開２００３－２３４２７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０３Ｆ ７／２０

Ｇ０３Ｆ ９／００

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６－２９／３８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体素子を備えた炭化珪素半導体装置の製造方法であって、
アライメントキー形成領域（Ｒ１）と前記半導体素子が形成されるデバイス形成領域（Ｒ２）とを有し、第１または第２導電型とされたウェハ状の炭化珪素半導体基板（１０１）を用意することと、
前記炭化珪素半導体基板の上に、前記炭化珪素半導体基板よりも低不純物濃度の炭化珪素からなる第１導電型層（１０２）を形成することと、
前記第１導電型層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の炭化珪素からなる電界ブロック層（１０４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型の炭化珪素からなるＪＦＥＴ部（１０３）を有する飽和電流抑制層（１０３、１０４）を形成することと、
エピタキシャル成長により、前記飽和電流抑制層の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなる電流分散層（１０５）を形成することと、
前記電流分散層に対して第２導電型不純物のイオン注入を行うことで、前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とする第２導電型のつなぎ層（１０９）を形成することと、
エピタキシャル成長により、前記電流分散層および前記つなぎ層の上に、第２導電型の炭化珪素からなるベース領域（１０６）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（１０８）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（１１１）を、一方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１１２）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１１３）を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極（１１５）を形成することと、
前記炭化珪素半導体基板の裏面側にドレイン電極（１１６）を形成することと、を含み、
前記飽和電流抑制層を形成することは、
前記ＪＦＥＴ部と前記電界ブロック層のいずれか一方をエピタキシャル層によって構成すると共に、他方を該エピタキシャル層に対して不純物をイオン注入することで形成することであり
前記エピタキシャル層の上にマスク材料を配置したのち、フォト工程にて該マスク材料をパターニングすることで、前記デバイス形成領域に第１開口部（１１７ｂ）が形成されると共に前記アライメントキー形成領域に前記第１開口部よりも幅の広い第２開口部（１１７ａ）が形成された第１マスク（１１７）を形成することと、
前記第１マスクを用いて前記エピタキシャル層に対して前記不純物のイオン注入を行うことで、前記第１開口部を通じて第１イオン注入層（１０４）を形成すると共に、前記第２開口部を通じて第２イオン注入層（１０４ａ）を形成することと、を含み、
前記第１マスクを形成することでは、前記フォト工程において、マイクロローディング現象に基づき、前記第２開口部の底部に位置する前記エピタキシャル層に凹部（１０３ａ）を形成することで、該凹部と前記エピタキシャル層の表面とによる段差に基づく第１アライメントキー（ＫＹ、ＫＹ１）を形成し、
前記電流分散層を形成することでは、前記アライメントキー形成領域に位置する前記電流分散層に、前記第１アライメントキーが引き継がれた第２アライメントキー（ＫＹ、ＫＹ２）を形成し、
前記つなぎ層を形成することでは、前記第２アライメントキーを基準としたマスク合わせに基づくイオン注入を行うことで、前記つなぎ層を形成する、炭化珪素半導体装置の製造方法。

【請求項2】

前記ベース領域を形成することおよび前記ソース領域を形成することでは、前記第２アライメントキーが引き継がれた第３アライメントキー（ＫＹ、ＫＹ３）を形成し、
前記ソース領域を形成することの後に、該ソース領域に対して第２導電型不純物をイオン注入することで第２導電型の連結層（１１０）を形成することを含み、
前記連結層を形成することでは、前記第３アライメントキーを基準としたマスク合わせに基づくイオン注入を行うことで、前記連結層を形成する、請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

前記連結層を形成することでは、
前記ソース領域の上にマスク材料を配置したのち、フォト工程にて該マスク材料をパターニングすることで、前記デバイス形成領域に第３開口部（１１８ｂ）が形成されると共に、前記アライメントキー形成領域における前記第３アライメントキーと異なる位置に、前記第３開口部よりも幅の広い第４開口部（１１８ａ）が形成された第２マスク（１１８）を形成することと、
前記第２マスクを用いて前記ソース領域に対して不純物のイオン注入を行うことで、前記第３開口部を通じて前記連結層を形成すると共に、前記第４開口部を通じてイオン注入層（１１０ａ）を形成することと、を含み、
前記第２マスクを形成することでは、前記フォト工程において、マイクロローディング現象に基づき、前記第４開口部の底部に位置する前記ソース領域に凹部（１０８ａ）を形成することで、該凹部と前記ソース領域の表面とによる段差に基づく第４アライメントキー（ＫＹ、ＫＹ４）を形成し、
前記トレンチゲート構造を形成することでは、前記ソース領域の表面からエッチングによって前記ゲートトレンチを形成する際に、前記第４アライメントキーを基準としたマスク合わせに基づいて形成したエッチングマスクを用いてエッチングを行うことで前記ゲートトレンチを形成する、請求項２に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マスクの位置合わせに用いられるアライメントキーを備えた炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。

【背景技術】

【0002】

従来より、半導体装置を製造する際に用いるアライメントキーを高精度に認識できるようにする技術が提案されている（例えば、特許文献１参照）。

【0003】

ＳｉＣ半導体基板を用いてＳｉＣ半導体装置を製造する場合、高品質なエピタキシャル層を成長させることができることから、例えば（０００１）面に対して＜１１－２０＞方向にオフカットされたオフ基板をＳｉＣ半導体基板として用いている。そして、このようなＳｉＣ半導体基板に対してアライメントキーを形成した上で、エピタキシャル成長やイオン注入による不純物層の形成などの所定の製造プロセスを行うことで、ＳｉＣ半導体装置を製造する。製造プロセス中のマスク位置合わせについては、読取装置にてアライメントキーの位置を特定することで行っており、アライメントキーを基準としてマスク材料をパターニングすることで所望形状のマスクを形成している。

【0004】

このとき、アライメントキーとしては、例えば、相対する二辺がオフ方向と平行で、他の相対する二辺がオフ方向と垂直な長方形状のトレンチを用いることができる。長方形状のトレンチをオフ方向に複数個並べて形成し、それをステッパと呼ばれる読取装置で読み取ることでアライメントキーを認識し、製造プロセス中でのマスク位置合わせに用いる。

【0005】

なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。また、以下の説明において、オフ方向の下流側とは、そのうちの一方側を定義したものであり、「成長面の法線ベクトルを（０００１）面に投影したベクトルの先端が向いている側」を意味している。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００３－２３４２７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、アライメントキーを形成した後にエピタキシャル成長を行う場合、そのエピタキシャル成長によってアライメントキーが長方形状のトレンチにおけるオフ方向の下流側にファセット面が形成され、このファセット面の影響でアライメントキーの認識を高精度に行えなくなる。これにより、そのエピタキシャル成長以降のフォト工程全てにおいてマスクずれ等が生じて、ＳｉＣ半導体装置を高精度に製造することができない。

【0008】

本発明は上記点に鑑みて、アライメントキーの認識をより高精度に行うことが可能なＳｉＣ半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するため、請求項１に記載の発明は、半導体素子を備えたＳｉＣ半導体装置の製造方法であって、
アライメントキー形成領域（Ｒ１）と前記半導体素子が形成されるデバイス形成領域（Ｒ２）とを有し、第１または第２導電型とされたウェハ状のＳｉＣ半導体基板（１０１）を用意することと、
前記ＳｉＣ半導体基板の上に、前記ＳｉＣ半導体基板よりも低不純物濃度のＳｉＣからなる第１導電型層（１０２）を形成することと、
前記第１導電型層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型のＳｉＣからなる電界ブロック層（１０４）、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＳｉＣからなるＪＦＥＴ部（１０３）を有する飽和電流抑制層（１０３、１０４）を形成することと、
エピタキシャル成長により、前記飽和電流抑制層の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなる電流分散層（１０５）を形成することと、
前記電流分散層に対して第２導電型不純物のイオン注入を行うことで、前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とする第２導電型のつなぎ層（１０９）を形成することと、
エピタキシャル成長により、前記電流分散層および前記つなぎ層の上に、第２導電型のＳｉＣからなるベース領域（１０６）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のＳｉＣからなるソース領域（１０８）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（１１１）を、一方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（１１２）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１１３）を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極（１１５）を形成することと、
前記ＳｉＣ半導体基板の裏面側にドレイン電極（１１６）を形成することと、を含み、
前記飽和電流抑制層を形成することは、
前記ＪＦＥＴ部と前記電界ブロック層のいずれか一方をエピタキシャル層によって構成すると共に、他方を該エピタキシャル層に対して不純物をイオン注入することで形成することであり
前記エピタキシャル層の上にマスク材料を配置したのち、フォト工程にて該マスク材料をパターニングすることで、前記デバイス形成領域に第１開口部（１１７ｂ）が形成されると共に前記アライメントキー形成領域に前記第１開口部よりも幅の広い第２開口部（１１７ａ）が形成された第１マスク（１１７）を形成することと、
前記第１マスクを用いて前記エピタキシャル層に対して前記不純物のイオン注入を行うことで、前記第１開口部を通じて第１イオン注入層（１０４）を形成すると共に、前記第２開口部を通じて第２イオン注入層（１０４ａ）を形成することと、を含み、
前記第１マスクを形成することでは、前記フォト工程において、マイクロローディング現象に基づき、前記第２開口部の底部に位置する前記エピタキシャル層に凹部（１０３ａ）を形成することで、該凹部と前記エピタキシャル層の表面とによる段差に基づく第１アライメントキー（ＫＹ、ＫＹ１）を形成し、
前記電流分散層を形成することでは、前記アライメントキー形成領域に位置する前記電流分散層に、前記第１アライメントキーが引き継がれた第２アライメントキー（ＫＹ、ＫＹ２）を形成し、
前記つなぎ層を形成することでは、前記第２アライメントキーを基準としたマスク合わせに基づくイオン注入を行うことで、前記つなぎ層を形成する。

【0012】

このように、第１イオン注入層の形成のための第１マスクを形成する際のフォト工程において、マイクロローディング現象に基づき、第２開口部の底部に位置するエピタキシャル層に凹部を形成している。これにより、凹部とエピタキシャル層の表面とによる段差に基づく第１アライメントキーを形成することができ、第１アライメントキーと第１イオン注入層とが位置ずれなく形成できる。このため、第１アライメントキーを基準とすれば、他のイオン注入層やトレンチの位置ずれを最小限にできる。よって、さらにアライメントキーの認識を高精度に行うことが可能になる。

【0013】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0014】

【図1】第１実施形態にかかるＳｉＣ半導体装置の製造フローを示した図である。

【図2A】図１に示す製造フローの前工程でのＳｉＣ半導体ウェハの断面図である。

【図2B】図２Ａに続く図１に示す製造フロー中の一工程でのＳｉＣ半導体ウェハの断面図である。

【図2C】図２Ｂに続く図１に示す製造フロー中の一工程でのＳｉＣ半導体ウェハの断面図である。

【図3】図２Ｂを紙面上方から見た図である。

【図4A】アライメントキー形成領域に形成された開口部の近傍の拡大断面図である。

【図4B】デバイス形成領域に形成された開口部の近傍の拡大断面図である。

【図5】従来のＳｉＣ半導体装置の製造フローを示した図である。

【図6】第２実施形態で説明するＳｉＣ半導体装置の断面図である。

【図7】図６に示すＳｉＣ半導体装置の斜視断面図である。

【図8A】図６に示すＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8B】図８Ａに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8C】図８Ｂに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8D】図８Ｃに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8E】図８Ｄに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8F】図８Ｅに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図8G】図８Ｆに続くＳｉＣ半導体装置の製造工程を示す断面斜視図である。

【図9】アライメントキーの上にエピタキシャル成長を行った際のアライメントキーの形状の変化を示した図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0016】

（第１実施形態）
第１実施形態について説明する。本実施形態では、ＳｉＣ半導体装置を製造する際の製造プロセス中の一部として、アライメントキーを使用した位置合わせを行う場合を例に挙げる。以下、図１に示す製造フローおよび図２Ａ～図２Ｃに示す図１の製造フローに対応した断面図を参照して、本実施形態にかかる製造プロセスについて説明する。

【0017】

まず、図１に示す各工程の前工程として、図２Ａに示すように、ｎ型もしくはｐ型のウェハ状のＳｉＣ半導体基板１１を用意する。例えば（０００１）Ｓｉ面に対して主表面の成す角度、つまりオフ角が４°で、オフ方向が＜１１－２０＞とされた４Ｈ型のＳｉＣ単結晶からなるＳｉＣ半導体基板１１を用意する。なお、このＳｉＣ半導体基板１１のうちアライメントキーを形成する領域をアライメントキー形成領域Ｒ１とし、半導体素子等のデバイスを形成する領域をデバイス形成領域Ｒ２とする。アライメントキー形成領域Ｒ１は、例えばウェハ状のＳｉＣ半導体基板１１のうちのダイシング領域に配置される。このため、種々の製造プロセスを経てからチップ単位に個片化する際に除去されてしまうが、この領域に形成されるアライメントキーが種々の製造プロセスの際にマスクの位置合わせなどに用いられることで、精度良い位置合わせが可能になる。

【0018】

次に、このＳｉＣ半導体基板１１の上にエピタキシャル（以下、エピという）成長によってＳｉＣエピ層１２を形成する。ここでは、例えばｎ型のＳｉＣエピ層１２を形成している。このとき、ステップフロー成長に基づいてエピタキシャル成長が行われることから、ＳｉＣエピ層１２は、ＳｉＣ半導体基板１１の結晶性を受け継ぐことになり、オフ角を有したものとなる。

【0019】

続いて、図２Ｂに示すように、ＳｉＣエピ層１２の表面にアライメントキー形成用兼イオン注入用のマスク１３を形成する。例えば、まず、図１に示すマスク材料成膜工程として、マスク１３の材料となる酸化膜をＣＶＤ（chemical vapor deposition）などで成膜する。次に、図１に示すフォト工程として、図示しないがフォトレジストの塗布、露光および現像によるパターニングを行ってフォトマスクを形成する。そして、図１に示すマスクエッチング工程として、フォトマスクで覆った状態で酸化膜をドライエッチングすることでマスク１３を所望パターンとする。具体的には、マスク１３のうちのアライメントキー形成領域Ｒ１におけるアライメントキー形成予定位置に、第２開口部に相当する開口部１３ａが形成されるようにする。また、マスク１３のうちのデバイス形成領域Ｒ２におけるイオン注入層の形成予定位置に、第１開口部に相当する開口部１３ｂが形成されるようにする。そして、図１に示すアッシング工程として、アッシングによってフォトマスクを除去する。

【0020】

このとき、アライメントキー形成予定位置の開口部１３ａの開口幅がイオン注入層の形成予定位置の開口部１３ｂの開口幅よりも広くなるようにしている。例えば、開口部１３ａと開口部１３ｂについては、図３に示す形状としている。なお、図３は、断面図ではないが、開口部１３ａや開口部１３ｂとされる部分をハッチングで示してある。

【0021】

図３に示すように、開口部１３ａを上面から見ると、外形が長方形状とされている。そして、開口部１３ａの内側に、開口部１３ａに囲まれるように開口部１３ａではないキーマスク部１３ｃが設けられている。キーマスク部１３ｃは、複数本の長方形状のラインが等間隔に並べられたストライプ形状とされ、この部分にマスク１３が残された状態となっている。開口部１３ａの外形は、例えば一方向、ここではオフ方向に伸びる二辺の長さが１５０μｍ、オフ方向と垂直な方向に伸びる二辺の長さが８０μｍとされている。また、複数本に並べられたそれぞれのキーマスク部１３ｃは、オフ方向に伸びる二辺の長さが５μｍ、オフ方向と垂直な方向に伸びる二辺の長さが４０μｍとされている。

【0022】

一方、開口部１３ｂを上面から見ると、長方形状とされているが、オフ方向に伸びる二辺の長さがデバイスのアクティブ領域の長さ程度、例えば４ｍｍ、オフ方向と垂直な方向に伸びる二辺の長さが１μｍとされている。この場合、２つの開口部１３ａおよび開口部１３ｂの中で最も短い辺の伸びる方向、ここでは開口部１３ｂにおけるオフ方向に垂直な辺の伸びる方向が開口部１３ａおよび開口部１３ｂの幅方向となる。

【0023】

このような寸法とされていることから、開口部１３ａの方が開口部１３ｂよりも幅広となり、開口部１３ａが形成される領域は酸化膜が疎になる疎パターン、開口部１３ｂが形成される領域は酸化膜が密になる密パターンとなる。このため、開口部１３ａ、１３ｂを形成する際のパターニング時には、マイクロローディング現象により、幅広な開口部１３ａの方が幅狭な開口部１３ｂよりもエッチングレートが大きくなる。そして、開口部１３ｂを形成するために除去する酸化膜のエッチングが完了した際には、既に開口部１３ａを形成するために除去する酸化膜のエッチングが完了しており、更に下地のＳｉＣエピ層１２まで掘り進められる。

【0024】

このため、図４Ａに示す開口部１３ａの近傍の拡大断面図および図４Ｂに示す開口部１３ｂの近傍の拡大断面図を見ると判るように、開口部１３ａ内では開口部１３ｂ内と比較して、ＳｉＣエピ層１２が深い位置まで削られた状態となる。実験では、例えば開口部１３ａ内ではＳｉＣエピ層１２に形成された凹部１２ａの深さ、つまりＳｉＣエピ層１２の削れ量が６０ｎｍとなった。また、開口部１４ｂ内ではＳｉＣエピ層１２に形成された凹部１２ｂの深さ、つまりＳｉＣエピ層１２の削れ量が１０ｎｍとなった。このことから、凹部１２ａの底面と凹部１２ｂの底面との間に５０ｎｍ程度の段差が生じた状態になっていることが判る。

【0025】

このように、アライメントキー形成領域Ｒ１に形成される凹部１２ａをデバイス形成領域Ｒ２に形成される凹部１２ｂよりも深くすることができる。このため、この凹部１２ａとＳｉＣエピ層１２の表面とによる段差に基づいてアライメントキーＫＹを構成すれば、この後のマスク位置合わせに用いることが可能になる。上記のような形状のキーマスク部１３ｃとする場合、アライメントキーＫＹを複数本の長方形状のラインが等間隔に並べられたストライプ形状の凸部で構成することもできる。アライメントキーＫＹについては、段差に基づいて構成されれば良いため、凹部１２ａのみによって構成しても良いし、凹部１２ａ内に残した凸部によって構成しても良い。

【0026】

さらに、図１に示すイオン注入工程として、図２Ｃに示すように、マスク１３で覆った状態で不純物のイオン注入を行うことで、デバイス形成領域Ｒ２において、ＳｉＣエピ層１２に異なる導電型のイオン注入層１４を形成する。ここでは、ｐ型不純物としてＡｌなどを注入することで、ｐ型のイオン注入層１４を形成している。また、アライメントキー形成領域Ｒ１においても、開口部１３ａが形成されているため、凹部１２ａの底面にもイオン注入層１５が形成されることになる。このイオン注入層１５は、種々の製造プロセスを経てからチップ単位に個片化する際に除去されてしまうため、ＳｉＣ半導体装置のデバイス特性へ影響を与えることはない。なお、ここで形成されるイオン注入層１４が第１イオン注入層、イオン注入層１５が第２イオン注入層に相当する。

【0027】

その後、図１に示す剥離洗浄工程として、マスク１３を剥離洗浄する。これにより、アライメントキー形成領域Ｒ１に凹部１２ａによるアライメントキーＫＹが形成され、かつ、デバイス形成領域Ｒ２にアライメントキーＫＹと位置ずれないイオン注入層１４が形成されたＳｉＣ半導体ウェハが構成される。

【0028】

このように、ＳｉＣエピ層１２に対して異なる導電型のイオン注入層１４を形成する際に、マイクロローディング現象を用いてアライメントキー形成領域Ｒ１にアライメントキーＫＹが構成されるようにしている。このため、アライメントキーＫＹの形成工程をイオン注入層１４の形成工程と共通化することが可能となる。

【0029】

また、同じ階層、例えばはデバイス形成領域Ｒ２のうちのイオン注入層１４以外の位置におけるＳｉＣエピ層１２に対して他のイオン注入層を形成したり、トレンチを形成したりする際には、アライメントキーＫＹを基準として位置合わせできる。このとき、同じマスク１３を用いてイオン注入層１４やアライメントキーＫＹを形成しており、これらの位置ずれがないため、アライメントキーＫＹを基準とすれば、他のイオン注入層やトレンチの位置ずれを最小限にできる。つまり、アライメントキーＫＹとイオン注入層１４との形成を別工程で行い、アライメントキーＫＹを基準としてイオン注入層１４を形成する場合には、アライメントキーＫＹとイオン注入層１４との間に位置ずれが生じ得る。このため、イオン注入層１４を形成する際に発生する位置ずれ分と、他のイオン注入層やトレンチを形成する際に発生する位置ずれ分との加算値が最大発生し得る位置ずれとなる。これに対して、アライメントキーＫＹとイオン注入層１４を同じマスク１３で位置ずれなく形成しているため、他のイオン注入層やトレンチを形成しても、その位置ずれ分しか発生し得ない。このため、発生し得る位置ずれ量の最大量を低減することが可能となる。

【0030】

ここで、このような効果が得られる理由について、従来の製造フローと本実施形態の製造フローを比較して説明する。

【0031】

従来では、アライメントキーの形成工程とイオン注入層の形成工程は別工程として行われる。具体的には、従来では、ＳｉＣ半導体装置を製造する際には、図５に示す製造フローのような製造プロセスを実行している。

【0032】

まず、アライメントキーの形成工程を行う。例えば、ｎ型のＳｉＣエピ層の上にアライメントキー形成用マスクの材料となる酸化膜を成膜したのち、フォト工程としてフォトレジストの塗布および露光によるパターニングを行い、フォトマスクを形成する。次に、フォトマスクで覆った状態で酸化膜をエッチングすることで所望パターンのアライメントキー形成用マスクを形成したのち、フォトマスクをアッシングにより除去する。そして、アライメントキー形成用マスクを用いてドライエッチングを行うことで、ＳｉＣエピ層に対してアライメントキーとなる凹部を形成する。その後、アライメントキー形成用マスクを剥離洗浄して除去する。

【0033】

続いて、イオン注入用マスクの形成工程を行う。すなわち、アライメントキー形成用マスクを除去したのち、再びイオン注入用マスクの材料となる酸化膜を成膜する。そして、フォト工程としてフォトレジストの塗布および露光によるパターニングを行い、フォトマスクを形成する。このとき、先の工程で形成したアライメントキーを基準としてフォトレジストを露光する際のマスク合わせを行っている。さらに、フォトマスクで覆った状態で酸化膜をエッチングすることで所望パターンのイオン注入用マスクを形成したのち、フォトマスクをアッシングにより除去する。そして、例えばイオン注入用マスクの上からＳｉＣエピ層と異なる導電型の不純物、例えばｐ型不純物をイオン注入することで、イオン注入層を形成する。その後、イオン注入用マスクを剥離洗浄して除去する。

【0034】

このように、従来の製造フローでは、アライメントキーの形成工程とイオン注入層の形成工程を別工程として行っている。このため、アライメントキーとイオン注入層との間に位置ずれが発生する可能性があるのに加えて、マスクとなる材料、例えば酸化膜の成膜やフォト工程、マスクのパターニングなどの工程を別々に行う必要があり、製造工程が増大する。

【0035】

これに対して、本実施形態では、上記したように図１に示す製造フローのような製造プロセスとすることで、アライメントキーＫＹの形成工程をイオン注入層１４の形成工程と共通化でき、製造工程の削減を図ることが可能となる。具体的には、マスク材料成膜工程、フォト工程、マスクエッチング工程、アッシング工程、剥離洗浄工程を共通化できる。

【0036】

加えて、アライメントキーＫＹとイオン注入層１４とが位置ずれなく形成できる。このため、アライメントキーＫＹを基準とすれば、他のイオン注入層やトレンチの位置ずれを最小限にできる。

【0037】

また、このようにイオン注入層１４と同時に形成したアライメントキーＫＹを有するＳｉＣ半導体ウェハを用いれば、その後に、他のイオン注入層やトレンチを形成する際の位置ずれを最小限にできる。

【0038】

（第２実施形態）
第２実施形態について説明する。本実施形態では、半導体素子として、図６および図７に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置について、第１実施形態で説明した製造プロセスを適用する場合について説明する。図６および図７に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図６および図７に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。

【0039】

図６および図７に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１０１が半導体基板として用いられている。ｎ^＋型基板１０１の主表面上にＳｉＣからなるｎ^－型層１０２が形成されている。ｎ^＋型基板１０１は、表面が（０００１）Ｓｉ面とされ、４°のオフ角を有するオフカット基板とされている。

【0040】

ｎ^－型層１０２の上には、ＳｉＣからなるＪＦＥＴ部１０３と電界ブロック層１０４が形成されており、ｎ^－型層１０２は、ｎ^＋型基板１０１から離れた位置においてＪＦＥＴ部１０３と連結されている。

【0041】

ＪＦＥＴ部１０３と電界ブロック層１０４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ^＋型基板１０１の主表面に対する法線方向から見て、ＪＦＥＴ部１０３の少なくとも一部と電界ブロック層１０４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。

【0042】

なお、本実施形態の場合、ＪＦＥＴ部１０３が電界ブロック層１０４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部１０３のうちストライプ状とされている部分は電界ブロック層１０４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層１０４の間に配置された状態となっている。

【0043】

ＪＦＥＴ部１０３は、ｎ型不純物層によって構成されており、ストライプ状とされている部分の各部、つまり各短冊状の部分は、同一幅とされている。電界ブロック層１０４は、ｐ型不純物層によって構成されている。上記したように、電界ブロック層１０４は、ストライプ状とされており、ストライプ状とされた電界ブロック層１０４の各短冊状の部分は、同一幅とされている。本実施形態の場合、電界ブロック層１０４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層１０４は、ｎ^－型層１０２と反対側の表面がＪＦＥＴ部１０３の表面と同一平面とされている。

【0044】

さらに、ＪＦＥＴ部１０３および電界ブロック層１０４の上には、ＳｉＣからなるｎ型電流分散層１０５が形成されている。ｎ型電流分散層１０５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ^－型層１０２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層１０５は、Ｙ方向に向けて延設されており、ｎ型不純物濃度がＪＦＥＴ部１０３と同じかそれよりも高くされている。

【0045】

なお、ここでは、ドリフト層を、便宜的にｎ^－型層１０２、ＪＦＥＴ部１０３およびｎ型電流分散層１０５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。

【0046】

ｎ型電流分散層１０５の上にはＳｉＣからなるｐ型ベース領域１０６が形成されている。また、ｐ型ベース領域１０６の上にはｎ型ソース領域１０８が形成されている。ｎ型ソース領域１０８は、ｐ型ベース領域１０６のうちｎ型電流分散層１０５と対応する部分の上に形成されている。

【0047】

ｐ型ベース領域１０６は、電界ブロック層１０４よりもｐ型不純物濃度が低くされている。ｎ型ソース領域１０８は、ｐ型ベース領域１０６と接しており、後述するソース電極１１５とのコンタクトが取られるためｎ型不純物が高濃度に設定されている。

【0048】

また、ｐ型ベース領域１０６から下方に向けて、具体的にはＪＦＥＴ部１０３と電界ブロック層１０４の表面からｐ型ベース領域１０６の間であって、ｎ型電流分散層１０５が形成されていない部分に、つなぎ層を構成するｐ型ディープ層１０９が形成されている。本実施形態では、ｐ型ディープ層１０９は、ＪＦＥＴ部１０３のうちのストライプ状の部分や電界ブロック層１０４の長手方向に対して交差する方向、ここではＹ方向を長手方向とした短冊状とされ、Ｘ方向に複数本並べられることでストライプ状にレイアウトされている。このｐ型ディープ層１０９を通じて、ｐ型ベース領域１０６や電界ブロック層１０４が電気的に接続されている。ｐ型ディープ層１０９の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチと合わせてあり、隣り合うトレンチゲート構造の間にｐ型ディープ層１０９が配置されるようにしてある。

【0049】

さらに、ｐ型ベース領域１０６上のうちｐ型ディープ層１０９と対応する位置、換言すればｎ型ソース領域１０８と異なる位置であってｎ型ソース領域１０８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１１０が形成されている。ｐ型連結層１１０は、ｐ型ベース領域１０６と後述するソース電極１１５とを連結することで電気的に接続するための層である。本実施形態では、ｐ型連結層１１０は、ｎ型ソース領域１０８を挟んでトレンチゲート構造の反対側に配置しているが、トレンチゲート構造の長手方向に沿ってｎ型ソース領域１０８とｐ型連結層１１０が交互に繰り返し配置される構造であっても良い。

【0050】

さらに、ｎ型ソース領域１０８およびｐ型ベース領域１０６を貫通してｎ型電流分散層１０５に達するように、所定幅で、深さがｐ型ベース領域１０６とｎ型ソース領域１０８の合計膜厚よりも深くされたゲートトレンチ１１１が形成されている。このゲートトレンチ１１１の側面と接するように上述したｐ型ベース領域１０６やｎ型ソース領域１０８が配置されている。ゲートトレンチ１１１は、図７のＸ方向を幅方向、ＪＦＥＴ部１０３や電界ブロック層１０４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図６および図７には示していないが、ゲートトレンチ１１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域１０６やｎ型ソース領域１０８が配置されている。また、各ゲートトレンチ１１１の中間位置に、ｐ型ディープ層１０９やｐ型連結層１１０が配置されている。

【0051】

このゲートトレンチ１１１の側面の位置において、ｐ型ベース領域１０６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域１０８とｎ型電流分散層１０５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１１の内壁面は、ゲート絶縁膜１１２で覆われている。ゲート絶縁膜１１２の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１１３が形成されており、これらゲート絶縁膜１１２およびゲート電極１１３によってゲートトレンチ１１１内が埋め尽くされ、トレンチゲート構造が構成されている。

【0052】

このトレンチゲート構造は、ゲートトレンチ１１１の側壁がほぼＺ方向と平行とされ、開口部の入口側において丸みを帯びて傾斜させられて、開口幅が底部よりも若干広くなった構造となっている。より詳しくは、ゲートトレンチ１１１の側壁のうちｐ型ベース領域１０６およびｎ型電流分散層１０５と接する部分についてはほぼＺ方向と平行とされ、ｎ型ソース領域１０８と接する部分については丸みを帯びて傾斜した状態となっている。

【0053】

また、ｎ型ソース領域１０８の表面やゲート電極１１３の表面には、層間絶縁膜１１４を介してソース電極１１５や図示しないゲート配線層などが形成されている。ソース電極１１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域１０８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１５は、層間絶縁膜１１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１１４に形成されたコンタクトホールを通じて、ｎ型ソース領域１０８およびｐ型ディープ層１０９と電気的に接触させられている。

【0054】

一方、ｎ^＋型基板１０１の裏面側にはｎ^＋型基板１０１と電気的に接続されたドレイン電極１１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

【0055】

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１１に接する部分のｐ型ベース領域１０６にチャネル領域を形成する。これにより、ｎ型ソース領域１０８とｎ型電流分散層１０５との間が導通する。したがって、縦型ＭＯＳＦＥＴは、ｎ^＋型基板１０１より、ｎ^－型層１０２とＪＦＥＴ部１０３およびｎ型電流分散層１０５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域１０８を通じて、ドレイン－ソース間に電流を流すという動作を行う。

【0056】

また、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部１０３および電界ブロック層１０４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部１０３および電界ブロック層１０４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部１０３のうちストライプ状とされた部分と電界ブロック層１０４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

【0057】

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層１０４側からＪＦＥＴ部１０３へ伸びる空乏層は、ＪＦＥＴ部１０３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部１０３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部１０３のｎ型不純物濃度がｎ^－型層１０２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。

【0058】

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層１０４側からＪＦＥＴ部１０３へ伸びる空乏層がＪＦＥＴ部１０３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層１０５よりも先にＪＦＥＴ部１０３が即座にピンチオフされる。このとき、ＪＦＥＴ部１０３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部１０３がピンチオフされるように、ＪＦＥＴ部１０３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定する。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部１０３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部１０３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

【0059】

このように、ＪＦＥＴ部１０３および電界ブロック層１０４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

【0060】

さらに、ＪＦＥＴ部１０３を挟み込むように電界ブロック層１０４を備えることで、ＪＦＥＴ部１０３のうちストライプ状とされた部分と電界ブロック層１０４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ^－型層１０２に伸びてくる空乏層の伸びが電界ブロック層１０４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１２が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ^－型層１０２やＪＦＥＴ部１０３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。

【0061】

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図８Ａ～図８Ｈに示す製造工程中の断面図を参照して説明する。

【0062】

〔図８Ａに示す工程〕
まず、ＳｉＣ半導体基板として、例えば４°のオフ角を有するオフカット基板で構成されたｎ^＋型基板１０１を用意する。そして、図示しないＣＶＤ装置を用いたエピタキシャル成長により、ｎ^＋型基板１０１の主表面上にＳｉＣからなるｎ^－型層１０２を形成する。このとき、ｎ^＋型基板１０１の主表面上に予めｎ^－型層１０２を成長させてある所謂エピ基板を用いても良い。そして、ｎ^－型層１０２の上にＳｉＣからなるＪＦＥＴ部１０３をエピタキシャル成長させる。

【0063】

なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。

【0064】

〔図８Ｂに示す工程〕
ＪＦＥＴ部１０３の表面に第１マスクに相当するマスク１１７を形成し、このマスク１１７を用いてＪＦＥＴ部１０３に対してｐ型不純物をイオン注入することで電界ブロック層１０４を形成する工程を行う。ｐ型不純物としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いることができる。

【0065】

このときのマスク１１７の形成および電界ブロック層１０４の形成のためのイオン注入に対して、第１実施形態で説明した図１の製造フローで示した製造プロセスを適用する。具体的には、まずマスク１１７を形成するためのマスク材料を配置する。次に、フォト工程などを経て、図８Ｂに示されるセル領域などをデバイス形成領域Ｒ２として、マスク１１７のうちの電界ブロック層４の形成予定位置に第１開口部に相当する開口部１１７ｂを形成する。同時に、デバイス形成領域Ｒ２と異なる領域にアライメントキー形成領域Ｒ１を設けて、マスク１１７のうちのアライメントキーＫＹの形成予定位置に第２開口部に相当する開口部１１７ａを形成する。そして、ｐ型不純物をイオン注入することで、イオン注入層として電界ブロック層１０４を形成し、その後、マスク１１７を除去する。この電界ブロック層１０４の形成に用いるマスク１１７のパターニングの際に、同時にアライメントキー形成領域Ｒ１に凹部１０３ａが形成される。これにより、同じ工程にて、電界ブロック層１０４を形成しつつ、凹部１０３ａによって構成される第１アライメントキーＫＹ１を形成でき、かつ、電界ブロック層１０４と第１アライメントキーＫＹ１とを位置ずれなく形成することができる。

【0066】

〔図８Ｃに示す工程〕
引き続き、ＪＦＥＴ部１０３および電界ブロック層１０４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層１０５を形成する。そして、ｎ型電流分散層１０５の上に、ｐ型ディープ層１０９の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層１０９を形成する。

【0067】

なお、ｎ型電流分散層１０５をエピタキシャル成長させると、下地に形成した第１アライメントキーＫＹ１が受け継がれ、アライメントキー形成領域Ｒ１に新しく第２アライメントキーＫＹ２が形成されることになる。このため、ｐ型ディープ層１０９を形成する際のイオン注入については、その新しい第２アライメントキーＫＹ２を基準とした位置合わせによって形成されることになる。ただし、このときには、下地となるＪＦＥＴ部１０３の上に、ＳｉＣエピ層に相当するｎ型電流分散層１０５を形成することで第２アライメントキーＫＹ２を構成することになる。このため、オフ方向の下流側において第２アライメントキーＫＹ２にファセット面が形成されることになる。したがって、ｐ型ディープ層１０９を形成する際には、ファセット面の影響を受けて第２アライメントキーＫＹ２を基準とする位置合わせ時に位置ずれが生じ得る。

【0068】

具体的には、図９（ａ）に示すように、ｎ型電流分散層１０５は、ｎ^＋型基板１０１に対してエピタキシャル成長させた各層の上に更にエピタキシャル成長させることで形成したものであるため、ｎ^＋型基板１０１のオフ角を引き継いだ結晶構造になっている。そして、凹部１０３ａによって構成された第１アライメントキーＫＹ１を覆うようにｎ型電流分散層１０５を形成すると、図９（ｂ）、図９（ｃ）に示すように第２アライメントキーＫＹ２におけるオフ方向下流側に（０００１）ファセット面が形成される。このため、ステッパと呼ばれる読取装置での第２アライメントキーＫＹ２の認識に誤差が発生し得る。

【0069】

しかしながら、同時に形成した第１アライメントキーＫＹ１と電界ブロック層１０４とが位置ずれしていないため、その上に新たに形成した第２アライメントキーＫＹ２とｐ型ディープ層１０９との位置ずれのみとなる。このため、発生し得る位置ずれ量の最大量を低減することが可能となる。

【0070】

〔図８Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層１０５およびｐ型ディープ層１０９の上にｐ型ベース領域１０６をエピタキシャル成長させる。そして、イオン注入装置を用いて、ｐ型ベース領域１０６の表層部にｎ型不純物をイオン注入することでｎ型ソース領域１０８を形成する。

【0071】

なお、ｐ型ベース領域１０６をエピタキシャル成長させると、下地に形成した第２アライメントキーＫＹ２が受け継がれ、再びアライメントキー形成領域Ｒ１に新しく第３アライメントキーＫＹ３が形成されることになる。

【0072】

〔図８Ｅに示す工程〕
ｎ型ソース領域１０８の上に、マスク材料を配置する。そして、フォト工程により、マスク材料をパターニングすることで第２マスクに相当するマスク１１８を形成する。このマスク１１８をイオン注入用マスクとして用いて、マスク１１８の上からｐ型不純物をイオン注入したのち、活性化のための熱処理を行う。これにより、ｎ型ソース領域１０８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１１０を形成することができる。

【0073】

このときのマスク１１８の形成およびｐ型連結層１１０の形成のためのイオン注入に対しても、第１実施形態で説明した図１の製造フローで示した製造プロセスを適用する。具体的には、まずマスク１１８を形成するためのマスク材料を配置する。次に、アライメントキーＫＹ３を基準としてマスク１１８をパターニングする。すなわち、図８Ｅに示されるセル領域などをデバイス形成領域Ｒ２として、マスク１１８のうちのｐ型連結層１１０の形成予定位置に第３開口部に相当する開口部１１８ｂを形成する。同時に、デバイス形成領域Ｒ２と異なる領域にアライメントキー形成領域Ｒ１を設けて、マスク１１８のうちアライメントキーＫＹ３と異なる位置に第４開口部に相当する開口部１１８ａを形成する。そして、ｐ型不純物をイオン注入することで、イオン注入層としてｐ型連結層１１０を形成し、その後、マスク１１８を除去する。このｐ型連結層１１０の形成に用いるマスク１１８のパターニングの際に、同時にアライメントキー形成領域Ｒ１に凹部１０８ａが形成される。これにより、同じ工程にて、ｐ型連結層１１０を形成しつつ、凹部１０８ａとｎ型ソース領域１０８との段差に基づく第４アライメントキーＫＹ４を形成でき、かつ、ｐ型連結層１１０と第４アライメントキーＫＹ４とを位置ずれなく形成することができる。

【0074】

なお、ｐ型連結層１１０を形成する際には、開口部１１８ａを通じてもイオン注入が行われるため、凹部１０８ａの底部にｐ型のイオン注入層１１０ａが形成される。また、ｐ型連結層１１０の形成などに用いるマスク１８のパターニングを行うときに用いる第３アライメントキーＫＹ３は、ｐ型ベース領域１０６のうちのアライメントキー形成領域Ｒ１に位置する部分に形成されたものである。ｐ型ベース領域１０６がエピタキシャル成長によって形成されたものであるため、オフ方向の下流側において第３アライメントキーＫＹ３にファセット面が形成されることになる。このため、ｐ型連結層１１０を形成する際には、ファセット面の影響を受けて第３アライメントキーＫＹ３を基準とする位置合わせ時に位置ずれが生じ得る。しかしながら、下層において同時に形成した第１アライメントキーＫＹ１と電界ブロック層１０４とが位置ずれしていないため、その上に新たに形成した第３アライメントキーＫＹ３とｐ型連結層１１０との位置ずれのみとなり、発生し得る位置ずれ量の最大量を低減できる。

【0075】

〔図８Ｆに示す工程〕
ｎ型ソース領域１０８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１１を形成する。

【0076】

このとき、ゲートトレンチ１１１を形成する際に用いるエッチングマスクのパターニングには、ｐ型連結層１１０を形成する際に同時に形成した第４アライメントキーＫＹ４を基準として位置合わせできる。つまり、ｐ型連結層１１０と同じ階層に形成されるゲートトレンチ１１１については、精度良い位置合わせに基づいてエッチングマスクを形成することが可能となる。このため、ｐ型連結層１１０に対して位置ずれすることなくゲートトレンチ１１１を形成できる。

【0077】

〔図８Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１１２を形成し、ゲート絶縁膜１１２によってゲートトレンチ１１１の内壁面上およびｎ型ソース領域１０８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１１内にＰｏｌｙ－Ｓｉを残すことでゲート電極１１３を形成する。これにより、トレンチゲート構造が完成する。

【0078】

この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１１３およびゲート絶縁膜１１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１１４を形成する。また、図示しないマスクを用いて層間絶縁膜１１４にｎ型ソース領域１０８およびｐ型ディープ層１０９を露出させるコンタクトホールを形成する。そして、層間絶縁膜１１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１１５やゲート配線層を形成する。さらに、ｎ^＋型基板１０１の裏面側にドレイン電極１１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。

【0079】

以上説明したように、本実施形態では、縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法において、アライメントキーの形成工程とイオン注入層の形成工程を共通化させ、アライメントキーとイオン注入層とが位置ずれなく形成されるようにしている。一例を挙げると、第１アライメントキーＫＹ１と電界ブロック層１０４とが位置ずれなく形成され、第４アライメントキーＫＹ４とｐ型連結層１１０とが位置ずれなく形成されるようにしている。

【0080】

このため、イオン注入層と同じ階層に他のイオン注入層やトレンチを形成する際に、アライメントキーＫＹを基準とした精度良い位置合わせに基づいてマスクを形成することが可能となる。そして、アライメントキーＫＹと同時に形成したイオン注入層に対して他のイオン注入層やトレンチの位置ずれを最小限にできる。

【0081】

さらに、本実施形態の製造方法によれば、以下のような効果を得ることもできる。

【0082】

（１）本実施形態では、アライメントキーＫＹの形成工程とイオン注入層の形成工程を共通化させ、アライメントキーＫＹとイオン注入層とを同時に形成した後に、イオン注入層の上層に更にＳｉＣエピ層を形成し、その上層のＳｉＣエピ層にイオン注入層やトレンチを形成している。そして、上層のＳｉＣエピ層のイオン注入層を形成する際に同時にアライメントキーＫＹを形成している。具体的には、第１アライメントキーＫＹ１と電界ブロック層１０４を同時に形成した後に、その上にＳｉＣエピ層としてｎ型電流分散層１０５やｐ型ベース領域１０６を形成し、ｐ型ベース領域１０６にイオン注入層としてｐ型連結層１１０を形成している。そして、ｐ型連結層１１０を形成する際に同時に第４アライメントキーＫＹ４を形成している。

【0083】

このとき、下層のイオン注入層１４となる電界ブロック層１０４と第１アライメントキーＫＹ１とが位置ずれなく形成されている。このため、その上層にＳｉＣエピ層となるｐ型ベース領域１０６などを形成し、それにｐ型連結層１１０を形成したとしても、ｐ型ベース領域１０６に引き継がれた第３アライメントキーＫＹ３とｐ型連結層１１０との位置ずれのみとなる。したがって、電界ブロック層１０４とｐ型連結層１１０との間で発生し得る一ずれ量の最大量を低減できる。

【0084】

（２）さらに、上層のＳｉＣエピ層に対して他のイオン注入層やトレンチを形成することもできる。その場合、上層のＳｉＣエピ層にイオン注入層と同時に形成したアライメントキーを用いて、同じ上層のＳｉＣエピ層に他のイオン注入層やトレンチを形成する際の位置合わせが行える。このため、上層のＳｉＣエピ層に最初に形成したイオン注入層と他のイオン注入層やトレンチとの間に発生し得る位置ずれ量の最大量を低減できる。

【0085】

例えば、上層のＳｉＣエピ層に相当するｐ型ベース領域１０６などに対してゲートトレンチ１１１を形成することができる。この場合、ｐ型連結層１１０と同時に形成した第４アライメントキーＫＹ４を基準とした位置合わせによってゲートトレンチ１１１を形成できる。このため、ｐ型連結層１１０に対して位置ずれすることなくゲートトレンチ１１１を形成できる。

【0086】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0087】

例えば、上記第１、第２実施形態では、本発明を適用したＳｉＣ半導体装置の一例を挙げたに過ぎず、他の素子構造のＳｉＣ半導体装置に対しても本発明を適用することができる。

【0088】

例えば、ｎ型ソース領域１０８をイオン注入に限らず、エピタキシャル成長によって形成しても良い。その場合でも、ｎ型ソース領域１０８に第３アライメントキーＫＹ３が引き継がれるため、第３アライメントキーＫＹ３を基準としたマスク合わせに基づくイオン注入によってｐ型連結層１１０を位置ずれなく精度良く形成できる。また、第４アライメントキーＫＹ４を基準としたマスク合わせによってエッチングマスクのパターニングを行えば、ゲートトレンチ１１１を位置ずれなく精度良く形成できる。

【0089】

なお、結晶の方位などを示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

【符号の説明】

【0090】

１１ ＳｉＣ半導体基板
１２ ＳｉＣエピ層
１３ マスク
１３ａ、１３ｂ 開口部
１４、１５ イオン注入層

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図9】