特許 7548137 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-02

(45)【発行日】2024-09-10

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240903BHJP

   H01L 29/78 20060101ALI20240903BHJP

   H01L 29/12 20060101ALI20240903BHJP

   H01L 29/739 20060101ALI20240903BHJP

   H01L 21/265 20060101ALI20240903BHJP

   H01L 21/28 20060101ALI20240903BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 652T

H01L29/78 653C

H01L29/78 655A

H01L21/265 W

H01L21/28 301B

H01L21/28 301R

【請求項の数】 4

(21)【出願番号】P 2021101503

(22)【出願日】2021-06-18

(65)【公開番号】P2023000583

(43)【公開日】2023-01-04

【審査請求日】2023-11-09

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】古村 雄太

【審査官】杉山 芳弘

(56)【参考文献】

【文献】韓国登録特許第１０－０７８１４５０（ＫＲ，Ｂ１）

【文献】特開平０４－３６９８５２（ＪＰ，Ａ）

【文献】特開２０００－０１２５１９（ＪＰ，Ａ）

【文献】特開２００６－３２４６４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３０６５

(57)【特許請求の範囲】

【請求項1】

トレンチゲート構造の半導体素子を有する半導体装置の製造方法であって、
第１または第２導電型の半導体層（１）の上に、前記半導体層よりも低不純物濃度とされた第１導電型のドリフト層（２）が形成された構造を用意することと、
前記ドリフト層の上に第２導電型のチャネル層（３）を形成することと、
前記チャネル層の上に前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）を形成することと、
前記第１導電型領域および前記チャネル層を貫通するゲートトレンチ（６）を形成することと、
前記ゲートトレンチの内壁面を覆うゲート絶縁膜（７）を形成することと、
前記ゲート絶縁膜の上にゲート電極（８）を形成することと、
前記ゲートトレンチ内において前記ゲート電極を覆う層間絶縁膜（９）を形成することと、
前記第１導電型領域に電気的に接続される第１電極（１０）を形成することと、
前記半導体層の裏面側に第２電極（１１）を形成することと、を含み、
前記ゲート電極を形成することは、
前記ゲートトレンチ内を埋め込むように前記ゲート絶縁膜の表面にポリシリコン膜（２０）を成膜することと、
前記ポリシリコン膜に対して該ポリシリコン膜の厚みよりも短い飛程でイオン注入を行うことで、該イオン注入が行われたドープドポリシリコン層（２０ａ）を形成しつつ、該ドープドポリシリコン層の下にノンドープポリシリコン層（２０ｂ）を形成することと、
前記ドープドポリシリコン層をエッチバックすると共に前記第１導電型領域の表面よりも上面が低くなるまで前記ノンドープポリシリコン層をエッチバックすることと、を含んでいる、半導体装置の製造方法。

【請求項2】

前記イオン注入を、斜めイオン注入とする、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記ポリシリコン膜を成膜することでは、該ポリシリコン膜の表面のうち前記ゲートトレンチの中央部と対応する位置に窪み（２０ｄ）が形成され、
前記イオン注入を行った際に、前記斜めイオン注入を行うことにより、前記窪みに基づいてイオンが最も深くまで注入された位置が前記ゲートトレンチの外側となるようにする、請求項２に記載の半導体装置の製造方法。

【請求項4】

前記ポリシリコン膜を成膜したのち、前記ポリシリコン膜の膜厚を測定することを含み、
前記ポリシリコン膜の膜厚測定の結果に基づいて前記イオン注入の条件を調整し、前記第１導電型領域の表面上における前記ノンドープポリシリコン層の厚みを一定値とする、請求項１または２に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（以下、ＳｉＣという）などの半導体材料によって構成されるトレンチゲート構造の半導体素子を有する半導体装置の製造方法に関するものである。

【背景技術】

【0002】

従来より、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有する半導体装置が知られている。この半導体装置では、半導体層の表面からゲートトレンチを形成したのち、ゲートトレンチ内壁面をゲート絶縁膜で覆い、その後、ゲート電極を形成するためのポリシリコンを成膜したのちポリシリコンをエッチバックすることでトレンチゲート構造を形成している。そして、ゲートトレンチ内にのみポリシリコンが残るようにエッチバックを行って、半導体層表面よりもポリシリコン表面が凹むようなリセス形状とし、ゲートトレンチ入口側を層間絶縁膜によって覆うことで蓋閉めしている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－３９６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ゲート電極を形成するためのポリシリコンをエッチバックしてリセス形状を形成する際に、ウェハ中心と外縁部とでエッチングレートが異なり、ウェハ面内において均一にリセス量を制御することが困難である。リセス量のばらつきはトレンチゲート構造の半導体素子のしきい値電圧Ｖｔｈのばらつきを生じさせるため、ウェハ間やロット間において、要求する仕様を満足する半導体装置を製造することができず、良品率低下に繋がるという課題がある。

【0005】

本発明は上記点に鑑みて、ゲート電極を形成するためのポリシリコンのリセス量を均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することができるトレンチゲート構造の半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を有する半導体装置の製造方法であって、第１または第２導電型の半導体層（１）の上に、半導体層よりも低不純物濃度とされた第１導電型のドリフト層（２）が形成された構造を用意することと、ドリフト層の上に第２導電型のチャネル層（３）を形成することと、チャネル層の上にドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）を形成することと、第１導電型領域およびチャネル層を貫通するゲートトレンチ（６）を形成することと、ゲートトレンチの内壁面を覆うゲート絶縁膜（７）を形成することと、ゲート絶縁膜の上にゲート電極（８）を形成することと、ゲートトレンチ内においてゲート電極を覆う層間絶縁膜（９）を形成することと、第１導電型領域に電気的に接続される第１電極（１０）を形成することと、半導体層の裏面側に第２電極（１１）を形成することと、を含んでいる。そして、ゲート電極を形成することは、ゲートトレンチ内を埋め込むようにゲート絶縁膜の表面にポリシリコン膜（２０）を成膜することと、ポリシリコン膜に対して該ポリシリコン膜の厚みよりも短い飛程でイオン注入を行うことで、該イオン注入が行われたドープドポリシリコン層（２０ａ）を形成しつつ、該ドープドポリシリコン層の下にノンドープポリシリコン層（２０ｂ）を形成することと、ドープドポリシリコン層をエッチバックすると共に第１導電型領域の表面よりも上面が低くなるまでノンドープポリシリコン層をエッチバックすることと、を含んでいる。

【0007】

このように、ポリシリコン膜をエッチバックしてゲート電極を形成する際に、ポリシリコン膜にイオン注入を行ってドープドポリシリコン層を形成しておくことで、エッチングレートを高めている。このため、ウェハの中心と外縁部とでエッチングレートに差があったとしても、ドープドポリシリコン層の除去が完了する迄の時間差は少なくできる。したがって、エッチングレート差に起因するリセス量のばらつきについては、既に薄くなっているノンドープポリシリコン層を除去する際のエッチングレートの差の影響に限定でき、ウェハの中心と外縁部とのリセス量のばらつきを小さくできる。これにより、ゲート電極を形成するためのポリシリコンのリセス量を均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することが可能となる。

【0008】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0009】

【図1】第１実施形態にかかる半導体装置の断面図である。

【図2】従来の半導体装置の製造工程を示した図である。

【図3】ウェハの外縁の位置（１）と中心となる位置（２）それぞれでのポリシリコン膜のエッチバック後の様子を示した断面図である。

【図4】図３に示した断面の測定位置を示したウェハの上面図である。

【図5】第１実施形態にかかる半導体装置の製造工程を示した断面図である。

【図6】ゲートトレンチ内をポリシリコン膜で埋め込んだときの様子を示した断面図である。

【図7】エッチバック後にゲートトレンチの中央部に空洞が発生した様子を示した断面図である。

【図8】第２実施形態にかかる半導体装置の製造工程を示した断面図である。

【図9】第３実施形態にかかる半導体装置の製造工程を示したフローチャートである。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0011】

（第１実施形態）
第１実施形態について説明する。本実施形態にかかる製造方法により製造される半導体装置について説明する。ここでは、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。

【0012】

本実施形態にかかる製造方法により製造されるＳｉＣ半導体装置は、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えている。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここではＳｉＣ半導体装置のうちの縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向をＳｉＣ半導体装置の幅方向とし、上下方向をＳｉＣ半導体装置の厚み方向もしくは深さ方向として説明を行う。

【0013】

ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。ｎ^＋型基板１の主表面上には、ＳｉＣからなるｎ^－型ドリフト層２がエピタキシャル成長させられており、ｎ^－型ドリフト層２の上にチャネル層に相当するｐ型ベース領域３および第１導電型領域に相当するｎ^＋型ソース領域４が順に形成されている。

【0014】

ｐ型ベース領域３は、チャネル領域が形成される部分であり、ｎ^＋型ソース領域４が配置された場所と異なる位置の表層部にｐ型不純物濃度が部分的に高くされたｐ型コンタクト領域３ａが形成されている。ｎ^＋型ソース領域４は、ｎ^－型ドリフト層２よりも高不純物濃度とされている。

【0015】

また、ｐ型ベース領域３およびｎ^＋型ソース領域４を貫通してｎ^－型ドリフト層２に達するように、ゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ^＋型ソース領域４が配置されている。ゲートトレンチ６は、ＳｉＣ半導体装置の幅方向である図１の紙面左右方向を幅方向、紙面法線方向を長手方向、ＳｉＣ半導体装置の厚み方向である図１の紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置されていてストライプ状とされている。

【0016】

ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域４とｎ^－型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。また、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されている。ゲート電極８は、ｎ型ドープもしくはｐ型ドープとされる。そして、これらゲート絶縁膜７およびゲート電極８の上に層間絶縁膜９が形成されることでゲートトレンチ６内が埋め込まれおり、トレンチゲート構造が構成されている。

【0017】

より詳しくは、ゲートトレンチ６の入口を構成しているｎ^＋型ソース領域４の上面に対してゲート電極８の上面が低くなっており、これらの間に段差が構成されてゲート電極８が凹んだリセス形状とされている。そして、この段差を埋めるようにリセス形状内に層間絶縁膜９が配置されることで、ゲートトレンチ６内が埋め込まれている。

【0018】

また、層間絶縁膜９の上には第１電極に相当するソース電極１０や図示しないゲート配線層などが形成されている。ソース電極１０は、層間絶縁膜９のコンタクトホールを通じて、ｎ^＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。

【0019】

さらに、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

【0020】

続いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうちゲート電極８の形成工程以外については、公知となっているどのような工程によって行われても良いため、ここではゲート電極８の形成工程について主に説明し、他の工程については簡略して説明する。

【0021】

まず、半導体基板として、ＳｉＣで構成されるウェハ状のｎ^＋型基板１を用意したのち、ｎ^＋型基板１の主表面上にｎ^－型ドリフト層２をエピタキシャル成長させる。そして、ｎ^－型ドリフト層２の上に、ｐ型ベース領域３およびｎ^＋型ソース領域４をエピタキシャル成長もしくはイオン注入によって形成したのち、ｎ^＋型ソース領域４の表面に図示しないマスクを形成し、ｐ型不純物をイオン注入してｐ型コンタクト領域３ａを形成する。続いて、ｐ型ベース領域３およびｎ^＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。その後、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。そして、マスクを除去した後、例えばＣＶＤ（chemical vapor deposition）や熱酸化によってゲート絶縁膜７を形成し、さらにゲート電極８の形成工程を行う。

【0022】

ここで、従来は、ゲート電極８の形成を図２に示す各工程により行っていた。具体的には、図２の工程（ａ）のように、ゲートトレンチ６内を埋め込むようにゲート絶縁膜７の表面にポリシリコン膜２０を成膜したのち、工程（ｂ）のように、ゲートトレンチ６内においてリセス形状が形成されるようにポリシリコン膜２０をエッチバックする。そして、工程（ｃ）に示すように、ポリシリコン膜２０が残された位置を開口させたマスク２１を配置し、マスク２１上からポリシリコン膜２０に不純物をドープする。これにより、ゲート電極８が形成される。

【0023】

しかしながら、このような工程によってゲート電極８を形成した場合、上記したように、ウェハ中心と外縁部とでエッチングレートの相違により、リセス量にばらつきが生じてしまう。図３は、図４に示すようなウェハ１００の外縁の位置（１）と、中心となる位置（２）それぞれでのポリシリコン膜２０のエッチバック後の様子を示している。図３に示されるように位置（１）と位置（２）とで、ｎ^＋型ソース領域４の上面とゲート電極８の上面との間の段差の高さに差が出ていることが分かる。この差は、縦型ＭＯＳＦＥＴのしきい値電圧Ｖｔｈのばらつきを生じさせる。これは、ウェハ間やロット間において、要求する仕様を満足するＳｉＣ半導体装置を製造することができないことを意味している。

【0024】

そこで、本実施形態では、ゲート電極８の形成を図５に示す各工程により行っている。具体的には、図５の工程（ａ）のように、ゲートトレンチ６内などに形成したゲート絶縁膜７の表面にポリシリコン膜２０を成膜したのち、工程（ｂ）のように、イオン注入工程を行ってポリシリコン膜２０に対してイオンをドープする。このときドープするイオンについては、未注入の場合と比較して、ポリシリコン膜２０のエッチングレートを高くできるイオンとしており、例えばＰ（リン）、Ｂ（ボロン）、Ａｌ（アルミニウム）などの不純物イオンを用いることができる他、Ｃ（炭素）、Ａｒ（アルゴン）などを用いることもできる。また、イオン注入の飛程については、ポリシリコン膜２０の表面からポリシリコン膜２０の厚みよりも所定長さ短くなるようにする。ポリシリコン膜２０の厚みを１μｍ程度とする場合であれば、その厚みよりも所定長さ、例えば０．５μｍ短い深さまでイオンを注入する。これにより、ポリシリコン膜２０のうちのイオンが注入されたドープドポリシリコン層２０ａが形成されると共に、その下にノンドープポリシリコン層２０ｂが形成され、ゲートトレンチ６内はノンドープポリシリコン層２０ｂとなる。

【0025】

続いて、工程（ｃ）に示すように、ポリシリコン膜２０をエッチバックする。このとき、ドープドポリシリコン層２０ａはイオン注入のダメージなどがあることから、ノンドープポリシリコン層２０ｂよりもエッチングレートが高くなる。このため、ウェハの中心と外縁部いずれの位置でもドープドポリシリコン層２０ａが早急に除去され、ノンドープポリシリコン層２０ｂに辿り着いたときにエッチングレートが大幅に遅くなる。そして、ノンドープポリシリコン層２０ｂでは、遅いエッチングレートでエッチバックが進められることになる。

【0026】

ここで、上記したようにウェハ中心と外縁部とでエッチングレートに相違があるため、ポリシリコン膜２０をエッチバックしたときのリセス量にばらつきが生じ得る。しかしながら、高いエッチングレートでドープドポリシリコン層２０ａを除去しており、ウェハの中心と外縁部とでエッチングレートに差があったとしても、除去が完了する迄の時間差は大きくない。このため、ノンドープポリシリコン層２０ｂをエッチバックする際のエッチングレート差がリセス量のばらつきに影響を与えることになるが、既にドープドポリシリコン層２０ａを除去したあとであるため、ノンドープポリシリコン層２０ｂの膜厚は薄くなっている。したがって、エッチバックする膜厚が厚い場合と比較して、エッチングレートの差の影響が限定的になり、ウェハの中心と外縁部とのリセス量のばらつきを小さくできる。これにより、ゲート電極８を形成するためのポリシリコンのリセス量を均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することが可能となる。

【0027】

この後、工程（ｄ）に示すように、ゲート電極８と対応する部分が開口するマスク２１を配置したのち、不純物をイオン注入することにより、ドープドポリシリコンで構成されるゲート電極８が完成する。

【0028】

さらに、ＣＶＤなどによって層間絶縁膜９を成膜したのち、層間絶縁膜９をパターニングして不要部分を除去することで、ゲートトレンチ６内に層間絶縁膜９が残るようにする。なお、層間絶縁膜９は、セル領域ではゲートトレンチ６内にのみ残るようにされるが、外周領域などにおいては残される。そして、セル領域において層間絶縁膜９が除去されてｎ^＋型ソース領域４やｐ型コンタクト領域３ａを露出させた部分がコンタクトホールとなる。

【0029】

この後の工程については図示しないが、層間絶縁膜９の表面上に電極材料を成膜したのちパターニングすることでソース電極１０を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行う。これにより、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。

【0030】

以上説明したように、本実施形態では、ポリシリコン膜２０をエッチバックしてゲート電極８を形成する際に、ポリシリコン膜２０にイオン注入を行ってドープドポリシリコン層２０ａを形成しておくことで、エッチングレートを高めている。このため、ウェハの中心と外縁部とでエッチングレートに差があったとしても、ドープドポリシリコン層２０ａの除去が完了する迄の時間差は少なくできる。したがって、エッチングレート差に起因するリセス量のばらつきについては、既に薄くなっているノンドープポリシリコン層２０ｂを除去する際のエッチングレートの差の影響に限定でき、ウェハの中心と外縁部とのリセス量のばらつきを小さくできる。これにより、ゲート電極８を形成するためのポリシリコンのリセス量を均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することが可能となる。

【0031】

さらに、本実施形態のＳｉＣ半導体装置の製造方法においては、ポリシリコン膜２０に対してドープドポリシリコン層２０ａを形成する際に、イオン注入の飛程に基づいて、ノンドープポリシリコン層２０ｂが所定の厚み残るようにしている。このため、ＳｉＣ表面やゲート絶縁膜７に対してイオン注入が行われないようにでき、イオン注入によるダメージの発生を抑制できる。

【0032】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してイオン注入の方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0033】

図６に示すように、ポリシリコン膜２０を成膜した際には、ゲートトレンチ６の凹みの影響で、ポリシリコン膜２０の表面のうちゲートトレンチ６と対応する位置に窪みが残ることがある。すなわち、ポリシリコン膜２０がゲートトレンチ６の底面および側面に均一に成膜され、ゲートトレンチ６内を埋め尽くしてからさらにその上に成膜されていくことから、ゲートトレンチ６以外の部分よりも厚みが薄くなり、上記窪みが残り易い。ポリシリコン膜２０をエッチバックする際に、ゲートトレンチ６と対応する位置に窪みが残ったままだと、ゲート電極８の中央部に窪みが残ることになる。そして、ポリシリコン膜２０の膜厚ばらつきによっては、図７に示すように、ゲートトレンチ６の中央部において、ポリシリコン膜２０に“シーム”もしくは“す”と呼ばれる空洞２０ｄが発生してしまう。このような空洞２０ｄが発生すると、後工程において層間絶縁膜９を成膜する際に、層間絶縁膜９が空洞２０ｄ内に入り込む。そして、さらに熱処理プロセスが行われると、空洞２０ｄ内の層間絶縁膜９が熱膨張して応力印加することでゲートリーク不良を発生させる原因となる。このような場合にも、良品率低下に繋がることになる。

【0034】

そこで、本実施形態では、ドープドポリシリコン層２０ａを形成する際に、ＳｉＣ表面の法線方向に対してイオン注入方向が斜めとなるようにする斜めイオン注入を行う。具体的には、ゲート電極８の形成を図８に示す各工程により行っている。

【0035】

まず、図８の工程（ａ）に示すように、ゲートトレンチ６内などに形成したゲート絶縁膜７の表面にポリシリコン膜２０を成膜する。このとき、図中に示したように、ポリシリコン膜２０の表面のうちゲートトレンチ６と対応する位置に窪み２０ｃが残ることがある。

【0036】

次に、工程（ｂ）のように、イオン注入工程を行うが、斜めイオン注入を行うことでポリシリコン膜２０に対してイオンをドープする。斜めイオン注入は、イオン注入の方向に対して試料を傾斜させることで実現できる。より詳しくは、イオン注入の方向に対して試料を傾斜させるようにしてイオン注入を行ったのち、今度は試料を逆方向に同じ角度傾斜させてイオン注入を行うことで斜めイオン注入を行う。このとき、窪み２０ｃに注入されたイオンは、窪み２０ｃの深さだけ、窪み２０ｃになっていない部分よりも深い位置まで注入されることになる。しかしながら、斜めイオン注入を行うことで、イオンが最も深くまで注入された位置がゲートトレンチ６の中央部からずれるようにできる。

【0037】

このときの斜めイオン注入の傾斜角度θ、つまりＳｉＣ表面の法線方向に対して成す角度については任意であるが、好ましくはイオンが最も深くまで注入された位置がゲートトレンチ６の外側となるような角度に設定すると好ましい。斜めイオン注入の傾斜角度θとイオン注入の飛程に基づき、イオンが最も深くまで注入される位置を制御できる。このため、イオン注入の飛程を加味した上で、斜めイオン注入の傾斜角度θを調整することで、イオンが最も深くまで注入された位置がゲートトレンチ６の外側となるようにできる。

【0038】

続いて、工程（ｃ）に示すように、ポリシリコン膜２０をエッチバックする。このときも、ドープドポリシリコン層２０ａについては、エッチングレートが高くなっているため、ウェハの中心と外縁部いずれの位置でも速く除去され、ノンドープポリシリコン層２０ｂに辿り着いたときにエッチングレートが大幅に遅くなる。そして、ノンドープポリシリコン層２０ｂでは、遅いエッチングレートでエッチバックが進められることになる。これにより、第１実施形態と同様、エッチングレートの差の影響が限定的になり、ウェハの中心と外縁部とのリセス量のばらつきを小さくできる。したがって、ゲート電極８を形成するためのポリシリコンのリセス量を均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することが可能となる。

【0039】

この後は、工程（ｄ）に示すように、ゲート電極８と対応する部分が開口するマスク２１を配置したのち、不純物をイオン注入することにより、ドープドポリシリコンで構成されるゲート電極８が完成する。

【0040】

以上説明したように、本実施形態では、ポリシリコン膜２０にドープドポリシリコン層２０ａを形成する際に、斜めイオン注入を行うようにしている。このため、窪み２０ｃが形成されていた場合に、イオンが最も深くまで注入された位置がゲートトレンチ６の中央部からずれるようにできる。イオンが最も深くまで注入された位置では、ポリシリコン膜２０のエッチバック後にも窪み２０ｃの形状が残った状態になる。しかしながら、その窪みが残る部分をゲートトレンチ６の中央部から外れた位置にできることから、ゲートトレンチ６の中央部に窪みが無い状態でノンドープポリシリコン層２０ｂをエッチバックできる。したがって、ゲートトレンチ６の中央部での“シーム”もしくは“す”と呼ばれる空洞２０ｄの発生を抑制することが可能となる。特に、最もイオンが深くまで注入された位置がゲートトレンチ６の外側となるようにすれば、ゲートトレンチ６内に窪みが残らないようにでき、より空洞２０ｄの発生を抑制できる。そして、空洞２０ｄの発生を抑制できることから、後工程において層間絶縁膜９が空洞２０ｄ内に入り込まないようにでき、ゲートリーク不良の発生を抑制することができる。よって、良品率の低下を抑制できる。

【0041】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してイオン注入深さを規定するものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。

【0042】

上記第１、第２実施形態では、想定しているポリシリコン膜２０の膜厚に対応してイオン注入の飛程を予め決めておいた上でドープドポリシリコン層２０ａを形成するためのイオン注入工程を行っている。しかしながら、ポリシリコン膜２０の膜厚が一定になるとは限らない。このため、本実施形態では、ポリシリコン膜２０の膜厚に応じてイオン注入の飛程を調整する。

【0043】

具体的には、ゲート電極８の形成工程の際に、図９に示すフローチャートに従った処理を行う。まず、ステップＳ１００としてポリシリコン膜２０を成膜し、その後、ステップＳ１１０としてポリシリコン膜２０の膜厚測定を行う。ポリシリコン膜２０の膜厚測定についてはどのような手法によって行っても良く、例えば分光法などに基づく膜厚測定装置を用いれば良い。

【0044】

そして、ステップＳ１２０としてイオン注入工程を行ったのち、ステップＳ１３０としてポリシリコン膜２０のエッチバックを行う。このとき、ステップＳ１２０のイオン注入工程については、ステップＳ１１０で測定した膜厚データをフィードバックしてイオン注入の条件、具体的には加速電圧を調整し、イオン注入の飛程を制御する。これにより、ＳｉＣ表面上に残るノンドープポリシリコン層２０ｂの厚みを一定値とすることが可能となる。

【0045】

このようにすれば、ウェハ間およびロット間においてポリシリコン膜２０の膜厚が異なっていても、ドープドポリシリコン層２０ａを除去した後に、厚みが一定となっているノンドープポリシリコン層２０ｂのエッチバックを制御すれば、リセス量を一定にできる。ドープドポリシリコン層２０ａのエッチングレートが高いため、ドープドポリシリコン層２０ａを除去するためのエッチバック時間は短い。つまり、イオン注入の際の加速電圧を調整してドープドポリシリコン層２０ａの厚みが異なったとしても、ドープドポリシリコン層２０ａのエッチバック時間の差は小さい。このため、ポリシリコン膜２０のエッチバック時間は、概ねノンドープポリシリコン層２０ｂのエッチバック時間と考えれば良い。したがって、ノンドープポリシリコン層２０ｂの厚みが一定であれば、ポリシリコン膜２０の厚みが異なっていても、ポリシリコン膜２０の全体のエッチバック時間の差は小さく、リセス量のばらつきを小さくしてより均一化できる。

【0046】

以上説明したように、ポリシリコン膜２０の膜厚測定結果に基づいてドープドポリシリコン層２０ａを形成する際のイオン注入の加速電圧を調整してノンドープポリシリコン層２０ｂの厚みを一定値としている。これにより、リセス量をより均一化でき、しきい値電圧Ｖｔｈのばらつきを抑制することが可能となる。

【0047】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0048】

（１）例えば、上記各実施形態では、ポリシリコン膜２０をトレンチゲート構造におけるゲート電極８の形成に使用する場合についてのみ説明したが、同じポリシリコン膜２０を他のものの形成に使用することもある。例えば、温度センス用のＰＮダイオードをポリシリコン膜２０によって形成するなどが挙げられる。その場合、ポリシリコン膜２０をエッチバックする前に、フォトリソグラフィにてポリシリコン膜２０のうちのＰＮダイオードの形成予定位置を覆うようにマスクを形成しておく。そして、ＰＮダイオードの形成予定位置をマスクで覆った状態でポリシリコン膜２０のエッチバックを行う。このようにすれば、ポリシリコン膜２０によって他のものの形成を行う場合に、必要な部分を残しつつエッチバックを行うことも可能となる。その場合、例えば第３実施形態で説明した図９のフローチャートで言えば、ステップＳ１１０とステップＳ１２０の間にポリシリコン膜２０の所望位置を覆うマスク形成のためのフォトリソグラフィ工程を含めるようにすれば良い。

【0049】

（２）また、上記実施形態では、トレンチゲート構造の縦型ＭＯＳＦＥＴの一例を挙げて説明したが、勿論、上記した縦型ＭＯＳＦＥＴを基本構造として、他の構成が備えられていても良い。例えば、トレンチゲート構造の下方にｐ型ディープ層を備えることで、トレンチゲート構造への等電位線のせり上がりを抑制して耐圧向上を図る構造など、様々な構造を備えることができる。

【0050】

（３）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。

【0051】

（４）また、上記実施形態では、半導体層としてｎ^＋型基板１を用意し、このｎ^＋型基板１の上に第１導電型のｎ^－型ドリフト層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ^－型ドリフト層２を構成する半導体基板を用いて、その裏面側にイオン注入を行うことでｎ^－型ドリフト層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。

【0052】

（５）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、トレンチゲート構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

【符号の説明】

【0053】

１…ｎ^＋型基板、２…ｎ^－型ドリフト層、３…ｐ型ベース領域
３ａ…ｐ型コンタクト領域、４…ｎ^＋型ソース領域６…ゲートトレンチ
７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、２０…ポリシリコン膜
２０ａ…ドープドポリシリコン層、２０ｂ…ノンドープポリシリコン層
１００…ウェハ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】