(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-09-02
(45)【発行日】2024-09-10
(54)【発明の名称】情報処理装置、診断試験方法およびプログラム
(51)【国際特許分類】
G06F 11/22 20060101AFI20240903BHJP
【ＦＩ】
G06F11/22 673A
G06F11/22 610
【請求項の数】
5
(21)【出願番号】P 2023034581
(22)【出願日】2023-03-07
【審査請求日】2023-03-07
(73)【特許権者】
【識別番号】000227205
【氏名又は名称】ＮＥＣプラットフォームズ株式会社
(74)【代理人】
【識別番号】100149548
【弁理士】
【氏名又は名称】松沼 泰史
(74)【代理人】
【識別番号】100181135
【弁理士】
【氏名又は名称】橋本 隆史
(72)【発明者】
【氏名】保坂 遥香
【審査官】坂東 博司
(56)【参考文献】
【文献】特開昭５９－０３００７４（ＪＰ，Ａ）
【文献】中国特許出願公開第１１２４８６８０８（ＣＮ，Ａ）
【文献】特開２００５－１４９２８１（ＪＰ，Ａ）
【文献】特開２００７－１４０６９９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １１／２２
(57)【特許請求の範囲】
【請求項1】
複数の対象装置を複数の信号経路を介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶手段と、前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複する信号経路を有する試験経路であって、使用有無に応じて有効／無効が指定された対象装置を互いに接続する信号経路を抽出する重複経路抽出手段と、
前記重複経路抽出手段によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除手段と、
前記複数の試験経路のうち、前記重複経路削除手段により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行手段と、
を備えることを特徴とする情報処理装置。
【請求項2】
前記複数の対象装置の動作を制御する複数の制御装置を更に含み、前記複数の信号経路は、前記複数の制御装置と前記複数の対象装置、および前記複数の制御装置を接続し、
前記重複経路抽出手段は、前記複数の試験経路のうち、前記複数の制御装置を接続する信号経路のうち、重複する信号経路を含む試験経路を抽出し、
前記重複経路削除手段は、前記複数の試験経路から前記重複する信号経路を含む試験経路を削除する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項3】
前記重複経路抽出手段は、前記複数の試験経路のうち、任意の試験経路に含まれる前記複数の信号経路のそれぞれが、複数の他の試験経路を構成する前記複数の信号経路のぞれぞれと重複する場合、前記重複する試験経路として抽出する、ことを特徴とする請求項１に記載の情報処理装置。
【請求項4】
複数の対象装置を複数の信号経路を介して互いに接続することで構成される複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複する信号経路を有する試験経路であって、使用有無に応じて有効／無効が指定された対象装置を互いに接続する信号経路を抽出するステップと、前記抽出された前記重複する試験経路を、前記複数の試験経路から削除するステップと、
前記複数の試験経路のうち、前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行するステップと、
を含むことを特徴とする診断試験方法。
【請求項5】
情報処理装置のコンピュータを、複数の対象装置を複数の信号経路を介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶機能、
前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複する信号経路を有する試験経路であって、使用有無に応じて有効／無効が指定された対象装置を互いに接続する信号経路を抽出する重複経路抽出機能、
前記重複経路抽出機能によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除機能と、
前記複数の試験経路のうち、前記重複経路削除機能により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行機能、
として機能させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理装置、診断試験方法およびプログラムに関する。
【背景技術】
【0002】
サーバの運用において、接続装置（ＣＰＵ、メモリ）のハードウェア機能評価を行うための診断試験方法がある（例えば、特許文献１、特許文献２、特許文献３）。特許文献１では、接続装置は、使用有無に応じて有効／無効に指定することが可能となっている。特許文献２では、ＧＵＩプログラムのテスト作業において、自動的にテストケースを生成し、テストの自動実行を実現することで網羅的かつ効率的なプログラムテストを実現する。特許文献３では、ＮＶＲＡＭ（Non-Volatile RAM）への外部からのデータの書き込みを行う経路のみ処理診断を行い、他の部分はＮＶＲＡＭに書き込まれている初期診断ルーチンにより初期診断を行う。
【0003】
図１４は、関連するハードウェア機能評価を行うための診断試験動作を説明するためのフローチャートである。ハードウェア機能評価を行うための診断試験方法では、まず、「自動実行」か「オペレータ入力」かを選択をする（ステップＳ１０）。ここで、「自動実行」を選択すると（ステップＳ１０の「自動実行」）、全試験経路に対して無条件で診断試験を実行する（ステップＳ１２）。その後、全試験経路に対する診断試験が終了すると、当該診断試験処理を終了する。
【0004】
一方、「オペレータ入力」を選択すると（ステップＳ１０の「オペレータ入力」）、オペレータが装置構成を考慮して試験経路を指定した上で診断試験を実行する（ステップＳ１４）。次に、指定した全ての試験経路に対して診断試験を実行したか否かを判断し（ステップＳ１６）、診断試験を実行していない試験経路がまだ存在する場合には（ステップＳ１６のＮＯ）、ステップＳ１４に戻り、次の指定した試験経路に対する診断試験を継続する。その後、指定した全ての試験経路に対する診断試験が終了した場合には（ステップＳ１６のＹＥＳ）、当該診断試験処理を終了する。
【先行技術文献】
【特許文献】
【0005】
【文献】特開平４－８０８３２号公報
【文献】特開２００６－２４４１９５号公報
【文献】特開平９－２５９０００号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述した診断試験動作において、「自動実行」を選択した場合には、全試験経路に対して無条件に実行されるため、ハードウェア機能評価に時間がかかってしまっていた。一方、「オペレータ入力」を選択した場合には、オペレータが装置構成を考慮して、試験経路を指定して実行する必要があり、オペレータのスキルやノウハウなどに依存せざるを得ないという問題があった。
【0007】
ここで、上述した課題についてサーバの構成を参照してより詳細に説明する。
図１５は、試験対象の接続装置を有するサーバの構成を示すブロック図である。運用サーバ１は、複数のＣＰＵを備えており、図示の例では、８個のＣＰＵ（ＣＰＵ１１、ＣＰＵ１２、ＣＰＵ１３、ＣＰＵ１４、ＣＰＵ１５、ＣＰＵ１６、ＣＰＵ１７、およびＣＰＵ１８）を備えている。また、運用サーバ１は、複数のメモリを備えており、図示の例では、８個のメモリ（メモリ２１、メモリ２２、メモリ２３、メモリ２４、メモリ２５、メモリ２６、メモリ２７、およびメモリ２８）を備えている。また、運用サーバ１は、それぞれに接続されたメモリ２１～２８への読み込み／書込みを制御するためのメモリ制御装置として、図示の例では、４個のメモリ制御装置（メモリ制御装置３１、メモリ制御装置３２、メモリ制御装置３３、およびメモリ制御装置３４）を備えている。
図１５は、試験対象の接続装置を有するサーバの構成を示すブロック図である。運用サーバ１は、複数のＣＰＵを備えており、図示の例では、８個のＣＰＵ（ＣＰＵ１１、ＣＰＵ１２、ＣＰＵ１３、ＣＰＵ１４、ＣＰＵ１５、ＣＰＵ１６、ＣＰＵ１７、およびＣＰＵ１８）を備えている。また、運用サーバ１は、複数のメモリを備えており、図示の例では、８個のメモリ（メモリ２１、メモリ２２、メモリ２３、メモリ２４、メモリ２５、メモリ２６、メモリ２７、およびメモリ２８）を備えている。また、運用サーバ１は、それぞれに接続されたメモリ２１～２８への読み込み／書込みを制御するためのメモリ制御装置として、図示の例では、４個のメモリ制御装置（メモリ制御装置３１、メモリ制御装置３２、メモリ制御装置３３、およびメモリ制御装置３４）を備えている。
【0008】
また、ＣＰＵ１１、ＣＰＵ１２とメモリ制御装置３１との間のインターフェースは、それぞれインターフェースＩＦ１、インターフェースＩＦ２であり、ＣＰＵ１３、ＣＰＵ１４とメモリ制御装置３２との間のインターフェースは、それぞれインターフェースＩＦ３、インターフェースＩＦ４であり、ＣＰＵ１５、１６とメモリ制御装置３３との間のインターフェースは、それぞれインターフェースＩＦ５、インターフェースＩＦ６であり、そして、ＣＰＵ１７、１８とメモリ制御装置３４との間のインターフェースは、それぞれインターフェースＩＦ７、インターフェースＩＦ８である。
【0009】
また、メモリ制御装置３１とメモリ２１、２２との間のインターフェースは、それぞれインターフェースＩＦ１０、ＩＦ１１、メモリ制御装置３２とメモリ２３、２４との間のインターフェースは、それぞれインターフェースＩＦ１２、ＩＦ１３、メモリ制御装置３３とメモリ２５、２６との間のインターフェースは、それぞれインターフェースＩＦ１４、ＩＦ１５、そして、メモリ制御装置３４とメモリ２７、２８との間のインターフェースは、それぞれインターフェースＩＦ１６、ＩＦ１７である。
【0010】
さらに、メモリ制御装置３１とメモリ制御装置３２との間のインターフェースは、インターフェースＩＦ３０、メモリ制御装置３１とメモリ制御装置３３との間のインターフェースは、インターフェースＩＦ３１、メモリ制御装置３１とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３２、メモリ制御装置３２とメモリ制御装置３３との間のインターフェースは、インターフェースＩＦ３３、メモリ制御装置３２とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３４、そして、メモリ制御装置３３とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３５である。
【0011】
図１５を参照して、３つの試験経路例を用いて試験経路の課題について具体的に説明する。
試験経路とは、８個のＣＰＵ（ＣＰＵ１１～１８）から８個のメモリ（メモリ２１～２８）を試験する際に通るＣＰＵ１１～１８、メモリ制御装置３１～３４、メモリ２１～２８、インターフェースＩＦ１～ＩＦ１７を指す。すなわち、試験経路Ｒ１は、ＣＰＵ１１からメモリ２１を試験する場合である。これは、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする。また、試験経路Ｒ２は、ＣＰＵ１２からメモリ２１を試験する場合である。これは、ＣＰＵ１２を始点として、インターフェースＩＦ２、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする。また、試験経路Ｒ３は、ＣＰＵ１１からメモリ２３を試験する場合である。これは、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする。
試験経路とは、８個のＣＰＵ（ＣＰＵ１１～１８）から８個のメモリ（メモリ２１～２８）を試験する際に通るＣＰＵ１１～１８、メモリ制御装置３１～３４、メモリ２１～２８、インターフェースＩＦ１～ＩＦ１７を指す。すなわち、試験経路Ｒ１は、ＣＰＵ１１からメモリ２１を試験する場合である。これは、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする。また、試験経路Ｒ２は、ＣＰＵ１２からメモリ２１を試験する場合である。これは、ＣＰＵ１２を始点として、インターフェースＩＦ２、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする。また、試験経路Ｒ３は、ＣＰＵ１１からメモリ２３を試験する場合である。これは、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする。
【0012】
これらの試験経路Ｒ１～Ｒ３には、それぞれインターフェースの重複がある。試験経路Ｒ１と試験経路Ｒ２とでは、インターフェースＩＦ１０が重複している。また、試験経路Ｒ１と試験経路Ｒ３とでは、インターフェースＩＦ１が重複している。
【0013】
図１４に示すステップＳ１０で「自動実行」を選択した場合には、ステップＳ１２で、具体的に挙げた３つの試験経路Ｒ１～Ｒ３の全てが実行される。重複しているインターフェースＩＦ１０、ＩＦ１を含む試験経路を抽出せずに、無条件に全試験経路に対して実行するので、評価に時間がかかるという問題がある。
【0014】
一方、図１４に示すステップＳ１０で「オペレータ入力」を選択した場合には、ステップＳ１４で、オペレータが重複しているインターフェースＩＦ１０、ＩＦ１を省いた試験経路の組み合わせを選択する必要があり、選択作業に時間がかかるという問題があった。また、有効ではないＣＰＵやメモリがある構成では、使用しない装置や、使用しないインターフェースを考慮しなければならないので、より手間がかかり、オペレータの負担になる。具体的には、オペレータが、重複するインターフェースＩＦ１０とＩＦ１を省いた試験経路の組み合わせを選択する必要があった。また、試験経路Ｒ１～Ｒ３の具体例で有効である、ＣＰＵ１１、ＣＰＵ１２、メモリ２１、メモリ２３以外の使用しない装置や、ＩＦ１、ＩＦ２、ＩＦ１０、ＩＦ１２、ＩＦ３０以外の使用しないインターフェースを考慮する必要があり、さらにオペレータの負担になる。
【0015】
そこで本発明は、上述の課題を解決する情報処理装置、診断試験方法およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【0016】
この開示の第１の態様によれば、情報処理装置は、複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶手段と、前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出手段と、前記重複経路抽出手段によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除手段と、前記複数の試験経路のうち、前記重複経路削除手段により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行手段と、を備える。
【0017】
この開示の第２の態様によれば、診断試験方法は、複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出するステップと、前記抽出された前記重複する試験経路を、前記複数の試験経路から削除するステップと、前記複数の試験経路のうち、前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行するステップと、を含む。
【0018】
この開示の第２の態様によれば、プログラムは、情報処理装置のコンピュータを、複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶機能、前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出機能、前記重複経路抽出機能によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除機能と、前記複数の試験経路のうち、前記重複経路削除機能により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行機能、として機能させる。
【発明の効果】
【0019】
以上説明したように、オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮することができるという利点が得られる。
【図面の簡単な説明】
【0020】
【図1】本発明の実施形態によるハードウェア機能評価を行う情報処理装置（テストサーバ）７０および診断試験対象の運用サーバ５０の構成を示すブロック図である。
【図2】本実施形態のハードウェア機能評価を行うための診断試験が適用される一例である試験経路ＴＲ１～ＴＲ６の一覧を示す概念図である。
【図3】本実施形態によるテストサーバ７０の試験経路抽出データ部８１により作成される試験経路テーブル９１のデータ構成例を示す概念図である。
【図4】本実施形態によるテストサーバ７０の試験経路抽出データ部８１により作成されるメモリ制御装置インターフェーステーブル９２のデータ構成例を示す概念図である。
【図5】本実施形態によるテストサーバ７０の装置接続有無確認部８３により作成される接続有無登録テーブル９３のデータ構成例を示す概念図である。
【図6】本実施形態によるテストサーバ７０の抽出試験経路記憶部８６により作成される抽出試験経路記憶テーブル９４のデータ構成例を示す概念図である。
【図7】本実施形態による診断試験処理の基本動作を説明するためのフローチャートである。
【図8】本実施形態による診断試験処理の詳細動作を説明するためのフローチャートである。
【図9】本実施形態による診断試験処理（ステップＳ３０）の動作を説明するためのフローチャートである。
【図10】本実施形態による診断試験処理（ステップＳ３４）の動作を説明するためのフローチャートである。
【図11】本実施形態による診断試験処理（ステップＳ３６）の動作を説明するためのフローチャートである。
【図12】本実施形態による診断試験処理（ステップＳ３８）の動作を説明するためのフローチャートである。
【図13】本実施形態による情報処理装置の最小構成を示すブロック図である。
【図14】関連するハードウェア機能評価を行うための診断試験動作を説明するためのフローチャートである。
【図15】試験対象の接続装置を有するサーバの構成を示すブロック図である。
【発明を実施するための形態】
【0021】
以下、本発明の実施の形態を、図面を参照して説明する。
【0022】
Ａ．実施形態の構成
図１は、本発明の実施形態によるハードウェア機能評価を行う情報処理装置（以下、テストサーバと呼ぶ）７０および診断試験対象の運用サーバ５０の構成を示すブロック図である。なお、図１では、運用サーバ５０とテストサーバ７０とは独立しているが、テストサーバ７０は運用サーバ５０に内蔵されていてもよい。また、図１において、運用サーバ５０の構成について、図１５に示す運用サーバ１と同じ部分には同一の符号を付けて説明を省略する。
図１は、本発明の実施形態によるハードウェア機能評価を行う情報処理装置（以下、テストサーバと呼ぶ）７０および診断試験対象の運用サーバ５０の構成を示すブロック図である。なお、図１では、運用サーバ５０とテストサーバ７０とは独立しているが、テストサーバ７０は運用サーバ５０に内蔵されていてもよい。また、図１において、運用サーバ５０の構成について、図１５に示す運用サーバ１と同じ部分には同一の符号を付けて説明を省略する。
【0023】
運用サーバ５０は、図１５に示す運用サーバ１の構成に加えて、試験実行通信部６０を備えている。試験実行通信部６０は、テストサーバ７０の試験実行通信部７２と物理的にインターフェースＩＦ６０で接続されており、テストサーバ７０と運用サーバ５０とが通信を行う。試験実行通信部６０は、ＣＰＵ１１～ＣＰＵ１８と、それぞれインターフェースＩＦ４０～ＩＦ４７で接続されている。
【0024】
テストサーバ７０は、試験実行部７１と試験実行通信部７２を備えている。試験実行部７１は、試験実行制御部８０、試験経路抽出データ部８１、およびテストプログラム８２を備えている。また、テストプログラム８２は、装置接続有無確認部８３、機能試験部８４、試験経路抽出部８５、および抽出試験経路記憶部８６を含む。
【0025】
試験実行通信部７２は、試験実行制御部８０とインターフェースＩＦ７０で接続されている。試験実行制御部８０は、試験経路抽出データ部８１とインターフェースＩＦ７１で接続されている。試験実行制御部８０は、装置接続有無確認部８３とインターフェースＩＦ７２で接続されている。装置接続有無確認部８３は、試験経路抽出部８５とインターフェースＩＦ７３で接続されている。試験経路抽出部８５は、抽出試験経路記憶部８６とインターフェースＩＦ７４で接続されている。抽出試験経路記憶部８６は、機能試験部８４とインターフェースＩＦ７５で接続されている。機能試験部８４は、試験実行制御部８０とインターフェースＩＦ７６で接続されている。
【0026】
メモリ制御装置３１～３４は、接続装置ではないため、有効、無効の指定はできない。例えば、メモリ制御装置３１は、ＣＰＵ１１、ＣＰＵ１２、メモリ２１、メモリ２２のいずれか少なくとも１つが接続されていて有効に指定されているときに使用される。メモリ制御装置３２は、ＣＰＵ１３、ＣＰＵ１４、メモリ２３、メモリ２４のいずれか少なくとも１つが接続されていて有効に指定されているときに使用される。メモリ制御装置３３は、ＣＰＵ１５、ＣＰＵ１６、メモリ２５、メモリ２６のいずれか少なくとも１つが接続されていて有効に指定されているときに使用される。そして、メモリ制御装置３４は、ＣＰＵ１７、ＣＰＵ１８、メモリ２７、メモリ２８のいずれか少なくとも１つが接続されていて有効に指定されているときに使用される。
【0027】
試験実行通信部７２は、運用サーバ５０の試験実行通信部６０と物理的にインターフェースＩＦ６０で接続されており、運用サーバ５０と通信を行う。試験実行制御部８０は、試験経路抽出データ部８１や、テストプログラム８２に含まれる各部の動作を制御する。特に、試験実行制御部８０は、機能試験部８４に格納されている試験プログラムに従って、試験実行通信部７２および試験実行通信部６０を介して、運用サーバ５０における診断試験を実行させる。
【0028】
試験経路抽出データ部８１は、起動時に作成された、構成情報９０、試験経路テーブル９１、メモリ制御装置インターフェーステーブル９２を格納している。構成情報９０、試験経路テーブル９１、およびメモリ制御装置インターフェーステーブル９２の詳細については後述する。装置接続有無確認部８３は、試験経路抽出データ部８１の構成情報９０を用いて、運用サーバ５０における接続装置であるＣＰＵ１１～１８、メモリ２１～２８の、使用有無によって指定された有効／無効状態を確認し、接続有無登録テーブル９３を作成する。接続有無登録テーブル９３の詳細については後述する。
【0029】
機能試験部８４は、抽出した対象となるインターフェースを最小の回数で網羅する試験組み合わせに対して実行する試験プログラムを格納している。試験経路抽出部８５は、全試験経路の中から、重複するインターフェースが含まれている試験経路を削除し、対象となるインターフェースを最小の回数で網羅する試験組み合わせを自動で抽出する。抽出試験経路記憶部８６は、試験経路抽出部８５で抽出した試験経路を、抽出試験経路記憶テーブル９４に記憶する。抽出試験経路記憶テーブル９４の詳細については後述する。
【0030】
以下では、一例として、運用サーバ５０において、ＣＰＵ１１、ＣＰＵ１５、メモリ２１、メモリ２３、メモリ２４が有効な接続装置として指定されているとして説明する。この場合、メモリ制御装置３１、メモリ制御装置３２、メモリ制御装置３３が使用される。図１では、斜線で囲まれているＣＰＵ１２、ＣＰＵ１３、ＣＰＵ１４、ＣＰＵ１６～１８と、メモリ２２、メモリ２５～２８とが無効に指定されている接続装置である。また、点線のインターフェースＩＦ２～ＩＦ４、インターフェースＩＦ６～ＩＦ８、インターフェースＩＦ１１、インターフェースＩＦ１４～ＩＦ１７、インターフェースＩＦ３２～ＩＦ３５が無効なインターフェースとなる。
【0031】
それ以外のＣＰＵ１１、ＣＰＵ１５と、メモリ２１、メモリ２３、メモリ２４とが有効に指定されている接続装置であり、太実線のインターフェースＩＦ１、インターフェースＩＦ５、インターフェースＩＦ１０、インターフェースＩＦ１２、インターフェースＩＦ１３、インターフェースＩＦ３０、インターフェースＩＦ３１、インターフェースＩＦ３３が有効なインターフェースとなる。
【0032】
図２は、本実施形態のハードウェア機能評価を行うための診断試験が適用される一例である試験経路ＴＲ１～ＴＲ６の一覧を示す概念図である。ここで、上記一例による接続装置の有効／無効状態に基づく、診断試験（メモリ試験；ＣＰＵからメモリに対しての試験）による試験経路について説明する。上述した例では、メモリ試験の試験経路として、以下の６つの対象試験経路ＴＲ１～ＴＲ６がある。
【0033】
・試験経路ＴＲ１：ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする経路
・試験経路ＴＲ２：ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする経路
・試験経路ＴＲ３：ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１３を通り、メモリ２４を終点とする経路
・試験経路ＴＲ４：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェーＩＦ３１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする経路
・試験経路ＴＲ５：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェースＩＦ３３、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする経路
・試験経路ＴＲ６：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェースＩＦ３３、メモリ制御装置３２、インターフェースＩＦ１３を通り、メモリ２３を終点とする経路
・試験経路ＴＲ２：ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする経路
・試験経路ＴＲ３：ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ３０、メモリ制御装置３２、インターフェースＩＦ１３を通り、メモリ２４を終点とする経路
・試験経路ＴＲ４：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェーＩＦ３１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする経路
・試験経路ＴＲ５：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェースＩＦ３３、メモリ制御装置３２、インターフェースＩＦ１２を通り、メモリ２３を終点とする経路
・試験経路ＴＲ６：ＣＰＵ１５を始点として、インターフェースＩＦ５、メモリ制御装置３３、インターフェースＩＦ３３、メモリ制御装置３２、インターフェースＩＦ１３を通り、メモリ２３を終点とする経路
【0034】
本実施形態では、上記６つの試験経路ＴＲ１～ＴＲ６の中から、対象となるインターフェースを最小の回数で網羅する試験組み合わせを抽出する。
【0035】
図３は、本実施形態によるテストサーバ７０の試験経路抽出データ部８１により作成される試験経路テーブル９１のデータ構成例を示す概念図である。また、図４は、本実施形態によるテストサーバ７０の試験経路抽出データ部８１により作成されるメモリ制御装置インターフェーステーブル９２のデータ構成例を示す概念図である。
【0036】
以下、上述した構成情報９０、試験経路テーブル９１、メモリ制御装置インターフェーステーブル９２について説明する。構成情報９０は、接続装置の有効／無効状態が確認するための情報であり、運用サーバ５０を構成する接続装置の搭載情報、有効／無効情報、障害情報等が含まれている（不図示）。構成情報９０は、接続有無登録テーブル９３を作成するために用いられる。
【0037】
図３において、試験経路テーブル９１は、全ての接続装置が有効の場合に考えられる全試験経路Ｒ１～Ｒｎ（ｎ＝最大経路数）に対して、それぞれの試験経路に含まれる接続装置（ＣＰＵ１１～１８とメモリ２１～２８）の有無を判断するために用いられる。試験経路テーブル９１は、全試験経路Ｒ１～Ｒｎを列とし、ＣＰＵ１１～１８とメモリ２１～２８の接続装置を行として構成されており、全試験経路Ｒ１～Ｒｎに対して、試験経路に含まれている接続装置に「１」、試験経路に含まれていない接続装置に「０」を格納する。
【0038】
例えば、試験経路テーブル９１に示す試験経路Ｒ１は、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１を通り、インターフェースＩＦ１０、メモリ２１を終点とする試験経路であるので、ＣＰＵ１１とメモリ２１に「１」が格納されている。試験経路Ｒ２は、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１を通り、インターフェースＦ１１、メモリ２２を終点とする試験経路であるので、ＣＰＵ１１とメモリ２２に「１」が格納されている。試験経路Ｒ３は、ＣＰＵ１１を始点とし、インターフェースＩＦ１、メモリ制御装置３１とインターフェースＩＦ３０、メモリ制御装置３２を通り、インターフェースＩＦ１２、メモリ２３を終点とする経路であるので、ＣＰＵ１１とメモリ２３に「１」が格納されている。
【0039】
図４において、メモリ制御装置インターフェーステーブル９２は、全ての接続装置が有効の場合に考えられる全試験経路Ｒ１～Ｒｎに対して、それぞれの試験経路に含まれているメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５の有無を判断するために用いられる。メモリ制御装置インターフェーステーブル９２は、全試験経路Ｒ１～Ｒｎを列、メモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５を行とした表で構成されており、全試験経路Ｒ１～Ｒｎに対して、試験経路に含まれているインターフェースに「１」、試験経路に含まれていないインターフェースに「０」を格納する表である。
【0040】
例えば、メモリ制御装置インターフェーステーブル９２において、試験経路Ｒ１は、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１を通り、インターフェースＩＦ１０、メモリ２１を終点とする試験経路であるので、メモリ制御装置３１～３４間のいずれのインターフェースＩＦ３０～ＩＦ３５も経由しない。よって、試験経路Ｒ１に対しては全て「０」になる。試験経路Ｒ２は、ＣＰＵ１１を始点として、インターフェースＩＦ１、メモリ制御装置３１を通り、インターフェースＦ１１、メモリ２２を終点とする試験経路であるので、この場合も、メモリ制御装置３１～３４間のいずれのインターフェースＩＦ３０～ＩＦ３５も経由しない。よって、試験経路Ｒ２に対しても全て「０」になる。試験経路Ｒ３は、ＣＰＵ１１を始点とし、インターフェースＩＦ１、メモリ制御装置３１とインターフェースＩＦ３０、メモリ制御装置３２を通り、インターフェースＩＦ１２、メモリ２３を終点とする経路であり、メモリ制御装置３１とメモリ制御装置３２との間のインターフェースＩＦ３０を経由するので、試験経路Ｒ３に対しては、メモリ制御装置３１－メモリ制御装置３２（ＩＦ３０）に「１」が格納されている。
【0041】
図５は、本実施形態によるテストサーバ７０の装置接続有無確認部８３により作成される接続有無登録テーブル９３のデータ構成例を示す概念図である。上述したように、接続有無登録テーブル９３は、装置接続有無確認部８３によって、試験経路抽出データ部８１の構成情報を用いて作成される。
【0042】
接続有無登録テーブル９３は、接続装置の有効／無効状態によって変更され得るテーブルである。接続有無登録テーブル９３は、対象となるインターフェースを最小の回数で網羅する試験組み合わせを抽出する際に、どの接続装置が有効であるかを確認するために用いられる。接続有無登録テーブル９３は、全ての接続装置、すなわちＣＰＵ１１～１８とメモリ２１～２８を行とし、それぞれの列に対して有効／無効情報を格納する。該当接続装置が接続されていて、有効に指定されている場合は「１」を格納し、それ以外の場合は「０」を格納する。
【0043】
図６は、本実施形態によるテストサーバ７０の抽出試験経路記憶部８６により作成される抽出試験経路記憶テーブル９４のデータ構成例を示す概念図である。抽出試験経路記憶テーブル９４は、試験経路テーブル９１に抽出フラグＦ１、抽出フラグＦ２、抽出フラグＦ３の３ビットを追加したものである。抽出フラグＦ１には、該当試験経路に有効な接続装置が含まれる場合に「１」が格納される。
【0044】
抽出フラグＦ２については、２通り考えられる。１通り目は、装置構成にメモリ制御装置３１～３４の少なくとも１つが存在し、かつメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３４の少なくとも１つが含まれる場合に、抽出フラグＦ１に「１」が格納されている試験経路の中から、メモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３４が含まれている試験経路に対して「１」が格納される。２通り目は、装置構成にメモリ制御装置３１～３４が存在しない場合、またはメモリ制御装置３１～３４は存在するが抽出フラグＦ１に「１」が格納されている試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３４が含まれなかった場合に、抽出フラグＦ１の内容が抽出フラグＦ２にコピーされる。
【0045】
抽出フラグＦ３についても２通り考えられる。１通り目は、装置構成にメモリ制御装置３１～３４の少なくとも１つが存在し、かつメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３４の少なくとも１つが含まれる場合で、抽出フラグＦ２に「１」が格納されている試験経路から、インターフェースの重複を省いた試験経路に対して「１」が格納される。２通り目は、装置構成にメモリ制御装置３１～３４が存在しない場合、またはメモリ制御装置３１～３４は存在するが抽出フラグＦ１に「１」が格納されている試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３４が含まれなかった場合に、抽出フラグＦ１（抽出フラグＦ２）からインターフェースの重複を省いた試験経路に対して「１」が格納される。最終的に、抽出フラグＦ３に「１」が格納されている試験経路が、対象となるインターフェースを最小の回数で網羅する試験経路となる。
【0046】
図７は、本実施形態による診断試験処理の基本動作を説明するためのフローチャートである。本実施形態では、ハードウェア機能評価を実施する際に、それぞれの装置構成に合わせて、有効なインターフェースを網羅し、評価時間が最短になる最適な試験組み合わせを自動で抽出して診断試験動作を実行する。
【0047】
まず、全試験経路の中から、重複するインターフェースが含まれている試験経路を削除し、対象となるインターフェースを最小の回数で網羅する試験組み合わせを抽出する（ステップＳ２０）。次に、抽出した試験経路に対して診断試験を実行する（ステップＳ２２）。次に、抽出した全ての試験経路に対して診断試験を実行したか否かを判断し（ステップＳ２４）、診断試験を実行していない試験経路がまだ存在する場合には（ステップＳ２４のＮＯ）、ステップＳ２２に戻り、次の抽出した試験経路に対する診断試験を繰り返す。以下、ステップＳ２２～Ｓ２４で、抽出した全ての試験経路に対する診断試験が終了するまで、１経路ずつ診断試験を実行する。そして、抽出した全ての試験経路に対する診断試験が終了した場合には（ステップＳ２４のＹＥＳ）、当該処理を終了する。
【0048】
本実施形態では、図９で示すように、オペレータが選択していた試験経路（図９のステップＳ１４）を、試験実行部７１のテストプログラム８２で自動的に抽出して診断試験を実行する。例えば、上述した図１５に示す例では、試験経路Ｒ１と試験経路Ｒ２とでは、インターフェースＩＦ１０が重複している。そして、試験経路Ｒ１と試験経路Ｒ３とでは、インターフェースＩＦ１が重複している。本実施形態では、各試験経路のＣＰＵや、メモリの有効状態、メモリ制御装置間のインターフェースなどから、重複しているインターフェースＩＦ１、ＩＦ１０を自動で検出し、３つの試験経路Ｒ１～Ｒ３から試験経路Ｒ１を評価対象の試験経路の組み合わせから除外し、評価対象として残った試験経路Ｒ２、Ｒ３に対して順次診断試験を実行する。
【0049】
図８は、本実施形態による診断試験処理の詳細動作を説明するためのフローチャートである。なお、図８に示すフローチャートは、図７に示すフローチャートをより詳細に説明するものである。図７に示すステップＳ２０は、図８に示すステップＳ３０、Ｓ３２、Ｓ３４、Ｓ３６、Ｓ３８に相当し、図１に示す装置接続有無確認部８３と試験経路抽出部８５で実行される。
【0050】
まず、試験経路抽出部８５は、試験経路テーブル９１を参照し、全試験経路の中から、有効な接続装置が含まれている試験経路を抽出する（ステップＳ３０）。装置接続有無確認部８３は、装置構成にメモリ制御装置３１～３４のいずれが存在しているか否かを判断し（ステップＳ３２）、装置構成にメモリ制御装置が存在している場合には（ステップＳ３２のＹＥＳ）、ステップＳ３０で抽出した試験経路の中から、メモリ制御装置インターフェーステーブル９２を参照して、有効なメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５のいずれかが含まれている試験経路を抽出する（ステップＳ３４）。次に、ステップＳ３０とステップＳ３４で抽出した試験経路の、接続有無登録テーブル９３（ＣＰＵの有効／無効状態とメモリの有効／無効状態）を参照し、重複するインターフェースを含む試験経路を、評価対象の試験経路の組み合わせから省く（ステップＳ３６）。
【0051】
一方、装置構成にメモリ制御装置３１～３４のいずれも存在しない場合には（ステップＳ３２のＮＯ）、ステップＳ３０で抽出した試験経路のＣＰＵの有効／無効情報とメモリの有効／無効情報とを参照し、重複するインターフェースを含む試験経路を、評価対象の試験経路の組み合わせから省く（ステップＳ３８）。
【0052】
ステップＳ３６またはステップＳ３８の終了後、いずれの場合も、抽出した試験経路に対して診断試験を実行する（ステップＳ４０）。次に、抽出した全ての試験経路に対して診断試験を実行したか否かを判断し（ステップＳ４２）、診断試験を実行していない試験経路が存在する場合には（ステップＳ４２のＮＯ）、ステップＳ４０に戻り、次の抽出した試験経路に対する診断試験を繰り返す。以下、ステップＳ４０～Ｓ４２で、抽出した全ての試験経路に対する診断試験が終了するまで、１経路ずつ実行する。そして、抽出した全ての試験経路に対する診断試験が終了すると（ステップＳ４２のＹＥＳ）、当該処理を終了する。
【0053】
図９は、本実施形態による診断試験処理（ステップＳ３０）の動作を説明するためのフローチャートである。図８のステップＳ３０では、全試験経路の中から、有効な接続装置が含まれている試験経路を抽出する。以下、図８のステップＳ３０における試験経路の抽出処理について、図９に示すフローチャートを参照して詳細に説明する。
【0054】
装置接続有無確認部８３は、試験経路抽出データ部８１の構成情報９０を参照して、接続有無登録テーブル９３を作成する（ステップＳ５０）。接続有無登録テーブル９３は、接続装置の有効／無効状態に応じて作成される。上述した例では、ＣＰＵ１１、ＣＰＵ１５、メモリ２１、メモリ２３、メモリ２４が接続されており、有効な接続装置に指定されているので、図５に示すように、接続有無登録テーブル９３のＣＰＵ１１、ＣＰＵ１５、メモリ２１、メモリ２３、メモリ２４に対して「１」を格納し、それ以外には「０」を格納する。次に、装置接続有無確認部８３は、全ての接続装置の接続有無を特定したか否かを判断し（ステップＳ５２）、残っている接続装置があれば（ステップＳ５２のＮＯ）、ステップＳ５０に戻り、接続有無登録テーブル９３を完成させる。
【0055】
そして、全ての接続装置の接続有無を確認し、接続有無登録テーブル９３が完成すると（ステップＳ５２のＹＥＳ）、試験経路抽出部８５は、接続有無登録テーブル９３を参照して、接続されており、かつ有効な接続装置を確認し、試験経路テーブル９１を参照して、上記接続されており、有効な接続装置を含む有効な試験経路を抽出する（ステップＳ５４）。
【0056】
上述した例では、メモリ試験（ＣＰＵからメモリに対しての試験）であるので、接続されており、有効な接続装置であるＣＰＵとメモリが含まれている試験経路が、有効な試験経路である。例えば、全試験経路の中から、図２に示す試験経路ＴＲ１、試験経路ＴＲ２、試験経路ＴＲ３、試験経路ＴＲ４、試験経路ＴＲ５、試験経路ＴＲ６が抽出される。
【0057】
次に、試験経路抽出部８５は、抽出した試験経路に対して、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」を格納する（ステップＳ５６）。上述した例では、図２に示す対象試験経路ＴＲ１、対象試験経路ＴＲ２、対象試験経路ＴＲ３、対象試験経路ＴＲ４、対象試験経路ＴＲ５、および対象試験経路ＴＲ６に対して抽出フラグＦ１に「１」が格納される（不図示）。その後、当該処理を終了する。
【0058】
図１０は、本実施形態による診断試験処理（ステップＳ３４）の動作を説明するためのフローチャートである。上述した図８において、装置構成に接続装置ではない、接続装置の有効／無効状態によって使用される装置が存在している場合、上述した例では、メモリ制御装置３１～３４が該当するので（ステップＳ３２のＹＥＳ）、ステップＳ３４へ分岐し、メモリ制御装置インターフェーステーブル９２を参照して、有効なメモリ制御装置のインターフェースＩＦ３０～ＩＦ３５のいずれかが存在する試験経路を抽出する。以下、図８のステップＳ３４における、有効なメモリ制御装置のインターフェースＩＦ３０～ＩＦ３５のいずれかが存在する試験経路の抽出処理について、図１０に示すフローチャートを参照して詳細に説明する。
【0059】
まず、試験経路抽出部８５は、試験経路テーブル９１、メモリ制御装置インターフェーステーブル９２を参照し、図８のステップＳ３０で抽出した試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５のいずれかが含まれているか否かを確認する（ステップＳ６０）。そして、抽出した試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５が含まれていない場合には（ステップＳ６０のＮＯ）、試験経路抽出部８５は、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路を全て確認したか否かを判断し（ステップＳ６４）、確認していない試験経路が残っている場合には（ステップＳ６４のＮＯ）、ステップＳ６０に戻り、次の試験経路について同様の処理を行う。
【0060】
このように、抽出した試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５が含まれていない場合に抽出試験経路記憶テーブル９４の抽出フラグＦ２に「１」を格納せずに、次の試験経路の確認に進むのは、試験経路を抽出する際に、抽出する試験経路数を最小数にするため、より重複した試験経路を省きやすいように、メモリ制御装置３１～３４間に含まれているインターフェースＩＦ３０～ＩＦ３５が多い試験経路を選択するためである。例えば、図２の試験経路ＴＲ１には、メモリ制御装置間のインターフェースが含まれていないので、抽出試験経路記憶テーブル９４の抽出フラグＦ２に「１」を格納せずに、次の試験経路の確認に進む。
【0061】
一方、抽出した試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５のいずれかが含まれている場合には（ステップＳ６０のＹＥＳ）、試験経路抽出部８５は、抽出した抽出試験経路記憶テーブル９４の該当試験経路に対する抽出フラグＦ２に「１」を格納する（ステップＳ６２）。例えば、図２の試験経路ＴＲ２では、メモリ制御装置３１、３２間のインターフェースＩＦ３０が含まれるので、試験経路抽出部８５は、ステップＳ６２で、抽出試験経路記憶テーブル９４の抽出した試験経路ＴＲ２に対する抽出フラグＦ２に「１」を格納する。次に、試験経路抽出部８５は、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路を全て確認したか否かを判断し（ステップＳ６４）、確認していない試験経路が残っている場合には（ステップＳ６４のＮＯ）、ステップＳ６０に戻り、次の試験経路について同様の処理を行う。
【0062】
以降、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路を全て確認するまで、試験経路抽出部８５は、ステップＳ６０～Ｓ６４を繰り返し、抽出された試験経路について１経路ずつ確認していく。上述した例では、図２の試験経路ＴＲ１～ＴＲ６のうち、メモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５のいずれかが含まれる、試験経路ＴＲ２～ＴＲ６に対する抽出フラグＦ２に「１」が格納されることになる。
【0063】
そして、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路について全ての確認が終了すると（ステップＳ６４のＹＥＳ）、試験経路抽出部８５は、ステップＳ６０～Ｓ６４で抽出した試験経路が存在しないか（抽出試験経路記憶テーブル９４の抽出フラグＦ２が全て「０」であるか）否かを確認する（ステップＳ６６）。そして、抽出した試験経路が存在しない（抽出試験経路記憶テーブル９４の抽出フラグＦ２が全て「０」）の場合には（ステップＳ６６のＹＥＳ）、試験経路抽出部８５は、ステップＳ３０で抽出した試験経路の組み合わせを、ステップＳ３４で抽出した試験経路の組み合わせとして採用するために、抽出試験経路記憶テーブル９４の抽出フラグＦ１の内容（ステップＳ３０で抽出した試験経路の組み合わせ）と、抽出フラグＦ２とを論理和して、抽出フラグＦ２に格納する（ステップＳ６８）。すなわち、抽出フラグＦ１の内容が抽出フラグＦ２に格納される。
【0064】
抽出した試験経路が存在しない（抽出試験経路記憶テーブル９４の抽出フラグＦ２が全て「０」）とは、図８のステップＳ３０で抽出した試験経路にメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５が含まれていない場合である。例えば、有効な接続装置がＣＰＵ１１とメモリ２１のみである場合、どちらもメモリ制御装置３１を用いる。この場合、対象となる試験経路は、ＣＰＵ１１を始点とし、インターフェースＩＦ１、メモリ制御装置３１、インターフェースＩＦ１０を通り、メモリ２１を終点とする経路のみである。ゆえに、メモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５はいずれも含まれないので、ステップＳ６２で抽出フラグＦ２に「１」は格納されない。この場合、ステップＳ６０、Ｓ６２で抽出する試験経路がなくなってしまうので、ステップＳ３０で抽出した試験経路の組み合わせを、ステップＳ３４で抽出した試験経路の組み合わせとして用いる。
【0065】
一方、ステップＳ６０～Ｓ６４で抽出した試験経路が存在する（抽出試験経路記憶テーブル９４の抽出フラグＦ２のいずれかが「１」である）場合には（ステップＳ６６のＮＯ）、抽出フラグＦ２に「１」が格納されている試験経路を、ステップＳ３４で抽出する試験経路としてそのまま使用するので、当該処理を終了する。上述した試験経路ＴＲ２～ＴＲ６の場合には、ステップＳ６６の時点で、抽出フラグＦ２が全て「０」ではないので、ステップＳ６８へ進まず、ステップＳ６２で抽出された試験経路の組み合わせを用いる。
【0066】
図１１は、本実施形態による診断試験処理（ステップＳ３６）の動作を説明するためのフローチャートである。最終的に、図８に示すステップＳ３６で抽出する試験経路は、抽出試験経路記憶テーブル９４の抽出フラグＦ３に「１」が格納されている試験経路である。ステップＳ３６では、ステップＳ３０とステップＳ３４で抽出した試験経路から、重複しているインターフェースが含まれている試験経路を、評価対象の試験経路の組み合わせから削除していく。以下、図８のステップＳ３６における、抽出した試験経路から重複するインターフェースが含まれる試験経路を省く処理について、図７に示すフローチャートを参照して詳細に説明する。
【0067】
試験経路抽出部８５は、抽出試験経路記憶テーブル９４において、抽出フラグＦ２に「１」が格納されている試験経路に対して、抽出フラグＦ３に「１」を格納する（ステップＳ７０）。これにより、図８のステップＳ３４で抽出された試験経路に対する抽出フラグＦ３が「１」となる。次に、抽出試験経路記憶テーブル９４において、抽出フラグＦ３に「１」が格納されている各試験経路のＣＰＵ／メモリの有効／無効状態から、試験経路テーブル９１とメモリ制御装置インターフェーステーブル９２を参照し、重複しているインターフェースが含まれる試験経路を特定する（ステップＳ７２）。
【0068】
具体例を挙げて説明する。図２の試験経路ＴＲ２に注目する。試験経路テーブル９１とメモリ制御装置インターフェーステーブル９２を参照すると、インターフェースの重複を抽出し、評価対象の試験経路の組み合わせから削除する。
【0069】
前提として、ＣＰＵとメモリの接続先はメモリ制御装置であるので、ＣＰＵとメモリはインターフェースが一意に決まる。ＣＰＵ１１またはＣＰＵ１２が有効である場合にメモリ制御装置３１が接続先となり、ＣＰＵ１３またはＣＰＵ１４が有効である場合にメモリ制御装置３２が接続先となり、ＣＰＵ１５またはＣＰＵ１６が有効である場合にメモリ制御装置３３が接続先となり、ＣＰＵ１７またはＣＰＵ１８が有効である場合にメモリ制御装置３４が接続先となる。メモリ２１またはメモリ２２が有効である場合にメモリ制御装置３１、メモリ２３またはメモリ２４が有効である場合にメモリ制御装置３２、メモリ２５またはメモリ２６が有効である場合にメモリ制御装置３３、メモリ２７またはメモリ２８が有効である場合にメモリ制御装置３４が接続先となる。
【0070】
まず、メモリ制御装置インターフェーステーブル９２を参照して、図２の試験経路ＴＲ２のメモリ制御装置３１～３４間のインターフェースＩＦ３０～ＩＦ３５を確認する。図２に示す一覧（実際には、試験経路テーブル９１）から、試験経路ＴＲ２と試験経路ＴＲ３は、共にメモリ制御装置３１とメモリ制御装置３２との間のインターフェースＩＦ３０が含まれており、重複している。このことから、試験経路ＴＲ２は削除できる可能性がある。
【0071】
次に、試験経路ＴＲ２のＣＰＵについて確認する。図２に示す一覧（実際には、試験経路テーブル９１）から、試験経路テーブル９１を参照すると、試験経路ＴＲ３は、試験経路ＴＲ２と同じＣＰＵ１１を始点としていることが分かる。つまり、試験経路ＴＲ２と試験経路ＴＲ３とには、インターフェースＩＦ１が含まれており、重複している。これより、より試験経路ＴＲ２が削除できる可能性があることが分かる。
【0072】
最後に、試験経路ＴＲ２のメモリについて確認する。図２に示す一覧（実際には、試験経路テーブル９１）から、試験経路ＴＲ５も、試験経路ＴＲ２と同じメモリ２３を終点としていることが分かる。つまり、試験経路ＴＲ２と試験経路ＴＲ５とにインターフェースＩＦ１２が含まれており、重複している。
【0073】
これより、試験経路ＴＲ２に含まれるＣＰＵ１１と、メモリ制御装置３１のインターフェースＩＦ１と、メモリ制御装置３１とメモリ制御装置３２との間のインターフェースＩＦ３０、メモリ制御装置３２とメモリ２３とのインターフェースＩＦ１２は、試験経路ＴＲ３と試験経路ＴＲ５に含まれていることが分かる。よって、ステップＳ７２において、試験経路ＴＲ２を削除できることが分かる。
【0074】
同様に考えていくと、図２の試験経路ＴＲ６におけるインターフェースＩＦ５、ＩＦ３３、ＩＦ１３のうち、インターフェースＩＦ５、ＩＦ３３は、試験経路ＴＲ５と重複しており、インターフェースＩＦ１３は、試験経路ＴＲ３と重複していることが分かるので、ステップＳ７２において、試験経路ＴＲ６を削除できることが分かる。
【0075】
図１１に説明を戻すと、重複しているインターフェースを含む試験経路の特定した後、試験経路抽出部８５は、ステップＳ７０で確認した試験経路に重複が含まれており、試験対象の試験経路組み合わせから削除できるか否かを判断する（ステップＳ７４）。そして、試験経路に重複が含まれており、削除が可能である場合には（ステップＳ７４のＹＥＳ）、試験経路抽出部８５は、抽出試験経路記憶テーブル９４における、削除できると判断した試験経路に対する抽出フラグＦ３を「０」にする（ステップＳ７６）。上述した例では、図２の試験経路ＴＲ２と試験経路ＴＲ６とが削除できるので、抽出試験経路記憶テーブル９４における、削除できると判断した試験経路ＴＲ２、ＴＲ６に対する抽出フラグＦ３に「０」が格納されることになる。
【0076】
その後、試験経路抽出部８５は、全ての試験経路について重複の有無の確認（重複した試験経路の削除）を行ったか否かを判断し（ステップＳ７８）、まだ残っている試験経路がある場合には（ステップＳ７８のＮＯ）、ステップＳ７２に戻り、上述した処理を繰り返す。
【0077】
一方、ステップＳ７０で確認した試験経路に重複が存在せず、試験対象の試験経路組み合わせから削除できない場合には（ステップＳ７４のＮＯ）、抽出試験経路記憶テーブル９４における抽出フラグＦ３に「０」を格納することなく、全ての試験経路について重複の有無の確認（重複した試験経路の削除）を行ったか否かを判断し（ステップＳ７８）、まだ残っている試験経路がある場合には（ステップＳ７８のＮＯ）、ステップＳ７２に戻り、上述した処理を繰り返す。
【0078】
その後、全ての試験経路について重複の有無の確認（重複した試験経路の削除）を行った場合には（ステップＳ７８のＹＥＳ）、当該処理を終了する。
【0079】
このように、抽出フラグＦ３に「１」が格納されている試験経路のうち、重複するインターフェースが含まれている試験経路を削除することで、評価対象となるインターフェースを最小の回数で網羅する試験経路の組み合わせを抽出することができる。
【0080】
図１２は、本実施形態による診断試験処理（ステップＳ３８）の動作を説明するためのフローチャートである。図８のステップＳ３８では、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路について、メモリ制御装置３１～３４が存在しない場合に、ステップＳ３０で抽出した試験経路から、重複するインターフェースを含む試験経路を削除する。以下、図８のステップＳ３８における、メモリ制御装置３１～３４が存在しない場合に、抽出した試験経路から重複するインターフェースが含まれる試験経路を省く処理について、図１２に示すフローチャートを参照して詳細に説明する。
【0081】
試験経路抽出部８５は、抽出試験経路記憶テーブル９４の抽出フラグＦ１に「１」が格納されている試験経路の抽出フラグＦ２、Ｆ３に「１」を格納する（ステップＳ８０）。これにより、図８のＳ３０で抽出された試験経路、すなわち有効な接続装置が含まれている試験経路の抽出フラグＦ２、抽出フラグＦ３が「１」となる。次に、試験経路抽出部８５は、抽出フラグＦ３に「１」が格納されている各試験経路の接続装置（ＣＰＵ１１～１８／メモリ２１～２８）の有効／無効状態からインターフェースが重複している試験経路を特定する（ステップＳ８２）。
【0082】
次に、試験経路抽出部８５は、上記ステップＳ８２で特定されたインターフェースが重複している試験経路が、評価対象の試験経路の組み合わせから削除できるか否かを判断する(ステップＳ８４）。より具体的には、隣り合う接続装置のペアが別の試験経路に全て存在している場合に、評価対象の試験経路の組み合わせから削除できると判断する。
【0083】
そして、インターフェースが重複している試験経路が削除できないと判断した場合には（ステップＳ８４のＮＯ）、試験経路抽出部８５は、全ての試験経路について重複の有無を特定したか否かを判断し（ステップＳ８６）、まだ残っている試験経路がある場合には（ステップＳ８６のＮＯ）、ステップＳ８２に戻り、上述した処理を繰り返し、抽出フラグＦ３が「１」の試験経路について１経路ずつ確認していく。
【0084】
一方、インターフェースが重複している試験経路が削除できると判断した場合には（ステップＳ８４のＹＥＳ）、試験経路抽出部８５は、削除する試験経路に対する、抽出試験経路記憶テーブル９４の抽出フラグＦ３に「０」を格納する（ステップＳ８５）。そして、試験経路抽出部８５は、全ての試験経路について重複の有無を特定したか否かを判断し（ステップＳ８６）、まだ残っている試験経路がある場合には（ステップＳ８６のＮＯ）、ステップＳ８２に戻り、上述した処理を繰り返し、抽出フラグＦ３が「１」の試験経路について１経路ずつ確認していく。
【0085】
その後、全ての試験経路について重複の有無の確認（重複した試験経路の削除）を行った場合には（ステップＳ７８のＹＥＳ）、試験経路抽出部８５は、当該処理を終了する。
【0086】
なお、上述した実施形態において、接続装置（ＣＰＵ、メモリ）、接続装置ではないが接続装置の有効状態によって使用される装置（メモリ制御装置）の配置や、種類、種類数、個数などは、図１に示す構成に限定されない。
【0087】
また、上述した実施形態において、システム４０の形態（運用サーバ５０＋テストサーバ７０）は、図１に示す構成に限定されない。特に、テストプログラム８２を保持する場所は、テストサーバ７０に限定せず、プログラムを動作させる場所も限定されない。
【0088】
また、上述した実施形態では、抽出した試験経路の記憶方法として、抽出試験経路記憶テーブル９４で抽出フラグＦ１～Ｆ３を用いているが、記憶方法はこれに限定されない。
【0089】
また、上述した実施形態では、ＣＰＵ１１～１８を起点に考えているが、大規模構成で実施する際など、起点はＣＰＵ１１～１８に限定されない。
【0090】
また、上述した実施形態において、試験経路テーブル９１の行に格納される要素の種類や、個数などは、図３に示す構成に限定されない。
【0091】
また、上述した実施形態において、メモリ制御装置インターフェーステーブル９２の行に格納される要素の種類や、個数などは、図４に示す構成に限定されない。
【0092】
また、上述した実施形態において、接続有無登録テーブル９３の行に格納される要素の種類や、個数などは、図５に示す構成に限定されない。
【0093】
また、上述した実施形態において、抽出試験経路記憶テーブル９４の行に格納される要素の種類や、個数などは、図６に示す構成に限定されない。
【0094】
上述した実施形態によれば、接続装置（ＣＰＵ１１～１８、メモリ２１～２８）の試験経路について、各試験経路に含まれるインターフェースが重複していなか判断し、重複したインターフェースがあった場合には、そのインターフェースが含まれる試験経路が削除可能であるか判断し、少なくとも他の試験経路で代替可能であれば、重複したインターフェースが含まれる試験経路を、全試験経路から削除することで、最短で有効なインターフェースを網羅する適切な試験組み合わせを抽出するようにしたので、オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮することができる。
【0095】
また、上述した実施形態によれば、複数の試験経路ＴＲ１～ＴＲ６のうち、複数のメモリ制御装置３１～３４同士を接続するインターフェースＩＦ３０～ＩＦ３５のうち、重複するインターフェースを含む試験経路を抽出し、複数の試験経路ＴＲ１～ＴＲ６から重複するインターフェースＩＦ１、ＩＦ１０を含む試験経路ＴＲ２を削除するようにしたので、最短で有効なインターフェースを網羅する適切な試験組み合わせを抽出するようにしたので、オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮することができる。
【0096】
また、上述した実施形態によれば、複数の試験経路ＴＲ１～ＴＲ６のうち、任意の試験経路ＴＲ２に含まれる複数のインターフェースＩＦ１、ＩＦ３０、ＩＦ１２のそれぞれが、他の試験経路ＴＲ３のインターフェースＩＦ１、ＩＦ３０と、試験経路ＴＲ５のインターフェースＩＦ１２と重複する場合、重複する試験経路として抽出するようにしたので、オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮することができる。
【0097】
また、上述した実施形態によれば、複数の接続装置（ＣＰＵ１１～１８、メモリ２１～２８）は、使用有無に応じて有効／無効に指定可能であり、有効に指定された接続装置における複数の試験経路だけを、重複する試験経路として抽出する対象とするようにしたので、試験経路の数を削減することができ、オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮することができる。
【0098】
図１３は、本実施形態による情報処理装置の最小構成を示すブロック図である。
本実施形態による情報処理装置は、少なくとも、記憶手段１１０、重複経路抽出手段１１１、重複経路削除手段１１２、および診断試験実行手段１１３を備えればよい。記憶手段１１０は、複数の接続装置１００、１００、…、１００を複数のインターフェースＩＦ１００～ＩＦ１０７を介して互いに接続している複数の試験経路に関する情報を記憶する。重複経路抽出手段１１１は、複数の試験経路に関する情報に基づいて、複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する。重複経路削除手段１１２は、重複経路抽出手段１１１によって抽出された重複する試験経路を、複数の試験経路から削除する。診断試験実行手段１１３は、複数の試験経路のうち、残った試験経路に対して診断試験を実行する。
本実施形態による情報処理装置は、少なくとも、記憶手段１１０、重複経路抽出手段１１１、重複経路削除手段１１２、および診断試験実行手段１１３を備えればよい。記憶手段１１０は、複数の接続装置１００、１００、…、１００を複数のインターフェースＩＦ１００～ＩＦ１０７を介して互いに接続している複数の試験経路に関する情報を記憶する。重複経路抽出手段１１１は、複数の試験経路に関する情報に基づいて、複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する。重複経路削除手段１１２は、重複経路抽出手段１１１によって抽出された重複する試験経路を、複数の試験経路から削除する。診断試験実行手段１１３は、複数の試験経路のうち、残った試験経路に対して診断試験を実行する。
【0099】
以上、この発明のいくつかの実施形態について説明したが、この発明は、これらに限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の特許請求の範囲に記載された発明を付記する。
以下に、本願出願の特許請求の範囲に記載された発明を付記する。
【0100】
（付記１）
複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶手段と、前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出手段と、前記重複経路抽出手段によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除手段と、前記複数の試験経路のうち、前記重複経路削除手段により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行手段と、を備えることを特徴とする情報処理装置。
複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶手段と、前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出手段と、前記重複経路抽出手段によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除手段と、前記複数の試験経路のうち、前記重複経路削除手段により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行手段と、を備えることを特徴とする情報処理装置。
【0101】
（付記２）
前記複数の接続装置の動作を制御する複数の制御装置を更に含み、前記複数のインターフェースは、前記複数の制御装置と前記複数の接続装置、および前記複数の制御装置を接続し、前記重複経路抽出手段は、前記複数の試験経路のうち、前記複数の制御装置を接続するインターフェースのうち、重複するインターフェースを含む試験経路を抽出し、前記重複経路削除手段は、前記複数の試験経路から前記重複するインターフェースを含む試験経路を削除する、ことを特徴とする付記１に記載の情報処理装置。
前記複数の接続装置の動作を制御する複数の制御装置を更に含み、前記複数のインターフェースは、前記複数の制御装置と前記複数の接続装置、および前記複数の制御装置を接続し、前記重複経路抽出手段は、前記複数の試験経路のうち、前記複数の制御装置を接続するインターフェースのうち、重複するインターフェースを含む試験経路を抽出し、前記重複経路削除手段は、前記複数の試験経路から前記重複するインターフェースを含む試験経路を削除する、ことを特徴とする付記１に記載の情報処理装置。
【0102】
（付記３）
前記重複経路抽出手段は、前記複数の試験経路のうち、任意の試験経路に含まれる前記複数のインターフェースのそれぞれが、複数の他の試験経路を構成する前記複数のインターフェースのぞれぞれと重複する場合、前記重複する試験経路として抽出する、ことを特徴とする付記１または付記２に記載の情報処理装置。
前記重複経路抽出手段は、前記複数の試験経路のうち、任意の試験経路に含まれる前記複数のインターフェースのそれぞれが、複数の他の試験経路を構成する前記複数のインターフェースのぞれぞれと重複する場合、前記重複する試験経路として抽出する、ことを特徴とする付記１または付記２に記載の情報処理装置。
【0103】
（付記４）
前記複数の接続装置は、使用有無に応じて有効／無効に指定可能であり、前記複数の試験経路は、有効に指定された接続装置で構成される、ことを特徴とする付記１から付記３の何れか一つに記載の情報処理装置。
前記複数の接続装置は、使用有無に応じて有効／無効に指定可能であり、前記複数の試験経路は、有効に指定された接続装置で構成される、ことを特徴とする付記１から付記３の何れか一つに記載の情報処理装置。
【0104】
なお、本発明における処理部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより特典情報の制御処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、インターネットやＷＡＮ、ＬＡＮ、専用回線等の通信回線を含むネットワークを介して接続された複数のコンピュータ装置を含んでもよい。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、ネットワークを介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、上述した機能の一部を実現するためのものであってもよい。さらに、上述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【0105】
また、上述した機能の一部または全部を、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路として実現してもよい。上述した各機能は個別にプロセッサ化してもよいし、一部、または全部を集積してプロセッサ化してもよい。また、集積回路化の手法はＬＳＩに限らず専用回路、または汎用プロセッサで実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。
【符号の説明】
【0106】
１１～１８ ＣＰＵ
２１～２８ メモリ
３１～３４ メモリ制御装置
ＩＦ１～ＩＦ８、ＩＦ１０～ＩＦ１７、ＩＦ３０～ＩＦ３５ インターフェース
５０ 運用サーバ
７０ テストサーバ
６０、７２ 試験実行通信部
８０ 試験実行制御部
８１ 試験経路抽出データ部
８２ テストプログラム
８３ 装置接続有無確認部
８４ 機能試験部
８５ 試験経路抽出部
８６ 抽出試験経路記憶部
２１～２８ メモリ
３１～３４ メモリ制御装置
ＩＦ１～ＩＦ８、ＩＦ１０～ＩＦ１７、ＩＦ３０～ＩＦ３５ インターフェース
５０ 運用サーバ
７０ テストサーバ
６０、７２ 試験実行通信部
８０ 試験実行制御部
８１ 試験経路抽出データ部
８２ テストプログラム
８３ 装置接続有無確認部
８４ 機能試験部
８５ 試験経路抽出部
８６ 抽出試験経路記憶部
【要約】
【課題】オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮する。
【解決手段】試験経路抽出データ部８１は、起動時に作成された、構成情報、試験経路テーブル、メモリ制御装置インターフェーステーブルを格納している。試験経路抽出部８５は、全試験経路の中から、重複するインターフェースが含まれている試験経路を削除し、対象となるインターフェースを最小の回数で網羅する試験組み合わせを自動で抽出する。抽出試験経路記憶部８６は、試験経路抽出部８５で抽出した試験経路を、抽出試験経路記憶テーブルに記憶する。試験実行制御部８０は、機能試験部８４に格納されている試験プログラムに従って、抽出した試験経路に対して、運用サーバ５０における診断試験を実行させる。
【選択図】図１
【解決手段】試験経路抽出データ部８１は、起動時に作成された、構成情報、試験経路テーブル、メモリ制御装置インターフェーステーブルを格納している。試験経路抽出部８５は、全試験経路の中から、重複するインターフェースが含まれている試験経路を削除し、対象となるインターフェースを最小の回数で網羅する試験組み合わせを自動で抽出する。抽出試験経路記憶部８６は、試験経路抽出部８５で抽出した試験経路を、抽出試験経路記憶テーブルに記憶する。試験実行制御部８０は、機能試験部８４に格納されている試験プログラムに従って、抽出した試験経路に対して、運用サーバ５０における診断試験を実行させる。
【選択図】図１
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】