特許 7549213 ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-03

(45)【発行日】2024-09-11

(54)【発明の名称】ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240904BHJP

【ＦＩ】

H02M3/28 H

【請求項の数】 5

(21)【出願番号】P 2020211803

(22)【出願日】2020-12-21

(65)【公開番号】P2022098323

(43)【公開日】2022-07-01

【審査請求日】2023-12-01

(73)【特許権者】

【識別番号】000003942

【氏名又は名称】日新電機株式会社

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】清水 健介

【審査官】上野 力

(56)【参考文献】

【文献】特開２０２０－００５３３０（ＪＰ，Ａ）

【文献】特開２０１９－１１８２３４（ＪＰ，Ａ）

【文献】特開２０１３－１２３３２８（ＪＰ，Ａ）

【文献】特開２０２０－１１４０９４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

それぞれが、一対の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、１次側第１レグと１次側第２レグとからなる１次側ブリッジ回路と、
それぞれが、一対の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、２次側第１レグと２次側第２レグとからなる２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記１次側スイッチング素子及び前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、
前記制御部は、
前記１次側ブリッジ回路のレグ間の位相差を０とし、各前記１次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、
前記１次側第２レグの前記１次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、
前記２次側ブリッジ回路のレグ間に位相差を設け、各前記２次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、
前記２次側第２レグの前記２次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御することを特徴とする、ＤＣ－ＤＣコンバータ。

【請求項2】

前記制御部は、
前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とを、前記変換部から前記２次側ブリッジ回路に流れる変換部２次側電流のピーク値の大きさが所定値以上になるように定めることを特徴とする、請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項3】

前記所定値は、前記２次側スイッチング素子のターンオン時のゼロボルトスイッチングを可能にする電流値であることを特徴とする、請求項２に記載のＤＣ－ＤＣコンバータ。

【請求項4】

前記制御部は、
前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とが等しい条件のもとで、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とを定めることを特徴とする、請求項２または３に記載のＤＣ－ＤＣコンバータ。

【請求項5】

前記制御部は、
前記１次側第２レグの前記１次側スイッチング素子については、更に各半周期内にも第１位相間隔で２回のスイッチングを行うように制御し、
前記２次側第２レグの前記２次側スイッチング素子については、更に各半周期内にも第２位相間隔で２回のスイッチングを行うように制御し、
１次側から２次側へ、または２次側から１次側へと輸送する電力に応じて、前記第１位相間隔及び前記第２位相間隔を定めることを特徴とする、請求項１から４のいずれか１項に記載のＤＣ－ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

２つのレグから構成される第１のブリッジ回路と、トランスと、２つのレグから構成される第２のブリッジ回路と、から構成されるデュアルブリッジＤＣ－ＤＣコンバータが知られている。特許文献１には、特定の制御を行うことで、スイッチング素子においてＺＶＳ（ゼロボルトスイッチング：Zero Voltage Switching）を実現するＤＣ－ＤＣコンバータが開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－５３３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述のような従来技術は、ＤＣ－ＤＣコンバータの低出力領域では、ＺＶＳが実現できなくなる課題があった。

【0005】

本発明の一態様は、上記課題に鑑みてなされたものであり、低出力領域においても、スイッチング素子のＺＶＳが可能となる、ＤＣ－ＤＣコンバータを実現することを目的とする。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、それぞれが、一対の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、１次側第１レグと１次側第２レグとからなる１次側ブリッジ回路と、それぞれが、一対の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、２次側第１レグと２次側第２レグとからなる２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子及び前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、前記１次側ブリッジ回路のレグ間の位相差を０とし、各前記１次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記１次側第２レグの前記１次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、前記２次側ブリッジ回路のレグ間に位相差を設け、各前記２次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記２次側第２レグの前記２次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御する。

【発明の効果】

【0007】

本発明の一態様によれば、ＤＣ－ＤＣコンバータにおける低出力時において、低損失で電力輸送できるＤＣ－ＤＣコンバータを実現できる。

【図面の簡単な説明】

【0008】

【図1】実施形態１に係るＤＣ－ＤＣコンバータを示す回路図である。

【図2】実施形態１に係るＤＣ－ＤＣコンバータの動作を示すタイミングチャートである。

【図3】実施形態１に係るＤＣ－ＤＣコンバータのタイミングチャートのうち、トランス１次側電圧、トランス２次側電圧、トランス１次側電流、トランス２次側電流、および出力電力を拡大して示した図である。

【図4】ある時のＤＣ－ＤＣコンバータにおける等価回路での電流の経路を示す図である。

【図5】ある時のＤＣ－ＤＣコンバータにおける等価回路での電流の経路を示す図である。

【図6】ある時のＤＣ－ＤＣコンバータにおける等価回路での電流の経路を示す図である。

【図7】制御部の構成を示すブロック図である。

【図8】低出力時におけるＤＣ－ＤＣコンバータのタイミングチャートである。

【発明を実施するための形態】

【0009】

〔実施形態１〕
以下、図１～８を用いて、本発明の一実施形態について、詳細に説明する。

【0010】

（ＤＣ－ＤＣコンバータの構成）
図１は、実施形態１に係るＤＣ－ＤＣコンバータ１を示す回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。１次側ブリッジ回路１０は、直流電源Ｅ１に接続されている。２次側ブリッジ回路２０は、直流電源Ｅ２に接続されている。直流電源Ｅ１の出力電圧は、１次側電圧Ｖ１である。直流電源Ｅ１を流れる１次側電流Ｉ１とする。直流電源Ｅ２の出力電圧は、２次側電圧Ｖ２である。直流電源Ｅ２を流れる２次側電流Ｉ２とする。ここで、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、２次側電流Ｉ２のそれぞれは、時間平均値を表す。

【0011】

１次側ブリッジ回路１０は、４つのスイッチング素子が設けられたフルブリッジ回路に、コンデンサ素子Ｃ１が並列に接続されている。１次側ブリッジ回路１０は、１次側第１レグ１１と、１次側第２レグ１２と、コンデンサ素子Ｃ１とにより構成されている。１次側第１レグは、スイッチング素子Ｓ１とスイッチング素子Ｓ２とが直列に接続されている。１次側第２レグは、スイッチング素子Ｓ３とスイッチング素子Ｓ４とが直列に接続されている。

【0012】

２次側ブリッジ回路２０は、４つのスイッチング素子が設けられたフルブリッジ回路に、コンデンサ素子Ｃ２が並列に接続されている。２次側ブリッジ回路２０は、２次側第１レグ２１と、２次側第２レグ２２と、コンデンサ素子Ｃ２とにより構成されている。２次側第１レグは、スイッチング素子Ｓ５とスイッチング素子Ｓ６とが直列に接続されている。２次側第２レグは、スイッチング素子Ｓ７とスイッチング素子Ｓ８とが直列に接続されている。

【0013】

スイッチング素子Ｓ１～Ｓ８には、還流ダイオードＤ１～Ｄ８がそれぞれ並列に接続されている。また、スイッチング素子Ｓ１～Ｓ８には、スナバコンデンサＣｓｎｕｂ１～Ｃｓｎｕｂ８がそれぞれ並列に接続されている。

【0014】

変換部３０は、トランスＴｒと、リアクトルＬ１と、リアクトルＬ２とを備える。リアクトルＬ１は、スイッチング素子Ｓ１とスイッチング素子Ｓ２との接続点と、トランスＴｒの１次巻線に接続されている。リアクトルＬ２は、スイッチング素子Ｓ３とスイッチング素子Ｓ４との接続点と、トランスＴｒの１次巻線に接続されている。リアクトルＬ１およびリアクトルＬ２で表せるインダクタンス成分は、トランスＴｒの漏れインダクタンスを含む。トランスＴｒの２次巻線は、スイッチング素子Ｓ５とスイッチング素子Ｓ６との接続点およびスイッチング素子Ｓ７とスイッチング素子Ｓ８との接続点に接続されている。このように図１の回路図においては、変換部３０のインダクタンス成分が、１次側に設けられたリアクトルＬ１と、リアクトルＬ２として等価的に表されている。

【0015】

制御部４０は、１次側電圧Ｖ１、１次側電流Ｉ１、２次側電圧Ｖ２、および２次側電流Ｉ２を参照して、スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。

【0016】

（ＤＣ－ＤＣコンバータの基本動作）
図２は、実施形態１に係るＤＣ－ＤＣコンバータ１の動作を示すタイミングチャートである。一般的に知られているように、各レグにおいて２つのスイッチング素子が同時に導通すると流れる貫通電流を防ぐために、オンオフの切替えの際には、これら２つのスイッチング素子を双方ともオフとするゲート信号を発するデッドタイムを設ける必要がある。しかし、以下の説明及び図２では、説明を分かりやすくするためにデッドタイムを無視している。しかしながら、スイッチング素子をオンに転じる際にはデッドタイムだけ遅延させたタイミングで、ゲート信号をオンに転じるように、制御される。

【0017】

制御部４０は、指令値ｖｒｅｆと第１三角波ｖｔｒ１とからスイッチングタイミングを生成する。第１三角波ｖｔｒ１は、周期２πの振幅１の三角波であり、図２においては鎖線で示す。指令値ｖｒｅｆは、第１三角波ｖｔｒ１の中央値を通る。

【0018】

１次側ブリッジ回路１０のスイッチングタイミングは、指令値ｖｒｅｆと第１三角波ｖｔｒ１との大小関係によって、１次側ブリッジ回路１０のスイッチングタイミングは生成される。すなわち、指令値ｖｒｅｆよりも第１三角波ｖｔｒ１が大きい時、スイッチング素子Ｓ１のゲート信号はオフし、指令値ｖｒｅｆよりも第１三角波ｖｔｒ１が小さい時、スイッチング素子Ｓ１のゲート信号はオンする。結果的に、指令値ｖｒｅｆが第１三角波ｖｔｒ１の中央値であるため、半周期πごとにスイッチングする。スイッチング素子Ｓ２のゲート信号は、スイッチング素子Ｓ１のゲート信号のオンオフを逆転した信号である。

【0019】

ここで、第１三角波ｖｔｒ１と逆位相の第２三角波ｖｔｒ２を定義する。第２三角波ｖｔｒ２は、第１三角波ｖｔｒ１と異なる振幅をもつ三角波であり、図２においては鎖線で示す。

【0020】

第２三角波ｖｔｒ２とスイッチング素子Ｓ１のゲート信号を比較し、大小関係によって、スイッチング素子Ｓ３のゲート信号は生成される。すなわち、スイッチング素子Ｓ１のゲート信号よりも第２三角波ｖｔｒ２が大きい時、スイッチング素子Ｓ３のゲート信号はオンし、スイッチング素子Ｓ１のゲート信号よりも第２三角波ｖｔｒ２が小さい時、スイッチング素子Ｓ３のゲート信号はオフする。スイッチング素子Ｓ４のゲート信号は、スイッチング素子Ｓ３のゲート信号のオンオフを逆転した信号である。

【0021】

したがって、１次側ブリッジ回路１０においては、１次側第１レグ１１と１次側第２レグ１２との間に位相差が設けられない。また、１次側第１レグ１１は、時刻ｔ０および時刻ｔ７でスイッチングし、１次側第２レグ１２は、時刻ｔ０、時刻ｔ３、時刻ｔ５および時刻ｔ７でスイッチングする。１次側第２レグでは１次側第１レグの３倍スイッチングを行う。

【0022】

次に、２次側第１レグ２１のスイッチングタイミングは、１次側第１レグ１１のスイッチングタイミングに対して、ブリッジ間位相差φＢ遅れたものである。すなわち、２次側第１レグ２１のスイッチングタイミングは、時刻ｔ０よりもブリッジ間位相差φＢ遅れた時刻ｔ１となる。

【0023】

２次側第１レグ２１と２次側第２レグ２２とのスイッチングタイミングには、レグ間位相差φＬの時間差が設けられ、２次側第２レグ２２でのスイッチングが実行される。さらに、２次側第２レグ２２に関しては、１次側第２レグ１２の場合と同様にして、第２三角波ｖｔｒ２とスイッチング素子Ｓ１のゲート信号との大小関係を比較し、ブリッジ間位相差φＢとレグ間位相差φＬとの合計だけ遅らせたタイミングでスイッチングする。

【0024】

このように、２次側ブリッジ回路２０においては、２次側第１レグ２１と２次側第２レグ２２との間にレグ間位相差φＬが設けられる。また、２次側第１レグ２１は、時刻ｔ１でスイッチングし、２次側第２レグ２２は、時刻ｔ２、時刻ｔ４、および時刻ｔ６でスイッチングする。２次側第２レグでは２次側第１レグの３倍スイッチングを行う。

【0025】

したがって、１次側ブリッジ回路のレグ間の位相差を０とし、１次側スイッチング素子Ｓ１～Ｓ４については、それぞれが半周期毎にスイッチングを行うように制御する。さらに、１次側第２レグの１次側スイッチング素子Ｓ３・Ｓ４については、更に各半周期内にも第１位相間隔δ１で２回のスイッチングを行うように制御する。第１位相間隔δ１は、第２三角波ｖｔｒ２の振幅によって間接的に定まる値である。

【0026】

２次側ブリッジ回路のレグ間にレグ間位相差φＬを設け、２次側スイッチング素子Ｓ５～Ｓ８については、それぞれが半周期毎にスイッチングを行うように制御する。さらに、２次側第２レグの２次側スイッチング素子Ｓ７・Ｓ８については、更に各半周期内にも第２位相間隔δ２で２回のスイッチングを行うように制御する。第２位相間隔δ２は、第２三角波ｖｔｒ２の振幅によって間接的に定まる値である。

【0027】

時刻ｔ０からｔ７までで、半周期であり、残りの半周期では、各時刻でのスイッチング素子Ｓ１～Ｓ８のゲート信号は全てオンオフを逆転した信号である。

【0028】

ここで、第２三角波ｖｔｒ２とスイッチング素子Ｓ１とを比較することで、他のスイッチング素子のゲート信号を生成しているが、それぞれの信号に関して説明する。スイッチング素子Ｓ１のオンオフの電圧差は１である。スイッチング素子Ｓ１のゲート信号は、オフの場合に０を、オンの場合に１を取る。半周期毎には１次側第２レグのスイッチングを行うため、第２三角波ｖｔｒ２の中央値は、スイッチング素子Ｓ１のゲート信号の中央値と同じで０．５である。そのため、第２三角波ｖｔｒ２は、第２三角波ｖｔｒ２の振幅が２αの場合、０．５－αから０．５＋αの範囲で値が変化する三角波である。

【0029】

上述した説明では、第１位相間隔δ１および第２位相間隔δ２は、ともに第２三角波ｖｔｒ２より導出できる値なため、等しい値になるが、異なる値でもよい。この場合、２次側第２レグ２２での２次側スイッチング素子Ｓ７・Ｓ８のスイッチングタイミングは、第２三角波ｖｔｒ２によって導出されるのではなく、第３三角波ｖｔｒ３によって導出される。２次側第２レグ２２に関しては、１次側第２レグ１２の場合と同様にして、第３三角波ｖｔｒ３とスイッチング素子Ｓ１のゲート信号との大小関係を比較し、ブリッジ間位相差φＢとレグ間位相差φＬとの合計だけ遅らせたタイミングでスイッチングする。また、第３三角波ｖｔｒ３は、第３三角波ｖｔｒ３の振幅が２βの場合、０．５－βから０．５＋βの範囲で値が変化する三角波である。

【0030】

第２三角波ｖｔｒ２と第３三角波ｖｔｒ３とで異なる三角波を用いることで、ＤＣ－ＤＣコンバータ１の１次側電圧Ｖ１または２次側電圧Ｖ２が変動するような環境に対応することができるようになる。その際、第２三角波ｖｔｒ２と第３三角波ｖｔｒ３との振幅は、トランス１次側電圧ｖｔ１とトランス２次側電圧ｖｔ２との実効値がある程度等しくなり、かつＺＶＳの条件を満たすように、第２三角波ｖｔｒ２と第３三角波ｖｔｒ３との振幅を決定する。また、第２三角波ｖｔｒ２と第３三角波ｖｔｒ３とで異なる三角波を用いることで、電圧変動が起こっても、第１位相間隔δ１と第２位相間隔δ２とを調整して出力電直の調整を行うことは変わらない。

【0031】

（片側還流または両側還流）
図３は、実施形態１に係るＤＣ－ＤＣコンバータ１のタイミングチャートのうち、トランス１次側電圧ｖｔ１、トランス２次側電圧ｖｔ２、トランス１次側電流ｉｔ１、トランス２次側電流ｉｔ２、および出力電力Ｐｏｕｔを拡大して示した図である。

【0032】

図２および図３に示すように、時刻ｔ３において、トランス１次側電圧ｖｔ１は０となる。図４は、この時のＤＣ－ＤＣコンバータ１における等価回路での電流の経路を示す図である。図４に示すように、１次側ブリッジ回路では、スイッチング素子Ｓ１と還流ダイオードＤ３とに電流が流れ還流しており、２次側ブリッジ回路では、還流ダイオードＤ５から直流電源Ｅ２を通り、還流ダイオードＤ８に電流が流れる。直流電源Ｅ２によって還流電流は徐々に減少し、やがて反転する。

【0033】

このように、１次側ブリッジ回路１０または２次側ブリッジ回路２０にて、還流が発生し、トランス１次側電圧ｖｔ１またはトランス２次側電圧ｖｔ２が０になる場合を片側還流と呼ぶ。なお、図４では、変換部３０をインダクタンス成分のみで表した等価回路でＤＣ－ＤＣコンバータ１を表している。

【0034】

次に、時刻ｔ４において、トランス２次側電圧ｖｔ２は０となる。よって、時刻ｔ４から時刻ｔ５の間においては、トランス１次側電圧ｖｔ１およびトランス２次側電圧ｖｔ２がともに０である。図５は、この時のＤＣ－ＤＣコンバータ１における等価回路での電流の経路を示す図である。図５に示すように、１次側ブリッジ回路では、スイッチング素子Ｓ１と還流ダイオードＤ３とに電流が流れ還流しており、２次側ブリッジ回路では、スイッチング素子Ｓ５と還流ダイオードＤ７に電流が流れ還流している。

【0035】

このように、１次側ブリッジ回路１０および２次側ブリッジ回路２０にて還流が発生し、トランス１次側電圧ｖｔ１およびトランス２次側電圧ｖｔ２がともに０になる場合を両側還流と呼ぶ。

【0036】

次に、時刻ｔ５において、１次側第２レグ１２はスイッチングすることで、トランス１次側電圧ｖｔ１は０ではなくなる。図６は、この時のＤＣ－ＤＣコンバータ１における等価回路での電流の経路を示す図である。そのため、図６に示すように、１次側ブリッジ回路では、還流ダイオードＤ１から直流電源Ｅ１を通り、還流ダイオードＤ４に電流が流れ、２次側ブリッジ回路では、スイッチング素子Ｓ５と還流ダイオードＤ７に電流が流れ還流している。直流電源Ｅ１によって還流電流は徐々に減少し、やがて再反転する。

【0037】

ここで、時刻ｔ３から時刻ｔ５の間における１次側ブリッジ回路１０で還流が発生している期間が第１位相間隔δ１に対応する。また、時刻ｔ４から時刻ｔ６における２次側ブリッジ回路２０で還流が発生している期間を第２位相間隔δ２に対応する。

【0038】

図３に示すように、時刻ｔ３から時刻ｔ６にかけて、出力電力Ｐｏｕｔ＝Ｖ２×Ｉ２が低下している。これは、片側還流または両側還流となっているためである。

【0039】

その結果、ＤＣ－ＤＣコンバータ１では、低出力時においても２次側スイッチング素子のターンオン時の瞬時電流を、ＺＶＳを可能にする十分な電流値にすることができる。そのため、ＤＣ－ＤＣコンバータ１では、低出力時においても、ＺＶＳが可能になる。

【0040】

（ＤＣ－ＤＣコンバータの理論計算）
時刻ｔ０～時刻ｔ７での電流理論式は次のようになる。

【数1】

【数2】

【数3】

【数4】

【数5】

【数6】

【数7】

【0041】

【数8】

また、平均化した出力電力Ｐｏｕｔの式は次のようになる。ここで、第１位相間隔δ１および第２位相間隔δ２を無視した場合でのパルス幅をτとする。また、簡略化のために、Ｖ２’＝ｎ１／ｎ２×Ｖ２と表記している。

【0042】

【数9】

（１）～（８）式より、トランス１次側電圧ｖｔ１およびトランス２次側電圧ｖｔ２とトランスＴｒの巻き線比の整合が取れている場合において、δ１＝δ２とすることで、第１位相間隔δ１および第２位相間隔δ２の値によらず、各部の電流値は一定となる。また、トランス１次側電圧ｖｔ１およびトランス２次側電圧ｖｔ２に電圧変動が起こった際も、第１位相間隔δ１および第２位相間隔δ２をそれぞれ違う値で調節すれば、各部の電流値は一定になる。

【0043】

また、（９）式のＰａｌｌは、片側パルス幅制御の出力理論式を示しており、Ｐδは、片側還流および両側還流区間である、第１位相間隔δ１および第２位相間隔δ２がなかった場合での本来伝送されるはずだった電力をしめしている。したがって、第１位相間隔δ１および第２位相間隔δ２を調節することで、各部での瞬時電流を低減させることなく、平均化した輸送電力を低出力にすることができる。そのため、各部での瞬時電流は大出力時と変わらないため、低出力時においても損失を低減することができる。

【0044】

（ＤＣ－ＤＣコンバータの制御部）
図７は、制御部４０の構成を示すブロック図である。

【0045】

ブロック図５１により、ブリッジ間位相差φＢおよびレグ間位相差φＬを決定する。ＺＶＳ可能最小電流ｉｍｉｎ＿ＺＶＳに対し、係数ａをかけたものと、２次側電流ピーク値ｉｔ２＿ｐｅａｋとの差分を取ったものを、ＰＩＤ（Proportional Integral Differential）制御によって増幅する。増幅したものを、ブリッジ間位相差φＢおよびレグ間位相差φＬとする。ここで、２次側電流ピーク値ｉｔ２＿ｐｅａｋは、トランス２次側電流ｉｔ２の最大値（ピーク値）であり、例えば、図３における時刻ｔ２でのトランス２次側電流ｉｔ２などである。ＺＶＳ可能最小電流ｉｍｉｎ＿ＺＶＳおよび係数ａは次のようになる。

【数10】

【0046】

【数11】

すなわち、１次側ブリッジ回路１０と２次側ブリッジ回路２０との位相差であるブリッジ間位相差φＢと、２次側ブリッジ回路２０のレグ間の位相差であるレグ間位相差φＬとを、変換部３０から２次側ブリッジ回路に流れる２次側電流ピーク値ｉｔ２＿ｐｅａｋの大きさが、ＺＶＳ可能最小電流ｉｍｉｎ＿ＺＶＳに係数ａをかけた値になるように制御している。

【0047】

ブロック図５２により、指令値ｖｒｅｆと第１三角波ｖｔｒ１との大小関係を比較する。比較結果がスイッチング素子Ｓ１のゲート信号になり、その逆がスイッチング素子Ｓ２のゲート信号となる。また、スイッチング素子Ｓ１のゲート信号およびスイッチング素子Ｓ２のゲート信号に対し、ブリッジ間位相差分だけ位相を遅らせたものをそれぞれスイッチング素子Ｓ５のゲート信号およびスイッチング素子Ｓ６のゲート信号とする。

【0048】

ブロック図５３により、目標電力Ｐｏｕｔ＊と出力電力Ｐｏｕｔとの差分を取ったものを、ＰＩＤ制御によって増幅する。増幅したものをａｍｐと称する係数とする。

【0049】

ブロック図５４により、スイッチング素子Ｓ１のゲート信号と、振幅をａｍｐにした第２三角波ｖｔｒ２とを比較する。比較結果がスイッチング素子Ｓ３のゲート信号になり、その逆がスイッチング素子Ｓ４のゲート信号となる。

【0050】

ブロック図５５により、スイッチング素子Ｓ１のゲート信号と、振幅をａｍｐにした第２三角波ｖｔｒ２とを比較する。比較結果に対し、ブリッジ間位相差φＢおよびレグ間位相差φＬ分位相を遅らせたものが、スイッチング素子Ｓ７のゲート信号になり、その逆がスイッチング素子Ｓ８のゲート信号となる。第１位相間隔δ１と第２位相間隔δ２が等しくない場合、上述したように、ブロック図５５では第２三角波ｖｔｒ２の代わりに、第３三角波ｖｔｒ３を用いればよい。

【0051】

以上のようにａｍｐにより、間接的に第１位相間隔δ１および第２位相間隔δ２が決定され、輸送電力を決定している。

【0052】

（ＤＣ－ＤＣコンバータの立ち上げ手順）
次に実際に、ＤＣ－ＤＣコンバータ１を立ち上げる手順を説明する。

【0053】

ブリッジ間位相差φＢおよびレグ間位相差φＬを十分小さい値から徐々に大きくし、２次側電流ピーク値ｉｔ２＿ｐｅａｋがＺＶＳ可能最小電流ｉｍｉｎ＿ＺＶＳに到達するようにする。この時、ブリッジ間位相差φＢおよびレグ間位相差φＬは等しい値とする。この工程により、ＤＣ－ＤＣコンバータ１はＺＶＳ可能な状況で立ち上げができるようになる。この時、第１位相間隔δ１および第２位相間隔δ２は大きい値となるようにａｍｐの値を設定し、ほぼ電力を出力しない状態とする。

【0054】

次に、出力電力Ｐｏｕｔを目標電力Ｐｏｕｔ＊になるように、ａｍｐの値を変化させ、第２三角波ｖｔｒ２によって、スイッチング素子Ｓ１のゲート信号およびスイッチング素子Ｓ５のゲート信号を変調する。この時、ブリッジ間位相差φＢおよびレグ間位相差φＬは固定値とする。

【0055】

以上のように、ブリッジ間位相差φＢと、レグ間位相差φＬとが等しい条件のもとで、ブリッジ間位相差φＢとレグ間位相差φＬを定める。また、１次側から２次側へ、または２次側から１次側へと輸送する電力に応じて、第１位相間隔δ１および第２位相間隔δ２を定める。

【0056】

これらにより、低出力時においても、ＺＶＳ可能最小電流ｉｍｉｎ＿ＺＶＳを超すだけの瞬時電流を、２次側スイッチング素子Ｓ５～Ｓ８において保証することができ、ＺＶＳが可能になり、低損失での電力輸送が可能である。

【0057】

図８は、低出力時におけるＤＣ－ＤＣコンバータ１のタイミングチャートである。図８に示すように、ＤＣ－ＤＣコンバータの立ち上げ時を含む、低出力時においては、第２三角波ｖｔｒ２の振幅に対し、スイッチング素子Ｓ１およびスイッチング素子Ｓ５のゲート信号の振幅は小さい。そのため、時刻ｔ３および時刻ｔ４が早まり、時刻ｔ５および時刻ｔ６が遅くなり、第１位相間隔δ１および第２位相間隔δ２が長くなる。

【0058】

第１位相間隔δ１および第２位相間隔δ２を長くすることで、電力を輸送する期間を短くし、低出力での電力輸送が可能になる。この場合においても、（１）～（８）式の関係を満たせ、ブリッジ間位相差φＢおよびレグ間位相差φＬが等しければ、図２と図８とでの各時刻ｔ０～ｔ７での電流値は等しい。そのため、低出力時においても、２次側スイッチング素子Ｓ５～Ｓ８のターンオン時にＺＶＳを可能にする電流値を確保することができ、２次側スイッチング素子Ｓ５～Ｓ８においてＺＶＳが可能である。ＺＶＳの結果、無効電流を低減することができる。

【0059】

〔まとめ〕
本発明の態様１に係るＤＣ－ＤＣコンバータは、それぞれが、一対の１次側スイッチング素子と、各前記１次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、１次側第１レグと１次側第２レグとからなる１次側ブリッジ回路と、それぞれが、一対の２次側スイッチング素子と、各前記２次側スイッチング素子にそれぞれ並列に接続されるコンデンサ素子とを有した、２次側第１レグと２次側第２レグとからなる２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記１次側スイッチング素子及び前記２次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、前記１次側ブリッジ回路のレグ間の位相差を０とし、各前記１次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記１次側第２レグの前記１次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御し、前記２次側ブリッジ回路のレグ間に位相差を設け、各前記２次側スイッチング素子について、それぞれが半周期毎にスイッチングを行うように制御するとともに、前記２次側第２レグの前記２次側スイッチング素子については、更に各半周期内にも偶数回のスイッチングを行うように制御する。

【0060】

上記の構成によれば、ＤＣ－ＤＣコンバータにおいて、片側還流区間および両側還流区間を作ることができる。

【0061】

本発明の態様２に係るＤＣ－ＤＣコンバータは、上記態様１において、前記制御部は、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とを、前記変換部から前記２次側ブリッジ回路に流れる変換部２次側電流のピーク値の大きさが所定値以上になるように定める。

【0062】

上記の構成によれば、１次側ブリッジ回路と２次側ブリッジ回路との間の位相差と、２次側ブリッジ回路のレグ間の位相差とを、定めることができ、１次側から２次側へと電力を輸送することができる。

【0063】

本発明の態様３に係るＤＣ－ＤＣコンバータは、上記態様２において、前記所定値は、前記２次側スイッチング素子のターンオン時のゼロボルトスイッチングを可能にする電流値である。

【0064】

上記の構成によれば、片側還流区間および両側還流区間においても、ＺＶＳが可能になり、低出力時の損失を低減することができる。

【0065】

本発明の態様４に係るＤＣ－ＤＣコンバータは、上記態様２または３において、前記制御部は、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とが等しい条件のもとで、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間の位相差と、前記２次側ブリッジ回路のレグ間の位相差とを定める。

【0066】

上記の構成によれば、ＤＣ－ＤＣコンバータを立ち上げることができる。

【0067】

本発明の態様５に係るＤＣ－ＤＣコンバータは、上記態様１から４において、前記制御部は、前記１次側第２レグの前記１次側スイッチング素子については、更に各半周期内にも第１位相間隔で２回のスイッチングを行うように制御し、前記２次側第２レグの前記２次側スイッチング素子については、更に各半周期内にも第２位相間隔で２回のスイッチングを行うように制御し、１次側から２次側へ、または２次側から１次側へと輸送する電力に応じて、前記第１位相間隔及び前記第２位相間隔を定める。

【0068】

上記の構成によれば、出力する電力の調整を第１位相間隔および第２位相間隔の調整によって行うことができる。

【0069】

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

【符号の説明】

【0070】

１ ＤＣ－ＤＣコンバータ
１０ １次側ブリッジ回路
１１ １次側第１レグ
１２ １次側第２レグ
２０ ２次側ブリッジ回路
２１ ２次側第１レグ
２２ ２次側第２レグ
３０ 変換部
４０ 制御部
５１～５５ ブロック図
Ｃ１、Ｃ２ コンデンサ素子
Ｃｓｎｕｂ１～Ｃｓｎｕｂ８ スナバコンデンサ素子
Ｄ１～Ｄ８ 還流ダイオード
Ｅ１、Ｅ２ 直流電源
Ｉ１ １次側電流
Ｉ２ ２次側電流
ｉｔ１ トランス１次側電流
ｉｔ２ トランス２次側電流
Ｌ１、Ｌ２ リアクトル
Ｐｏｕｔ 出力電力
Ｐｏｕｔ＊ 目標電力
Ｓ１～Ｓ８ スイッチング素子
Ｔｒ トランス
ｔ０～ｔ７ 時刻
Ｖ１ １次側電圧
Ｖ２ ２次側電圧
ｖｔ１ トランス１次側電圧
ｖｔ２ トランス２次側電圧
ｖｒｅｆ 指令値
ｖｔｒ１ 第１三角波
ｖｔｒ２ 第２三角波
φＢ ブリッジ間位相差
φＬ レグ間位相差
δ１ 第１位相間隔
δ２ 第２位相間隔

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】