特許 7549251 出力回路、送信回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-03

(45)【発行日】2024-09-11

(54)【発明の名称】出力回路、送信回路及び半導体集積回路

(51)【国際特許分類】

   H03K 19/003 20060101AFI20240904BHJP

   H01L 21/822 20060101ALI20240904BHJP

   H01L 27/04 20060101ALI20240904BHJP

   H03K 17/687 20060101ALI20240904BHJP

   H03K 19/0175 20060101ALI20240904BHJP

   H04B 3/02 20060101ALI20240904BHJP

【ＦＩ】

H03K19/003 230

H01L27/04

H01L27/04 H

H03K17/687 F

H03K19/0175 220

H04B3/02

【請求項の数】 16

(21)【出願番号】P 2022502713

(86)(22)【出願日】2020-02-27

(86)【国際出願番号】 JP2020008029

(87)【国際公開番号】W WO2021171482

(87)【国際公開日】2021-09-02

【審査請求日】2023-01-16

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】舟山 拓実

(72)【発明者】

【氏名】松田 晶詳

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２０１６－１６７７４８（ＪＰ，Ａ）

【文献】特開２０１６－５４５４２（ＪＰ，Ａ）

【文献】特開２０１５－１６４２４８（ＪＰ，Ａ）

【文献】特表２００３－５０４８６０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ３／０２

Ｈ０３Ｋ１９／０１７５－１９／０１８５

Ｈ０３Ｋ１９／００３

Ｈ０３Ｋ１７／６８７－１７／６９５

Ｈ０１Ｌ２１／８２２－２１／８２４９

Ｈ０１Ｌ２７／０４

(57)【特許請求の範囲】

【請求項1】

第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに第１の入力信号が供給される、第１の導電型の第１の入力トランジスタと、
第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第１の入力信号と論理が同じである第２の入力信号が供給される、第２の導電型の第２の入力トランジスタと、
前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第１のスイッチトランジスタと、
前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第２のスイッチトランジスタと、
前記第１のクリップ電圧を生成する第１の電圧生成回路と、
前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される出力回路。

【請求項2】

前記第１の電圧生成回路は、
前記第１の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第１の抵抗と、
前記第２の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第２の抵抗とを有し、
前記第２の電圧生成回路は、
前記第１の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第３の抵抗と、
前記第２の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第４の抵抗とを有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の抵抗、前記第１の電源線及び前記第３の抵抗を介して電気的に接続され、かつ、前記第２の抵抗、前記第２の電源線及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。

【請求項3】

前記第１の電圧生成回路は、
第３の電源電位を有する第３の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第１の抵抗と、
前記第２の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第２の抵抗とを有し、
前記第２の電圧生成回路は、
第４の電源電位を有する第４の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第３の抵抗と、
前記第２の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第４の抵抗とを有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第２の抵抗、前記第２の電源線及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。

【請求項4】

前記第１の電圧生成回路と前記第２の電圧生成回路は、
第５の電源電位を有する第５の電源線と第３の中間ノードの間に設けられる第１の抵抗と、
前記第２の電源線と前記第３の中間ノードの間に設けられる第２の抵抗とを共有し、
前記第１の電圧生成回路は、前記第３の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、前記第１の抵抗及び前記第２の抵抗よりも大きい抵抗値を有する第３の抵抗を有し、
前記第２の電圧生成回路は、前記第３の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、前記第１の抵抗及び前記第２の抵抗よりも大きい抵抗値を有する第４の抵抗を有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第３の抵抗、前記第３の中間ノード及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。

【請求項5】

前記第５の電源電位は、前記第１の電源電位に等しい請求項４に記載の出力回路。

【請求項6】

前記第１のクリップ電圧と前記第２のクリップ電圧は、前記第１の電圧生成回路及び前記第２の電圧生成回路によって、相互に独立して生成される電圧である請求項１～３のいずれか１項に記載の出力回路。

【請求項7】

前記第１のカスコードトランジスタは、前記第１の導電型のトランジスタであり、
前記第２のカスコードトランジスタは、前記第２の導電型のトランジスタである請求項１～６のいずれか１項に記載の出力回路。

【請求項8】

前記第１のスイッチトランジスタは、前記第２の導電型のトランジスタであり、
前記第２のスイッチトランジスタは、前記第１の導電型のトランジスタである請求項１～７のいずれか１項に記載の出力回路。

【請求項9】

前記第１の入力トランジスタは、ｐチャネル電界効果トランジスタであり、
前記第２の入力トランジスタは、ｎチャネル電界効果トランジスタであり、
前記第１のカスコードトランジスタは、ｐチャネル電界効果トランジスタであり、
前記第２のカスコードトランジスタは、ｎチャネル電界効果トランジスタであり、
前記第１のスイッチトランジスタは、ｎチャネル電界効果トランジスタであり、
前記第２のスイッチトランジスタは、ｐチャネル電界効果トランジスタである請求項１～８のいずれか１項に記載の出力回路。

【請求項10】

前記第１の入力トランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第１の中間ノードに接続され、
前記第２の入力トランジスタは、ソースが前記第２の電源線に接続され、ドレインが前記第２の中間ノードに接続され、
前記第１のカスコードトランジスタは、ソースが前記第１の中間ノードに接続され、ドレインが前記出力ノードに接続され、
前記第２のカスコードトランジスタは、ソースが前記第２の中間ノードに接続され、ドレインが前記出力ノードに接続され、
前記第１のスイッチトランジスタは、ソースが前記第１の中間ノードに接続され、ドレインが前記第１のカスコードトランジスタのゲートに接続され、
前記第２のスイッチトランジスタは、ソースが前記第２のカスコードトランジスタのゲートに接続され、ドレインが前記第２の中間ノードに接続される請求項１～９のいずれか１項に記載の出力回路。

【請求項11】

前記第１の入力信号は、第１の範囲の電圧であり、
前記第２の入力信号は、前記第１の範囲とは異なる第２の範囲の電圧である請求項１～１０のいずれか１項に記載の出力回路。

【請求項12】

前記第１のスイッチトランジスタのゲートは、前記第１の範囲の電圧の第１のパワーダウン信号を入力し、
前記第２のスイッチトランジスタのゲートは、前記第２の範囲の電圧の第２のパワーダウン信号を入力する請求項１１に記載の出力回路。

【請求項13】

前記第２の範囲の電圧は、前記第１の範囲の電圧より低い請求項１１又は１２に記載の出力回路。

【請求項14】

前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、それぞれ、受けとる信号がパワーダウンを示す時に、相互に異なるタイミングでオフからオンに変化する請求項１～１３のいずれか１項に記載の出力回路。

【請求項15】

第２の入力信号に対してレベルが変換され、かつ論理が同じである第１の入力信号を出力するレベル変換回路と、
前記第１の入力信号と前記第２の入力信号が入力される出力回路とを有し、
前記出力回路は、
第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに前記第１の入力信号が供給される第１の導電型の第１の入力トランジスタと、
第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第２の入力信号が供給される第２の導電型の第２の入力トランジスタと、
前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第１のスイッチトランジスタと、
前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第２のスイッチトランジスタと、
前記第１のクリップ電圧を生成する第１の電圧生成回路と、
前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される送信回路。

【請求項16】

第２の入力信号を出力する内部回路と、
前記第２の入力信号が入力される送信回路とを有し、
前記送信回路は、
前記第２の入力信号に対して、レベルが変換され、かつ論理が同じである第１の入力信号を出力するレベル変換回路と、
前記第１の入力信号と前記第２の入力信号が入力される出力回路とを有し、
前記出力回路は、
第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに前記第１の入力信号が供給される第１の導電型の第１の入力トランジスタと、
第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第２の入力信号が供給される第２の導電型の第２の入力トランジスタと、
前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第１のスイッチトランジスタと、
前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第２のスイッチトランジスタと、
前記第１のクリップ電圧を生成する第１の電圧生成回路と、
前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出力回路、送信回路及び半導体集積回路に関する。

【背景技術】

【0002】

特許文献１には、高電位側電源と出力ノード間に直列に接続される第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、低電位側電源と出力ノードとの間に直列に接続される第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有する出力回路が開示されている。第１ＰＭＯＳトランジスタは高電位側電源の側に接続され、第２ＰＭＯＳトランジスタは出力ノード側に接続される。第１ＮＭＯＳトランジスタは低電位側電源の側に接続され、第２ＮＭＯＳトランジスタは出力ノード側に接続される。

【0003】

第１容量結合部は、第１端子と第２端子とを含み、第１ＰＭＯＳトランジスタのゲート端子に第１端子が接続され、第２ＰＭＯＳトランジスタのゲート端子または第２ＮＭＯＳトランジスタのゲート端子に第２端子が接続されて、第１ＰＭＯＳトランジスタのゲート端子の電位に基づいて第１、第２端子間の容量結合を制御する。

【0004】

第２容量結合部は、第３端子と第４端子とを含み、第１ＮＭＯＳトランジスタのゲート端子に第３端子が接続され、第２ＮＭＯＳトランジスタのゲート端子または第２ＰＭＯＳトランジスタのゲート端子に第４端子が接続されて、第１ＮＭＯＳトランジスタのゲート端子の電位に基づいて第３、第４端子間の容量結合を制御する。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１４－２０９７１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

トランジスタの耐圧よりも高い電圧がトランジスタに印加されると、トランジスタが破壊される可能性がある。

【0007】

本発明の目的は、パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができるようにすることである。

【課題を解決するための手段】

【0008】

出力回路は、第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに第１の入力信号が供給される、第１の導電型の第１の入力トランジスタと、第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第１の入力信号と論理が同じである第２の入力信号が供給される、第２の導電型の第２の入力トランジスタと、前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第１のスイッチトランジスタと、前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、受けとる信号がパワーダウンを示す時にオンする第２のスイッチトランジスタと、前記第１のクリップ電圧を生成する第１の電圧生成回路と、前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される。

【発明の効果】

【0009】

パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本実施形態による半導体集積回路の構成例を示す図である。

【図2】図２は、本実施形態によるドライバの構成例を示す回路図である。

【図3】図３は、１個の１．６５Ｖ電源を有するドライバの構成例を示す回路図である。

【図4】図４は、パワーダウン信号の電圧と中間ノードの電圧を示すタイミングチャートである。

【図5】図５は、１．６５Ｖ電源の構成例を示す回路図である。

【図6】図６は、１．６５Ｖ電源の他の構成例を示す回路図である。

【発明を実施するための形態】

【0011】

図１は、本実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、内部回路１０１と、送信回路１０２を有する。内部回路１０１は、送信するための入力信号ＤＴ１と、パワーダウンを示すパワーダウン信号ＰＤを出力する。入力信号ＤＴ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤは、例えば、パワーダウンモードではハイレベルであり、通常モードではローレベルである。送信回路１０２は、入力信号ＤＴ１と、パワーダウン信号ＰＤを受けとる。

【0012】

送信回路１０２は、レベル変換回路１１１と、レベル変換回路１１２と、インバータ１１３と、レベル変換回路１１４ａと、レベル変換回路１１４ｂと、ドライバ１１５ａと、ドライバ１１５ｂを有する。

【0013】

レベル変換回路１１１は、パワーダウン信号ＰＤに対して、論理反転し、かつレベル変換し、パワーダウン信号ＰＤ１をドライバ１１５ａ及び１１５ｂに出力する。パワーダウン信号ＰＤ１は、パワーダウン信号ＰＤに対して、論理が反転し、かつ、レベルが変換された信号である。パワーダウン信号ＰＤは、例えば、０Ｖ～０．９Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。

【0014】

レベル変換回路１１２は、パワーダウン信号ＰＤ１に対して、論理反転し、かつレベル変換し、パワーダウン信号ＰＤ２をドライバ１１５ａ及び１１５ｂに出力する。図４に示すように、パワーダウン信号ＰＤ２は、パワーダウン信号ＰＤ１に対して、論理が反転し、かつ、レベルが変換された信号である。レベル変換回路１１２により、パワーダウン信号ＰＤ２は、パワーダウン信号ＰＤ１に対して、わずかに遅延した信号になる。パワーダウン信号ＰＤ２の立ち上がり時刻ｔ２は、パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１よりわずかに遅れた時刻である。パワーダウン信号ＰＤ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ２は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。パワーダウンモードでは、パワーダウン信号ＰＤ１はローレベルであり、パワーダウン信号ＰＤ２はハイレベルである。通常モードでは、パワーダウン信号ＰＤ１はハイレベルであり、パワーダウン信号ＰＤ２はローレベルである。

【0015】

レベル変換回路１１４ａは、入力信号ＤＴ１を受けとり、入力信号ＤＴ１に対して、レベルが変換され、かつ論理が同じである入力信号ＤＴ２を出力する。入力信号ＤＴ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。入力信号ＤＴ２は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。

【0016】

ドライバ１１５ａは、出力回路であり、入力ノードＩＮ１と、入力ノードＩＮ２と、出力ノードＯＵＴを有する。ドライバ１１５ａの入力ノードＩＮ１は、入力信号ＤＴ１を受けとる。ドライバ１１５ａの入力ノードＩＮ２は、入力信号ＤＴ２を受けとる。ドライバ１１５ａの出力ノードＯＵＴは、入力信号ＤＴ１及びＤＴ２に対して、論理が反転した出力信号を出力する。ドライバ１１５ａの詳細は、図２を参照しながら後述する。

【0017】

インバータ１１３は、入力信号ＤＴ１を受けとり、入力信号ＤＴ１を論理反転した入力信号ＤＴ３を出力する。レベル変換回路１１４ｂは、入力信号ＤＴ３を受けとり、入力信号ＤＴ３に対して、レベルが変換され、かつ論理が同じである入力信号ＤＴ４を出力する。入力信号ＤＴ３は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。入力信号ＤＴ４は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。

【0018】

ドライバ１１５ｂは、出力回路であり、入力ノードＩＮ１と、入力ノードＩＮ２と、出力ノードＯＵＴを有する。ドライバ１１５ｂの入力ノードＩＮ１は、入力信号ＤＴ３を受けとる。ドライバ１１５ｂの入力ノードＩＮ２は、入力信号ＤＴ４を受けとる。ドライバ１１５ｂの出力ノードＯＵＴは、入力信号ＤＴ３及びＤＴ４に対して、論理が反転した出力信号を出力する。ドライバ１１５ａの出力ノードＯＵＴの出力信号とドライバ１１５ｂの出力ノードＯＵＴの出力信号は、相互に位相が反転した差動信号である。ドライバ１１５ｂの構成は、ドライバ１１５ａの構成と同様である。

【0019】

ドライバ１１５ａの出力ノードＯＵＴとドライバ１１５ｂの出力ノードＯＵＴは、ケーブル１０３を介して、終端抵抗１０４の両端に接続される。送信回路１０２は、ケーブル１０３を介して、差動信号を送信する。なお、送信回路１０２は、差動信号の代わりに、シングルエンド信号を送信してもよい。

【0020】

図２は、本実施形態によるドライバ１１５ａの構成例を示す回路図である。ドライバ１１５ｂもドライバ１１５ａと同様の構成を有するが、ドライバ１１５ａの構成を例に説明する。

【0021】

ドライバ１１５ａは、３．３Ｖ電源２０１と、１．６５Ｖ電源２０２ａ，２０２ｂと、バッファ２０３ａ，２０３ｂと、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂと、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａを有する。

【0022】

ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ及び２０６ｂは、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ及び２０６ａに対して、異なる導電型の電界効果トランジスタである。例えば、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａは、それぞれ、耐圧が１．８Ｖである。

【0023】

したがって、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａのそれぞれに１．８Ｖより高い電圧が印加されると、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａが破壊される可能性がある。

【0024】

ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａのそれぞれに１．８Ｖより高い電圧が印加されないようにすることにより、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａの破壊を防止する。

【0025】

３．３Ｖ電源２０１は、基準電位線２０７と３．３Ｖ線２０８の間に接続され、３．３Ｖ線２０８に３．３Ｖを供給する。３．３Ｖ線は、３．３Ｖの電源電位を有する電源線である。基準電位線２０７は、基準電位を有する電源線である。基準電位は、例えばグランド電位（０Ｖの電源電位）である。３．３Ｖは、基準電位より高い。

【0026】

１．６５Ｖ電源２０２ａは、電圧生成回路であり、基準電位線２０７と中間ノードＮ２ａの間に接続され、１．６５Ｖのクリップ電圧を生成し、１．６５Ｖのクリップ電圧を中間ノードＮ２ａに供給する。

【0027】

１．６５Ｖ電源２０２ｂは、電圧生成回路であり、基準電位線２０７と中間ノードＮ２ｂの間に接続され、１．６５Ｖのクリップ電圧を生成し、１．６５Ｖのクリップ電圧を中間ノードＮ２ｂに供給する。

【0028】

１．６５Ｖ電源２０２ｂが供給する１．６５Ｖのクリップ電圧は、１．６５Ｖ電源２０２ａが供給する１．６５Ｖのクリップ電圧と同じ電圧である。１．６５Ｖのクリップ電圧は、３．３Ｖ線２０８の３．３Ｖと基準電位線２０７の０Ｖとの中間電位である。

【0029】

ｐチャネル電界効果トランジスタ２０４ｂは、入力トランジスタであり、ソースが３．３Ｖ線２０８に接続され、ゲートがバッファ２０３ｂを介して入力ノードＩＮ２に接続され、ドレインが中間ノードＮ１ｂに接続される。ｐチャネル電界効果トランジスタ２０４ｂのゲートには、バッファ２０３ｂを介して、入力信号ＤＴ２が供給される。バッファ２０３ｂは、１．８Ｖ～３．３Ｖの範囲の入力信号ＤＴ２をｐチャネル電界効果トランジスタ２０４ｂのゲートに供給する。

【0030】

ｎチャネル電界効果トランジスタ２０４ａは、入力トランジスタであり、ソースが基準電位線２０７に接続され、ゲートがバッファ２０３ａを介して入力ノードＩＮ１に接続され、ドレインが中間ノードＮ１ａに接続される。ｎチャネル電界効果トランジスタ２０４ａのゲートには、バッファ２０３ａを介して、入力信号ＤＴ１が供給される。バッファ２０３ａは、０Ｖ～１．８Ｖの範囲の入力信号ＤＴ１をｎチャネル電界効果トランジスタ２０４ａのゲートに供給する。

【0031】

入力信号ＤＴ１は、０Ｖ～１．８Ｖの範囲の電圧である。入力信号ＤＴ２は、１．８Ｖ～３．３Ｖの範囲の電圧である。入力信号ＤＴ２は、入力信号ＤＴ１に対して、高い範囲の電圧であり、異なる範囲の電圧であり、論理が同じである。すなわち、入力信号ＤＴ１がハイレベル（１．８Ｖ）の場合には、入力信号ＤＴ２もハイレベル（３．３Ｖ）である。入力信号ＤＴ１がローレベル（０Ｖ）の場合には、入力信号ＤＴ２もローレベル（１．８Ｖ）である。

【0032】

ｐチャネル電界効果トランジスタ２０５ｂは、カスコードトランジスタであり、ソースが中間ノードＮ１ｂに接続され、ゲートが中間ノードＮ２ｂに接続され、ドレインが出力ノードＯＵＴに接続される。１．６５Ｖ電源２０２ｂは、ｐチャネル電界効果トランジスタ２０５ｂのゲートに１．６５Ｖのクリップ電圧を供給する。

【0033】

ｎチャネル電界効果トランジスタ２０５ａは、カスコードトランジスタであり、ソースが中間ノードＮ１ａに接続され、ゲートが中間ノードＮ２ａに接続され、ドレインが出力ノードＯＵＴに接続される。１．６５Ｖ電源２０２ａは、ｎチャネル電界効果トランジスタ２０５ａのゲートに１．６５Ｖのクリップ電圧を供給する。

【0034】

ｎチャネル電界効果トランジスタ２０６ｂは、スイッチトランジスタであり、ソースが中間ノードＮ１ｂに接続され、ドレインが中間ノードＮ２ｂに接続される。ｎチャネル電界効果トランジスタ２０６ｂのゲートは、パワーダウン信号ＰＤ２を受けとる。図４に示すように、パワーダウン信号ＰＤ２は、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ２は、パワーダウンモードではハイレベル（３．３Ｖ）になり、通常モードではローレベル（１．８Ｖ）になる。

【0035】

ｐチャネル電界効果トランジスタ２０６ａは、スイッチトランジスタであり、ソースが中間ノードＮ２ａに接続され、ドレインが中間ノードＮ１ａに接続される。ｐチャネル電界効果トランジスタ２０６ａのゲートは、パワーダウン信号ＰＤ１を受けとる。図４に示すように、パワーダウン信号ＰＤ１は、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ１は、パワーダウンモードではローレベル（０Ｖ）になり、通常モードではハイレベル（１．８Ｖ）になる。

【0036】

ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、１．６５Ｖ電源２０２ｂ及び１．６５Ｖ電源２０２ａを介して、電気的に接続される。

【0037】

まず、通常モードの動作を説明する。通常モードでは、パワーダウン信号ＰＤ１がハイレベルになり、パワーダウン信号ＰＤ２がローレベルになる。ｐチャネル効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オフ状態になる。

【0038】

ｐチャネル電界効果トランジスタ２０４ｂのゲートは、入力信号ＤＴ２を受けとる。ｎチャネル電界効果トランジスタ２０４ａのゲートは、入力信号ＤＴ１を入力する。

【0039】

入力信号ＤＴ１がローレベルである場合には、入力信号ＤＴ２もローレベルである。ｐチャネル電界効果トランジスタ２０４ｂがオン状態になり、ｎチャネル電界効果トランジスタ２０４ａがオフ状態になる。すると、出力ノードＯＵＴの電圧は、ハイレベルになる。

【0040】

入力信号ＤＴ１がハイレベルである場合には、入力信号ＤＴ２もハイレベルである。ｐチャネル電界効果トランジスタ２０４ｂがオフ状態になり、ｎチャネル電界効果トランジスタ２０４ａがオン状態になる。すると、出力ノードＯＵＴの電圧は、ローレベルになる。

【0041】

以上のように、ドライバ１１５ａは、入力信号ＤＴ１及びＤＴ２に対して、論理反転した信号を出力端子ＯＵＴから出力する。

【0042】

次に、パワーダウンモードの動作を説明する。パワーダウンモードでは、パワーダウン信号ＰＤ１がローレベルになり、パワーダウン信号ＰＤ２がハイレベルになる。ｐチャネル効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オン状態になる。

【0043】

内部回路１０１は、ｐチャネル電界効果トランジスタ２０４ｂのゲート電圧をハイレベルに固定し、ｎチャネル電界効果トランジスタ２０４ａのゲート電圧をローレベルに固定する。ｐチャネル電界効果トランジスタ２０４ｂとｎチャネル電界効果トランジスタ２０４ａは、オフ状態になる。これにより、電流が流れないので、パワーダウンモードでは、消費電力を低減することができる。

【0044】

１．６５Ｖ電源２０２ｂは、ｎチャネル電界効果トランジスタ２０６ｂを介して、中間ノードＮ１ｂに１．６５Ｖを印加する。これにより、ｐチャネル電界効果トランジスタ２０４ｂ及び２０５ｂのそれぞれに１．８Ｖより高い電圧が印加されることを防止し、ｐチャネル電界効果トランジスタ２０４ｂ及び２０５ｂの破壊を防止することができる。

【0045】

１．６５Ｖ電源２０２ａは、ｐチャネル電界効果トランジスタ２０６ａを介して、中間ノードＮ１ａに１．６５Ｖを印加する。これにより、ｎチャネル電界効果トランジスタ２０４ａ及び２０５ａのそれぞれに１．８Ｖより高い電圧が印加されることを防止し、ｎチャネル電界効果トランジスタ２０４ａ及び２０５ａの破壊を防止することができる。

【0046】

ドライバ１１５ａは、２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有する。これにより、通常モードからパワーダウンモードへの切り替え時に、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂとｎチャネル電界効果トランジスタ２０４ａ，２０５ａのそれぞれに１．８Ｖより高いスパイクノイズが印加されることを防止することができる。この効果を説明するため、図３及び図４を参照しながら、ドライバ１１５ａが１個の１．６５Ｖ電源２０２を有する場合の課題を説明する。

【0047】

図３は、１個の１．６５Ｖ電源２０２を有するドライバ１１５ａの構成例を示す回路図である。図３のドライバ１１５ａは、図２のドライバ１１５ａに対して、２個の１．６５Ｖ電源２０２ａ及び２０２ｂの代わりに、１個の１．６５Ｖ電源２０２を設けたものである。

【0048】

１．６５Ｖ電源２０２は、中間ノードＮ２に１．６５Ｖを供給する。ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０５ｂのゲートは、中間ノードＮ２に接続される。ｐチャネル電界効果トランジスタ２０６ａのソースとｎチャネル電界効果トランジスタ２０５ａのゲートは、中間ノードＮ２に接続される。

【0049】

図４は、パワーダウン信号ＰＤ１，ＰＤ２の電圧と中間ノードＮ２の電圧を示すタイミングチャートである。時刻ｔ１の前は、通常モードであり、パワーダウン信号ＰＤ１がハイレベルであり、パワーダウン信号ＰＤ２がローレベルである。ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オフ状態になる。１．６５Ｖ電源２０２は、中間ノードＮ２に１．６５Ｖを印加する。

【0050】

通常モードからパワーダウンモードへの切り替え時には、時刻ｔ１では、パワーダウン信号ＰＤ１がハイレベルからローレベルに遷移し、時刻ｔ２では、パワーダウン信号ＰＤ２がローレベルからハイレベルに遷移する。時刻ｔ２以降は、パワーダウンモードである。

【0051】

パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１とパワーダウン信号ＰＤ２の立ち上がり時刻ｔ２を一致させることは困難である。図１のように、レベル変換回路１１２は、パワーダウン信号ＰＤ１を基にパワーダウン信号ＰＤ２を生成する。そのため、パワーダウン信号ＰＤ２の立ち上がり時刻ｔ２は、パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１よりわずかに遅れてしまう。

【0052】

時刻ｔ１では、ｐチャネル電界効果トランジスタ２０６ａは、オフ状態からオン状態に変化する。例えば、中間ノードＮ１ａは０．３Ｖであり、中間ノードＮ１ｂは２．８Ｖである。中間ノードＮ１ａが０．３Ｖであるので、ｐチャネル電界効果トランジスタ２０６ａがオン状態になると、中間ノードＮ２には、０．３Ｖのスパイクノイズが発生する。

【0053】

ｎチャネル電界効果トランジスタ２０６ｂのドレインには、中間ノードＮ２の０．３Ｖのスパイクノイズが印加される。ｎチャネル電界効果トランジスタ２０６ｂのソースには、中間ノードＮ１ｂの２．８Ｖが印加される。これにより、ｎチャネル電界効果トランジスタ２０６ｂのソース及びドレイン間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｎチャネル電界効果トランジスタ２０６ｂは、破壊される可能性が高くなる課題が生じる。

【0054】

また、ｐチャネル電界効果トランジスタ２０５ｂのゲートには、中間ノードＮ２の０．３Ｖのスパイクノイズが印加される。ｐチャネル電界効果トランジスタ２０５ｂのソースには、中間ノードＮ１ｂの２．８Ｖが印加される。これにより、ｐチャネル電界効果トランジスタ２０５ｂのソース及びゲート間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｐチャネル電界効果トランジスタ２０５ｂは、破壊される可能性が高くなる課題が生じる。

【0055】

時刻ｔ２では、ｎチャネル電界効果トランジスタ２０６ｂは、オフ状態からオン状態に変化する。ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、パワーダウン時に、相互に異なるタイミングでオフ状態からオン状態に変化する。例えば、中間ノードＮ１ａは０．３Ｖであり、中間ノードＮ１ｂは２．８Ｖである。中間ノードＮ１ｂが２．８Ｖであるので、ｎチャネル電界効果トランジスタ２０６ｂがオン状態になると、中間ノードＮ２には、２．８Ｖのスパイクノイズが発生する。

【0056】

ｐチャネル電界効果トランジスタ２０６ａのソースには、中間ノードＮ２の２．８Ｖのスパイクノイズが印加される。ｐチャネル電界効果トランジスタ２０６ａのドレインには、中間ノードＮ１ａの０．３Ｖが印加される。これにより、ｐチャネル電界効果トランジスタ２０６ａのソース及びドレイン間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｐチャネル電界効果トランジスタ２０６ａは、破壊される可能性が高くなる課題が生じる。

【0057】

また、ｎチャネル電界効果トランジスタ２０５ａのゲートには、中間ノードＮ２の２．８Ｖのスパイクノイズが印加される。ｎチャネル電界効果トランジスタ２０５ａのソースには、中間ノードＮ１ａの０．３Ｖが印加される。これにより、ｎチャネル電界効果トランジスタ２０５ａのソース及びゲート間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｎチャネル電界効果トランジスタ２０５ａは、破壊される可能性が高くなる課題が生じる。

【0058】

図２のドライバ１０５ａは、上記のスパイクノイズに起因する課題を解決することができる。以下、図２のドライバ１０５ａが２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有することによる効果を説明する。

【0059】

時刻ｔ１では、０．３Ｖのスパイクノイズが中間ノードＮ２ａに発生する。しかし、中間ノードＮ２ａは、直接、中間ノードＮ２ｂに接続されず、１．６５Ｖ電源２０２ａ及び２０２ｂを介して、中間ノードＮ２ｂに接続されている。そのため、中間ノードＮ２ａの０．３Ｖのスパイクノイズが中間ノードＮ２ｂに伝搬することを防止することができる。

【0060】

１．６５Ｖ電源２０２ｂは、１．６５Ｖを中間ノードＮ２ｂに供給する。これにより、ｎチャネル電界効果トランジスタ２０６ｂのソース及びドレイン間には、１．８Ｖより低い電圧が印加される。同様に、ｐチャネル電界効果トランジスタ２０５ｂのソース及びゲート間には、１．８Ｖより低い電圧が印加される。これにより、ｎチャネル電界効果トランジスタ２０６ｂとｐチャネル電界効果トランジスタ２０５ｂの破壊を防止することができる。

【0061】

時刻ｔ２では、２．８Ｖのスパイクノイズが中間ノードＮ２ｂに発生する。しかし、中間ノードＮ２ｂは、直接、中間ノードＮ２ａに接続されず、１．６５Ｖ電源２０２ｂ及び２０２ａを介して、中間ノードＮ２ａに接続されている。そのため、中間ノードＮ２ｂの２．８Ｖのスパイクノイズが中間ノードＮ２ａに伝搬することを防止することができる。

【0062】

１．６５Ｖ電源２０２ａは、１．６５Ｖを中間ノードＮ２ａに供給する。これにより、ｐチャネル電界効果トランジスタ２０６ａのソース及びドレイン間には、１．８Ｖより低い電圧が印加される。同様に、ｎチャネル電界効果トランジスタ２０５ａのソース及びゲート間には、１．８Ｖより低い電圧が印加される。これにより、ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０５ａの破壊を防止することができる。

【0063】

図５は、図２の１．６５Ｖ電源２０２ａ及び２０２ｂの構成例を示す回路図である。１．６５Ｖ電源２０２ａは、抵抗５０１ａと、抵抗５０２ａを有し、中間ノードＮ２ａに１．６５Ｖのクリップ電圧を供給する。抵抗５０１ａは、３．３Ｖ線２０８と中間ノードＮ２ａの間に接続される。抵抗５０２ａは、中間ノードＮ２ａと基準電位線２０７の間に接続される。抵抗５０１ａ及び５０２ａが３．３Ｖを分圧することにより、中間ノードＮ２ａには、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。

【0064】

１．６５Ｖ電源２０２ｂは、抵抗５０１ｂと、抵抗５０２ｂを有し、中間ノードＮ２ｂに１．６５Ｖを供給する。抵抗５０１ｂは、３．３Ｖ線２０８と中間ノードＮ２ｂの間に接続される。抵抗５０２ｂは、中間ノードＮ２ｂと基準電位線２０７の間に接続される。抵抗５０１ｂ及び５０２ｂが３．３Ｖを分圧することにより、中間ノードＮ２ｂには、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。

【0065】

すなわち、図５に示した回路の場合、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、抵抗５０１ａ、３．３Ｖ線２０８及び抵抗５０１ｂを介して電気的に接続され、かつ、抵抗５０２ａ、基準電位線２０７及び抵抗５０２ｂを介して電気的に接続される。中間ノードＮ２ａ及び中間ノードＮ２ｂに供給されるクリップ電圧は、１．６５Ｖ電源２０２ａ及び２０２ｂによって、相互に独立して生成される電圧である。

【0066】

これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。

【0067】

なお、図５においては、１．６５Ｖ電源２０２ａの抵抗５０１ａと１．６５Ｖ電源２０２ｂの抵抗５０１ｂはともに３．３Ｖ線２０８に接続される構成としたが、共通の電源線に接続される必要はなく、変形例として、１．６５Ｖ電源２０２ａ及び２０２ｂは、抵抗５０１ａと抵抗５０１ｂの一方、又は、両方を３．３Ｖ線２０８とは異なる電源電位を有する、３．３Ｖ線２０８とは別の電源線に接続するように構成してもよい。

【0068】

この変形例の回路の場合も、同様に、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、抵抗５０２ａ、基準電位線２０７及び抵抗５０２ｂを介して電気的に接続される。中間ノードＮ２ａ及び中間ノードＮ２ｂに供給されるクリップ電圧は、１．６５Ｖ電源２０２ａ及び２０２ｂによって、相互に独立して生成される電圧である。

【0069】

これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。

【0070】

図６は、図２の１．６５Ｖ電源２０２ａ及び２０２ｂの他の構成例を示す回路図である。１．６５Ｖ電源２０２ａ及び２０２ｂは、抵抗６０１と、抵抗６０２を共有する。抵抗６０１は、３．３Ｖ線２０８と中間ノードＮ３の間に接続される。抵抗６０２は、中間ノードＮ３と基準電位線２０７の間に接続される。抵抗６０１及び６０２が３．３Ｖを分圧することにより、中間ノードＮ３には、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。

【0071】

１．６５Ｖ電源２０２ａは、さらに、高抵抗６０３ａを有する。高抵抗６０３ａは、中間ノードＮ３と中間ノードＮ２ａの間に接続される。１．６５Ｖ電源２０２ｂは、さらに、高抵抗６０３ｂを有する。高抵抗６０３ｂは、中間ノードＮ３と中間ノードＮ２ｂの間に接続される。ここで、高抵抗６０３ａ及び６０３ｂの抵抗値はそれぞれ、抵抗６０１及び抵抗６０２の抵抗値よりも十分に大きいものである。高抵抗６０３ａ及び６０３ｂの抵抗値は、各トランジスタの耐圧とスパイクノイズの電圧に応じて設定すればよく、例えば、図２に示した回路の場合、５倍程度大きいものであればよい。１．６５Ｖ電源２０２ａは、中間ノードＮ２ａに１．６５Ｖのクリップ電圧を供給する。１．６５Ｖ電源２０２ｂは、中間ノードＮ２ｂに１．６５Ｖのクリップ電圧を供給する。

【0072】

すなわち、図６に示した回路の場合、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、高抵抗６０３ａ、１．６５Ｖの分圧電圧が供給されるノードＮ３及び高抵抗６０３ｂを介して電気的に接続される。

【0073】

これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。

【0074】

なお、図６においては、１．６５Ｖ電源２０２ａ及び２０２ｂの抵抗６０１は、３．３Ｖ線２０８に接続される構成としたが、これには限定されず、変形例として、１．６５Ｖ電源２０２ａ及び２０２ｂの抵抗６０１は、抵抗６０１を３．３Ｖ線２０８とは異なる電源電位を有する、３．３Ｖ線２０８とは別の電源線に接続するように構成してもよい。

【0075】

この変形例の回路の場合も、同様に、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、高抵抗６０３ａ、１．６５Ｖの分圧電圧が供給されるノードＮ３及び高抵抗６０３ｂを介して電気的に接続される。

【0076】

これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。

【0077】

以上のように、ドライバ１１５ａ及び１１５ｂは、それぞれ、２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有する。これにより、パワーダウンモードの開始時に、電界効果トランジスタ２０５ａ，２０５ｂ，２０６ａ，２０６ｂの耐圧よりも高い電圧が電界効果トランジスタ２０５ａ，２０５ｂ，２０６ａ，２０６ｂに印加されることを防止することができる。

【0078】

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【産業上の利用可能性】

【0079】

パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】