特許 7549380 ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-03

(45)【発行日】2024-09-11

(54)【発明の名称】ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法

(51)【国際特許分類】

   H04L 27/26 20060101AFI20240904BHJP

   H03M 13/27 20060101ALI20240904BHJP

【ＦＩ】

H04L27/26 310

H03M13/27

【請求項の数】 6

(21)【出願番号】P 2022165700

(22)【出願日】2022-10-14

(65)【公開番号】P2024058379

(43)【公開日】2024-04-25

【審査請求日】2024-01-22

【早期審査対象出願】

(73)【特許権者】

【識別番号】502340756

【氏名又は名称】ヒロテック株式会社

(74)【代理人】

【識別番号】100098350

【弁理士】

【氏名又は名称】山野 睦彦

(72)【発明者】

【氏名】栗須 基弘

(72)【発明者】

【氏名】栗須 顕人

【審査官】鉢呂 健

(56)【参考文献】

【文献】国際公開第２０１８／００８４２７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１１／０２８０３２７（ＵＳ，Ａ１）

【文献】特開２０１１－１１４４６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２７／００－２７／３８

Ｈ０３Ｍ １３／２７

(57)【特許請求の範囲】

【請求項1】

集積回路として構成されたＩＳＤＢ－Ｔ変調器であって、
入力データに対してキャリア変調を行うキャリア変調部と、
前記キャリア変調部によりキャリア変調されたキャリアデータを保存する受信キャリアバッファと、
前記受信キャリアバッファ内のキャリアデータをホスト装置へ転送するとともに、前記ホスト装置で時間インターリーブ処理されたキャリアデータを受信する入出力処理部と、
前記入出力処理部で受信された時間インターリーブ処理後のキャリアデータを保存する送信キャリアバッファと、
前記送信キャリアバッファに保存されたキャリアデータに周波数インターリーブ処理およびＯＦＤＭフレーム構成処理およびＩＦＦＴ処理を施しＩＳＤＢ－Ｔの信号として出力する処理部とを備え、
前記入出力処理部は、前記受信キャリアバッファに１シンボル分のキャリアデータが蓄積されると前記ホスト装置へ割込み信号を発生し、
前記ホスト装置において、そのＣＰＵが前記割込み信号に応じて所定のプログラムを実行することにより時間インターリーブ処理が行われる
ＩＳＤＢ－Ｔ変調器。

【請求項2】

前記受信キャリアバッファと前記送信キャリアバッファは各々、少なくとも１シンボルに対応する本数のキャリアデータを保存する請求項１に記載のＩＳＤＢ－Ｔ変調器。

【請求項3】

前記入出力処理部は、前記受信キャリアバッファに１シンボル分のキャリアデータが蓄積されると前記ホスト装置へ当該キャリアデータを転送する請求項１に記載のＩＳＤＢ－Ｔ変調器。

【請求項4】

前記ホスト装置へ転送されるキャリアデータには対応するシンボル番号が付与される請求項３記載のＩＳＤＢ－Ｔ変調器。

【請求項5】

集積回路として構成されたＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法であって、
キャリア変調されたキャリアデータを受信キャリアバッファに保存するステップと、
前記受信キャリアバッファに１シンボル分のキャリアデータが蓄積されると外部のホスト装置へ割込み信号を発生するとともに、前記受信キャリアバッファ内のキャリアデータを前記ホスト装置へ転送するステップと、
前記ホスト装置で時間インターリーブ処理されたキャリアデータを受信するステップと、
前記受信された時間インターリーブ処理後のキャリアデータを送信キャリアバッファに保存するステップとを備え、
前記ホスト装置において、そのＣＰＵが前記割込み信号に応じて所定のプログラムを実行することにより時間インターリーブ処理が行われる
ＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法。

【請求項6】

前記ホスト装置は、前記時間インターリーブ処理において、
（シンボル数×キャリア本数）の２次元配列をメインメモリに確保した後、シンボルごとにそのシンボルのキャリア本数分のキャリアデータを当該シンボルの時間インターリーブの遅延数だけシンボル軸方向にオフセットして書き込み、その後、シンボル位置ごとに当該シンボル位置に書き込まれた前記キャリア本数分のキャリアデータを連続して読み出し、前記ＩＳＤＢ－Ｔ変調器へ返送する
請求項５に記載の時間インターリーブ処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法に関する。

【背景技術】

【0002】

近年、地上デジタル放送用統合デジタル放送サービス（ＩＳＤＢ－Ｔ）のためのＩＳＤＢ－Ｔ方式の変調器ＩＣが市場に投入されている。

【0003】

この変調器ＩＣは、ＵＳＢインタフェース等の入出力インタフェースを介して、複数のＴＳ、すなわち、ビデオ・オーディオデータおよびＳＩ情報（ＰＡＴやＰＭＴなど）を一時的なメモリ（バッファ）に蓄え、各々に再生レートを付加して時間的なＴＳストリームとして再生し最終的に多重化して一つのストリームにしたのち、ＩＳＤＢ－Ｔ変調を施し、ＤＡＣ（デジタルアナログ変換器）を用いてＩＱ信号を生成する。その際、時間インターリーブに対応するために１Ｍバイト程度のＳＲＡＭ（Static Random Access Memory）を用いるのが一般的であった。しかし、ＳＲＡＭは単位容量当たりのコストが高いという問題があった。

【0004】

これに対して、比較的低コストのＳＤＲＡＭ（Synchronous DRAM）、例えばＤＤＲ３(Double Data Rate 3)等を使用することも考えられる（例えば、特許文献１参照）。

【0005】

特許文献２にも時間インターリーブ用外部メモリを用いて時間インターリーブを行う方法が開示されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００８－２４４８０７号公報

【文献】特開２００３－６０６１０号公報

【非特許文献】

【0007】

【文献】社団法人電波産業会「地上デジタルテレビジョン方式の伝送方式」の標準規格ARIB STD-B31 2.0版

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、変調器ＩＣの外部メモリとして、ＳＲＡＭより低コストのＳＤＲＡＭ（例えばＤＤＲ３）を用いると回路が複雑となり、設計時のコストが跳ね上がるという問題があった。

【0009】

また、日本方式の場合、変調キャリアに対して非常に長い時間インターリーブを用いることにより、米国やヨーロッパ方式に比べて高い信号品質を維持している。すなわち、耐ノイズ特性を格段に改善している。しかし、この機能を実現するには、大容量の遅延メモリが必要になる。例えば１ＣＨ変調あたり最低４７４キロバイトが必要であり、多チャンネルになるとその倍数でメモリが必要となるため、なおさらである。

【0010】

「地上デジタルテレビジョン方式の伝送方式」の標準規格はＡＲＩＢ ＳＴＤ－Ｂ３１（非特許文献１）にまとめられている。変調器ＩＣはこの規格に準拠するとメモリ付のＩＣとなるが、上記のとおり、そのメモリは大容量のものとなる。そのため従来、時間インターリーブ機能を実装しない製品、あるいは、コスト競争力は落ちるがメモリ付のマルチレイヤー構造のチップを用いた製品、の２種類が主流となった。

【0011】

本発明はこのような背景においてなされたものであり、その目的は、特にＩＣとしてのＩＳＤＢ－Ｔ変調器においてやっかいな時間インターリーブ機能に対応するとともに、時間インターリーブ用の外部メモリを不要とするＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法を提供しようとするものである。

【課題を解決するための手段】

【0012】

本発明によるＩＳＤＢ－Ｔ変調器は、入力データに対してキャリア変調を行うキャリア変調部と、前記キャリア変調部によりキャリア変調されたキャリアデータを保存する受信キャリアバッファと、前記受信キャリアバッファ内のキャリアデータをホスト装置へ転送するとともに、前記ホスト装置で時間インターリーブ処理されたキャリアデータを受信する入出力処理部と、前記入出力処理部で受信された時間インターリーブ処理後のキャリアデータを保存する送信キャリアバッファと、前記送信キャリアバッファに保存されたキャリアデータに周波数インターリーブ処理およびＯＦＤＭフレーム構成処理およびＩＦＦＴ処理を施しＩＳＤＢ－Ｔの信号として出力する処理部とを備えるものである。この構成によれば、外部のホスト装置により時間インターリーブ処理が実行され、ＩＳＤＢ－Ｔ変調器自体は、その実行結果を利用することにより、自身は時間インターリーブ処理を行う必要がなくなる。その結果として、ＩＳＤＢ－Ｔ変調器に時間インターリーブ用のメモリが不要となる。

【0013】

本発明の一態様として、前記ホスト装置は、そのＣＰＵが所定のプログラムを実行することにより時間インターリーブ処理を行う。

【0014】

本発明の他の態様として、前記受信キャリアバッファと前記送信キャリアバッファは各々、少なくとも１シンボルに対応する本数のキャリアデータを保存する。

【0015】

本発明の他の態様として、前記入出力処理部は、前記受信キャリアバッファに１シンボル分のキャリアデータが蓄積されると前記ホスト装置へ当該キャリアデータを転送する。

【0016】

本発明の他の態様として、前記ホスト装置へ転送されるキャリアデータには対応するシンボル番号が付与される。

【0017】

本発明の他の態様として、前記入出力処理部は、前記受信キャリアバッファに１シンボル分のキャリアデータが蓄積されると前記ホスト装置へ割込み信号を発生する。

【0018】

本発明の他の態様として、ＩＳＤＢ－Ｔ変調器は集積回路として構成される。

【0019】

本発明によるＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法は、キャリア変調されたキャリアデータを受信キャリアバッファに保存するステップと、前記受信キャリアバッファ内のキャリアデータをホスト装置へ転送するステップと、前記ホスト装置で時間インターリーブ処理されたキャリアデータを受信するステップと、前記受信された時間インターリーブ処理後のキャリアデータを送信キャリアバッファに保存するステップとを備える。

【0020】

このＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法の一態様として、前記ホスト装置は、前記時間インターリーブ処理において、（シンボル数×キャリア本数）の２次元配列をメインメモリに確保した後、シンボルごとにそのシンボルのキャリア本数分のキャリアデータを当該シンボルの時間インターリーブの遅延数だけシンボル軸方向にオフセットして書き込み、その後、シンボル位置ごとにシンボル位置に書き込まれた前記キャリア本数分のキャリアデータを連続して読み出し、前記ＩＳＤＢ－Ｔ変調器へ返送する。

【発明の効果】

【0021】

本発明によれば、ＩＳＤＢ－Ｔ変調器においてやっかいな時間インターリーブ機能に対応するとともに、時間インターリーブ用の外部メモリを不要とすることができる。これにより比較的低コストのＩＳＤＢ－Ｔ変調器を提供することが可能となる。

【図面の簡単な説明】

【0022】

【図1】本発明の実施形態によるＩＳＤＢ－Ｔ変調器の構成例を表したブロック図である。

【図2】本発明の実施形態における受信キャリアバッファおよび送信キャリアバッファの必要なサイズのメモリ空間を模式的に示すフォーマット図である。

【図3】本発明の実施形態のＩＳＤＢ－Ｔ変調器の応用例の２例を示すブロック図である。

【図4】規格上での時間インターリーブ処理の説明図である。

【図5】遅延数１０の場合の書き込みと読み出しの遷移状態を示した図である。

【図6】本発明の実施形態による時間インターリーブ処理の説明図である。

【図7】本発明の実施形態における時間インターリーブ処理のためのＩＳＤＢ－Ｔ変調器の入出力処理部とホスト装置との間のやりとりの一例を表したシーケンス図である。

【図8】本発明の実施形態における、ホスト装置による時間インターリーブ処理の具体的な処理フローの一例を示すフローチャートである。

【図9】本発明の実施形態における時間インターリーブの遅延数を表したテーブルを示す図である。

【発明を実施するための形態】

【0023】

以下、本発明の実施の形態について詳細に説明する。

【0024】

図１は、本実施形態によるＩＳＤＢ－Ｔ変調器の構成例を表したブロック図である。このＩＳＤＢ－Ｔ変調器は、入出力処理部（ＩＯ処理部）１１、ＴＳバッファ１２ａ，１２ｂ、多重化部（ＭＵＸ）１３ａ，１３ｂ、ＩＳＤＢ－Ｔ再多重化部１４、時間インターリーブの前処理部１５、受信キャリアバッファ１６、送信キャリアバッファ１７、周波数インターリーブ処理部２１、ＯＦＤＭフレーム構成部２２、ＩＦＦＴ部（＋ＧＩ付加部）２３、およびＤＡＣ部２４を備えている。このＩＳＤＢ－Ｔ変調器は、単一のＩＣチップへの適用が可能な装置である。この構成は、基本的には従来の構成とほぼ同じであり、周知の構成要素についての詳細な説明は省略する。

【0025】

本実施形態が従来構成と異なる点は、ＩＳＤＢ－Ｔ変調器に内蔵される形態でも外付けされる形態でも時間インターリーブ用メモリを有していないことである。その代わりに、１シンボル４９９２本分の受信キャリアバッファ１６および送信キャリアバッファ１７とともに、ＩＳＤＢ－Ｔ変調器が入力データを受信したり制御のやりとりを行ったりするための入出力処理部１１を備えている。この入出力処理部１１は時間インターリーブ処理のためにホスト装置との間のキャリアデータやコマンド等のやりとりを行う。

【0026】

入出力処理部１１としては、本例ではＳＤＩＯインタフェースを想定しているが、ＵＳＢ等の他の入出力インタフェースであってもよい。

【0027】

ＩＳＤＢ－Ｔ変調器が生成したキャリアデータは受信キャリアバッファ１６に一時的に蓄積され、1シンボル分たまるとホスト装置（ホスト側）に転送される。ホスト装置は受け取ったキャリアデータに対して自身のメモリを用いて、そのＣＰＵのソフトウェア処理によりインターリーブ処理を行う。ここに、ソフトウェア処理とはコンピュータプログラムの実行を意味する。ホスト側のメモリから読み出されたデータは入出力処理部１１経由で送信キャリアバッファ１７へ転送される。すなわち、時間インターリーブ処理後のキャリアデータは所定数のシンボルの遅延の後、送信キャリアバッファ１７へ転送される。このとき、読み出されたキャリアデータには当該読み出しシンボル番号の情報も付加されている。そのシンボル番号は後続のＯＦＤＭフレーム同期に必要となるものである。送信キャリアバッファ１７のデータは周波数インターリーブとＯＦＤＭフレーム構成処理およびＩＦＦＴ処理が施され、最終的にＩＳＤＢ－Ｔの信号として出力される。

【0028】

通常、入出力インタフェースを有するホスト装置には、例えば、ＭＰＥＧ２エンコードやＶＯＩＰ（Voice over Internet Protocol）のＲＴＰ（Rear-time Transport Protocol）処理のために、かなり大きめのメモリを実装している。例えば、ホスト側ＣＰＵは通常５１２ＭＢや１ＧＢといった大規模メモリを有している。したがって、時間インターリーブ処理のための１ＭＢ程度のメモリは難なく確保できる。

【0029】

この実施形態におけるＩＳＤＢ－Ｔ変調器は多チャンネル対応である。図の例では２ＣＨであるが、ＴＳバッファの個数やＩＦＦＴ部２１の処理段数を増やすことでより多チャンネル（例えば４ＣＨなど）に拡張可能である。勿論、単チャンネル対応であっても構わない。

【0030】

ＳＤＩＯインタフェースの場合、その信号線はコマンド（ＩＯ＿ＣＭＤ）、クロック（ＩＯ＿ＣＬＫ）および４ビットデータ（ＩＯ＿ＤＡＴ）からなる。通信の際にはＣＭＤラインにコマンドを載せ、ＣＭＤラインからレスポンスを受ける。データの書き込みと読み出しは４ビットのデータライン（ＩＯ＿ＤＡＴ）を用いる。単一バイトのアクセスにはＣＭＤ５２（コマンド５２）を用い、連続転送にはＣＭＤ５３を用いる。本例はＳＤＩＯ＿ＣＬＫ＝５０ＭＨｚであり、データはクロックの両エッジでサンプルするので、５０ＭＢ／ｓの転送レートを想定している。

【0031】

ＴＳ０バッファ１２ａ，１２ｂは例えばマルチファンクションＴＳバッファであり、全体を一つのバッファにして用いることもできるし、分割して複数ＴＳを生成することにも利用できる。複数ＴＳを生成する場合は、多重化部（ＭＵＸ）１３ａ，１３ｂで多重化する。多重化されたＴＳは時分割形式でＩＳＤＢ－Ｔ再多重化部１４にて再多重化された後、放送ＴＳとなる。すなわち、前処理部１５にて、ＩＩＰパケット（ISDB-T Information Packet）の挿入と１８８バイト後に１６バイトのリードソロモンコード（外符号）の追加がなされる。さらに階層分割、エネルギー拡散、遅延補正、バイトインターリーブ、畳み込み符号化、キャリア変調（ビットインターリーブおよびマッピング）、階層合成が行われる。

【0032】

キャリア変調後のマッピングされたデータは１ＣＨの場合１バイトになる。また、２ＣＨの場合２バイト、４ＣＨの場合４バイトになる。そのキャリアデータを１シンボル期間４９９２ワード単位でまとめ、受信キャリアバッファ１６に格納して、入出力処理部１１からホスト側ＣＰＵへ割込み信号（ここではＳＤＩＯ割り込み）を発生させる。

【0033】

割り込み信号を受けたホスト側ＣＰＵは４９９２ワードを取り込み、ソフトウェアを用いてインターリーブ処理を施す。このＩＳＤＢ－Ｔインターリーブ処理について以下に詳細に説明する。

【0034】

図２は、本実施形態における受信キャリアバッファ１６および送信キャリアバッファ１７の必要なサイズのメモリ空間を模式的に示すフォーマット図である。図２内の左側に１ＣＨ時、右側に２ＣＨ時のサイズのメモリ空間を示している。必要なサイズは、１ＣＨ時には５Ｋバイト、２ＣＨ時には１０Ｋバイトである。１ＣＨ時には、シンボル番号（ＳＹＭＢＯＬ＿ＮＵＭ［７：０］）とダミー７バイトのエリアが用意され、２ＣＨ時にはシンボル番号（ＳＹＭＢＯＬ＿ＮＵＭ［７：０］）とダミー１５バイトのエリアが用意される。迅速な書き込みおよび読み出しのために、同サイズのメモリエリアを複数面設けてもよい。例えば、３２Ｋバイトのメモリエリアを用意すれば、２ＣＨの場合に３面構成とすることができる。

【0035】

図３に、本実施形態のＩＳＤＢ－Ｔ変調器の応用例を２例示す。図３（ａ）はＩＰ－ＲＦ変換装置への応用例のブロック図であり、図３（ｂ）はブラウザＩＳＤＢ－Ｔ変換装置（ブラウザ－ＲＦ変換装置）への応用例のブロック図である。

【0036】

図３（ａ）に示したＩＰ－ＲＦ変換装置のホスト装置３１はいわゆるＳＯＭ（ＳｙｓｔｅｍＯｎＭｏｄｕｌｅ）であり、ＣＰＵ、メインメモリ（例えばＳＤＲＡＭ ＤＲＲ３）、フラッシュＲＯＭ等の不揮発性メモリ、ネットワークに接続される通信部、入出力処理部、等により構成され、通信部を介してＩＰストリーム入力、より具体的にはＲＴＰ（ＵＤＰ＋ＦＥＣ）入力を受け、入出力処理部を介して後続のＩＳＤＢ－Ｔ変調器３０へＴＳストリームを出力する。また、本実施形態ではこのホスト装置３１のＣＰＵがソフトウェア処理により時間インターリーブ処理を実行する。ＩＳＤＢ－Ｔ変調器３０から出力されるＩ＋Ｑアナログ信号はＲＦアップコンバータ３３でＲＦ信号に変換されて出力される。なお、ソフトウエア処理のためのプログラムは例えば不揮発性メモリに格納しておくことができる。

【0037】

なお、ホスト装置３１から出力されるＴＳには時間情報がないので、ＩＳＤＢ－Ｔ変調器３０にアクセレレータ（図示せず）を付加し、これによりレート生成を行う。すなわち、ＩＳＤＢ－Ｔ変調器３０にＴＳ入力されるときに、ＲＴＰのタイムスタンプから再生レートを計算し、それをアクセレレータに設定することで時間を再生する。

【0038】

図３（ｂ）に示したブラウザＩＳＤＢ－Ｔ変換装置のホスト装置３２は基本的には図３（ａ）に示したホスト装置３１と同様に、ＣＰＵ、メインメモリ（例えばＳＤＲＡＭ ＤＲＲ３）、フラッシュＲＯＭ等の不揮発性メモリ、ネットワークに接続される通信部、入出力処理部、等により構成されるが、ＨＴＭＬブラウザおよびＭＰＥＧ２エンコード機能を有し、ＣＰＵの能力がより高いものを要する。ホスト装置３２はその入力としてＨＴＭＬコンテンツ（例えばＨＬＳなどで記述したもの）を受けて、これをデコード（ＭＰ４／Ｈ２６４）して、最終的にＭＰＥＧ２に変換（トランスコード）し、ＴＳとしてＩＳＤＢ－Ｔ変調器３０へ出力する。ＩＳＤＢ－Ｔ変調器３０から出力されるＩ＋Ｑアナログ信号はＲＦアップコンバータ３３でＲＦ信号に変換されて出力される。図３（ａ）の場合と同様、このホスト装置３２はＣＰＵのソフトウェア処理により時間インターリーブ処理を実行する。

【0039】

ここで、本実施形態の時間インターリーブ処理を説明する前に、規格上での時間インターリーブ処理について図４を参照しながら簡単に説明する。

【0040】

図４内の左側はインターリーブ処理前のキャリアデータの、時間インターリーブ用メモリへの書き込みをイメージし、右側は処理後のキャリアデータの読み出しをイメージしたものである。縦軸はキャリア番号に対応し、１シンボル期間に４９９２本のキャリアデータが発生する。各キャリアのごとの箱の中に示した番号は遅延数である。ここでの遅延とは、図の左側の書き込みが発生しても、右側での読み出しにおいては遅延分のキャリアデータを書き込んだ後でないと読み出せないことを意味する。各キャリアごとに遅延数が違うので、時間インターリーブ全体を規格の仕様書どおりに処理すると時間がかかることになる。

【0041】

図５は遅延数１０の場合の書き込みと読み出しの遷移状態を示したものである。書き込みにおける遅延数が満たされるまで（状態０から状態８まで）はキャリアデータの読み出し出力ができない。初期状態０から状態８までは書き込みのみが行われ、読み出しは抑止されている。状態９で遅延数が満たされる。実際には書きこみポインターと読み出しポインターで書き込み位置と読み出し位置が管理される。書きこみポインターは初期値０、読み出しポインターも初期値０（相対アドレス）で、書きこみポインターが９をこえて、１０になったとき、出力開始となる。このとき出力されるのは読み出しポインター０の位置である。この出力後、読み出しポインターはインクリメント（＋１）され、次に書きこみが発生すると読み出しポインター１のデータを出力し、再度読み出しポインターをインクリメントする。ポインターは９までいくと、０に戻る。このように、状態９で遅延数が満たされたあとはシフトレジスタのような機構となる。読み出しポインターの位置の最終位置は常に把握しておく必要がある。このような処理をそのままソフトウェアで処理するとかなり複雑になる。

【0042】

次に、本実施形態におけるホスト側ＣＰＵのソフトウェア処理による時間インターリーブ処理の具体例について説明する。

【0043】

図６は本実施形態による時間インターリーブ処理の説明図である。

【0044】

この図は、横軸に０から２０３までの計２０４個のシンボルを設定し、縦軸に０から４９９１までの計４９９２本のキャリアを設定した２次元の配列（行列）を想定している。ここでは行列の横軸はｃｏｌｕｍｎ、縦軸はｒｏｗで管理している。各シンボル位置ごとの４９９２本のキャリアのデータはキャリア番号０から順次キャリア番号４９９１まで順に書き込みが行われる。その際、後述するように、キャリアごとの遅延数に応じて書き込み位置が横軸（シンボル軸）方向にオフセットされる。この書き込み終了後にシンボル番号がインクリメント（＋１）される。上述したように、キャリアデータを保存するメモリとしては１ＣＨの場合は１ワードあたり１バイト、２ＣＨの場合は２バイト、４ＣＨの場合は４バイト単位のものを用意する。このような時間インターリーブ処理に用いられるメモリ領域は本実施形態ではホスト側のメモリで確保される。

【0045】

図６の縦軸の右端にはキャリア番号で０から４９９１までの各キャリアに対して順に遅延数が定義されている。枠内の数字がキャリアごとの遅延数を示している。遅延数が０であれば、キャリアデータを書き込んだのち直ちに読み出せるが、遅延数が非０値であれば、その分の遅延後に読み出せることになる。縦軸に沿ったキャリア番号ｉに基いて場所により遅延数が異なる。遅延数は規格に基づき次式で計算できる。Ｉはインターリーブの長さに関わるパラメータ（この例では２）である。

【0046】

i=0 >> I x m0 = 2 x ((ｉx 5) mod 96) = 0
i=1 >> I x m1 = 2 x ((ｉx 5) mod 96) = 10
i=2 >> I x m2 = 2 x ((ｉ x 5) mod 96) = 20
・・・

【0047】

図６の行列領域内の黒印はキャリアごとのキャリアデータの書き込み位置を示している。すなわち、この図は、シンボル番号０の４９９２本のキャリアデータが、キャリアごとの遅延数を横軸オフセットにして書き込み位置が変更（図の左側へシフト）されていく様子を示している。４９９２本分のキャリアデータすべてを書き込むと、１シンボル期間の書き込みが完了する。このようにして書き込まれたキャリアデータは、書き込み完了後、読み出し対象のシンボル番号に対応する縦軸方向に連続した位置から、すなわち縦軸のキャリア位置０から始めて、４９９１まで連続的に読み出される。この読み出されるキャリアデータは、書き込み時に遅延数に応じて横軸（シンボル軸）方向にシフトされているので、読み出し時には時間インターリーブ処理が反映されたものとなっている。

【0048】

読み出し時には、シンボル位置の読み出し処理ごとにシンボル番号をインクリメント（＋１）して横軸方向に移動し、同じ処理を繰り返す。最終的にシンボル番号が２０３まで到達すると０に戻る。そのために、オフセットとシンボル番号の加算値が２０４以上になった場合、演算結果から２０４を減じて右側に戻す。

【0049】

このように、書き込み時に位置を移動して非連続書き込みを行うとともに、読み出し時に連続読み出しを行う手法を用いると、時間インターリーブ処理を高速化できる。個々の遅延に対する位置の記録、出力タイミングなどを考慮することなく、一律に処理が可能となる。より具体的には、１シンボルあたりの書き込むための４９９２キャリアは１ｍｓ程度で準備され、読み出しも１ｍｓ程度の周期ではあるが、高速で読み出される。１シンボルの書き込みが終了すると、時間インターリーブ処理されたデータはすぐに読み出される。ただし、遅延数の最大が１９０シンボルなので、時間インターリーブ効果が表れるには、その程度の時間がかかる。

【0050】

図７に、本実施形態における時間インターリーブ処理のためのＩＳＤＢ－Ｔ変調器の入出力処理部とホスト装置との間のやりとりの一例を表したシーケンス図を示す。

【0051】

ＩＳＤＢ－Ｔ変調器の入出力処理部は、まず、シンボル番号（symbol_num）を０にリセットする（Ｓ１）。その後、この１シンボル期間の４９９２ワードのキャリアデータが受信キャリアバッファに格納されたら（Ｓ２）、ホスト側ＣＰＵへ割込み信号を発生するとともに（Ｓ３）、４９９２ワードのキャリアデータをホスト側へ送出する（Ｓ４）。

【0052】

ホスト装置（のＣＰＵ）は当該割り込み信号を受けて、キャリアデータを受信し、時間インターリーブ処理を実行する（Ｓ１１）。その結果得られた時間インターリーブ処理後のキャリアデータをＩＳＤＢ－Ｔ変調器へ返す（Ｓ１２）。

【0053】

ＩＳＤＢ－Ｔ変調器の入出力処理部は、時間インターリーブ処理後のキャリアデータを受けて、これを送信キャリアバッファに格納する（Ｓ５）。その後、シンボル番号をインクリメント（＋１）して（Ｓ６）、シンボル番号が２０３未満かどうかをチェックする（Ｓ７）。シンボル番号が２０３未満であればステップＳ２へ戻って、次のシンボルについて上記の処理を繰り返す。シンブル番号が２０３に達したら、ステップＳ１へ戻り、シンボル番号を０にリセットして上記の処理を繰り返す。

【0054】

図８は、ホスト装置による時間インターリーブ処理の具体的な処理フローの一例を示すフローチャートである。

【0055】

この処理では、上述のとおり割込みにより起動される。まず、シンボル番号（symbol_num）の入力を受け付けるとともに（Ｓ２１）、キャリアデータ（carrier_data_in [4992]）の入力を受け付ける（Ｓ２２）。さらにキャリアメモリ（carrier_memory [204][4992]）配列を設定（確保）する（Ｓ２３）。ついで、時間インターリーブテーブル（til_table [96]）を設定する（Ｓ２４）。この時間インターリーブテーブルは図１に示したような遅延数として、９６個の値（整数のオフセット値）を包含したテーブルである。このテーブルにより、キャリア番号ごとに対応する遅延数を得ることができる。キャリア番号ｉ（最大４９９２）に対応するテーブル値はiMOD96で参照される。

【0056】

ステップＳ２４に続いて、キャリアをカウントする変数ｒｏｗが０にリセットされるとともに（Ｓ２５）、セグメントをカウントする変数ｓｅｇｍｅｎｔが０にリセットされる（Ｓ２６）。さらに、繰り返し回数をカウントする変数ｒｅｐｅａｔが０にリセットされ（Ｓ２７）、テーブル参照用キャリアカウント値を表す変数ｃａｒｒｉｅｒが０にリセットされる（Ｓ２８）。

【0057】

ついで、現在のシンボル番号（symbol_num）と現在のキャリアカウント値carrierのテーブル参照値（til_table [carrier]）との和が２０３未満かどうかをチェックする（Ｓ２９）。

【0058】

２０３未満であれば、現シンボル番号と現キャリアカウント値のテーブル値との和をｃｏｌｕｍｎ値とする（Ｓ３０）。２０３に達したらステップＳ３１へ進み、現シンボル番号と現キャリアカウント値のテーブル値との和から２０４を減じた値をｃｏｌｕｍｎ値とする（Ｓ３１）。

【0059】

そこで、変数ｃｏｌｕｍｎと変数ｒｏｗのキャリアメモリ位置（carrier_memory [column][row]）に現在の変数ｒｏｗのキャリアデータ（carrier_data_in [row]）を格納する（Ｓ３２）。

【0060】

その後、キャリアカウント値をインクリメント（＋１）するとともに（Ｓ３３）、変数ｒｏｗを１インクリメント（＋１）する（Ｓ３４）。

【0061】

そこで、キャリアカウント値ｃａｒｒｉｅｒが９６未満かどうかをチェックする（Ｓ３５）。９６未満であれば、ステップＳ２９へ戻り、以降の処理を再度実行する。

【0062】

９６に達したら、ｒｅｐｅａｔ値をインクリメント（＋１）し（Ｓ３６）、その値が４未満かをチェックする（Ｓ３７）。４未満であれば、ステップＳ２８へ戻り、ｃａｒｒｉｅｒ値を０にリセットして、以降の処理を再度実行する。４に達したら、ｓｅｇｍｅｎｔ値をインクリメント（＋１）して（Ｓ３８）、その値が１３未満かをチェックする（Ｓ３９）。１３未満であれば、ステップＳ２７へ戻り、ｒｅｐｅａｔ値を０にリセットして、以降の処理を再度実行する。

【0063】

ｓｅｇｍｅｎｔ値が１３に達したら、ｒｏｗ値を０にリセットして（Ｓ４１）、以降、メモリの読み出しルーチンへ移行する。

【0064】

読み出しルーチンでは、現シンボル番号と現ｒｏｗ値に対応するキャリアメモリ内のキャリアデータcarrier_memory [symbol_num][row]を出力キャリアデータ（carrier_data_out）とする（Ｓ４２）。ついで、ｒｏｗ値をインクリメント（＋１）して（Ｓ４３）、ｒｏｗ値が４９９２未満かをチェックする（Ｓ４４）。未満であれば、ステップＳ４２へ戻り、次のｒｏｗ値についてキャリアデータを読み出す。４９９２に達したら、当該シンボル番号に対応する４９９２本の全キャリアデータcarrier_data_outをＩＳＤＢ－Ｔ変調器へ出力して（Ｓ４５）、割込み処理を終了する（ＲＥＴ）。

【0065】

図９に、時間インターリーブの遅延数を表したテーブルを示す。ここでは図示の都合上、一部省略して１セグメント分を示す。この図中、Ｉはインターリーブの長さに関わるパラメータ（この例では２）、ｉはキャリア番号、ＳＢはシンボルの遅延数を表す。ｉ＝０、ＳＢ＝０から始まり、ｉ＝９５でＳＢ＝１８２となる。次のｉ＝９６でＳＢ＝０に戻る。１セグメント内でこれを４回繰り返して、最後はｉ＝３８３、ＳＢ＝１８２まで進む。３８４キャリアで１セグメントであり、１３セグメントで３８４ｘ１３＝４９９２キャリアとなる。

【0066】

そこで、上記図８の処理の中で参照される時間インターリーブテーブル（til_table [96]）は次のとおり定義される。
char til_table [96] = {
0,10,20,30,40,50,60,70,80,90,100,110,120,130,140,150,160,170,180,190,
8,18,28,38,48,58,68,78,88,98,108,118,128,138,148,158,168,178,188,
6,16,26,36,46,56,66,76,86,96,106,116,126,136,146,156,166,176,186,
4,14,24,34,44,54,64,74,84,94,104,114,124,134,144,154,164,174,184,
2,12,22,32,42,52,62,72,82,92,102,112,122,132,142,152,162,172,182 };

【0067】

以上、本発明の好適な実施形態について説明したが、上述した以外にも特許請求の範囲内で種々の変形、変更を行うことが可能である。例えば、本発明は変調器ＩＣへの適用が好ましいものとして説明したが、必ずしも変調器ＩＣへの適用を前提とするものではない。また、使用する部品、要素、個数、サイズ、手順、変数、数値、応用例等、必ずしも提示したものに限定されるものではない。

【符号の説明】

【0068】

１１ 入出力処理部
１２ａ，１２ｂ ＴＳバッファ
１３ａ，１３ｂ 多重化部（ＭＵＸ）
１４ 再多重化部
１５ 前処理部
１６ 受信キャリアバッファ
１７ 送信キャリアバッファ
２１ 周波数インターリーブ処理部
２２ フレーム構成部
２３ ＩＦＦＴ部（＋ＧＩ付加部）
２４ ＤＡＣ部
３０ ＩＳＤＢ－Ｔ変調器
３１，３２ ホスト装置
３３ ＲＦアップコンバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】