(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-03
(45)【発行日】2024-09-11
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/10 20230101AFI20240904BHJP
H10B 43/30 20230101ALI20240904BHJP
H01L 21/336 20060101ALI20240904BHJP
H01L 29/788 20060101ALI20240904BHJP
H01L 29/792 20060101ALI20240904BHJP
【ＦＩ】
H10B43/10
H10B43/30
H01L29/78 371
【請求項の数】
17
(21)【出願番号】P 2020120902
(22)【出願日】2020-07-14
(65)【公開番号】P2022017990
(43)【公開日】2022-01-26
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】関口 勇士
(72)【発明者】
【氏名】林 泰伸
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２００４－１８６６６３（ＪＰ，Ａ）
【文献】特開２００９－１７０６５９（ＪＰ，Ａ）
【文献】特開２００６－２８７０９６（ＪＰ，Ａ）
【文献】特開２０１１－０１４６１０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／１０
Ｈ１０Ｂ ４３／３０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
主面を有する半導体層と、互いに間隔を空けての前記半導体層の前記主面の表面部に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に配置されたプレーナゲート構造であって、平面視において前記ソース領域に対向するソース側壁部、および、平面視において前記ドレイン領域に対向するドレイン側壁部を有し、前記ソース側壁部が、前記ドレイン領域側に窪んだ第１ゲート屈曲部、および、前記第１ゲート屈曲部以外の第１ゲート非屈曲部を有し、かつ前記ドレイン側壁部が、前記ドレイン領域側に窪んだドレイン側ゲート屈曲部、および、前記ドレイン側ゲート屈曲部以外のドレイン側ゲート非屈曲部を有するプレーナゲート構造と、
前記第１ゲート屈曲部に沿う第１メモリ屈曲部、および、前記第１ゲート非屈曲部に沿う第１メモリ非屈曲部を有し、前記ソース側壁部に隣接配置されたソース側部分、ならびに、前記ドレイン側ゲート屈曲部に沿うドレイン側屈曲部、および、前記ドレイン側ゲート非屈曲部に沿うドレイン側非屈曲部を有し、前記ドレイン側壁部に隣接配置されたドレイン側部分を有するメモリ構造とを含み、
前記ソース側部分の前記第１メモリ非屈曲部の第１幅が、前記ドレイン側部分の前記ドレイン側非屈曲部の第２幅と同じであり、
前記ソース側部分の前記第１メモリ屈曲部の第３幅が、前記ドレイン側部分の前記ドレイン側屈曲部の第４幅よりも大きい、半導体装置。
【請求項2】
前記第３幅が、前記第１幅よりも大きい、請求項１に記載の半導体装置。
【請求項3】
前記第３幅は、前記第１ゲート屈曲部と、前記第１メモリ屈曲部における前記ソース領域側の端部との最短距離であり、前記第１幅は、前記第１ゲート非屈曲部と、前記第１メモリ非屈曲部における前記ソース領域側の端部との最短距離であり、
前記第２幅は、前記ドレイン側ゲート非屈曲部と、前記ドレイン側非屈曲部における前記ドレイン領域側の端部との最短距離であり、
前記第４幅は、前記ドレイン側ゲート屈曲部と、前記ドレイン側屈曲部における前記ドレイン領域側の端部との最短距離である、請求項１または２に記載の半導体装置。
【請求項4】
前記ソース側壁部が、平面視において、前記第１メモリ屈曲部を挟んで対向し直線的に延びる第１ソース側辺および第２ソース側辺を有し、前記第１ゲート屈曲部が、前記第１ソース側辺および前記第２ソース側辺が交差する頂部に設けられている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
主面を有する半導体層と、
互いに間隔を空けての前記半導体層の前記主面の表面部に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に配置されたプレーナゲート構造であって、平面視において前記ソース領域に対向するソース側壁部、および、平面視において前記ドレイン領域に対向するドレイン側壁部を有し、前記ソース側壁部が、前記ドレイン領域側に窪んだ第１ゲート屈曲部を有するプレーナゲート構造と、
前記ソース側壁部および前記ドレイン側壁部に隣接配置されたメモリ構造であって、前記第１ゲート屈曲部に沿う第１メモリ屈曲部を有するメモリ構造とを含み、
前記ソース側壁部が、平面視において前記ドレイン領域側に向かって窪む先細りの三角状部を有し、
前記第１ゲート屈曲部が、前記三角状部における前記ドレイン領域側の頂部に設けられている、半導体装置。
【請求項6】
主面を有する半導体層と、
互いに間隔を空けての前記半導体層の前記主面の表面部に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に配置されたプレーナゲート構造であって、平面視において前記ソース領域に対向するソース側壁部、および、平面視において前記ドレイン領域に対向するドレイン側壁部を有し、前記ソース側壁部が、前記ドレイン領域側に窪んだ第１ゲート屈曲部を有するプレーナゲート構造と、
前記ソース側壁部および前記ドレイン側壁部に隣接配置されたメモリ構造であって、前記第１ゲート屈曲部に沿う第１メモリ屈曲部を有するメモリ構造とを含み、
前記ソース側壁部が、平面視において前記ドレイン領域側に向かって窪む四角状部を有し、
前記第１ゲート屈曲部が、前記四角状部における前記ドレイン領域側の頂部に設けられている、半導体装置。
【請求項7】
前記ソース領域に電気的に接続されたソースコンタクト電極と、前記ドレイン領域に電気的に接続されたドレインコンタクト電極とをさらに含み、
前記第１ゲート屈曲部が、前記ソースコンタクト電極および前記ドレインコンタクト電
極の間に位置する、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
主面を有する半導体層と、
互いに間隔を空けての前記半導体層の前記主面の表面部に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に配置されたプレーナゲート構造であって、平面視において前記ソース領域に対向するソース側壁部、および、平面視において前記ドレイン領域に対向するドレイン側壁部を有し、前記ソース側壁部が、前記ドレイン領域側に窪んだ第１ゲート屈曲部を有するプレーナゲート構造と、
前記ソース側壁部および前記ドレイン側壁部に隣接配置されたメモリ構造であって、前記第１ゲート屈曲部に沿う第１メモリ屈曲部を有するメモリ構造とを含み、
前記ドレイン側壁部が、前記ソース領域側に窪む第２ゲート屈曲部を有し、
前記メモリ構造が、前記第２ゲート屈曲部に沿う第２メモリ屈曲部を有し、
前記第１ゲート屈曲部の数が前記第２ゲート屈曲部の数よりも多い、半導体装置。
【請求項9】
前記ドレイン側壁部が、前記第２ゲート屈曲部以外の第２ゲート非屈曲部をさらに有し、前記メモリ構造が、前記第２ゲート非屈曲部に沿う第２メモリ非屈曲部をさらに有し、
前記第２メモリ屈曲部における前記メモリ構造の幅が、前記第２メモリ非屈曲部におけ
る前記メモリ構造の幅よりも大きい、請求項８に記載の半導体装置。
【請求項10】
前記第２メモリ屈曲部における前記メモリ構造の幅は、前記第２ゲート屈曲部と、前記第２メモリ屈曲部における前記第２ゲート屈曲部とは反対側の端部との最短距離であり、前記第２メモリ非屈曲部における前記メモリ構造の幅は、前記第２ゲート非屈曲部と、
前記第２メモリ非屈曲部における前記第２ゲート非屈曲部とは反対側の端部との最短距離である、請求項９に記載の半導体装置。
【請求項11】
前記ドレイン側壁部が、平面視において、前記第２メモリ屈曲部を挟んで対向し直線的に延びる第１ドレイン側辺および第２ドレイン側辺を有し、前記第２ゲート屈曲部が、前記第１ドレイン側辺および前記第２ドレイン側辺が交差する頂部である、請求項８～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記半導体層の前記主面の表面部に形成された第１導電型のウェル領域をさらに含み、前記ソース領域および前記ドレイン領域が、前記ウェル領域の表面部に形成された第２導電型の不純物領域であり、
前記プレーナゲート構造が、前記ソース領域と前記ドレイン領域との間の第１導電型のチャネル領域に対向し、
前記メモリ構造が、前記チャネル領域上に形成された絶縁膜、および、前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含む、請求項１～１１のいずれか一項に記載の半導体装置。
【請求項13】
前記プレーナゲート構造が、前記半導体層の前記主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１２に記載の半導体装置。
【請求項14】
前記絶縁膜の厚みが、前記ゲート絶縁膜の厚みよりも小さい、請求項１３に記載の半導体装置。
【請求項15】
前記ゲート絶縁膜の側方には、前記半導体層の前記主面を窪ませる窪みが設けられており、前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体層の前記主面上に形成されている、請求項１３または１４に記載の半導体装置。
【請求項16】
前記電荷蓄積膜が、前記絶縁膜とは異なる絶縁体である、請求項１２～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記電荷蓄積膜がＳｉＮからなり、前記絶縁膜がＳｉＯ２からなる、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ構造を含む半導体装置に関する。
【背景技術】
【0002】
たとえば、不揮発性メモリを備える半導体装置を開示する文献として、下記特許文献１がある。特許文献１に開示された半導体装置に備えられたメモリセルでは、ｐウェル領域の表面部に形成された抵抗変化部上からゲート電極の側壁上にわたって電荷蓄積部が形成されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００５－０６４２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示されたメモリセルにおいて、電荷蓄積部に捕獲されるキャリア（電子および正孔）の捕獲量を増大させることで、書き込み前後の閾値電圧や電流能力の変化量を大きくすることが要求されている。
そこで、本発明の一つの目的は、プレーナゲート構造の側方にメモリ構造が隣接配置される構成において、メモリ構造に捕獲されるキャリアの量が増大された半導体装置を提供することである。
そこで、本発明の一つの目的は、プレーナゲート構造の側方にメモリ構造が隣接配置される構成において、メモリ構造に捕獲されるキャリアの量が増大された半導体装置を提供することである。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、主面を有する半導体層と、互いに間隔を空けての前記半導体層の前記主面の表面部に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の間に配置されたプレーナゲート構造であって、平面視において前記ソース領域に対向するソース側壁部、および、平面視において前記ドレイン領域に対向するドレイン側壁部を有し、前記ソース側壁部が、前記ドレイン領域側に窪んだ第１ゲート屈曲部を有するプレーナゲート構造と、前記ソース側壁部および前記ドレイン側壁部に隣接配置されたメモリ構造であって、前記第１ゲート屈曲部に沿う第１メモリ屈曲部を有するメモリ構造とを含む、半導体装置を提供する。
【0006】
この装置によれば、メモリ構造が、プレーナゲート構造のソース側壁部およびドレイン側壁部に隣接配置されている。キャリアは、メモリ構造においてソース側壁部に隣接する部分によって主に捕獲される。そのため、メモリ構造においてソース側壁部に隣接する部分に幅広部が設けられていれば、メモリ構造に捕獲されるキャリアの量を増大させることができる。
【0007】
そこで、プレーナゲート構造のソース側壁部がドレイン領域側に窪む第１ゲート屈曲部を有する構成であれば、第１メモリ屈曲部におけるメモリ構造の幅を、第１メモリ屈曲部以外の部分におけるメモリ構造の幅よりも大きくすることができる。すなわち、メモリ構造においてプレーナゲート構造のソース側壁部に隣接する部分に、幅広部を設けることができる。これにより、メモリ構造に捕獲されるキャリアの量を増大させることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の要部の平面図である。図２は、図１に示すＩＩ－ＩＩ線に沿う断面図である。図３は、図１に示すＩＩＩ領域の拡大図である。図４は、図１に示すＩＶ－ＩＶ線に沿う断面図である。図５は、図２に示すＶ領域の拡大図である。以下では、図１～図５を参照して、半導体装置１の構成について説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の要部の平面図である。図２は、図１に示すＩＩ－ＩＩ線に沿う断面図である。図３は、図１に示すＩＩＩ領域の拡大図である。図４は、図１に示すＩＶ－ＩＶ線に沿う断面図である。図５は、図２に示すＶ領域の拡大図である。以下では、図１～図５を参照して、半導体装置１の構成について説明する。
【0010】
図１では、後述する被覆絶縁膜５１、層間絶縁膜６５、ゲート配線７０、ソース配線７１およびドレイン配線７２が取り除かれている。半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた不揮発性メモリである。半導体装置１は、半導体層２を含む。半導体層２は、たとえば、Ｓｉ単結晶からなる。
図２を参照して、半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｐ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０は、半導体層２の全体に形成されている。
図２を参照して、半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｐ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０は、半導体層２の全体に形成されている。
【0011】
半導体装置１は、ＭＯＳＦＥＴが形成されたデバイス領域６を区画するトレンチ絶縁構造１０を含む。トレンチ絶縁構造１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。
図１を参照して、トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している。平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。
図１を参照して、トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している。平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。
【0012】
図２を参照して、トレンチ１１は、具体的には、一方側の内側壁１３、他方側の外側壁１４、ならびに、内側壁１３および外側壁１４を接続する底壁１５を含む。内側壁１３は、平面視において四角環状に形成されている。外側壁１４は、平面視において内側壁１３に対して平行に延びる四角環状に形成されている。外側壁１４は、必ずしも内側壁１３に対して平行に延びている必要はなく、内側壁１３とは異なる形状で形成されていてもよい。底壁１５は、第１主面３に対して平行に延びている。底壁１５は、第２主面４に向かう湾曲状に形成されていてもよい。
【0013】
トレンチ１１は、この実施形態では、底壁１５に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体層２内においてトレンチ１１の内側壁１３（外側壁１４）が第１主面３との間で成す角度である。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。
【0014】
トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
【0015】
絶縁埋設物１２は、埋設部１７および突出部１８を含む。埋設部１７は、トレンチ１１の開口端１６に対してトレンチ１１の底壁１５側に位置している。突出部１８は、底壁１５側とは反対側に向けて埋設部１７から突出している。
半導体装置１は、デバイス領域６において第１主面３の表面部に形成されたウェル領域２１を含む。ウェル領域２１は、ｐ型（第１導電型）の不純物領域である。ウェル領域２１のｐ型不純物濃度は、バックゲート領域２０のｐ型不純物濃度を超えている。ウェル領域２１のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３以上１０×１０１６ｃｍ－３以下である。
半導体装置１は、デバイス領域６において第１主面３の表面部に形成されたウェル領域２１を含む。ウェル領域２１は、ｐ型（第１導電型）の不純物領域である。ウェル領域２１のｐ型不純物濃度は、バックゲート領域２０のｐ型不純物濃度を超えている。ウェル領域２１のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３以上１０×１０１６ｃｍ－３以下である。
【0016】
ウェル領域２１の底部は、バックゲート領域２０に電気的に接続されている。ウェル領域２１は、この実施形態では、トレンチ１１よりも深く形成され、当該トレンチ１１の底壁１５を部分的に被覆している。ウェル領域２１は、この実施形態とは異なり、トレンチ１１の底壁１５に対して第１主面３側の領域に形成され、ウェル領域２１とバックゲート領域２０との境界が、トレンチ１１の底壁１５と第１主面３との間に位置していてもよい。
【0017】
半導体装置１は、第２方向Ｙに互いに間隔を空けて半導体層２の第１主面３の表層部に形成されたソース領域２２およびドレイン領域２３を含む。ソース領域２２およびドレイン領域２３は、ウェル領域２１の表面部に形成されたｎ型（第２導電型）の不純物領域である。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、１０×１０１６ｃｍ－３以上１０×１０２０ｃｍ－３以下である。
【0018】
デバイス領域６の表面部においてドレイン領域２３とソース領域２２との間には、ｐ型（第１導電型）のチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２とドレイン領域２３との間において、第２方向Ｙに沿う電流経路を形成する。
ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
【0019】
ソース領域２２の底部は、段差なく平坦である。詳しくは、ソース領域２２は、チャネル領域２４に接しており、ソース領域２２とチャネル領域２４との間には、ソース領域２２よりもｎ型不純物濃度が低いソース低濃度領域が設けられていない。図２に示す例とは異なり、ソース領域２２の底部に段差が設けられていて、ソース領域２２とチャネル領域２４との間にはソース低濃度領域が設けられていてもよい。
【0020】
ドレイン領域２３の底部は、段差なく平坦である。詳しくは、ドレイン領域２３は、チャネル領域２４に接しており、ドレイン領域２３とチャネル領域２４との間には、ドレイン領域２３よりもｎ型不純物濃度が低いドレイン低濃度領域が設けられていない。図２に示す例とは異なり、ドレイン領域２３とチャネル領域２４との間にはドレイン低濃度領域が設けられていてもよい。
【0021】
半導体装置１は、チャネル領域２４に対向するように、デバイス領域６において第１主面３の上に形成されたプレーナゲート構造３０を含む。
図１を参照して、プレーナゲート構造３０は、平面視において、屈曲部分３０Ｃがデバイス領域６内に位置するように略Ｌ字形状に形成されている。詳しくは、プレーナゲート構造３０は、第１直線部分３０Ａと、第１直線部分３０Ａに接続され、第１直線部分３０Ａに対して交差する第２直線部分３０Ｂとを含む。
図１を参照して、プレーナゲート構造３０は、平面視において、屈曲部分３０Ｃがデバイス領域６内に位置するように略Ｌ字形状に形成されている。詳しくは、プレーナゲート構造３０は、第１直線部分３０Ａと、第１直線部分３０Ａに接続され、第１直線部分３０Ａに対して交差する第２直線部分３０Ｂとを含む。
【0022】
第１直線部分３０Ａと第２直線部分３０Ｂとは直交している。第１直線部分３０Ａおよび第２直線部分３０Ｂは、いずれも、第１方向Ｘおよび第２方向Ｙと異なる方向に延びている。第１直線部分３０Ａは、第１方向Ｘに対して４５°傾斜して延びている。第１直線部分３０Ａと第２直線部分３０Ｂとが交わる部分が屈曲部分３０Ｃである。
図１に示す例とは異なり、第１直線部分３０Ａと第２直線部分３０Ｂとは、互いに直交しておらず、第１直線部分３０Ａと第２直線部分３０Ｂとが成す角度がたとえば６０°であってもよい。
図１に示す例とは異なり、第１直線部分３０Ａと第２直線部分３０Ｂとは、互いに直交しておらず、第１直線部分３０Ａと第２直線部分３０Ｂとが成す角度がたとえば６０°であってもよい。
【0023】
プレーナゲート構造３０は、デバイス領域６内に位置するソース側壁部３７およびドレイン側壁部３８を有する。平面視において、ソース側壁部３７は、ソース領域２２に対向し、ドレイン側壁部３８は、ドレイン領域２３に対向する。
第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。図１に示す例とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側に位置していてもよい。プレーナゲート構造３０の屈曲部分３０Ｃは、ソース領域２２およびドレイン領域２３の間に位置している。
第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。図１に示す例とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側に位置していてもよい。プレーナゲート構造３０の屈曲部分３０Ｃは、ソース領域２２およびドレイン領域２３の間に位置している。
【0024】
図２を参照して、プレーナゲート構造３０は、デバイス領域６において半導体層２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。
ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。
ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。
【0025】
図５を参照して、ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さＴ１を有していてもよい。ゲート絶縁膜３１の厚さＴ１は、たとえば、１０ｎｍであってもよい。ゲート絶縁膜３１は、第１主面３に接する第１面３１ａと、第１面３１ａに対して半導体層２とは反対側の第２面３１ｂとを有する。第１面３１ａおよび第２面３１ｂが互いに平行に延びており、ゲート絶縁膜３１がほぼ一定の厚みを有していてもよい。第１方向Ｘにおけるゲート絶縁膜３１の両端部は、絶縁埋設物１２と接続されている（図４を参照）。
【0026】
第１主面３において、ゲート絶縁膜３１の両側方には、第１主面３を第２主面４側に窪ませる窪み３３が形成されている。窪み３３は、デバイス領域６において、ゲート絶縁膜３１と絶縁埋設物１２の突出部１８との間の全域に形成されていてもよい。
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
【0027】
図１および図４を参照して、ゲート電極３２は、トレンチ１１の開口端１６を横切り、絶縁埋設物１２上に達している。詳しくは、ゲート電極３２は、デバイス領域６においてゲート絶縁膜３１を挟んで第１主面３と対向する本体部３５と、デバイス領域６よりも外側において絶縁埋設物１２に対向する引き出し部３６とを含む。
本体部３５は、ゲート絶縁膜３１上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８上に引き出されている。
本体部３５は、ゲート絶縁膜３１上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８上に引き出されている。
【0028】
図１を参照して、半導体装置１は、データの書き込み、消去、および読み出しを行うことができるメモリ構造４０を含む。メモリ構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。そのため、メモリ構造４０は、サイドウォール構造とも呼ばれる。
メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
【0029】
メモリ構造４０は、プレーナゲート構造３０に隣接配置されている。メモリ構造４０は、平面視において、プレーナゲート構造３０を取り囲む環状である。メモリ構造４０は、デバイス領域６内に位置するソース側部分４０Ａおよびドレイン側部分４０Ｂと、ソース側部分４０Ａおよびドレイン側部分４０Ｂを連結する一対の連結部分４０Ｃとによって構成されている。
【0030】
ソース側部分４０Ａは、平面視において、ソース領域２２とプレーナゲート構造３０との間に位置する部分である。ドレイン側部分４０Ｂは、平面視において、ドレイン領域２３とプレーナゲート構造３０との間に位置する部分である。各連結部分４０Ｃは、メモリ構造４０のうち、絶縁埋設物１２上に位置する部分である。
メモリ構造４０は、プレーナゲート構造３０のソース側壁部３７およびドレイン側壁部３８に隣接配置されている。詳しくは、メモリ構造４０のソース側部分４０Ａが、ソース側壁部３７に隣接配置されており、メモリ構造４０のドレイン側部分４０Ｂが、ドレイン側壁部３８に隣接配置されている。
メモリ構造４０は、プレーナゲート構造３０のソース側壁部３７およびドレイン側壁部３８に隣接配置されている。詳しくは、メモリ構造４０のソース側部分４０Ａが、ソース側壁部３７に隣接配置されており、メモリ構造４０のドレイン側部分４０Ｂが、ドレイン側壁部３８に隣接配置されている。
【0031】
図３を参照して、屈曲部分３０Ｃにおいて、ドレイン側壁部３８が外側壁部であり、ソース側壁部３７が内側壁部である。ソース側壁部３７は、屈曲部分３０Ｃにおいてドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、屈曲部分３０Ｃにおいて第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。メモリ構造４０のソース側部分４０Ａは、第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。
【0032】
プレーナゲート構造３０のソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。第１ゲート屈曲部１００は、頂部３７ｃに設けられている。第１ソース側辺３７ａおよび第２ソース側辺３７ｂがメモリ構造４０内において成す角度は、９０°以下であることが好ましい。
【0033】
メモリ構造４０のソース側部分４０Ａは、第１ソース側辺３７ａと平行に延びる第３ソース側辺１２０と、第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、第３ソース側辺１２０および第４ソース側辺１２１が交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分４０Ａの頂部１２２とソース側壁部３７の頂部３７ｃとの間の部分である。
【0034】
ソース側部分４０Ａの幅Ｗ１は、ソース側部分４０Ａにおけるソース領域２２側の端部とソース側壁部３７との最短距離である。ソース側部分４０Ａの幅Ｗ１は、第１メモリ屈曲部１１０と第１メモリ非屈曲部１１１とで異なる。
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅（第３幅）ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅（第３幅）ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
【0035】
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅（第１幅）ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１における前記ソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。
【0036】
外側壁部であるドレイン側壁部３８は、平面視においてプレーナゲート構造３０を挟んで対向し直線的に延びる第１辺１３０（ドレイン側ゲート非屈曲部）および第２辺（ドレイン側ゲート非屈曲部）１３１と、第１辺１３０および第２辺１３１が交差する頂部（ドレイン側ゲート屈曲部）１３２とを有している。
ドレイン側部分４０Ｂは、平面視において、第１辺１３０と平行に延びる第３辺１４０と、第２辺１３１と平行に延びる第４辺１４１と、第３辺１４０および第４辺１４１を連結する円弧状の湾曲辺１４２とを有する。そのため、ドレイン側部分４０Ｂの幅（第２幅、第４幅）Ｗ２は、ドレイン側部分４０Ｂの全域においてほぼ一定である。ドレイン側部分４０Ｂの幅Ｗ２は、ドレイン側部分４０Ｂにおけるドレイン領域２３側の端部とドレイン側壁部３８との最短距離である。
ドレイン側部分４０Ｂは、平面視において、第１辺１３０と平行に延びる第３辺１４０と、第２辺１３１と平行に延びる第４辺１４１と、第３辺１４０および第４辺１４１を連結する円弧状の湾曲辺１４２とを有する。そのため、ドレイン側部分４０Ｂの幅（第２幅、第４幅）Ｗ２は、ドレイン側部分４０Ｂの全域においてほぼ一定である。ドレイン側部分４０Ｂの幅Ｗ２は、ドレイン側部分４０Ｂにおけるドレイン領域２３側の端部とドレイン側壁部３８との最短距離である。
【0037】
ドレイン側部分４０Ｂの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ドレイン側部分４０Ｂには、幅広部が設けられておらず、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
図２を参照して、メモリ構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２と、電荷蓄積膜４２上に形成れた絶縁スペーサ４３とを含む。
図２を参照して、メモリ構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２と、電荷蓄積膜４２上に形成れた絶縁スペーサ４３とを含む。
【0038】
絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなる。絶縁膜４１は、具体的には、半導体層２の表面部およびゲート電極３２の側壁が酸化されることによって膜状に形成された酸化物からなる。絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。絶縁膜４１は、さらに具体的には、半導体層２の表面部およびゲート電極３２の側壁が熱酸化されることによって膜状に形成された熱酸化物からなる。つまり、絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン熱酸化膜からなる。
【0039】
図５を参照して、絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さＴ２を有していてもよい。絶縁膜４１の厚さＴ２は、たとえば、８ｎｍであってもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい（Ｔ２＜Ｔ１）。
絶縁膜４１は、半導体層２の第１主面３に接する第１面４１ａと、第１面４１ａに対して半導体層２とは反対側に位置する第２面４１ｂと、プレーナゲート構造３０の側壁（ゲート電極３２の側壁）に接する第３面４１ｃと、第３面４１ｃに対してプレーナゲート構造３０とは反対側に位置する第４面４１ｄとを有する。
絶縁膜４１は、半導体層２の第１主面３に接する第１面４１ａと、第１面４１ａに対して半導体層２とは反対側に位置する第２面４１ｂと、プレーナゲート構造３０の側壁（ゲート電極３２の側壁）に接する第３面４１ｃと、第３面４１ｃに対してプレーナゲート構造３０とは反対側に位置する第４面４１ｄとを有する。
【0040】
絶縁膜４１は、デバイス領域６において半導体層２の第１主面３に沿って延びる第１絶縁部４６と、第１絶縁部４６に連結されプレーナゲート構造３０の側壁に沿って延びる第２絶縁部４７とを含む。絶縁膜４１は、第１絶縁部４６と第２絶縁部４７とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
第１メモリ屈曲部１１０における第１絶縁部４６の幅は、第１メモリ屈曲部１１０以外の箇所（ソース側部分４０Ａの第１メモリ非屈曲部１１１およびドレイン側部分４０Ｂ）における第１絶縁部４６の幅よりも広い（図３も参照）。
第１メモリ屈曲部１１０における第１絶縁部４６の幅は、第１メモリ屈曲部１１０以外の箇所（ソース側部分４０Ａの第１メモリ非屈曲部１１１およびドレイン側部分４０Ｂ）における第１絶縁部４６の幅よりも広い（図３も参照）。
【0041】
図４を参照して、絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなるため、絶縁埋設物１２上には形成されていない。絶縁膜４１が、絶縁埋設物１２上には形成されないため、メモリ構造４０の連結部分４０Ｃには、第１絶縁部４６が設けられていない。
図５を参照して、絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２も参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
図５を参照して、絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２も参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
【0042】
電荷蓄積膜４２は、絶縁膜４１とは異なる絶縁体からなり、たとえば、窒化シリコン膜（ＳｉＮ膜）からなる。電荷蓄積膜４２は、絶縁膜４１に沿って形成されている。電荷蓄積膜４２は、１０ｎｍ以上５０ｎｍ以下の厚さＴ３を有していてもよい。電荷蓄積膜４２の厚さＴ３は、たとえば、３０ｎｍであってもよい。
電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む環状である。すなわち、電荷蓄積膜４２は、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図４も参照）。図４の例では、第１方向Ｘにおける電荷蓄積膜４２の端部は、絶縁埋設物１２上に位置している。
電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む環状である。すなわち、電荷蓄積膜４２は、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図４も参照）。図４の例では、第１方向Ｘにおける電荷蓄積膜４２の端部は、絶縁埋設物１２上に位置している。
【0043】
電荷蓄積膜４２は、絶縁膜４１の第１絶縁部４６上に形成された第１蓄積部４８と、第１蓄積部４８に連結され第２絶縁部４７の側方に形成された第２蓄積部４９とを含む。電荷蓄積膜４２は、第１蓄積部４８と第２蓄積部４９とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
第１メモリ屈曲部１１０における第１蓄積部４８の幅は、第１メモリ屈曲部１１０以外の箇所（ソース側部分４０Ａの第１メモリ非屈曲部１１１およびドレイン側部分４０Ｂ）における第１蓄積部４８の幅よりも広い（図３も参照）。
第１メモリ屈曲部１１０における第１蓄積部４８の幅は、第１メモリ屈曲部１１０以外の箇所（ソース側部分４０Ａの第１メモリ非屈曲部１１１およびドレイン側部分４０Ｂ）における第１蓄積部４８の幅よりも広い（図３も参照）。
【0044】
第１蓄積部４８は、デバイス領域６よりも外側において、絶縁埋設物１２に対向している（図４も参照）。第１蓄積部４８は、デバイス領域６内において、絶縁膜４１の第１絶縁部４６を挟んで半導体層２に対向している。第２蓄積部４９は、絶縁膜４１の第２絶縁部４７を挟んでプレーナゲート構造３０に対向している（図４も参照）。
ソース領域２２およびドレイン領域２３は、メモリ構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。
ソース領域２２およびドレイン領域２３は、メモリ構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。
【0045】
厳密には、ソース領域２２とチャネル領域２４との境界は、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。同様に、ドレイン領域２３とチャネル領域２４との境界も、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。
そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも大きい。
そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも大きい。
【0046】
電荷蓄積膜４２は、第１蓄積部４８および第２蓄積部４９によって形成された凹部５０を有する。凹部５０は、第１蓄積部４８に対して第１絶縁部４６とは反対側で、かつ、第２蓄積部４９に対して第２絶縁部４７とは反対側に設けられている。
絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
【0047】
半導体装置１は、プレーナゲート構造３０およびメモリ構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、メモリ構造４０よりもプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図４も参照）。そのため、被覆絶縁膜５１は、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆し、デバイス領域６よりも外側で絶縁埋設物１２を被覆している。
【0048】
詳しくは、被覆絶縁膜５１は、ゲート電極３２を被覆する第１被覆部５２と、メモリ構造４０の外側面４０ｂを被覆する第２被覆部５３と、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆する第３被覆部５４と、デバイス領域６よりも外側において絶縁埋設物１２の突出部１８を被覆する第４被覆部５５（図４を参照）とを一体的に有する。
【0049】
第３被覆部５４は、メモリ構造４０のソース側部分４０Ａの側方でソース領域２２を被覆し、ドレイン側部分４０Ｂの側方でドレイン領域２３を被覆する。第４被覆部５５は、メモリ構造４０の連結部分４０Ｃの側方において、絶縁埋設物１２を被覆する（図４を参照）。第１被覆部５２においてゲート電極３２を挟んでトレンチ絶縁構造１０と対向する領域には、貫通孔５２Ａが形成されている（図４を参照）。
【0050】
図２および図４を参照して、半導体装置１は、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２を含む。
図４を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
図４を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
【0051】
図２を参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２は、半導体層２と一体的に形成されたシリサイド膜からなる。ソースシリサイド膜６１は、ソース領域２２の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。ドレインシリサイド膜６２は、ドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。
【0052】
ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含んでいてもよい。
半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
【0053】
図２および図４を参照して、半導体装置１は、層間絶縁膜６５を貫通するゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８を含む。
図４を参照して、ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
図４を参照して、ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
【0054】
この実施形態とは異なり、ゲート電極３２が絶縁埋設物１２よりも外側まで延びている場合、ゲートコンタクト電極６６が絶縁埋設物１２よりも外側で半導体層２に対向していてもよい。
図２を参照して、ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。平面視において、ソースコンタクト電極６７とドレインコンタクト電極６８との間には、屈曲部分３０Ｃが位置している（図１参照）。第１ゲート屈曲部１００（図３を参照）は、屈曲部分３０Ｃに設けられているため、第１ゲート屈曲部１００（図３を参照）も、平面視において、ソースコンタクト電極６７とドレインコンタクト電極６８との間に位置している。
図２を参照して、ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。平面視において、ソースコンタクト電極６７とドレインコンタクト電極６８との間には、屈曲部分３０Ｃが位置している（図１参照）。第１ゲート屈曲部１００（図３を参照）は、屈曲部分３０Ｃに設けられているため、第１ゲート屈曲部１００（図３を参照）も、平面視において、ソースコンタクト電極６７とドレインコンタクト電極６８との間に位置している。
【0055】
図２および図４を参照して、ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８は、層間絶縁膜６５に形成されたコンタクトホール６９に埋設されている。各コンタクト電極（ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８）は、銅およびタングステンの少なくともいずれかによって形成されている。
【0056】
各コンタクト電極とコンタクトホール６９の内壁との間には、バリア電極膜（図示せず）が設けられていてもよい。バリア電極膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア電極膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。
半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。
【0057】
各配線（ゲート配線７０、ソース配線７１およびドレイン配線７２）は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
各配線と層間絶縁膜６５との間には、バリア配線膜（図示せず）が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
各配線と層間絶縁膜６５との間には、バリア配線膜（図示せず）が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
【0058】
次に、図６Ａ～図７を用いて、メモリ構造４０の各動作（書き込み動作、消去動作、および読み出し動作）について具体的に説明する。いずれの動作においても、ウェル領域２１に接続されるバックゲート領域２０には、基準電位が印加されている。
図６Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図６Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
図６Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図６Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
【0059】
図６Ａに示すように、ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前のゲート閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ１（初期閾値電圧）とする。ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前の状態とは、ゲート電位Ｖｇ、ソース電位Ｖｓ、およびドレイン電位Ｖｄがいずれも０Ｖである状態を意味する（Ｖｇ＝Ｖｓ＝Ｖｄ＝０Ｖ）。ゲート電位Ｖｇは、ゲート電極３２に印加される電位である。ソース電位Ｖｓは、ソース領域２２に印加される電位である。ドレイン電位Ｖｄは、ドレイン領域２３に印加される電位である。
【0060】
図６Ｂに示すように、書き込み動作は、ソース領域２２の近傍において衝突電離によって発生した電子（ホットエレクトロンＨＥ）を電荷蓄積膜４２に注入することによって達成される。
詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｇ＝Ｖｓ＝５Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図５を参照）に注入される。
詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｇ＝Ｖｓ＝５Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図５を参照）に注入される。
【0061】
書き込み動作におけるゲート電位Ｖｇおよびソース電位Ｖｓは、５Ｖに限られず、たとえば、５Ｖ以上７Ｖ以下の範囲から選択された任意の電位であってもよい。
ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
【0062】
書き込み動作によって電荷蓄積膜４２に注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが上昇する。具体的には、ゲート閾値電圧Ｖｔｈは、第１閾値電圧Ｖｔｈ１よりも高い第２閾値電圧Ｖｔｈ２（後述する図６Ｄを参照）となる（Ｖｔｈ＝Ｖｔｈ２，Ｖｔｈ２＞Ｖｔｈ１）。
図６Ｃは、メモリ構造４０の消去動作について説明するための模式図である。図６Ｃに示すように、消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）を電荷蓄積膜４２に注入することによって達成される。
図６Ｃは、メモリ構造４０の消去動作について説明するための模式図である。図６Ｃに示すように、消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）を電荷蓄積膜４２に注入することによって達成される。
【0063】
詳しくは、消去動作の際、ゲート電極３２に負電位（たとえば－５Ｖ）が印加され（Ｖｇ＝－５Ｖ）、ソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｓ＝５Ｖ）、ドレイン領域２３が開放（オープン）される。つまり、ソース領域２２およびゲート電極３２の間に高電圧が印加されている。これにより、ウェル領域２１を介して、ソース領域２２からバックゲート領域２０にソース・バックゲート間電流Ｉｓｂが流れる。
【0064】
そのため、ウェル領域２１とソース領域２２との境界付近において、バンド間トンネリング現象によってホットホールＨＨが発生する。ホットホールＨＨは、メモリ構造４０の電荷蓄積膜４２（図２を参照）に注入される。
消去動作におけるゲート電位Ｖｇは、－５Ｖに限られず、たとえば－７Ｖ以上－３Ｖ以下の範囲から任意に選択された電位であってもよい。消去動作におけるソース電位Ｖｓは、５Ｖに限られず、５Ｖ以上７Ｖ以下の範囲から任意選択された電位であってもよい。
消去動作におけるゲート電位Ｖｇは、－５Ｖに限られず、たとえば－７Ｖ以上－３Ｖ以下の範囲から任意に選択された電位であってもよい。消去動作におけるソース電位Ｖｓは、５Ｖに限られず、５Ｖ以上７Ｖ以下の範囲から任意選択された電位であってもよい。
【0065】
消去動作において、ゲート電位Ｖｇが－５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、１０Ｖである（Ｖｇｓ＝１０Ｖ）。たとえば、絶縁膜４１の厚さＴ２が８ｎｍであり、ゲート絶縁膜の厚さＴ１が１０ｎｍである場合、絶縁膜４１は、ゲート絶縁膜３１と比較して薄い。そのため、絶縁膜４１の厚さとゲート絶縁膜３１の厚さとが同じである構成と比較して、ゲート・ソース間電圧Ｖｇｓが効率良く電荷蓄積膜４２に分圧される。そのため、ソース領域２２の近傍に電界を集中させやすく、ホットホールＨＨを発生させやすい。
【0066】
消去動作によって電荷蓄積膜４２に注入された正孔の正電荷により、ゲート閾値電圧Ｖｔｈが下降する。具体的には、ゲート閾値電圧Ｖｔｈは、第２閾値電圧Ｖｔｈ２から第１閾値電圧Ｖｔｈ１（後述する図６Ｅ参照）に戻る（Ｖｔｈ＝Ｖｔｈ１）。
次に、メモリ構造４０の読み出し動作について説明する。図６Ｄは、書き込み動作後の読み出し動作を説明するための模式図である。図６Ｅは、消去動作後（つまり、初期状態）の読み出し動作を説明するための模式図である。図７は、書き込み動作後および消去動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
次に、メモリ構造４０の読み出し動作について説明する。図６Ｄは、書き込み動作後の読み出し動作を説明するための模式図である。図６Ｅは、消去動作後（つまり、初期状態）の読み出し動作を説明するための模式図である。図７は、書き込み動作後および消去動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
【0067】
読み出し動作時には、書き込み動作とは逆方向にドレイン・ソース間電流Ｉｄｓが流れる。ドレイン・ソース間電流Ｉｄｓの大きさによって、メモリ構造４０にデータが書き込まれているか否かが判別される。具体的には、書き込み動作後および消去動作後のいずれにおいても、読み出し動作では、ゲート電極３２に正電位（たとえば、１．５Ｖ）が印加され、ドレイン領域２３に正電位（たとえば、０．５Ｖ）が印加され、ソース領域２２に基準電位が印加される（Ｖｓ＝０Ｖ）。
【0068】
ゲート電位Ｖｇが１．５Ｖであり、ドレイン電位Ｖｄが０．５Ｖである場合、ドレイン領域２３とゲート電極３２との電位差（ドレイン・ゲート間電圧Ｖｄｇ）は、１．０Ｖである（Ｖｇ＝１．５Ｖ，Ｖｄ＝０．５Ｖ，Ｖｄｇ＝１．０Ｖ）。
書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、消去動作後のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図７に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、消去動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１－Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、消去動作後のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図７に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、消去動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１－Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
【0069】
第１閾値電圧Ｖｔｈ１は、たとえば、０．７Ｖ以上２．０Ｖ以下であり、第２閾値電圧Ｖｔｈ２は、第１閾値電圧Ｖｔｈ１に電位がプラスされた電圧である。たとえば、第１閾値電圧Ｖｔｈ１が１．０Ｖの場合、第２閾値電圧Ｖｔｈ２は、それ以上の電圧（１．２Ｖ以上５Ｖ以下）となる。読み出し電位Ｖｒは、たとえば、１．５Ｖ以上５．０Ｖ以下である。
【0070】
第１実施形態では、ソース領域２２の底部およびドレイン領域２３の底部は、それぞれ、段差なく平坦であり、ソース領域２２およびドレイン領域２３に低濃度領域（ソース低濃度領域およびドレイン低濃度領域）が設けられていない。そのため、電荷蓄積膜４２が、チャネル領域２４に対向する。そのため、ホットキャリアが発生しやすい。これにより、書き込み動作時に、ホットエレクトロンＨＥを電荷蓄積膜４２に注入させることができ、消去動作時に、ホットホールＨＨを電荷蓄積膜４２に引き込むことができる。したがって、メモリ構造４０へのデータの書き込みおよびメモリ構造４０からのデータの消去を効率的に繰り返して行うことができる。
【0071】
また、絶縁膜４１をゲート絶縁膜３１よりも薄くすることによって、ゲート・ソース間電圧Ｖｇｓを効率良く電荷蓄積膜４２に分圧させることができる。そのため、電荷蓄積膜４２へホットホールＨＨを引き込みやすくすることができる。
また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
【0072】
また、第１実施形態では、被覆絶縁膜５１が、メモリ構造４０の側方においてソース領域２２およびドレイン領域２３を部分的に被覆している。そして、ソースシリサイド膜６１およびドレインシリサイド膜６２は、それぞれ、ソース領域２２およびドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。そのため、被覆絶縁膜５１がソース領域２２およびドレイン領域２３を被覆していない構成と比較して、ソースシリサイド膜６１およびドレインシリサイド膜６２を、電荷蓄積膜４２から遠ざけることができる。これにより、電荷蓄積膜４２から電子が流出することを抑制できる。
【0073】
また、この第１実施形態では、電荷蓄積膜４２は、第１蓄積部４８に対してプレーナゲート構造３０とは反対側で、かつ、第２蓄積部４９に対して半導体層２とは反対側に凹部５０を有し、絶縁スペーサ４３は、凹部５０に配置されている。そのため、電荷蓄積膜４２は、絶縁膜４１および絶縁スペーサ４３、すなわち絶縁体によって囲まれている。そのため、ゲート・ソース間電圧Ｖｇｓを電荷蓄積膜４２に効率良く分圧させることができる。
【0074】
図８Ａ～図８Ｙは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図８Ａ～図８Ｙは、図２に対応した領域の断面図である。図８Ａ～図８Ｙでは、ＭＯＳＦＥＴが形成されるデバイス領域６の製造方法のみを示している。
まず、図８Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体層２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体層２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
まず、図８Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体層２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体層２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
【0075】
次に、所定パターンを有するレジストマスク８０が、半導体ウエハ７５上に形成される。レジストマスク８０は、半導体ウエハ７５においてトレンチ１１を形成すべき領域を露出させ、それ以外の領域を被覆している。
次に、図８Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
次に、図８Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
【0076】
これにより、デバイス領域６を区画するトレンチ１１が、第１ウエハ主面７６に形成される。レジストマスク８０は、その後、除去される。トレンチ１１の具体的な説明については前述の通りであるので省略する。
次に、図８Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この実施形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
次に、図８Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この実施形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
【0077】
次に、図８Ｄを参照して、ベース絶縁膜８１の不要な部分が、エッチング法によって除去される。ベース絶縁膜８１は、第１ウエハ主面７６が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、トレンチ１１内に位置する絶縁埋設物１２が形成される。
【0078】
次に、図８Ｅを参照して、デバイス領域６において第１ウエハ主面７６の表面部に、ゲート絶縁膜３１（図２を参照）のベースとなる第１ベース膜８２が形成される。第１ベース膜８２は、半導体ウエハ７５の酸化物からなる。第１ベース膜８２は、酸化処理法によって第１ウエハ主面７６の表面部を膜状に酸化させることによって形成される。第１ベース膜８２は、具体的には、熱酸化処理法によって形成される。
【0079】
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第１ベース膜８２の厚さは、ゲート絶縁膜３１の厚さＴ１（図５を参照）と同じ、すなわち、７ｎｍ以上１３ｎｍ以下であってもよい。第１ベース膜８２は、絶縁埋設物１２と一体を成す。
次に、図８Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表面部に形成される。ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表面部に導入することにより、ウェル領域２１が形成される。ウェル領域２１が形成されることによって、半導体ウエハ７５においてウェル領域２１よりもｐ型不純物濃度が低い領域がバックゲート領域２０となる。
次に、図８Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表面部に形成される。ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表面部に導入することにより、ウェル領域２１が形成される。ウェル領域２１が形成されることによって、半導体ウエハ７５においてウェル領域２１よりもｐ型不純物濃度が低い領域がバックゲート領域２０となる。
【0080】
第１ウエハ主面７６へのｐ型不純物の導入は、任意のタイミングで行われてもよい。たとえば、第１ウエハ主面７６へのｐ型不純物の導入は、ゲート絶縁膜３１が第１ウエハ主面７６に形成される前に行われてもよい。その場合、第１ウエハ主面７６に犠牲酸化膜を形成し、犠牲酸化膜を介して、ｐ型不純物が第１ウエハ主面７６に導入されてもよい。そして、犠牲酸化膜が除去された後に、ゲート絶縁膜３１が形成される。
【0081】
次に、図８Ｇを参照して、ゲート電極３２が、第１ベース膜８２および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。ゲート電極３２は、この形態では、導電性ポリシリコンからなる。ゲート電極３２は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｈを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２が形成される。その後、図８Ｉに示すように、レジストマスク８７は、除去される。
次に、図８Ｈを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２が形成される。その後、図８Ｉに示すように、レジストマスク８７は、除去される。
【0082】
次に、図８Ｊを参照して、エッチング法によって、第１ベース膜８２が部分的に除去されてゲート絶縁膜３１が形成される。これにより、プレーナゲート構造３０が形成される。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１の側方において、第１ウエハ主面７６が第２ウエハ主面７７側に後退する。第１ウエハ主面７６の後退によって、プレーナゲート構造３０の側方に、第１ウエハ主面７６を第２ウエハ主面７７側に窪ませる第１窪み７８が形成される。このように、第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１が形成されるとともに第１窪み７８が形成される。第１ウエハ主面７６の後退によって、絶縁埋設物１２の一部がトレンチ１１から突出する。
【0083】
エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１およびゲート電極３２を含むプレーナゲート構造３０が形成される。
次に、図８Ｋを参照して、絶縁膜４１（図２を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表面部と、ゲート電極３２の表面部とに形成される。第２ベース膜８３は、半導体ウエハ７５およびゲート電極３２の酸化物からなる。第２ベース膜８３は、酸化処理法によって、デバイス領域６における半導体ウエハ７５の表面部と、ゲート電極３２の表面部とを膜状に酸化させることによって形成される。第２ベース膜８３は、具体的には、熱酸化処理法によって形成される。
次に、図８Ｋを参照して、絶縁膜４１（図２を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表面部と、ゲート電極３２の表面部とに形成される。第２ベース膜８３は、半導体ウエハ７５およびゲート電極３２の酸化物からなる。第２ベース膜８３は、酸化処理法によって、デバイス領域６における半導体ウエハ７５の表面部と、ゲート電極３２の表面部とを膜状に酸化させることによって形成される。第２ベース膜８３は、具体的には、熱酸化処理法によって形成される。
【0084】
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６およびゲート電極３２に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第２ベース膜８３の厚さは、絶縁膜４１の厚さＴ２（図５を参照）と同じ、すなわち、５ｎｍ以上１０ｎｍ以下あってもよい。
次に、図８Ｌを参照して、電荷蓄積膜４２のベースとなる第３ベース膜８４が、第２ベース膜８３および絶縁埋設物１２を被覆するように第１ウエハ主面７６上に形成される。第３ベース膜８４は、この形態では、窒化シリコンからなる。第３ベース膜８４は、ＣＶＤ法によって形成されてもよい。第３ベース膜８４の厚さは、電荷蓄積膜４２の厚さＴ３（図５を参照）と同じ、すなわち、１０ｎｍ以上５０ｎｍ以下であってもよい。
次に、図８Ｌを参照して、電荷蓄積膜４２のベースとなる第３ベース膜８４が、第２ベース膜８３および絶縁埋設物１２を被覆するように第１ウエハ主面７６上に形成される。第３ベース膜８４は、この形態では、窒化シリコンからなる。第３ベース膜８４は、ＣＶＤ法によって形成されてもよい。第３ベース膜８４の厚さは、電荷蓄積膜４２の厚さＴ３（図５を参照）と同じ、すなわち、１０ｎｍ以上５０ｎｍ以下であってもよい。
【0085】
次に、図８Ｍを参照して、絶縁スペーサ４３（図２を参照）のベースとなる第４ベース膜８５が、第３ベース膜８４を被覆するように第１ウエハ主面７６の上に形成される。第４ベース膜８５は、この形態では、酸化シリコンからなる。第４ベース膜８５は、ＣＶＤ法によって形成されてもよい。第２ベース膜８３、第３ベース膜８４および第４ベース膜８５を、まとめてメモリベース膜８６という。
【0086】
次に、図８Ｎを参照して、ドライエッチング（たとえば、ＲＩＥ法）によって、プレーナゲート構造３０の側壁部を被覆する部分を残存させるように、メモリベース膜８６が部分的に除去される。詳しくは、メモリベース膜８６がエッチングされる際、デバイス領域６の全域において、メモリベース膜８６は徐々に薄くなる。やがて、メモリベース膜８６においてプレーナゲート構造３０に隣接する部分以外が消失し、メモリベース膜８６においてプレーナゲート構造３０に隣接する部分が残留する。これにより、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。
【0087】
第２ベース膜８３の部分的な除去によって、メモリ構造４０の側方において、第１ウエハ主面７６が第２ウエハ主面７７側にさらに後退する。第１ウエハ主面７６が第２ウエハ主面７７側に後退することによって、第１窪み７８よりも深い第２窪み７９がプレーナゲート構造３０の側方に形成される。絶縁膜４１は、第２窪み７９内で第１ウエハ主面７６上に配置されている。第２窪み７９は、窪み３３（図５を参照）に対応する。第１ウエハ主面７６の後退によって、トレンチ１１からの絶縁埋設物１２の突出量が増大する。
【0088】
次に、図８Ｏを参照して、ｎ型のドレイン領域２３およびｎ型のソース領域２２が、ウェル領域２１の表面部に形成される。詳しくは、ソース領域２２は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の一方側においてウェル領域２１の表面部に形成される。ドレイン領域２３は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の他方側においてウェル領域２１の表面部に形成される。つまり、ドレイン領域２３およびソース領域２２は、それぞれ、メモリ構造４０に対して自己整合的に形成される。
【0089】
次に、図８Ｐを参照して、被覆絶縁膜５１が、デバイス領域６および絶縁埋設物１２上に形成される。被覆絶縁膜５１は、この形態では、酸化シリコンからなる。被覆絶縁膜５１は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｑを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
次に、図８Ｑを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
【0090】
具体的には、図８Ｒに示すように、被覆絶縁膜５１において、プレーナゲート構造３０およびメモリ構造４０を被覆する部分と、メモリ構造４０の側方においてデバイス領域６を被覆する部分とが残存する。その際、被覆絶縁膜５１において、デバイス領域６の外側においてゲート電極３２を被覆する部分は除去されて、貫通孔５２Ａ（図４を参照）が形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。その後、レジストマスク８９は、除去される。
【0091】
次に、図８Ｓを参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２が形成される。この工程では、まず、デバイス領域６において第１ウエハ主面７６およびゲート電極３２を被覆する金属膜８８が形成される。金属膜８８は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１つを含む。金属膜８８は、スパッタ法または蒸着法によって形成されてもよい。
【0092】
次に、ゲート電極３２および第１ウエハ主面７６において金属膜８８と接する部分が、シリサイド化される。シリサイド化は、アニール法（たとえばＲＴＡ（rapid thermal anneal）法）によって行われてもよい。これにより、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含むドレインシリサイド膜６２およびソースシリサイド膜６１が形成される。ドレインシリサイド膜６２およびソースシリサイド膜６１が形成される際、ゲートシリサイド膜６０（図４を参照）も形成される。金属膜８８は、その後、除去される。
【0093】
次に、図８Ｔを参照して、層間絶縁膜６５が、第１ウエハ主面７６の上に形成される。層間絶縁膜６５は、酸化膜および窒化膜のうちの少なくとも１つを含む。層間絶縁膜６５は、ＣＶＤ法によって形成されてもよい。層間絶縁膜６５は、第１ウエハ主面７６の上においてトレンチ絶縁構造１０およびプレーナゲート構造３０を被覆している。
次に、図８Ｕを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、層間絶縁膜６５に形成される。複数のコンタクトホール６９は、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
次に、図８Ｕを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、層間絶縁膜６５に形成される。複数のコンタクトホール６９は、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
【0094】
次に、図８Ｖを参照して、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７のベースとなるベースコンタクト電極膜９０が、複数のコンタクトホール６９を埋めて層間絶縁膜６５の上に形成される。ベースコンタクト電極膜９０は、スパッタ法または蒸着法により、それぞれ形成されてもよい。
次に、図８Ｗを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６（図４を参照）、ソースコンタクト電極６７およびドレインコンタクト電極６８が形成される。
次に、図８Ｗを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６（図４を参照）、ソースコンタクト電極６７およびドレインコンタクト電極６８が形成される。
【0095】
次に、図８Ｘを参照して、ゲート配線７０（図４を参照）、ソース配線７１およびドレイン配線７２のベースとなるベース配線膜９１が、層間絶縁膜６５の上に形成される。ベース配線膜９１は、スパッタ法または蒸着法により、形成されてもよい。
次に、図８Ｙを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
次に、図８Ｙを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
【0096】
次に、レジストマスク９２を介するエッチング法によって、ベース配線膜９１の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲート配線７０（図４を参照）、ソース配線７１およびドレイン配線７２が、層間絶縁膜６５の上に形成される。レジストマスク９２は、その後、除去される。その後、半導体ウエハ７５が切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
【0097】
この製造方法によれば、メモリ構造４０が、レジストマスクを用いることなく自己整合的に形成される。そのため、レジストマスクを用いてメモリ構造を形成する方法と比較して、メモリ構造４０の形成の効率化を図れる。
第１実施形態とは異なり、プレーナゲート構造が平面視において直線状に形成されている構成において、メモリ構造に捕獲されるキャリアの量を増大させるためには、メモリ構造の幅を大きくする必要がある。メモリ構造の幅を大きくするには、電荷蓄積膜および酸化膜の厚さを増大させる必要があるため、上述した製造方法によって幅広のメモリ構造を形成することは困難である。
第１実施形態とは異なり、プレーナゲート構造が平面視において直線状に形成されている構成において、メモリ構造に捕獲されるキャリアの量を増大させるためには、メモリ構造の幅を大きくする必要がある。メモリ構造の幅を大きくするには、電荷蓄積膜および酸化膜の厚さを増大させる必要があるため、上述した製造方法によって幅広のメモリ構造を形成することは困難である。
【0098】
第１実施形態によれば、プレーナゲート構造３０のソース側壁部３７がドレイン領域２３側に窪む第１ゲート屈曲部１００を有する。そのため、自己整合的にメモリ構造４０を形成することによって、第１非屈曲部幅ＮＷ１およびドレイン側部分４０Ｂの幅Ｗ２よりも、第１屈曲部幅ＢＷ１を大きくすることができる。すなわち、メモリ構造４０においてプレーナゲート構造３０のソース側壁部３７に隣接する部分に、幅広部（第１メモリ屈曲部１１０）を設けることができる。
【0099】
したがって、自己整合的にメモリ構造４０を形成しつつ、メモリ構造４０に捕獲されるキャリアの量を増大させることができる。
図９は、半導体装置１の製造方法において、ドライエッチングによってメモリ構造４０が形成される様子を説明するための模式図である。
メモリベース膜８６がエッチングされる際、半導体ウエハ７５の第１ウエハ主面７６が露出する露出領域Ａ１が、プレーナゲート構造３０の両側方に形成される。
図９は、半導体装置１の製造方法において、ドライエッチングによってメモリ構造４０が形成される様子を説明するための模式図である。
メモリベース膜８６がエッチングされる際、半導体ウエハ７５の第１ウエハ主面７６が露出する露出領域Ａ１が、プレーナゲート構造３０の両側方に形成される。
【0100】
その後、エッチングが進行するにつれて、露出領域Ａ１がプレーナゲート構造３０に向かって拡大し、第１ウエハ主面７６においてメモリベース膜８６によって被覆される被覆領域Ａ２が縮小される。具体的には、プレーナゲート構造３０の両側方において、被覆領域Ａ２と露出領域Ａ１との境界９５が、プレーナゲート構造３０に近づく。
被覆領域Ａ２と露出領域Ａ１との境界９５は、プレーナゲート構造３０の第１直線部分３０Ａおよび第２直線部分３０Ｂのそれぞれと平行に延びる一対の直線部９６と、一対の直線部９６同士を連結する湾曲状の連結部９７とを有する。
被覆領域Ａ２と露出領域Ａ１との境界９５は、プレーナゲート構造３０の第１直線部分３０Ａおよび第２直線部分３０Ｂのそれぞれと平行に延びる一対の直線部９６と、一対の直線部９６同士を連結する湾曲状の連結部９７とを有する。
【0101】
プレーナゲート構造３０の一方側の被覆領域Ａ２は、平面視において、プレーナゲート構造３０の第１直線部分３０Ａおよび第２直線部分３０Ｂによって挟まれている。そのため、エッチングが進行するにつれて、被覆領域Ａ２と露出領域Ａ１との境界９５の連結部９７の曲率は小さくなる。エッチングの終了後には連結部９７がなくなり一対の直線部９６が交差する頂部９８が形成される。
【0102】
プレーナゲート構造３０の他方側の被覆領域Ａ２は、平面視においてプレーナゲート構造３０の第１直線部分３０Ａおよび第２直線部分３０Ｂによって挟まれていない。そのため、エッチングの終了後においても、被覆領域Ａ２と露出領域Ａ１との境界９５の連結部９７は維持される。
このように、プレーナゲート構造３０のソース側壁部３７に第１ゲート屈曲部１００を設けることによって、メモリ構造４０のソース側部分４０Ａに幅広部としての第１メモリ屈曲部１１０を自己整合的に形成することができる。
このように、プレーナゲート構造３０のソース側壁部３７に第１ゲート屈曲部１００を設けることによって、メモリ構造４０のソース側部分４０Ａに幅広部としての第１メモリ屈曲部１１０を自己整合的に形成することができる。
【0103】
＜第２実施形態＞
図１０Ａは、本発明の第２実施形態に係る半導体装置１Ｐの要部の平面図である。図１０Ｂは、図１０Ａに示すＸＢ領域の拡大図である。図１０Ｃは、図１０Ａに示すＸＣ域の拡大図である。図１０Ａ～図１０Ｃにおいて、前述の図１～図９に示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
図１０Ａは、本発明の第２実施形態に係る半導体装置１Ｐの要部の平面図である。図１０Ｂは、図１０Ａに示すＸＢ領域の拡大図である。図１０Ｃは、図１０Ａに示すＸＣ域の拡大図である。図１０Ａ～図１０Ｃにおいて、前述の図１～図９に示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
【0104】
第２実施形態に係る半導体装置１Ｐが、第１実施形態に係る半導体装置１と主に異なる点は、第２実施形態に係るプレーナゲート構造３０Ｐが、平面視において、ジグザグ状に形成されている点である。
第２実施形態に係る半導体装置１Ｐは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第２実施形態に係るプレーナゲート構造３０Ｐおよびメモリ構造４０Ｐは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第２実施形態に係る半導体装置１Ｐは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
第２実施形態に係る半導体装置１Ｐは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第２実施形態に係るプレーナゲート構造３０Ｐおよびメモリ構造４０Ｐは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第２実施形態に係る半導体装置１Ｐは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
【0105】
図１０Ａに示す例では、プレーナゲート構造３０Ｐは、第１実施形態に係るプレーナゲート構造３０の略Ｌ字形状の部分を第１方向Ｘに２つ並べた形状を有する。第２実施形態に係るプレーナゲート構造３０Ｐでは、第１直線部分３０Ａと、第２直線部分３０Ｂとが、第１方向Ｘに沿って交互に配置されている。
各第１直線部分３０Ａが延びる第１直線方向Ｌ１と各第２直線部分３０Ｂが延びる第２直線方向Ｌ２は、いずれも、第１方向Ｘおよび第２方向Ｙと一致していない。第１直線方向Ｌ１と第２直線方向Ｌ２とは、互いに直交している。図１０Ａの例では、第１直線方向Ｌ１は、第１方向Ｘに対して４５°傾斜しており、第２直線方向Ｌ２は、第１直線方向Ｌ１に対して直行している。図１０Ａの例とは異なり、複数の第１直線部分３０Ａが延びる方向は互いに異なっていてもよいし、複数の第２直線部分３０Ｂが延びる方向は互いに異なっていてもよい。
各第１直線部分３０Ａが延びる第１直線方向Ｌ１と各第２直線部分３０Ｂが延びる第２直線方向Ｌ２は、いずれも、第１方向Ｘおよび第２方向Ｙと一致していない。第１直線方向Ｌ１と第２直線方向Ｌ２とは、互いに直交している。図１０Ａの例では、第１直線方向Ｌ１は、第１方向Ｘに対して４５°傾斜しており、第２直線方向Ｌ２は、第１直線方向Ｌ１に対して直行している。図１０Ａの例とは異なり、複数の第１直線部分３０Ａが延びる方向は互いに異なっていてもよいし、複数の第２直線部分３０Ｂが延びる方向は互いに異なっていてもよい。
【0106】
プレーナゲート構造３０Ｐは、複数の屈曲部分３０Ｃを有している。複数の屈曲部分３０Ｃは、ソース領域２２およびドレイン領域２３の間に位置している。複数の屈曲部分３０Ｃは、ソース側壁部３７がドレイン領域２３側に窪むように屈曲する複数の第１屈曲部分３０ＣＡと、ドレイン側壁部３８がソース領域２２側に窪むように屈曲する１つまたは複数の第２屈曲部分３０ＣＢとを有する。
【0107】
第１屈曲部分３０ＣＡでは、ドレイン側壁部３８が外側壁部であり、ソース側壁部３７が内側壁部である。第２屈曲部分３０ＣＢでは、ソース側壁部３７が外側壁部であり、ドレイン側壁部３８が内側壁部である。
第１屈曲部分３０ＣＡの数は、第２屈曲部分３０ＣＢの数よりも多い。図１０Ａの例では、第１屈曲部分３０ＣＡが２つ設けられており、第２屈曲部分３０ＣＢが１つ設けられている。
第１屈曲部分３０ＣＡの数は、第２屈曲部分３０ＣＢの数よりも多い。図１０Ａの例では、第１屈曲部分３０ＣＡが２つ設けられており、第２屈曲部分３０ＣＢが１つ設けられている。
【0108】
第２実施形態に係るソース領域２２には、複数のソースコンタクト電極６７が接続されていてもよい。複数のソースコンタクト電極６７は、第１方向Ｘに等間隔を隔てて配置されていてもよい。同様に、第２実施形態に係るドレイン領域２３には、複数のドレインコンタクト電極６８が接続されていてもよい。複数のドレインコンタクト電極６８は、第１方向Ｘに等間隔を隔てて配置されていてもよい。複数のソースコンタクト電極６７は、それぞれ、複数のドレインコンタクト電極６８と第２方向Ｙに対向していてもよい。
【0109】
第１方向Ｘにおけるプレーナゲート構造３０Ｐの端部には、ゲートコンタクト電極６６が接続されている。第１方向Ｘにおけるプレーナゲート構造３０Ｐの端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０Ｐの端部が、トレンチ絶縁構造１０の外側に位置していてもよい。
第２実施形態に係るメモリ構造４０Ｐは、平面視において、プレーナゲート構造３０Ｐを取り囲む環状である。第２実施形態に係るメモリ構造４０Ｐは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
第２実施形態に係るメモリ構造４０Ｐは、平面視において、プレーナゲート構造３０Ｐを取り囲む環状である。第２実施形態に係るメモリ構造４０Ｐは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
【0110】
図１０Ｂに示すように、プレーナゲート構造３０Ｐのソース側壁部３７は、各第１屈曲部分３０ＣＡにおいてドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、各第１屈曲部分３０ＣＡにおいて第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。この実施形態では、第１ゲート屈曲部１００は、複数（図１０Ａの例では２つ）設けられている。
【0111】
メモリ構造４０Ｐのソース側部分４０Ａは、各第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、各第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。第１メモリ屈曲部１１０は、第１ゲート屈曲部１００と同数設けられている。
プレーナゲート構造３０Ｐのソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。第１ゲート屈曲部１００は、頂部３７ｃに設けられている。第１ソース側辺３７ａおよび第２ソース側辺３７ｂがメモリ構造４０内においてなす角度は、９０°以下であることが好ましい。
プレーナゲート構造３０Ｐのソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。第１ゲート屈曲部１００は、頂部３７ｃに設けられている。第１ソース側辺３７ａおよび第２ソース側辺３７ｂがメモリ構造４０内においてなす角度は、９０°以下であることが好ましい。
【0112】
メモリ構造４０Ｐのソース側部分４０Ａは、第１ソース側辺３７ａと平行に延びる第３ソース側辺１２０と、第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、第３ソース側辺１２０および第４ソース側辺１２１が交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分４０Ａの頂部１２２とソース側壁部３７の頂部３７ｃとの間の部分である。
【0113】
ソース側部分４０Ａの幅Ｗ１は、ソース側部分４０Ａにおけるソース領域２２側の端部とソース側壁部３７との最短距離である。ソース側部分４０Ａの幅Ｗ１は、第１メモリ屈曲部１１０と第１メモリ非屈曲部１１１とで異なる。
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
【0114】
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。
【0115】
ドレイン側部分４０Ｂにおいて第１屈曲部分３０ＣＡに隣接する部分の幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ドレイン側部分４０Ｂには、幅広部が設けられておらず、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
図１０Ｃに示すように、プレーナゲート構造３０Ｐのドレイン側壁部３８は、第２屈曲部分３０ＣＢにおいてソース領域２２側に窪んだ第２ゲート屈曲部１５０と、第２屈曲部分３０ＣＢにおいて第２ゲート屈曲部１５０以外の第２ゲート非屈曲部１５１とを有する。図１０Ａの例では、第２ゲート屈曲部１５０の数は１つである。そのため、第１ゲート屈曲部１００の数が第２ゲート屈曲部１５０の数よりも多い。
図１０Ｃに示すように、プレーナゲート構造３０Ｐのドレイン側壁部３８は、第２屈曲部分３０ＣＢにおいてソース領域２２側に窪んだ第２ゲート屈曲部１５０と、第２屈曲部分３０ＣＢにおいて第２ゲート屈曲部１５０以外の第２ゲート非屈曲部１５１とを有する。図１０Ａの例では、第２ゲート屈曲部１５０の数は１つである。そのため、第１ゲート屈曲部１００の数が第２ゲート屈曲部１５０の数よりも多い。
【0116】
メモリ構造４０Ｐのドレイン側部分４０Ｂは、第２ゲート屈曲部１５０に沿う第２メモリ屈曲部１６０と、第２ゲート非屈曲部１５１に沿う第２メモリ非屈曲部１６１とを含む。第２メモリ屈曲部１６０は、第２ゲート屈曲部１５０と同数設けられている。そのため、第１メモリ屈曲部１１０の数が第２メモリ屈曲部１６０の数よりも多い。
プレーナゲート構造３０Ｐのドレイン側壁部３８は、平面視において第２メモリ屈曲部１６０を挟んで対向し直線的に延びる第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂと、第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂが交差する頂部３８ｃとを有する。第２ゲート屈曲部１５０は、頂部３８ｃに設けられている。第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂがメモリ構造４０内において成す角度は、９０°以下であることが好ましい。
プレーナゲート構造３０Ｐのドレイン側壁部３８は、平面視において第２メモリ屈曲部１６０を挟んで対向し直線的に延びる第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂと、第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂが交差する頂部３８ｃとを有する。第２ゲート屈曲部１５０は、頂部３８ｃに設けられている。第１ドレイン側辺３８ａおよび第２ドレイン側辺３８ｂがメモリ構造４０内において成す角度は、９０°以下であることが好ましい。
【0117】
メモリ構造４０Ｐのドレイン側部分４０Ｂは、平面視において、第１ドレイン側辺３８ａと平行に延びる第３ドレイン側辺１７０と、第２ドレイン側辺３８ｂと平行に延びる第４ドレイン側辺１７１と、第３ドレイン側辺１７０および第４ドレイン側辺１７１が交差する頂部１７２とを有する。第２メモリ屈曲部１６０は、平面視において、ドレイン側部分４０Ｂの頂部１７２と第２ゲート屈曲部１５０との間の部分である。
【0118】
ドレイン側部分４０Ｂの幅Ｗ２は、ドレイン側部分４０Ｂにおけるドレイン領域２３側の端部とドレイン側壁部３８との最短距離である。第２メモリ屈曲部１６０におけるドレイン側部分４０Ｂの幅Ｗ２（第２屈曲部幅ＢＷ２）は、第２ゲート屈曲部１５０と、第２メモリ屈曲部１６０におけるドレイン領域２３側の端部との最短距離である。第２屈曲部幅ＢＷ２は、ドレイン側壁部３８の頂部３８ｃと、ドレイン側部分４０Ｂの頂部１７２との間の距離である。
【0119】
第２メモリ非屈曲部１６１におけるドレイン側部分４０Ｂの幅Ｗ２（第２非屈曲部幅ＮＷ２）は、第２ゲート非屈曲部１５１と、第２メモリ非屈曲部１６１におけるドレイン領域２３側の端部との最短距離である。第２非屈曲部幅ＮＷ２は、ドレイン側壁部３８の第１ドレイン側辺３８ａとドレイン側部分４０Ｂの第３ドレイン側辺１７０との間の距離、または、ドレイン側壁部３８の第２ソース側辺３７ｂとドレイン側部分４０Ｂの第４ドレイン側辺１７１との間の距離である。第２屈曲部幅ＢＷ２は、第２非屈曲部幅ＮＷ２よりも大きい。
【0120】
ソース側部分４０Ａにおいて第２屈曲部分３０ＣＢに隣接する部分の幅Ｗ１は、第２非屈曲部幅ＮＷ２と概ね等しく、第２屈曲部幅ＢＷ２よりも小さい。すなわち、ドレイン側部分４０Ｂには、幅広部としての第２メモリ屈曲部１６０が設けられている。
第２実施形態によれば、第１実施形態と同様の効果を奏する。第２実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。したがって、メモリ構造４０Ｐに捕獲されるキャリアの量を一層増大させることができる。
第２実施形態によれば、第１実施形態と同様の効果を奏する。第２実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。したがって、メモリ構造４０Ｐに捕獲されるキャリアの量を一層増大させることができる。
【0121】
＜第３実施形態＞
図１１Ａは、本発明の第３実施形態に係る半導体装置１Ｑの要部の平面図である。図１１Ｂは、図１１Ａに示すＸＩＩＢ領域の拡大図である。図１１Ａおよび図１１Ｂにおいて、前述の図１～図１０Ｃに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
図１１Ａは、本発明の第３実施形態に係る半導体装置１Ｑの要部の平面図である。図１１Ｂは、図１１Ａに示すＸＩＩＢ領域の拡大図である。図１１Ａおよび図１１Ｂにおいて、前述の図１～図１０Ｃに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
【0122】
第３実施形態に係る半導体装置１Ｑが第１実施形態に係る半導体装置１と主に異なる点は、第３実施形態に係るプレーナゲート構造３０Ｑが、ソース領域２２とドレイン領域２３との間で第１方向Ｘに直線状に延びる直線状部分２００と、直線状部分２００からソース領域２２に向けて突出する先細りの複数（図１１Ａの例では３つ）の三角状部分２０１とを有している点である。複数の三角状部分２０１は、第１方向Ｘに沿って並んでいる。
【0123】
第３実施形態に係る半導体装置１Ｑは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第３実施形態に係るプレーナゲート構造３０Ｑおよびメモリ構造４０Ｑは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第３実施形態に係る半導体装置１Ｑは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
【0124】
第１方向Ｘにおけるプレーナゲート構造３０Ｑの端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０Ｑの端部が、トレンチ絶縁構造１０の外側に位置していてもよい。
第３実施形態に係るメモリ構造４０Ｑは、平面視において、プレーナゲート構造３０Ｑを取り囲む環状である。メモリ構造４０Ｑは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
第３実施形態に係るメモリ構造４０Ｑは、平面視において、プレーナゲート構造３０Ｑを取り囲む環状である。メモリ構造４０Ｑは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
【0125】
プレーナゲート構造３０Ｑのソース側壁部３７は、第１方向Ｘに隣り合う三角状部分２０１の間のそれぞれにおいて、ドレイン領域２３側に向かって窪む先細りの複数（図１１Ａの例では２つ）の三角状部２０５を有する。
図１１Ｂに示すように、三角状部２０５は、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。この実施形態では、第１ゲート屈曲部１００は、複数（図１１Ａの例では２つ）設けられている。
図１１Ｂに示すように、三角状部２０５は、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。この実施形態では、第１ゲート屈曲部１００は、複数（図１１Ａの例では２つ）設けられている。
【0126】
メモリ構造４０Ｑのソース側部分４０Ａは、各第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、各第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。第１メモリ屈曲部１１０は、第１ゲート屈曲部１００と同数設けられている。
プレーナゲート構造３０Ｑのソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。この実施形態では、頂部３７ｃが、三角状部２０５におけるドレイン領域２３側の頂部を構成しており、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが、頂部３７ｃを形成する一対の直線状部を構成している。すなわち、第１ゲート屈曲部１００は、三角状部２０５におけるドレイン領域２３側の頂部に設けられている。
プレーナゲート構造３０Ｑのソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。この実施形態では、頂部３７ｃが、三角状部２０５におけるドレイン領域２３側の頂部を構成しており、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが、頂部３７ｃを形成する一対の直線状部を構成している。すなわち、第１ゲート屈曲部１００は、三角状部２０５におけるドレイン領域２３側の頂部に設けられている。
【0127】
メモリ構造４０Ｑのソース側部分４０Ａは、平面視において、第１ソース側辺３７ａと平行に延びる第３ソース側辺１２０と、第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、第３ソース側辺１２０および第４ソース側辺１２１が交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分４０Ａの頂部１２２と第１ゲート屈曲部１００との間の部分である。
【0128】
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１における前記ソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１における前記ソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。
【0129】
プレーナゲート構造３０Ｑのドレイン側壁部３８は、第１方向Ｘに沿う直線状である。そのため、メモリ構造４０Ｑのドレイン側部分４０Ｂも、第１方向Ｘに沿う直線状に形成されている。ドレイン側部分４０Ｂは、第１方向Ｘにおける位置にかかわらず、一定の幅Ｗ２を有している。
第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。ドレイン側部分４０Ｂの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。ドレイン側部分４０Ｂの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
【0130】
第３実施形態によれば、第１実施形態と同様の効果を奏する。第３実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。したがって、メモリ構造４０Ｑに捕獲されるキャリアの量を一層増大させることができる。
＜第４実施形態＞
図１２Ａは、本発明の第４実施形態に係る半導体装置１Ｒの要部の平面図である。図１２Ｂは、図１２Ａに示すＸＩＩＢ領域の拡大図である。図１２Ａおよび図１２Ｂにおいて、前述の図１～図１１Ｂに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
＜第４実施形態＞
図１２Ａは、本発明の第４実施形態に係る半導体装置１Ｒの要部の平面図である。図１２Ｂは、図１２Ａに示すＸＩＩＢ領域の拡大図である。図１２Ａおよび図１２Ｂにおいて、前述の図１～図１１Ｂに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
【0131】
第４実施形態に係る半導体装置１Ｒが第１実施形態に係る半導体装置１と主に異なる点は、第４実施形態に係るプレーナゲート構造３０Ｒが、ソース領域２２とドレイン領域２３との間で第１方向Ｘに直線状に延びる直線状部分２００と、直線状部分２００からソース領域２２に向けて突出する複数（図１２Ａの例では４つ）の四角状部分２０２とを有している点である。複数の四角状部分２０２は、第１方向Ｘに沿って並んでいる。隣り合う四角状部分２０２同士の間には間隔が設けられている。
【0132】
第４実施形態に係る半導体装置１Ｒは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第４実施形態に係るプレーナゲート構造３０Ｒおよびメモリ構造４０Ｒは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第４実施形態に係る半導体装置１Ｒは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
【0133】
第１方向Ｘにおけるプレーナゲート構造３０Ｒの端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０Ｒの端部が、トレンチ絶縁構造１０の外側に位置していてもよい。
第４実施形態に係るメモリ構造４０Ｒは、平面視において、プレーナゲート構造３０Ｒを取り囲む環状である。メモリ構造４０Ｒは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
第４実施形態に係るメモリ構造４０Ｒは、平面視において、プレーナゲート構造３０Ｒを取り囲む環状である。メモリ構造４０Ｒは、第１実施形態に係るメモリ構造４０と同様に、ソース側部分４０Ａ、ドレイン側部分４０Ｂ、および一対の連結部分４０Ｃによって構成されている。
【0134】
プレーナゲート構造３０Ｒのソース側壁部３７は、第１方向Ｘに隣り合う四角状部分２０２の間において、ドレイン領域２３側に向かって窪む複数（図１２Ａの例では３つ）の四角状部２０６を有する。
四角状部２０６の間において、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。この実施形態では、第１ゲート屈曲部１００は、複数（図１２Ａの例では３つ）設けられている。
四角状部２０６の間において、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と、第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。この実施形態では、第１ゲート屈曲部１００は、複数（図１２Ａの例では３つ）設けられている。
【0135】
図１２Ｂに示すように、メモリ構造４０Ｒのソース側部分４０Ａは、各第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、各第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。第１メモリ屈曲部１１０は、第１ゲート屈曲部１００と同数設けられている。
プレーナゲート構造３０Ｒのソース側壁部３７は、平面視において、ドレイン領域２３側に向かって第２方向Ｙに延びる一対の第１ソース側辺３７ａと、第１ソース側辺３７ａ同士を連結し第１方向Ｘに延びる第２ソース側辺３７ｂと、各第１ソース側辺３７ａと第２ソース側辺３７ｂとが交差する頂部３７ｃとを有する。各第１ソース側辺３７ａおよび第２ソース側辺３７ｂは、第１メモリ屈曲部１１０を挟んで対向する。
プレーナゲート構造３０Ｒのソース側壁部３７は、平面視において、ドレイン領域２３側に向かって第２方向Ｙに延びる一対の第１ソース側辺３７ａと、第１ソース側辺３７ａ同士を連結し第１方向Ｘに延びる第２ソース側辺３７ｂと、各第１ソース側辺３７ａと第２ソース側辺３７ｂとが交差する頂部３７ｃとを有する。各第１ソース側辺３７ａおよび第２ソース側辺３７ｂは、第１メモリ屈曲部１１０を挟んで対向する。
【0136】
この実施形態では、頂部３７ｃが、四角状部２０６におけるドレイン領域２３側の２つの頂部を構成しており、一対の第１ソース側辺３７ａと第２ソース側辺３７ｂとが、２つの頂部３７ｃを形成する３つの直線状部を構成している。すなわち、第１ゲート屈曲部１００は、四角状部２０６におけるドレイン領域２３側の２つの頂部に設けられている。
メモリ構造４０Ｒのソース側部分４０Ａは、平面視において、一対の第１ソース側辺３７ａのそれぞれと平行に延びる一対の第３ソース側辺１２０と、第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、各第３ソース側辺１２０と第４ソース側辺１２１とが交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分４０Ａの頂部１２２と第１ゲート屈曲部１００との間の部分である。
メモリ構造４０Ｒのソース側部分４０Ａは、平面視において、一対の第１ソース側辺３７ａのそれぞれと平行に延びる一対の第３ソース側辺１２０と、第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、各第３ソース側辺１２０と第４ソース側辺１２１とが交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分４０Ａの頂部１２２と第１ゲート屈曲部１００との間の部分である。
【0137】
第１メモリ屈曲部１１０におけるソース側部分４０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分４０Ａの頂部１２２との間の距離である。
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１における前記ソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。
第１メモリ非屈曲部１１１におけるソース側部分４０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１における前記ソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。
【0138】
プレーナゲート構造３０Ｒのドレイン側壁部３８は、第１方向Ｘに沿う直線状である。そのため、メモリ構造４０Ｒのドレイン側部分４０Ｂも、第１方向Ｘに沿う直線状に形成されている。ドレイン側部分４０Ｂは、第１方向Ｘにおける位置にかかわらず、一定の幅Ｗ２を有している。
第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。ドレイン側部分４０Ｂの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ドレイン側部分４０Ｂには、幅広部が設けられておらず、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。ドレイン側部分４０Ｂの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ドレイン側部分４０Ｂには、幅広部が設けられておらず、ソース側部分４０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
【0139】
第４実施形態によれば、第１実施形態と同様の効果を奏する。第４実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。メモリ構造４０Ｒに捕獲されるキャリアの量を一層増大させることができる。さらに、各四角状部２０６に第１メモリ屈曲部１１０を２つずつ設けることができるため、メモリ構造４０Ｒに捕獲されるキャリアの量を一層増大させることができる。
【0140】
＜第５実施形態＞
図１３Ａは、本発明の第５実施形態に係る半導体装置１Ｓの要部の平面図である。図１３Ｂは、図１３Ａに示すＸＩＩＩＡ領域の拡大図である。図１３Ａおよび図１３Ｂにおいて、前述の図１～図１２Ｂに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
図１３Ａは、本発明の第５実施形態に係る半導体装置１Ｓの要部の平面図である。図１３Ｂは、図１３Ａに示すＸＩＩＩＡ領域の拡大図である。図１３Ａおよび図１３Ｂにおいて、前述の図１～図１２Ｂに示された構成と同等の構成については、図１等と同一の参照符号を付してその説明を省略する。
【0141】
第５実施形態に係る半導体装置１Ｓが、第１実施形態に係る半導体装置１と主に異なる点は、第５実施形態に係るプレーナゲート構造３０Ｓが、平面視において、略四角環状に形成されている点である。
第５実施形態に係る半導体装置１Ｓは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第５実施形態に係るプレーナゲート構造３０Ｓおよびメモリ構造４０Ｓは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第５実施形態に係る半導体装置１Ｓは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
第５実施形態に係る半導体装置１Ｓは、それぞれ、第１実施形態に係る半導体装置１と同様の断面形状（図２、図４および図５を参照）を有するため、詳しい説明を省略する。第５実施形態に係るプレーナゲート構造３０Ｓおよびメモリ構造４０Ｓは、それぞれ、第１実施形態に係るプレーナゲート構造３０およびメモリ構造４０と同様の構成を有する。第５実施形態に係る半導体装置１Ｓは、第１実施形態に係る半導体装置１と同様の製造方法で製造することができるため、詳しい説明を省略する。
【0142】
プレーナゲート構造３０Ｓは、４つの直線状部２５０と、直線状部２５０同士が交わる４つの屈曲部分２５１とを含む。４つの屈曲部分２５１は、デバイス領域６内に位置する２つの第１屈曲部分２５１Ａと、デバイス領域６よりも外側に位置する２つの第２屈曲部分２５１Ｂとを含む。第２屈曲部分２５１Ｂは、トレンチ絶縁構造１０上に位置している。２つの第２屈曲部分２５１Ｂのうちの一方には、ゲートコンタクト電極６６が接続されている。
【0143】
第５実施形態に係る半導体装置１Ｓでは、ソース領域２２がプレーナゲート構造３０Ｓの内側に位置しており、ドレイン領域２３がプレーナゲート構造３０Ｓの両外側に位置している。
プレーナゲート構造３０Ｓは、デバイス領域６内に位置する一対のソース側壁部３７および一対のドレイン側壁部３８を有する。一対のソース側壁部３７は、第２方向Ｙの両側からソース領域２２に対向し、一対のドレイン側壁部３８は、一対のドレイン領域２３にそれぞれ対向する。
プレーナゲート構造３０Ｓは、デバイス領域６内に位置する一対のソース側壁部３７および一対のドレイン側壁部３８を有する。一対のソース側壁部３７は、第２方向Ｙの両側からソース領域２２に対向し、一対のドレイン側壁部３８は、一対のドレイン領域２３にそれぞれ対向する。
【0144】
第５実施形態に係る半導体装置１Ｓに備えられたメモリ構造４０Ｓは、プレーナゲート構造３０Ｓの内側壁部に隣接配置された略四角環状の内側メモリ構造２６０と、プレーナゲート構造３０Ｓの外側壁部に隣接配置された略四角環状の外側メモリ構造２６１とを含む。
内側メモリ構造２６０は、デバイス領域６内でソース領域２２とプレーナゲート構造３０Ｓとの間に位置する一対のソース側部分２６０Ａと、ソース側部分２６０Ａ同士を連結する一対の連結部分２６０Ｂとを含む。各ソース側部分２６０Ａは、ソース領域２２とプレーナゲート構造３０Ｓとの間に位置している。
内側メモリ構造２６０は、デバイス領域６内でソース領域２２とプレーナゲート構造３０Ｓとの間に位置する一対のソース側部分２６０Ａと、ソース側部分２６０Ａ同士を連結する一対の連結部分２６０Ｂとを含む。各ソース側部分２６０Ａは、ソース領域２２とプレーナゲート構造３０Ｓとの間に位置している。
【0145】
外側メモリ構造２６１は、デバイス領域６内に位置する一対のドレイン側部分２６１Ａと、ドレイン側部分２６１Ａ同士を連結する一対の連結部分２６１Ｂとを含む。各ドレイン側部分２６１Ａは、プレーナゲート構造３０Ｓと対応するドレイン領域２３との間に位置している。
図１３Ｂに示すように、プレーナゲート構造３０Ｓのソース側壁部３７は、各第１屈曲部分２５１Ａにおいて、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。ソース側部分２６０Ａは、対応する第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、対応する第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。
図１３Ｂに示すように、プレーナゲート構造３０Ｓのソース側壁部３７は、各第１屈曲部分２５１Ａにおいて、ドレイン領域２３側に窪んだ第１ゲート屈曲部１００と第１ゲート屈曲部１００以外の第１ゲート非屈曲部１０１とを有する。ソース側部分２６０Ａは、対応する第１ゲート屈曲部１００に沿う第１メモリ屈曲部１１０と、対応する第１ゲート非屈曲部１０１に沿う第１メモリ非屈曲部１１１とを含む。
【0146】
プレーナゲート構造３０の各ソース側壁部３７は、平面視において第１メモリ屈曲部１１０を挟んで対向し直線的に延びる第１ソース側辺３７ａおよび第２ソース側辺３７ｂと、第１ソース側辺３７ａおよび第２ソース側辺３７ｂが交差する頂部３７ｃとを有する。
内側メモリ構造２６０の各ソース側部分２６０Ａは、平面視において第１ソース側辺３７ａと平行に延びる第３ソース側辺１２０と、平面視において第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、第３ソース側辺１２０および第４ソース側辺１２１が交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分２６０Ａの頂部３７ｃと第１ゲート屈曲部１００との間の部分である。
内側メモリ構造２６０の各ソース側部分２６０Ａは、平面視において第１ソース側辺３７ａと平行に延びる第３ソース側辺１２０と、平面視において第２ソース側辺３７ｂと平行に延びる第４ソース側辺１２１と、第３ソース側辺１２０および第４ソース側辺１２１が交差する頂部１２２とを有する。第１メモリ屈曲部１１０は、平面視において、ソース側部分２６０Ａの頂部３７ｃと第１ゲート屈曲部１００との間の部分である。
【0147】
各ソース側部分２６０Ａの幅Ｗ１は、ソース側部分２６０Ａにおけるソース領域２２側の端部とソース側壁部３７との最短距離である。
第１メモリ屈曲部１１０におけるソース側部分２６０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分２６０Ａの頂部１２２との間の距離である。
第１メモリ屈曲部１１０におけるソース側部分２６０Ａの幅Ｗ１（第１屈曲部幅ＢＷ１）は、第１ゲート屈曲部１００と、第１メモリ屈曲部１１０におけるソース領域２２側の端部との最短距離である。第１屈曲部幅ＢＷ１は、ソース側壁部３７の頂部３７ｃと、ソース側部分２６０Ａの頂部１２２との間の距離である。
【0148】
第１メモリ非屈曲部１１１におけるソース側部分２６０Ａの幅Ｗ１（第１非屈曲部幅ＮＷ１）は、第１ゲート非屈曲部１０１と、第１メモリ非屈曲部１１１におけるソース領域２２側の端部との最短距離である。第１非屈曲部幅ＮＷ１は、ソース側壁部３７の第１ソース側辺３７ａとソース側部分４０Ａの第３ソース側辺１２０との間の距離、または、ソース側壁部３７の第２ソース側辺３７ｂとソース側部分４０Ａの第４ソース側辺１２１との間の距離である。
【0149】
第１屈曲部幅ＢＷ１は、第１非屈曲部幅ＮＷ１よりも大きい。ドレイン側部分２６１Ａの幅Ｗ２は、第１非屈曲部幅ＮＷ１と概ね等しく、第１屈曲部幅ＢＷ１よりも小さい。すなわち、ドレイン側部分２６１Ａには、幅広部が設けられておらず、ソース側部分２６０Ａには、幅広部としての第１メモリ屈曲部１１０が設けられている。
第５実施形態によれば、第１実施形態と同様の効果を奏する。第５実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。したがって、メモリ構造４０Ｓに捕獲されるキャリアの量を一層増大させることができる。
第５実施形態によれば、第１実施形態と同様の効果を奏する。第５実施形態によれば、幅広部としての第１メモリ屈曲部１１０を複数箇所に設けることができる。したがって、メモリ構造４０Ｓに捕獲されるキャリアの量を一層増大させることができる。
【0150】
この発明は、以上に説明した実施形態に限定されるものではなく、さらに他の形態で実施することができる。
たとえば、上述の第２実施形態では、第１屈曲部分３０ＣＡの数が多いほどキャリアの捕獲量を増大させることができるため、第１屈曲部分３０ＣＡは第２屈曲部分３０ＣＢよりも多く設けられている。しかしながら、第２屈曲部分３０ＣＢの数が第１屈曲部分３０ＣＡの数よりも多い構成であっても、第１屈曲部分３０ＣＡが少なくとも１つ設けられていれば、メモリ構造４０Ｐに捕獲されるキャリアの量を増大させることができる。
たとえば、上述の第２実施形態では、第１屈曲部分３０ＣＡの数が多いほどキャリアの捕獲量を増大させることができるため、第１屈曲部分３０ＣＡは第２屈曲部分３０ＣＢよりも多く設けられている。しかしながら、第２屈曲部分３０ＣＢの数が第１屈曲部分３０ＣＡの数よりも多い構成であっても、第１屈曲部分３０ＣＡが少なくとも１つ設けられていれば、メモリ構造４０Ｐに捕獲されるキャリアの量を増大させることができる。
【0151】
上述の各実施形態では、ｐ型のウェル領域２１、ｎ型のソース領域２２およびｎ型のドレイン領域２３を含むｎ型（第１極性型）のＭＯＳＦＥＴが形成されている。しかしながら、上述の実施形態とは異なり、ｎ型のウェル領域２１、ｐ型のソース領域２２およびｐ型のドレイン領域２３を含むｐ型（第２極性型）のＭＯＳＦＥＴが形成されてもよい。
メモリ構造４０，４０Ｐ，４０Ｑ，４０Ｒ，４０Ｓの断面構造は、必ずしも、図２、図４および図５に示すものに限られない。すなわち、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３が設けられている必要はなく、電荷を蓄積できるように構成されていればよい。
メモリ構造４０，４０Ｐ，４０Ｑ，４０Ｒ，４０Ｓの断面構造は、必ずしも、図２、図４および図５に示すものに限られない。すなわち、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３が設けられている必要はなく、電荷を蓄積できるように構成されていればよい。
【0152】
その他、特許請求の範囲に記載した範囲で種々の変更を行うことができる。
【符号の説明】
【0153】
１ ：半導体装置
１Ｐ ：半導体装置
１Ｑ ：半導体装置
１Ｒ ：半導体装置
１Ｓ ：半導体装置
２ ：半導体層
３ ：第１主面
２１ ：ウェル領域
２２ ：ソース領域
２３ ：ドレイン領域
２４ ：チャネル領域
３０ ：プレーナゲート構造
３０Ｐ ：プレーナゲート構造
３０Ｑ ：プレーナゲート構造
３０Ｒ ：プレーナゲート構造
３０Ｓ ：プレーナゲート構造
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：窪み
３７ ：ソース側壁部
３７ａ ：第１ソース側辺
３７ｂ ：第２ソース側辺
３７ｃ ：頂部
３８ ：ドレイン側壁部
３８ａ ：第１ドレイン側辺
３８ｂ ：第２ドレイン側辺
３８ｃ ：頂部
４０ ：メモリ構造
４１ ：絶縁膜
４２ ：電荷蓄積膜
６７ ：ソースコンタクト電極
６８ ：ドレインコンタクト電極
１００ ：第１ゲート屈曲部
１０１ ：第１ゲート非屈曲部
１１０ ：第１メモリ屈曲部
１１１ ：第１メモリ非屈曲部
１５０ ：第２ゲート屈曲部
１５１ ：第２ゲート非屈曲部
１６０ ：第２メモリ屈曲部
１６１ ：第２メモリ非屈曲部
２０５ ：三角状部
２０６ ：四角状部
ＢＷ１ ：第１屈曲部幅
ＢＷ２ ：第２屈曲部幅
ＮＷ１ ：第１非屈曲部幅
ＮＷ２ ：第２非屈曲部幅
Ｔ１ ：厚さ
Ｔ２ ：厚さ
１Ｐ ：半導体装置
１Ｑ ：半導体装置
１Ｒ ：半導体装置
１Ｓ ：半導体装置
２ ：半導体層
３ ：第１主面
２１ ：ウェル領域
２２ ：ソース領域
２３ ：ドレイン領域
２４ ：チャネル領域
３０ ：プレーナゲート構造
３０Ｐ ：プレーナゲート構造
３０Ｑ ：プレーナゲート構造
３０Ｒ ：プレーナゲート構造
３０Ｓ ：プレーナゲート構造
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：窪み
３７ ：ソース側壁部
３７ａ ：第１ソース側辺
３７ｂ ：第２ソース側辺
３７ｃ ：頂部
３８ ：ドレイン側壁部
３８ａ ：第１ドレイン側辺
３８ｂ ：第２ドレイン側辺
３８ｃ ：頂部
４０ ：メモリ構造
４１ ：絶縁膜
４２ ：電荷蓄積膜
６７ ：ソースコンタクト電極
６８ ：ドレインコンタクト電極
１００ ：第１ゲート屈曲部
１０１ ：第１ゲート非屈曲部
１１０ ：第１メモリ屈曲部
１１１ ：第１メモリ非屈曲部
１５０ ：第２ゲート屈曲部
１５１ ：第２ゲート非屈曲部
１６０ ：第２メモリ屈曲部
１６１ ：第２メモリ非屈曲部
２０５ ：三角状部
２０６ ：四角状部
ＢＷ１ ：第１屈曲部幅
ＢＷ２ ：第２屈曲部幅
ＮＷ１ ：第１非屈曲部幅
ＮＷ２ ：第２非屈曲部幅
Ｔ１ ：厚さ
Ｔ２ ：厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】
【図8P】
【図8Q】
【図8R】
【図8S】
【図8T】
【図8U】
【図8V】
【図8W】
【図8X】
【図8Y】
【図9】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】