(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-03
(45)【発行日】2024-09-11
(54)【発明の名称】表示パネル及びその製造方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240904BHJP
G09F 9/00 20060101ALI20240904BHJP
【FI】
G09F9/30 338
G09F9/30 365
G09F9/00 338
(21)【出願番号】P 2022531564
(86)(22)【出願日】2020-06-18
(86)【国際出願番号】 CN2020096869
(87)【国際公開番号】W WO2021253340
(87)【国際公開日】2021-12-23
【審査請求日】2023-06-14
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】BOE TECHNOLOGY GROUP CO.,LTD.
【住所又は居所原語表記】No.10 Jiuxianqiao Rd.,Chaoyang District,Beijing 100015,CHINA
(74)【代理人】
【識別番号】100108453
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】王 ▲麗▼
(72)【発明者】
【氏名】王 博
(72)【発明者】
【氏名】王 景泉
【審査官】西田 光宏
(56)【参考文献】
【文献】中国実用新案第206947350(CN,U)
【文献】中国特許出願公開第109903723(CN,A)
【文献】中国特許出願公開第111180499(CN,A)
【文献】中国特許出願公開第109686311(CN,A)
【文献】国際公開第2020/013389(WO,A1)
【文献】中国特許出願公開第111244148(CN,A)
【文献】中国特許出願公開第110729324(CN,A)
【文献】中国特許出願公開第109037299(CN,A)
【文献】中国特許出願公開第109031779(CN,A)
【文献】米国特許出願公開第2018/0212012(US,A1)
【文献】米国特許出願公開第2019/0228695(US,A1)
【文献】米国特許出願公開第2018/0183008(US,A1)
【文献】米国特許出願公開第2014/0292622(US,A1)
【文献】米国特許出願公開第2016/0124557(US,A1)
【文献】米国特許出願公開第2017/0221419(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G02F 1/13357
G06F 1/00
G06F 1/16-1/18
G06F 3/03
G06F 3/041-3/047
G09F 9/00-9/46
G09G 3/00-3/38
(57)【特許請求の範囲】
【請求項1】
表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板と、
前記表示領域に位置する複数のサブピクセルと、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のゲート線と、
前記表示領域に位置し、カスケード接続された多段のゲート駆動ユニットを含むゲート駆動回路と、を含み、
各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、
前記複数のサブピクセルは、第1組のサブピクセル及び第2組のサブピクセルを含み、前記第1組のサブピクセル及び第2組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセル及び第2組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路の前記第2ゲート駆動サブ回路から離れた側に位置し、
前記第1組のサブピクセルは、
第1色の光を発するように配置される第1サブ組のサブピクセルと、
第2色の光を発するように配置される第2サブ組のサブピクセルと、
第3色の光を発するように配置される第3サブ組のサブピクセルと、を含み、
前記第1サブ組のサブピクセルの前記ピクセル駆動回路は、第1組のアノード接続線を介して前記第1サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第2サブ組のサブピクセルの前記ピクセル駆動回路は、第2組のアノード接続線を介して前記第2サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第3サブ組のサブピクセルの前記ピクセル駆動回路は、第3組のアノード接続線を介して前記第3サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第1組のアノード接続線、前記第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組は、複数の第1アノード接続線を含み、前記複数の第1アノード接続線は、2つの第1アノード接続線を含み、前記2つの第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなり、
前記ベース基板における前記複数のゲート駆動サブ回路のうちの少なくとも1つのゲート駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの一部のサブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他の部分のサブピクセルの発光素子のアノードの正投影と重なって
おらず、
前記第2組のサブピクセルは、
前記第1色の光を発するように配置される第4サブ組のサブピクセルと、
前記第2色の光を発するように配置される第5サブ組のサブピクセルと、
前記第3色の光を発するように配置される第6サブ組のサブピクセルと、を含み、
前記第4サブ組のサブピクセルの前記ピクセル駆動回路は、第4組のアノード接続線を介して前記第4サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第5サブ組のサブピクセルの前記ピクセル駆動回路は、第5組のアノード接続線を介して前記第5サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第6サブ組のサブピクセルの前記ピクセル駆動回路は、第6組のアノード接続線を介して前記第6サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第4組のアノード接続線、前記第5組のアノード接続線及び前記第6組のアノード接続線のうちの少なくとも1組は、複数の第2アノード接続線を含み、前記複数の第2アノード接続線のうちの第2アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる、表示パネル。
【請求項2】
前記複数の第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる請求項1に記載の表示パネル。
【請求項3】
前記第1組のアノード接続線、前記第2組のアノード接続線、前記第3組のアノード接続線のうちの少なくとも1組及び前記発光素子のアノードは、同一層に位置する請求項1に記載の表示パネル。
【請求項4】
前記第1組のアノード接続線及び前記第1サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、
前記第2組のアノード接続線及び前記第2サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、
前記第3組のアノード接続線及び前記第3サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられている
請求項3に記載の表示パネル。
【請求項5】
前記第1組のアノード接続線は、第1組のビアホールを介して前記第1サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、
前記第2組のアノード接続線は、第2組のビアホールを介して前記第2サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、
前記第3組のアノード接続線は、第3組のビアホールを介して前記第3サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続される
請求項4に記載の表示パネル。
【請求項6】
前記複数のサブピクセルは、第3組のサブピクセル及び第4組のサブピクセルをさらに含み、前記第3組のサブピクセル及び前記第4組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第2ゲート駆動サブ回路の前記第1ゲート駆動サブ回路、前記第1組のサブピクセル及び前記第2組のサブピクセルに近い側に位置し、他方の組のサブピクセルの前記ピクセル駆動回路は、前記第2ゲート駆動サブ回路の前記第1ゲート駆動サブ回路から離れた側に位置し、
前記第3組のサブピクセルは、
前記第1色の光を発するように配置される第7サブ組のサブピクセルと、
前記第2色の光を発するように配置される第8サブ組のサブピクセルと、
前記第3色の光を発するように配置される第9サブ組のサブピクセルと、を含み、
前記第7サブ組のサブピクセルの前記ピクセル駆動回路は、第7組のアノード接続線を介して前記第7サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第8サブ組のサブピクセルの前記ピクセル駆動回路は、第8組のアノード接続線を介して前記第8サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第9サブ組のサブピクセルの前記ピクセル駆動回路は、第9組のアノード接続線を介して前記第9サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第7組のアノード接続線、前記第8組のアノード接続線及び第9組のアノード接続線のうちの少なくとも1組は、複数の第3アノード接続線を含み、前記複数の第3アノード接続線のうちのアノード接続線が前記第2ゲート駆動サブ回路に近いほど、その長さが長くなる
請求項1から請求項
5のいずれか1項に記載の表示パネル。
【請求項7】
前記第4組のサブピクセルは、
前記第1色の光を発するように配置される第10サブ組のサブピクセルと、
前記第2色の光を発するように配置される第11サブ組のサブピクセルと、
前記第3色の光を発するように配置される第12サブ組のサブピクセルと、を含み、
前記第10サブ組のサブピクセルの前記ピクセル駆動回路は、第10組のアノード接続線を介して前記第10サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第11サブ組のサブピクセルの前記ピクセル駆動回路は、第11組のアノード接続線を介して前記第11サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第12サブ組のサブピクセルの前記ピクセル駆動回路は、第12組のアノード接続線を介して前記第12サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第10組のアノード接続線、前記第11組のアノード接続線及び第12組のアノード接続線のうちの少なくとも1組は、複数の第4アノード接続線を含み、前記複数の第4アノード接続線のうちの第3アノード接続線が前記第2ゲート駆動サブ回路に近いほど、その長さが長くなる
請求項
6に記載の表示パネル。
【請求項8】
前記複数のサブピクセルは、第5組のサブピクセルをさらに含み、前記第5組のサブピクセルの前記ピクセル駆動回路は、前記第1組のサブピクセルの前記ピクセル駆動回路と前記第4組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第1組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第5組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第4組のサブピクセルの前記ピクセル駆動回路は、前記第5組のサブピクセルの前記ピクセル駆動回路と前記第2ゲート駆動サブ回路との間に位置し、
前記第5組のサブピクセルは、
前記第1色の光を発するように配置される第13サブ組のサブピクセルと、
前記第2色の光を発するように配置される第14サブ組のサブピクセルと、
前記第3色の光を発するように配置される第15サブ組のサブピクセルと、を含み、
前記第13サブ組のサブピクセルの前記ピクセル駆動回路は、第13組のアノード接続線を介して前記第13サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第14サブ組のサブピクセルの前記ピクセル駆動回路は、第14組のアノード接続線を介して前記第14サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第15サブ組のサブピクセルの前記ピクセル駆動回路は、第15組のアノード接続線を介して前記第15サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第13組のアノード接続線の長さは、同じであり、前記第14組のアノード接続線の長さは、同じであり、前記第15組のアノード接続線の長さは、同じである
請求項
7に記載の表示パネル。
【請求項9】
前記第1色、前記第2色及び前記第3色は、互いに異なる請求項1に記載の表示パネル。
【請求項10】
前記第1色は、赤色であり、前記第2色は、緑色であり、前記第3色は、青色である請求項
9に記載の表示パネル。
【請求項11】
前記表示領域に位置する第1回路接続線をさらに含み、
前記第1回路接続線の一端は、前記第1ゲート駆動サブ回路に電気的に接続され、前記第1回路接続線の他端は、前記第2ゲート駆動サブ回路に電気的に接続され、
前記第1組のサブピクセルは、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセルのうちの少なくとも1つのサブピクセルの前記ピクセル駆動回路は、
前記第1回路接続線の一方側に位置し、前記ベース基板の一方側に位置する第1活性層を含む駆動トランジスタを含む第1ピクセル駆動サブ回路と、
前記第1回路接続線の前記第1ピクセル駆動サブ回路から離れた側に位置する第2ピクセル駆動サブ回路と、
一端が前記第1ピクセル駆動サブ回路に電気的に接続され、他端が前記第2ピクセル駆動サブ回路に電気的に接続される接続部材と、を含み、
前記ベース基板における前記接続部材の正投影は、前記ベース基板における前記第1回路接続線の正投影と重なっており、前記接続部材及び前記第1活性層は、異なる層に位置する
請求項1に記載の表示パネル。
【請求項12】
前記駆動トランジスタは、
前記第1活性層の前記ベース基板から離れた側に位置する第1ゲートと、
前記第1ゲートの前記ベース基板から離れた側に位置する第1絶縁層と、
前記第1絶縁層の前記ベース基板から離れた側に位置する第2絶縁層と、
前記第2絶縁層の前記ベース基板から離れた側に位置し、且つ前記第1活性層に電気的に接続される第1電極及び第2電極と、をさらに含み、
前記第1ピクセル駆動サブ回路は、蓄積キャパシタをさらに含み、前記蓄積キャパシタは、
前記第1ゲートと同一の層に位置する第1電極板と、
前記第1絶縁層と前記第2絶縁層との間に位置する第2電極板と、を含み、
前記第1回路接続線及び前記第1ゲートは、同一層に位置し、前記第2電極板、前記第1電極及び前記第2電極のうちの少なくとも1つ及び前記接続部材は、同一層に位置する
請求項
11に記載の表示パネル。
【請求項13】
前記第1電極、前記第2電極及び前記接続部材は、同一層に位置する請求項
12に記載の表示パネル。
【請求項14】
前記1段又は多段のゲート駆動ユニットは、カスケード接続された前段のゲート駆動ユニット及び後段のゲート駆動ユニットを含み、
前記前段のゲート駆動ユニットの前記第1ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第1入力端を含み、前記前段のゲート駆動ユニットの前記第2ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第1出力端を含み、
前記後段のゲート駆動ユニットの前記第1ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第1入力端を含み、前記後段のゲート駆動ユニットの前記第2ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第1出力端を含む請求項
11に記載の表示パネル。
【請求項15】
前記前段のゲート駆動ユニットの第1出力端は、前記複数のゲート線の第1ゲート線に電気的に接続され、
前記表示パネルは、
前記第1組のサブピクセルの前記ピクセル駆動回路の前記ゲート駆動回路から離れた側に位置する第1カスケード接続線をさらに含み、
前記第1カスケード接続線の一端は、前記第1ゲート線に電気的に接続され、前記第1カスケード接続線の他端は、前記後段のゲート駆動ユニットの第1入力端に電気的に接続される
請求項
14に記載の表示パネル。
【請求項16】
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線をさらに含み、
前記後段のゲート駆動ユニットの前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間の前記第1組のサブピクセルの前記ピクセル駆動回路は、前記複数のリセット線のうちの第1リセット線に電気的に接続され、前記第1リセット線は、前記第1カスケード接続線を介して前記第1ゲート線に電気的に接続される
請求項
15に記載の表示パネル。
【請求項17】
前記第1カスケード接続線は、第1ビアホールを介して前記第1ゲート線に電気的に接続され、第2ビアホールを介して前記後段のゲート駆動ユニットの第1入力端に電気的に接続され、第3ビアホールを介して前記第1リセット線に電気的に接続される請求項
16に記載の表示パネル。
【請求項18】
前記第1組のサブピクセルの前記第1ゲート駆動サブ回路から離れた側に位置する第2カスケード接続線をさらに含み、前記第2カスケード接続線の一端は、前記第1ゲート線に電気的に接続され、前記第2カスケード接続線の他端は、前記第1リセット線に電気的に接続される
請求項
16に記載の表示パネル。
【請求項19】
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、
前記表示領域に位置し、カスケード接続された多段の発光制御駆動ユニットを含む発光制御駆動回路と、をさらに含み、
前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの1段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路を含み、前記第1発光制御駆動サブ回路及び前記第2発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第6組のサブピクセルの前記ピクセル駆動回路により隔離される
請求項1に記載の表示パネル。
【請求項20】
請求項1から請求項
19のいずれか1項に記載の表示パネルを含む表示装置。
【請求項21】
表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板を提供するステップと、
前記表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成するステップと、を含み、
各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、
前記複数のゲート線は、前記複数のサブピクセルに電気的に接続され、
前記ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、
前記複数のサブピクセルは、第1組のサブピクセル及び第2組のサブピクセルを含み、前記第1組のサブピクセル及び第2組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセル及び第2組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路の前記第2ゲート駆動サブ回路から離れた側に位置し、
前記第1組のサブピクセルは、
第1色の光を発するように配置される第1サブ組のサブピクセルと、
第2色の光を発するように配置される第2サブ組のサブピクセルと、
第3色の光を発するように配置される第3サブ組のサブピクセルと、を含み、
前記第1サブ組のサブピクセルの前記ピクセル駆動回路は、第1組のアノード接続線を介して前記第1サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第2サブ組のサブピクセルの前記ピクセル駆動回路は、第2組のアノード接続線を介して前記第2サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第3サブ組のサブピクセルの前記ピクセル駆動回路は、第3組のアノード接続線を介して前記第3サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第1組のアノード接続線、前記第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組は、複数の第1アノード接続線を含み、前記複数の第1アノード接続線は、2つの第1アノード接続線を含み、前記2つの第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなり、
前記ベース基板における前記複数のゲート駆動サブ回路のうちの少なくとも1つのゲート駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの一部のサブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他の部分のサブピクセルの発光素子のアノードの正投影と重なって
おらず、
前記第2組のサブピクセルは、
前記第1色の光を発するように配置される第4サブ組のサブピクセルと、
前記第2色の光を発するように配置される第5サブ組のサブピクセルと、
前記第3色の光を発するように配置される第6サブ組のサブピクセルと、を含み、
前記第4サブ組のサブピクセルの前記ピクセル駆動回路は、第4組のアノード接続線を介して前記第4サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第5サブ組のサブピクセルの前記ピクセル駆動回路は、第5組のアノード接続線を介して前記第5サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第6サブ組のサブピクセルの前記ピクセル駆動回路は、第6組のアノード接続線を介して前記第6サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
前記第4組のアノード接続線、前記第5組のアノード接続線及び前記第6組のアノード接続線のうちの少なくとも1組は、複数の第2アノード接続線を含み、前記複数の第2アノード接続線のうちの第2アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる、表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示技術の分野に関し、特に、表示パネル及びその製造方法、表示装置に関する。
【背景技術】
【0002】
近年、有機発光ダイオード(Organic Light-Emitting Diode、OLED)ディスプレイは、自発光、柔軟化が可能であり、製造工程が簡単であるなどの特性を有するので、広く用いられている。ウェアラブル系やモバイル系のディスプレイは、より小さなフレーム及びより大きな画面占有率に進んでいる。
【発明の概要】
【課題を解決するための手段】
【0003】
本発明の実施例の一態様によれば、表示パネルを提供し、前記表示パネルは、表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板と、前記表示領域に位置する複数のサブピクセルと、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のゲート線と、前記表示領域に位置し、カスケード接続された多段のゲート駆動ユニットを含むゲート駆動回路と、を含み、各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含む。前記複数のサブピクセルは、第1組のサブピクセル及び第2組のサブピクセルを含み、前記第1組のサブピクセル及び第2組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセル及び第2組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路の前記第2ゲート駆動サブ回路から離れた側に位置する。前記第1組のサブピクセルは、第1色の光を発するように配置される第1サブ組のサブピクセルと、第2色の光を発するように配置される第2サブ組のサブピクセルと、第3色の光を発するように配置される第3サブ組のサブピクセルと、を含み、前記第1サブ組のサブピクセルの前記ピクセル駆動回路は、第1組のアノード接続線を介して前記第1サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第2サブ組のサブピクセルの前記ピクセル駆動回路は、第2組のアノード接続線を介して前記第2サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第3サブ組のサブピクセルの前記ピクセル駆動回路は、第3組のアノード接続線を介して前記第3サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第1組のアノード接続線、前記第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組は、複数の第1アノード接続線を含み、前記複数の第1アノード接続線は、2つの第1アノード接続線を含み、前記2つの第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0004】
いくつかの実施例において、前記複数の第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0005】
いくつかの実施例において、前記第1組のアノード接続線、前記第2組のアノード接続線、前記第3組のアノード接続線のうちの少なくとも1組及び前記発光素子のアノードは、同一層に位置する。
【0006】
いくつかの実施例において、前記第1組のアノード接続線及び前記第1サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、前記第2組のアノード接続線及び前記第2サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、前記第3組のアノード接続線及び前記第3サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられている。
【0007】
いくつかの実施例において、前記第1組のアノード接続線は、第1組のビアホールを介して前記第1サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、前記第2組のアノード接続線は、第2組のビアホールを介して前記第2サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、前記第3組のアノード接続線は、第3組のビアホールを介して前記第3サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続される。
【0008】
いくつかの実施例において、前記第2組のサブピクセルは、前記第1色の光を発するように配置される第4サブ組のサブピクセルと、前記第2色の光を発するように配置される第5サブ組のサブピクセルと、前記第3色の光を発するように配置される第6サブ組のサブピクセルと、を含み、前記第4サブ組のサブピクセルの前記ピクセル駆動回路は、第4組のアノード接続線を介して前記第4サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第5サブ組のサブピクセルの前記ピクセル駆動回路は、第5組のアノード接続線を介して前記第5サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第6サブ組のサブピクセルの前記ピクセル駆動回路は、第6組のアノード接続線を介して前記第6サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第4組のアノード接続線、前記第5組のアノード接続線及び前記第6組のアノード接続線のうちの少なくとも1組は、複数の第2アノード接続線を含み、前記複数の第2アノード接続線のうちの第2アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0009】
いくつかの実施例において、前記複数のサブピクセルは、第3組のサブピクセル及び第4組のサブピクセルをさらに含み、前記第3組のサブピクセル及び前記第4組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第2ゲート駆動サブ回路の前記第1ゲート駆動サブ回路、前記第1組のサブピクセル及び前記第2組のサブピクセルに近い側に位置し、他方の組のサブピクセルの前記ピクセル駆動回路は、前記第2ゲート駆動サブ回路の前記第1ゲート駆動サブ回路から離れた側に位置する。前記第3組のサブピクセルは、前記第1色の光を発するように配置される第7サブ組のサブピクセルと、前記第2色の光を発するように配置される第8サブ組のサブピクセルと、前記第3色の光を発するように配置される第9サブ組のサブピクセルと、を含み、前記第7サブ組のサブピクセルの前記ピクセル駆動回路は、第7組のアノード接続線を介して前記第7サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第8サブ組のサブピクセルの前記ピクセル駆動回路は、第8組のアノード接続線を介して前記第8サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第9サブ組のサブピクセルの前記ピクセル駆動回路は、第9組のアノード接続線を介して前記第9サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第7組のアノード接続線、前記第8組のアノード接続線及び第9組のアノード接続線のうちの少なくとも1組は、複数の第3アノード接続線を含み、前記複数の第3アノード接続線のうちのアノード接続線が前記第2ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0010】
いくつかの実施例において、前記第4組のサブピクセルは、前記第1色の光を発するように配置される第10サブ組のサブピクセルと、前記第2色の光を発するように配置される第11サブ組のサブピクセルと、前記第3色の光を発するように配置される第12サブ組のサブピクセルと、を含み、前記第10サブ組のサブピクセルの前記ピクセル駆動回路は、第10組のアノード接続線を介して前記第10サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第11サブ組のサブピクセルの前記ピクセル駆動回路は、第11組のアノード接続線を介して前記第11サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第12サブ組のサブピクセルの前記ピクセル駆動回路は、第12組のアノード接続線を介して前記第12サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第10組のアノード接続線、前記第11組のアノード接続線及び第12組のアノード接続線のうちの少なくとも1組は、複数の第4アノード接続線を含み、前記複数の第4アノード接続線のうちの第3アノード接続線が前記第2ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0011】
いくつかの実施例において、前記複数のサブピクセルは、第5組のサブピクセルをさらに含み、前記第5組のサブピクセルの前記ピクセル駆動回路は、前記第1組のサブピクセルの前記ピクセル駆動回路と前記第4組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第1組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第5組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第4組のサブピクセルの前記ピクセル駆動回路は、前記第5組のサブピクセルの前記ピクセル駆動回路と前記第2ゲート駆動サブ回路との間に位置する。前記第5組のサブピクセルは、前記第1色の光を発するように配置される第13サブ組のサブピクセルと、前記第2色の光を発するように配置される第14サブ組のサブピクセルと、前記第3色の光を発するように配置される第15サブ組のサブピクセルと、を含み、前記第13サブ組のサブピクセルの前記ピクセル駆動回路は、第13組のアノード接続線を介して前記第13サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第14サブ組のサブピクセルの前記ピクセル駆動回路は、第14組のアノード接続線を介して前記第14サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第15サブ組のサブピクセルの前記ピクセル駆動回路は、第15組のアノード接続線を介して前記第15サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第13組のアノード接続線の長さは、同じであり、前記第14組のアノード接続線の長さは、同じであり、前記第15組のアノード接続線の長さは、同じである。
【0012】
いくつかの実施例において、前記第1色、前記第2色及び前記第3色は、互いに異なる。
【0013】
いくつかの実施例において、前記第1色は、赤色であり、前記第2色は、緑色であり、前記第3色は、青色である。
【0014】
いくつかの実施例において、前記表示パネルは、前記表示領域に位置する第1回路接続線をさらに含み、前記第1回路接続線の一端は、前記第1ゲート駆動サブ回路に電気的に接続され、前記第1回路接続線の他端は、前記第2ゲート駆動サブ回路に電気的に接続される。前記第1組のサブピクセルは、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセルのうちの少なくとも1つのサブピクセルの前記ピクセル駆動回路は、前記第1回路接続線の一方側に位置し、前記ベース基板の一方側に位置する第1活性層を含む駆動トランジスタを含む第1ピクセル駆動サブ回路と、前記第1回路接続線の前記第1ピクセル駆動サブ回路から離れた側に位置する第2ピクセル駆動サブ回路と、一端が前記第1ピクセル駆動サブ回路に電気的に接続され、他端が前記第2ピクセル駆動サブ回路に電気的に接続される接続部材と、を含み、前記ベース基板における前記接続部材の正投影は、前記ベース基板における前記第1回路接続線の正投影と重なっており、前記接続部材及び前記駆動活性層は、異なる層に位置する。
【0015】
いくつかの実施例において、前記駆動トランジスタは、前記第1活性層の前記ベース基板から離れた側に位置する第1ゲートと、前記第1ゲートの前記ベース基板から離れた側に位置する第1絶縁層と、前記第1絶縁層の前記ベース基板から離れた側に位置する第2絶縁層と、前記第2絶縁層の前記ベース基板から離れた側に位置し、且つ前記第1活性層に電気的に接続される第1電極及び第2電極と、をさらに含む。前記第1ピクセル駆動サブ回路は、蓄積キャパシタをさらに含み、前記蓄積キャパシタは、前記第1ゲートと同一の層に位置する第1電極板と、前記第1絶縁層と前記第2絶縁層との間に位置する第2電極板と、を含む。前記第1回路接続線及び前記第1ゲートは、同一層に位置し、前記第2電極板、前記第1電極及び前記第2電極のうちの少なくとも1つ及び前記接続部材は、同一層に位置する。
【0016】
いくつかの実施例において、前記第1電極、前記第2電極及び前記接続部材は、同一層に位置する。
【0017】
いくつかの実施例において、前記1段又は多段のゲート駆動ユニットは、カスケード接続された前段のゲート駆動ユニット及び後段のゲート駆動ユニットを含み、ここで、前記前段のゲート駆動ユニットの前記第1ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第1入力端を含み、前記前段のゲート駆動ユニットの前記第2ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第1出力端を含み、前記後段のゲート駆動ユニットの前記第1ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第1入力端を含み、前記後段のゲート駆動ユニットの前記第2ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第1出力端を含む。
【0018】
いくつかの実施例において、前記前段のゲート駆動ユニットの第1出力端は、前記複数のゲート線の第1ゲート線に電気的に接続され、前記表示パネルは、前記第1組のサブピクセルの前記ピクセル駆動回路の前記第2ゲート駆動回路から離れた側に位置する第1カスケード接続線をさらに含み、前記第1カスケード接続線の一端は、前記第1ゲート線に電気的に接続され、前記第1カスケード接続線の他端は、前記後段のゲート駆動ユニットの第1入力端に電気的に接続される。
【0019】
いくつかの実施例において、前記表示パネルは、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線をさらに含み、前記後段のゲート駆動ユニットの前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間の前記第1組のサブピクセルの前記ピクセル駆動回路は、前記複数のリセット線のうちの第1リセット線に電気的に接続され、前記第1リセット線は、前記第1カスケード接続線を介して前記第1ゲート線に電気的に接続される。
【0020】
いくつかの実施例において、前記第1カスケード接続線は、第1ビアホールを介して前記第1ゲート線に電気的に接続され、第2ビアホールを介して前記後段のゲート駆動ユニットの第1入力端に電気的に接続され、第3ビアホールを介して前記第1リセット線に電気的に接続される。
【0021】
いくつかの実施例において、前記表示パネルは、前記第1組のサブピクセルの前記第1ゲート駆動サブ回路から離れた側に位置する第2カスケード接続線をさらに含み、前記第2カスケード接続線の一端は、前記第1ゲート線に電気的に接続され、前記第2カスケード接続線の他端は、前記第1リセット線に電気的に接続される。
【0022】
いくつかの実施例において、前記表示パネルは、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、前記表示領域に位置し、カスケード接続された多段の発光制御駆動ユニットを含む発光制御駆動回路と、をさらに含み、前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの1段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路を含み、前記第1発光制御駆動サブ回路及び前記第2発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第6組のサブピクセルの前記ピクセル駆動回路により隔離される。
【0023】
本発明の実施例の他の態様によれば、上記のいずれか実施例に記載の表示パネルを含む表示装置を提供する。
【0024】
本発明の実施例の別の態様によれば、表示パネルの製造方法を提供し、前記表示パネルの製造方法は、表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板を提供するステップと、前記表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成するステップと、を含む。各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記複数のゲート線は、前記複数のサブピクセルに電気的に接続される。前記ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含む。前記複数のサブピクセルは、第1組のサブピクセル及び第2組のサブピクセルを含み、前記第1組のサブピクセル及び第2組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路と前記第2ゲート駆動サブ回路との間に位置し、前記第1組のサブピクセル及び第2組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第1ゲート駆動サブ回路の前記第2ゲート駆動サブ回路から離れた側に位置する。前記第1組のサブピクセルは、第1色の光を発するように配置される第1サブ組のサブピクセルと、第2色の光を発するように配置される第2サブ組のサブピクセルと、第3色の光を発するように配置される第3サブ組のサブピクセルと、を含み、前記第1サブ組のサブピクセルの前記ピクセル駆動回路は、第1組のアノード接続線を介して前記第1サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第2サブ組のサブピクセルの前記ピクセル駆動回路は、第2組のアノード接続線を介して前記第2サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第3サブ組のサブピクセルの前記ピクセル駆動回路は、第3組のアノード接続線を介して前記第3サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第1組のアノード接続線、前記第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組は、複数の第1アノード接続線を含み、前記複数の第1アノード接続線は、2つの第1アノード接続線を含み、前記2つの第1アノード接続線のうちの第1アノード接続線が前記第1ゲート駆動サブ回路に近いほど、その長さが長くなる。
【図面の簡単な説明】
【0025】
明細書の一部を構成する図面は、本発明の実施例を説明するとともに、明細書とともに本発明の原理を解釈するためのものである。
【0026】
図面を参照すると、以下の詳細な記述に基づいて、本発明をより明確に理解することができる。
【0027】
【
図1A】本発明の一実施例に係る表示パネルの構造を示す模式図である。
【
図1B】本発明の一実施例に係るサブピクセルの回路模式図である。
【
図2】本発明の他の実施例に係る表示パネルの構造を示す模式図である。
【
図3A】本発明の一実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
【
図3B】本発明の一実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である
【
図4A】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図4B】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図4C】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図4D】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図4E】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図4F】本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図6】本発明の一実施例に係るゲート駆動ユニットの回路模式図である。
【
図7A】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図7B】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図7C】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図7D】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図7E】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図7F】本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図9】本発明の他の実施例に係るゲート駆動ユニットの回路模式図である。
【
図10A】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図10B】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図10C】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図10D】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図10E】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図10F】本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図12】本発明の一実施例に係る発光制御駆動ユニットの回路模式図である。
【
図13A】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図13B】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図13C】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図13D】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図13E】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図13F】本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
【
図15】本発明の他の実施例に係る発光制御駆動ユニットの回路模式図である。
【
図16A】本発明の他の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
【
図16B】本発明の一実施例に係るサブピクセルの部分断面模式図である。
【
図17A】本発明の一実施例に係るゲート駆動サブ回路接続線が接続部材と重なっているレイアウトを示す模式図である。
【
図18】本発明の他の実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。
【
図19】本発明の一実施例に係るサブピクセルにおける一部の層のレイアウトを示す模式図である。
【
図20】本発明の一実施例に係るカスケード接続された2段のゲート駆動ユニットの模式図である。
【
図21】本発明の別の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
【
図22A】本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【
図22B】本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【
図22C】本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【
図22D】本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【
図22E】本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【
図23A】本発明の別の実施例に係る表示パネルの構造を示す模式図である。
【
図25】本発明の一実施例に係る表示パネルの製造方法のフローを示す模式図である。
【
図26】本発明の他の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【
図27】本発明の別の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【
図28】本発明のさらに別の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【0028】
なお、図面に示される各部分の大きさは、必ずしも実際の比例関係に従って描かれているわけではない。また、同一又は類似する符号は、同一又は類似する部材を示す。
【発明を実施するための形態】
【0029】
以下、添付の図面を参照して本発明の様々な例示的な実施例を詳細に説明する。例示的な実施例についての説明は、単なる例示であり、本発明及びその応用又は使用を制限するものではない。本発明は、多くの異なる形態で実現されてもよく、本明細書に記載された実施例に限定されない。これら実施例の提供によれば、本発明を全面で完全にし、本発明の範囲を十分に当業者に伝えるようにするためである。特に具体的な説明がない限り、これらの実施例に記載される部材及びステップの相対的な配置、材料の組成、数式及び数値は、単なる例示であり、限定的なものとして解釈されるべきではない。
【0030】
本発明に使用される用語「第1」、「第2」のような用語は、任意の順序、量、又は重要性を示すものではなく、単に異なる構成要素を区別するためのものに過ぎない。「含む」又は「備える」のような用語は、その用語の前に現れる要素がその用語の後に列挙された要素を含むことを意味するが、他の要素をさらに含む可能性を排除するものではない。「上」、「下」などは、相対的な位置関係を示すためのものに過ぎず、記述されている対象の絶対位置が変更されると、その相対的な位置関係もそれに応じて変更される可能性がある。
【0031】
本発明において、特定の部材が第1部材と第2部材との間に位置すると記載される場合、この特定の部材と第1部材又は第2部材との間に介在部材が存在してもよく、介在部材が存在しなくてもよい。特定の部材が他の部材に接続されると記載される場合、この特定の部材は、介在部材が存在することなく前記他の部材に直接に接続されてもよく、前記他の部材に直接に接続されることなく介在部材が存在してもよい。
【0032】
特に定義されない限り、本発明に使用されるすべての用語(技術用語又は科学用語を含む)は、当業者によって理解される意義と同じである。なお、本明細書で明確に定義されない限り、一般的な辞書などで定義される用語は、理想化や極端に形式化された意味を適用せずに、関連技術の文脈でのそれらの意味と一致する意味を持つものとして解釈されるべきである。
【0033】
当業者に知られている技術、方法及び装置を詳細に説明しないが、適切な場合、前記技術、方法及び装置は、本明細書の一部として見なされるべきである。
【0034】
関連技術において、表示パネルのサブピクセルを駆動して発光させるために、表示パネルの周辺領域に駆動回路、例えばゲート駆動回路又は発光制御駆動回路を設ける。本発明者は、例えば円形腕時計などの一部の小さいサイズのウェアラブルデバイスには、より小さなサイズのフレームが求められることに注目した。
【0035】
そこで、本発明の実施例は、以下のような技術案を提供する。
【0036】
図1Aは、本発明の一実施例に係る表示パネルの構造を示す模式図である。
図1Bは、本発明の一実施例に係るサブピクセルの回路模式図である。
【0037】
図1Aに示すように、表示パネルは、ベース基板11及び複数のサブピクセル12を含む。
【0038】
ベース基板11は、表示領域111及び表示領域111を取り囲む周辺領域112を含む。ここで、表示領域111は、略円形に模式的に示され、周辺領域112は、略円環状に模式的に示される。本発明の実施例はこれに限定されないことが理解されるべきである。例えば、他の実施例において、表示領域111は、略矩形をなすことができるが、周辺領域112は、略矩形環状をなすことができる。いくつかの実施例において、ベース基板11は、フレキシブル基板、例えばポリイミド(PI)基板などを含むことができる。
【0039】
複数のサブピクセル12は、表示領域111に位置する。例えば、複数のサブピクセル12は、赤色サブピクセル、緑色サブピクセル又は青色サブピクセルなどを含むことができる。
【0040】
図1Bに示すように、各サブピクセル12は、発光素子121及び発光素子121を駆動するように配置されるピクセル駆動回路122を含む。例えば、発光素子121は、有機発光ダイオード(OLED)などを含むことができる。例えば、
図1Bを参照すると、ピクセル駆動回路122は、7つのトランジスタ及び1つのコンデンサ(7T1C)を含むことができる。例えば、7つのトランジスタは、PMOS(P-channel metal oxide semiconductor、Pチャネル金属酸化物半導体)トランジスタであってもよい。また、例えば、7つのトランジスタのうちの一部のトランジスタは、PMOSトランジスタであり、他のトランジスタは、NMOS(N-channel metal oxide semiconductor、Nチャネル金属酸化物半導体)トランジスタである。他の実施例において、ピクセル駆動回路122は、6つのトランジスタ及び1つのコンデンサ(6T1C)を含むことができる。
【0041】
なお、以下に説明される異なる実施例に係る表示パネル、ベース基板11及び複数のサブピクセル12については、いずれも上記の説明を参照することができ、以下の説明ではその詳細な説明は繰り返されない。
【0042】
図2は、本発明の他の実施例に係る表示パネルの構造を示す模式図である。
図3Aは、本発明の一実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
図3Bは、本発明の一実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。
【0043】
図2に示すように、表示パネルは、ベース基板11、複数のサブピクセル12、複数のゲート線13、複数の発光制御線14、ゲート駆動回路21及び発光制御駆動回路22を含む。
【0044】
ベース基板11は、表示領域111及び表示領域111を取り囲む周辺領域112を含む。複数のサブピクセル12は、表示領域111に位置する。複数のゲート線13は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。複数のゲート線13は、複数のサブピクセル12にゲート駆動信号を提供するように配置される。複数の発光制御線14は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。複数の発光制御線14は、複数のサブピクセル12に発光制御信号を提供するように配置される。
【0045】
ゲート駆動回路21は、表示領域111に位置し、且つ、カスケード接続された多段のゲート駆動ユニット211を含む。多段のゲート駆動ユニット211は、複数のゲート線13に電気的に接続される。例えば、多段のゲート駆動ユニット211は、複数のゲート線13に一対一に対応するように電気的に接続される。例えば、ゲート駆動ユニット211は、シフトレジスタであってもよい。
【0046】
図3Aに示すように、多段のゲート駆動回路211のうちの1段又は多段のゲート駆動ユニット211は、複数のゲート駆動サブ回路211Aを含むことができる。複数のゲート駆動サブ回路211Aは、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2を含むことができる。ここで、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2は、複数のサブピクセル12のうちの第1組のサブピクセルP1のピクセル駆動回路122により隔離される。
【0047】
発光制御駆動回路22は、表示領域111に位置し、且つカスケード接続された多段の発光制御駆動ユニット221を含む。多段の発光制御駆動ユニット221は、複数の発光制御線14に電気的に接続される。例えば、1段の発光制御駆動ユニット221は、2つの発光制御線14に電気的に接続される。例えば、発光制御駆動ユニット221は、シフトレジスタであってもよい。
【0048】
図3Bに示すように、多段の発光制御駆動ユニット221のうちの1段又は多段の発光制御駆動ユニット221は、複数の発光制御駆動サブ回路221Aを含む。複数の発光制御駆動サブ回路221Aは、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2を含む。ここで、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2は、複数のサブピクセル12のうちの第2組のサブピクセルP2(いくつかの実施例において第6組のサブピクセルP6である)のピクセル駆動回路122により隔離される。
【0049】
上記の実施例において、ゲート駆動回路21及び発光制御駆動回路22は、いずれも表示領域111に位置する。ゲート駆動回路21の少なくとも1段のゲート駆動ユニット211は、複数のサブピクセル12のピクセル駆動回路122に分布される複数のゲート駆動サブ回路211Aを含み、発光制御駆動回路22の少なくとも1段の発光制御駆動ユニット221は、複数のサブピクセル12のピクセル駆動回路122に分布される複数の発光制御駆動サブ回路221Aを含む。このような構造は、表示パネルのフレームのサイズを低減することに寄与する。
【0050】
ゲート駆動回路21のゲート駆動ユニット211は、異なる方式により分割されることにより、対応する複数のゲート駆動サブ回路211Aを得ることができる。以下、異なる実施例を組み合わせて説明する。
【0051】
図4A~
図4Fは、本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
図5Aは、
図4Aに示される211A1の拡大摸式図である。
図5Bは、
図4Aに示される211A2の拡大摸式図である。以下、
図2、
図4A~
図4F、及び
図5A~
図5Bを組み合わせてゲート駆動回路21のゲート駆動ユニット211のいくつかの分割方式を説明する。
【0052】
いくつかの実施例において、
図2を参照すると、表示パネルは、複数の初期化線17及び複数のリセット線18をさらに含む。複数の初期化線17は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。複数の初期化線17は、複数のサブピクセル12に初期化信号を提供するように配置される。複数のリセット線18は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。複数のリセット線18は、複数のサブピクセル12にリセット信号を提供するように配置される。
【0053】
図4A及び
図4Bを参照すると、第1組のサブピクセルP1は、複数の初期化線17のうちの第1初期化線171、複数のリセット線18のうちの第1リセット線181、複数のゲート線13のうちの第1ゲート線131及び複数の発光制御線14のうちの第1発光制御線141に電気的に接続される。ここで、第1初期化線171及び第1リセット線181は、複数のゲート駆動サブ回路211Aの一方側に位置し、第1ゲート線131及び第1発光制御線141は、複数のゲート駆動サブ回路211Aの第1初期化線171及び第1リセット線181から離れた側に位置する。このような構造は、信号線が占有するスペースを低減することに寄与することにより、表示パネルの解像度の向上に寄与する。
【0054】
いくつかの実施例において、
図4Fを参照すると、ベース基板11における複数のゲート駆動サブ回路211Aのうちの少なくとも1つのゲート駆動サブ回路211Aの正投影は、ベース基板11における複数のサブピクセル12のうちの第1部分サブピクセル12の発光素子121のアノード1211の正投影と重なっており、ベース基板11における複数のサブピクセル12のうちの他のサブピクセル12の発光素子121のアノード1211の正投影と重なっていない。このような方式によって、表示均一性を可能な限り影響することなく、表示パネルのフレームのサイズを低減することができる。
【0055】
いくつかの実施例において、第1組のサブピクセルP1は、複数のゲート線13のうちの第1ゲート線131に電気的に接続される。1段又は多段のゲート駆動ユニット211のうちの各段のゲート駆動ユニット211の第1ゲート駆動サブ回路211A1は、各段のゲート駆動ユニット211の第1入力端IN1を含み、第1入力信号を受信するように配置される。1段又は多段のゲート駆動ユニット211のうちの各段のゲート駆動ユニット211の第2ゲート駆動サブ回路211A2は、各段のゲート駆動ユニット211の第1出力端OUT1を含み、第1ゲート線131にゲート駆動信号を出力するように配置される。第1段のゲート駆動ユニット211の第1入力端IN1は、ゲート駆動回路21の外部からの信号を第1入力信号として受信することができ、他の各段のゲート駆動ユニット211の第1入力端IN1は、前段のゲート駆動ユニット211からのゲート駆動信号を第1入力信号として受信することができることが理解されるべきである。
【0056】
いくつかの実施例において、
図4A~
図4Fを参照すると、多段のゲート駆動ユニット211のうちのいずれか1段のゲート駆動ユニット211は、いずれも複数のゲート駆動サブ回路211Aを含み、第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2は、第1方向において第1組のサブピクセルP1のピクセル駆動回路122により隔離される。いずれか1段のゲート駆動ユニット211のうちの第1ゲート駆動サブ回路211A1は、第1方向と異なる第2方向においていずれか1段のゲート駆動ユニット211の前段のゲート駆動ユニット211のうちの第1ゲート駆動サブ回路211A1といずれか1段のゲート駆動ユニット211の後段のゲート駆動ユニット211のうちの第1ゲート駆動サブ回路211A1との間に位置する。いずれか1段のゲート駆動ユニット211のうちの第2ゲート駆動サブ回路211A2は、第2方向においていずれか1段のゲート駆動ユニット211の前段のゲート駆動ユニット211のうちの第2ゲート駆動サブ回路211A2といずれか1段のゲート駆動ユニット211の後段のゲート駆動ユニット211のうちの第2ゲート駆動サブ回路211A2との間に位置する。例えば、第2方向は、第1方向に垂直である。例えば、第1方向は、複数のサブピクセル12が配列される行方向であり、第2方向は、複数のサブピクセル12が配列される列方向である。
【0057】
いくつかの実施例において、表示パネルは、第1組の回路接続線をさらに含む。
図4Aを参照すると、第1組の回路接続線は、第1回路接続線N1及び第2回路接続線N2を含む。第2ゲート駆動サブ回路211A2は、第1回路接続線N1及び第2回路接続線N2を介して第1ゲート駆動サブ回路211A1に電気的に接続される。ベース基板11における第1回路接続線N1及び第2回路接続線N2のうちの一方の正投影は、ベース基板11における第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっておらず、ベース基板11における他方の正投影は、ベース基板11における第1組のサブピクセルP1のうちの少なくとも1つのサブピクセル12のピクセル駆動回路122の正投影と重なっている。例えば、
図4Aを参照すると、ベース基板11における第1回路接続線N1の正投影は、ベース基板11における第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっておらず、ベース基板11における第2回路接続線N2の正投影は、ベース基板11における第1組のサブピクセルP1のうちの少なくとも1つのサブピクセルのピクセル駆動回路122の正投影と重なっている。ベース基板11における第1回路接続線N1の正投影は、ベース基板11における前段のゲート駆動ユニット211のうちの第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2との間に位置する第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっていることが理解されるべきである。
【0058】
いくつかの実施例において、
図4A及び
図4Cを参照すると、第1組のサブピクセルP1のうちの少なくとも1つのサブピクセル12のピクセル駆動回路122は、第1ピクセル駆動サブ回路122A、第2ピクセル駆動サブ回路122B及び接続部材122Cを含む。第1ピクセル駆動サブ回路122Aは、第1回路接続線N1と第2回路接続線N2との間に位置し、第2ピクセル駆動サブ回路122Bは、第2回路接続線N2の第1ピクセル駆動サブ回路122Aから離れた側に位置し、接続部材122Cは、第1ピクセル駆動サブ回路122A及び第2ピクセル駆動サブ回路122Bに電気的に接続される。例えば、接続部材122Cの一端は、ビアホールを介して第1ピクセル駆動サブ回路122Aに電気的に接続され、接続部材122Cの他端は、ビアホールを介して第2ピクセル駆動サブ回路122Bに電気的に接続される。ここで、ベース基板11における接続部材122Cの正投影は、ベース基板11における第2回路接続線N2の正投影と重なっている。
【0059】
いくつかの実施例において、第1ゲート駆動サブ回路211A1は、第1組のトランジスタGT1及び第2コンデンサC2を含み、第2ゲート駆動サブ回路211A2は、第2組のトランジスタGT2及び第1コンデンサC1を含む。第2組のトランジスタGT2の数は、第1組のトランジスタGT1の数よりも少なく、且つ、第2組のトランジスタGT2のうちの少なくとも1つのトランジスタのチャネルのアスペクト比は、第1組のトランジスタGT1のうちの各トランジスタのチャネルのアスペクト比よりも大きい。このような方式によって、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2におけるトランジスタの数及びサイズを総合的に考慮することにより、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2が占有するスペースが比較的近くなる。
【0060】
いくつかの実施例において、
図4Cを参照すると、第1ゲート駆動サブ回路211A1は、第1クロック信号を受信するように配置される第1クロック信号線CKと、第2クロック信号を受信するように配置される第2クロック信号線CBと、第1電源電圧を受信するように配置される第1電源ラインVGLと、第2電源電圧を受信するように配置される第2電源ラインVGHと、をさらに含む。第2ゲート駆動サブ回路211A2は、第1クロック信号を受信するように配置される第3クロック信号線CK’と、第2クロック信号を受信するように配置される第4クロック信号線CB’と、第2電源電圧を受信するように配置される第4電源ラインVGH’と、をさらに含む。例えば、第1電源電圧は、第2電源電圧よりも小さい。
【0061】
いくつかの実施形態として、第1電源ラインVGLは、第1組のトランジスタGT1の第2ゲート駆動サブ回路211A2に近い側に位置し、第2電源ラインVGHは、第1組のトランジスタGT1の第2ゲート駆動サブ回路211A2から離れた側に位置し、第1クロック信号線CK及び第2クロック信号線CBは、第2電源ラインVGHの第2ゲート駆動サブ回路211A2から離れた側に位置し、第4電源ラインVGH’は、第2組のトランジスタGT2及び第2コンデンサC2の第1ゲート駆動サブ回路211A1から離れた側に位置し、第3クロック信号線CK’及び第4クロック信号線CB’は、第2組のトランジスタGT2及び第2コンデンサC2の第1ゲート駆動サブ回路211A1に近い側に位置する。
【0062】
図6は、本発明の一実施例に係るゲート駆動ユニットの回路模式図を示す。
【0063】
以下、
図6を組み合わせて第1組のトランジスタGT1及び第2組のトランジスタGT2のいくつかの具体的な実施形態を説明する。
【0064】
図6を参照すると、第1組のトランジスタGT1は、線Lの左側に位置し、第2組のトランジスタGT2は、線Lの右側に位置する。例えば、第1組のトランジスタGT1は、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第6トランジスタT6及び第7トランジスタT7を含む。例えば、第2組のトランジスタGT2は、第4トランジスタT4及び第5トランジスタT5を含む。
【0065】
第1組のトランジスタGT1及び第2組のトランジスタGT2のうちの各トランジスタは、ゲート及び活性層を含む。ここで、活性層は、第1電極領域、第2電極領域及び第1電極領域と第2電極領域との間に位置するチャネルを含む。各トランジスタの活性層のゲートにより覆われている領域は、チャネルであり、ゲートにより覆われていない領域は、第1電極領域及び第2電極領域であることが理解されるべきである。いくつかの実施形態として、例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコン(LTPS)などを含むことができる。例えば、第1トランジスタT1は、ゲートT10及び活性層を含み、活性層は、第1電極領域T11、第2電極領域T12及び第1電極領域T11と第2電極領域T12との間に位置するチャネルT13を含み、これによって類推する。トランジスタT2-T7の活性層は、順次にチャネルT23、チャネルT33、チャネルT43、チャネルT53、チャネルT63及びチャネルT73を含む。
【0066】
図5A、
図4A~
図4Cを参照すると、第1トランジスタT1のゲートT10は、第1クロック信号線CKに電気的に接続され、第1トランジスタT1の第1電極領域T11は、第1入力端IN1となる。例えば、第1トランジスタT1の第1電極領域T11は、入力電極31に電気的に接続されることにより、第1入力信号を受信することができる。
【0067】
第2トランジスタT2のゲートT20は、第1トランジスタT1の第2電極領域T12に電気的に接続され、第2トランジスタT2の第1電極領域T21は、第1トランジスタT1のゲートに電気的に接続される。例えば、第2トランジスタT2のゲートT20は、第1接続電極41を介して第1トランジスタT1の第2電極領域T12に電気的に接続される。例えば、第2トランジスタT2の第1電極領域T21は、第2接続電極42を介して第1トランジスタT1のゲートT10に電気的に接続される。なお、本明細書において、1つの部材又は領域が接続電極を介して他の部材又は領域に接続されることは、1つの部材又は領域がビアホールを介して接続電極の一端に電気的に接続され、他の部材又は領域が他のビアホールを介してこの接続電極の他端に電気的に接続されると理解されてもよい。
【0068】
第3トランジスタT3のゲートは、第1トランジスタT1のゲートT10に電気的に接続され、第3トランジスタT3の第1電極領域T31は、第1電源ラインVGLに電気的に接続され、第3トランジスタT3の第2電極領域T32は、第2トランジスタT2の第2電極領域T22に電気的に接続される。例えば、第3トランジスタT3のゲートT30と第1トランジスタT1のゲートT10は、一体に設けられている。
【0069】
第6トランジスタT6のゲートT60は、第3トランジスタT3の第2電極領域T32に電気的に接続され、第6トランジスタT6の第1電極領域T31は、第2電源ラインVGHに電気的に接続される。例えば、第6トランジスタT6のゲートT60は、第3接続電極43を介して第3トランジスタT3の第2電極領域T32に電気的に接続される。
【0070】
第7トランジスタT7のゲートT70は、第2クロック信号線CBに電気的に接続され、第7トランジスタT7の第1電極領域T71は、第6トランジスタT6の第2電極領域T72に電気的に接続され、第7トランジスタT7の第2電極領域T72は、第1トランジスタT1の第2電極領域T12に電気的に接続される。
【0071】
図5B、
図4A~
図4Cを参照すると、第4トランジスタT4のゲートT40は、第2回路接続線N2を介して第6トランジスタT6のゲートT60に電気的に接続され、第4トランジスタT4の第1電極領域T41は、第3電源ラインVGL’に電気的に接続され、第4トランジスタT4の第2電極領域T42は、第1出力端OUT1となる。例えば、第4トランジスタT4の第2電極領域T42は、出力電極32(
図4Cを参照する)を介して第1ゲート線13に電気的に接続されてもよい。例えば、第4トランジスタT4のゲートT40は、第4接続電極44を介して第2回路接続線N2に電気的に接続される。例えば、第4トランジスタT4の第1電極領域41は、第5接続電極45を介して第3電源ラインVGL’に電気的に接続される。
【0072】
第5トランジスタT5のゲートT50は、第1回路接続線N1を介して第1トランジスタT1の第2電極領域T12に電気的に接続され、第5トランジスタT5の第1電極領域T51は、出力電極32に電気的に接続され、第5トランジスタT5の第2電極領域T52は、第3クロック信号線CK’に電気的に接続される。例えば、第5トランジスタT5のゲートT50は、第6接続電極46を介して第1回路接続線N1に電気的に接続される。例えば、第5トランジスタT5の第2電極領域は、第7接続電極47を介して第4クロック信号線CB’に電気的に接続される。
【0073】
第1コンデンサC1の第1電極板C11は、第5トランジスタT5のゲートT50に電気的に接続され、第1コンデンサC1の第2電極板C12は、出力電極32に電気的に接続される。例えば、第1コンデンサC1の第1電極板C11と第5トランジスタT5のゲートT50は、一体に設けられている。第2コンデンサC2の第1電極板C21は、第6トランジスタT6のゲートT60に電気的に接続され、第2コンデンサC2の第2電極板C22は、第2電源ラインVGHに電気的に接続される。例えば、第2コンデンサC2の第1電極板C21と第6トランジスタT6のゲートT60は、一体に設けられている。
【0074】
図7A~
図7Fは、本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。
図8Aは、
図7Aに示される211A1の拡大摸式図である。
図8Bは、
図7Aに示される211A2の拡大摸式図である。
図8Cは、
図7Aに示される211A3の拡大摸式図である。
【0075】
以下、
図7A~
図7F及び
図8A~
図8Cを組み合わせてゲート駆動回路21のゲート駆動ユニット211の他の分割方式を説明する。
【0076】
いくつかの実施例において、
図7Aを参照すると、第1組の回路接続線は、第1回路接続線N1、第2回路接続線N2及び第3回路接続線N3を含む。ベース基板11における第3回路接続線N3及び第2回路接続線N2の正投影は、ベース基板11における第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっておらず、ベース基板11における第1回路接続線N1の正投影は、ベース基板11における第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっている。ベース基板11における第3回路接続線N3及び第2回路接続線N2の正投影は、ベース基板11における前段のゲート駆動ユニット211のうちの第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2との間に位置する第1組のサブピクセルP1のピクセル駆動回路122の正投影と重なっていることが理解されるべきである。
【0077】
複数のゲート駆動サブ回路211Aは、第3ゲート駆動サブ回路211A3をさらに含む。第3ゲート駆動サブ回路211A3は、第2ゲート駆動サブ回路211A2の第1ゲート駆動サブ回路211A1から離れた側に位置する。第3ゲート駆動サブ回路211A3は、第3回路接続線N3を介して第2ゲート駆動サブ回路211A2に電気的に接続され、また、第3ゲート駆動サブ回路211A3は、第1回路接続線N1を介して第1ゲート駆動サブ回路211A1に電気的に接続される。ここで、第3ゲート駆動サブ回路211A3及び第2ゲート駆動サブ回路211A2は、他の第1組のサブピクセルP1により隔離される。
【0078】
いくつかの実施例において、第1ゲート駆動サブ回路211A1は、第3組のトランジスタGT3と、第1クロック信号を受信するように配置される第1クロック信号線CKと、第2クロック信号を受信するように配置される第2クロック信号線CBと、第1電源電圧を受信するように配置される第1電源ラインVGLと、を含む。第2ゲート駆動サブ回路211A2は、少なくとも1つのコンデンサと、第4組のトランジスタGT4と、第2電源電圧を受信するように配置される第2電源ラインVGHと、を含み、第4組のトランジスタGT4のうちの1つのトランジスタのチャネルのアスペクト比は、第3組のトランジスタGT3のうちの各トランジスタのチャネルのアスペクト比よりも大きい。第3ゲート駆動サブ回路211A3は、第5組のトランジスタGT5と、第1クロック信号を受信するように配置される第3クロック信号線CK’と、第2クロック信号を受信するように配置される第4クロック信号線CB’と、を含み、第5組のトランジスタGT5のうちの1つのトランジスタのチャネルのアスペクト比は、第3組のトランジスタGT3のうちの各トランジスタのチャネルのアスペクト比よりも大きい。
【0079】
いくつかの実施形態として、第1電源ラインVGLは、第3組のトランジスタGT3の第2ゲート駆動サブ回路211A2に近い側に位置する。いくつかの実施形態として、第1クロック信号線CK及び第2クロック信号線CBは、第3組のトランジスタGT3の第2ゲート駆動サブ回路211A2から離れた側に位置する。いくつかの実施形態として、第3クロック信号線CK’及び第4クロック信号線CB’は、第5組のトランジスタGT5の第2ゲート駆動サブ回路211A2から離れた側に位置する。
【0080】
図9は、本発明の他の実施例に係るゲート駆動ユニットの回路模式図である。
【0081】
以下、
図9を組み合わせて第3組のトランジスタGT3、第4組のトランジスタGT4、第5組のトランジスタGT5及び第2ゲート駆動サブ回路211A2のうちの少なくとも1つのコンデンサのいくつかの具体的な実施形態を説明する。
【0082】
図9を参照すると、第3組のトランジスタGT3は、線L1の左側に位置し、第4組のトランジスタGT4は、線L1の右側及び線L2の上側に位置し、第5組のトランジスタGT5は、線L1の右側及び線L2の下側に位置する。例えば、第3組のトランジスタGT3は、第1トランジスタT1、第2トランジスタT2及び第3トランジスタT3を含む。例えば、第4組のトランジスタGT4は、第4トランジスタT4及び第6トランジスタT6を含む。例えば、第5組のトランジスタGT5は、第5トランジスタT5及び第7トランジスタT7を含む。例えば、第2ゲート駆動サブ回路211A2のうちの少なくとも1つのコンデンサは、第1コンデンサC1及び第2コンデンサC2を含む。
【0083】
第3組のトランジスタGT3、第4組のトランジスタGT4及び第5組のトランジスタGT5のうちの各トランジスタは、ゲート及び活性層を含む。ここで、活性層は、第1電極領域、第2電極領域及び第1電極領域と第2電極領域との間に位置するチャネルを含む。いくつかの実施形態として、例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコンなどを含むことができる。例えば、第1トランジスタT1は、ゲートT10及び活性層を含み、活性層は、第1電極領域T11、第2電極領域T12及び第1電極領域T11と第2電極領域T12との間に位置するチャネルT13を含み、これによって類推する。トランジスタT2-T7の活性層は、順次にチャネルT23、チャネルT33、チャネルT43、チャネルT53、チャネルT63及びチャネルT73を含む。
【0084】
図8Aを参照すると、第1トランジスタT1のゲートT10は、第1クロック信号線CKに電気的に接続され、第1トランジスタT1の第1電極領域T11は、第1入力端IN1となる。例えば、第1トランジスタT1の第1電極領域T11は、入力電極31に電気的に接続されることにより、第1入力信号を受信することができる。
【0085】
第2トランジスタT2のゲートT20は、第1トランジスタT1の第2電極領域T12に電気的に接続され、第2トランジスタT2の第1電極領域T21は、第1トランジスタT1のゲートT10に電気的に接続される。例えば、第2トランジスタT2のゲートT20は、
図7Cに示される接続電極51を介して第1トランジスタT1の第2電極領域T12に電気的に接続され、第2トランジスタT2の第1電極領域T21は、
図7Cに示される接続電極52を介して第1トランジスタT1のゲートT10に電気的に接続される。
【0086】
第3トランジスタT3のゲートT30は、第1トランジスタT1のゲートT10に電気的に接続され、第3トランジスタT3の第1電極領域T31は、第1電源ラインVGLに電気的に接続され、第3トランジスタT3の第2電極領域T32は、第2トランジスタT2の第2電極領域T22に電気的に接続される。例えば、第3トランジスタT3のゲートT30と第1トランジスタT1のゲートT10は、一体に設けられている。例えば、第3トランジスタT3の第2電極領域T32は、
図7Cに示される接続電極53を介して第2トランジスタT2の第2電極領域T22に電気的に接続される。
【0087】
図8Bを参照すると、第4トランジスタT4のゲートは、第2回路接続線N2を介して第2トランジスタT2の第2電極領域T21に電気的に接続され、第4トランジスタT4の第1電極領域T41は、第2電源ラインVGHに電気的に接続され、第4トランジスタT4の第2電極領域T42は、第1出力電極32を介して第1ゲート線13に電気的に接続される。例えば、第4トランジスタT4のゲートは、
図7Cに示される接続電極54を介して第2回路接続線N2に電気的に接続され、第2回路接続線N2は、
図7Cに示される接続電極55及び
図7Bに示される接続電極56を介して第2トランジスタT2の第2電極領域T21に電気的に接続される。
【0088】
第6トランジスタT6のゲートT60は、第4トランジスタT4のゲートT40に電気的に接続され、第6トランジスタT6の第1電極領域T61は、第2電源ラインVGHに電気的に接続される。例えば、第6トランジスタT6のゲートT60と第4トランジスタT4のゲートT40は、一体に設けられている。例えば、第6トランジスタT6の第1電極領域T61は、ビアホールを介して第2電源ラインVGHに電気的に接続される。
【0089】
第1コンデンサC1の第1電極板C11は、第1回路接続線N1を介して第2トランジスタT2のゲートT20に電気的に接続され、第1コンデンサC1の第2電極板C12は、第1出力電極32に電気的に接続される。例えば、第1コンデンサC1の第1電極板C11は、
図7Cに示される接続電極57を介して第1回路接続線N1に電気的に接続され、第1回路接続線N1は、
図7Cに示される接続電極58を介して第2トランジスタT2のゲートT20に電気的に接続される。例えば、第1コンデンサC1の第2電極板C12は、ビアホールを介して第1出力電極32に電気的に接続される。
【0090】
第2コンデンサC2の第1電極板C21は、第4トランジスタT4のゲートT40に電気的に接続され、第2コンデンサC2の第2電極板C22は、第2電源ラインVGHに電気的に接続される。例えば、第2コンデンサC2の第1電極板C21と第4トランジスタT4のゲートT40は、一体に設けられている。例えば、第2コンデンサC2の第2電極板C22は、ビアホールを介して第2電源ラインVGHに電気的に接続される。
【0091】
図8Cを参照すると、第5トランジスタT5のゲートT50は、第1回路接続線N1を介して第2トランジスタT2のゲートT20に電気的に接続され、第5トランジスタT5の第1電極領域T51は、第2出力電極32’に電気的に接続され、第5トランジスタT5の第2電極領域T52は、第4クロック信号線CB’に電気的に接続される。例えば、第5トランジスタT5のゲートT50は、
図7Cに示される接続電極59を介して第1回路接続線N1に電気的に接続される。例えば、第5トランジスタT5の第2電極領域T52は、
図7Cに示される接続電極60及び
図7Bに示される接続電極61を介して第4クロック信号線CB’に電気的に接続される。
【0092】
第7トランジスタT7のゲートT70は、第4クロック信号線CB’に電気的に接続され、第7トランジスタT7の第1電極領域T71は、第3回路接続線N3を介して第6トランジスタT6の第2電極領域T62に電気的に接続され、第7トランジスタT7の第2電極領域T21は、第5トランジスタT5のゲートT50に電気的に接続される。例えば、第7トランジスタT7の第1電極領域T71は、
図7Cに示される接続電極62を介して第3回路接続線N3に電気的に接続され、第7トランジスタT7の第2電極領域T21は、
図7Cに示される接続電極63を介して第5トランジスタT5のゲートT50に電気的に接続される。
【0093】
図8Aにおける第4トランジスタT4の第2電極領域T42及び第5トランジスタT5の第1電極領域T51のうちの1つは、
図9に示される第1出力端OUT1としてもよい。
【0094】
発光制御駆動回路22の発光制御駆動ユニット221は、異なる方式により分割されることにより、対応する複数の発光制御駆動サブ回路221Aを得ることもできる。以下、異なる実施例を組み合わせて説明する。
【0095】
図10A~
図10Fは、本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。
図11Aは、
図10Aに示される221A2の拡大摸式図である。
図11Bは、
図10Aに示される221A1の拡大摸式図である。
【0096】
【0097】
いくつかの実施例において、
図10Aを参照すると、第2組のサブピクセルP2は、複数の第1サブピクセルP21及び複数の第2サブピクセルP22を含む。複数の第1サブピクセルP21は、複数の発光制御線14のうちの第1発光制御線141に電気的に接続され、複数の第2サブピクセルP22は、複数の発光制御線14のうちの第2発光制御線142に電気的に接続される。1段又は多段の発光制御駆動ユニット221のうちの各段の発光制御駆動ユニット221の第1発光制御駆動サブ回路221A1は、各段の発光制御駆動ユニット221の第2入力端IN2を含む。第2入力端IN2は、第2入力信号を受信するように配置される。1段又は多段の発光制御駆動ユニット221のうちの各段の発光制御駆動ユニット221の第2発光制御駆動サブ回路221A2は、各段の発光制御駆動ユニット221の第2出力端OUT2を含む。第2出力端OUT2は、第1発光制御線141及び第2発光制御線142に発光制御信号を出力するように配置される。
【0098】
いくつかの実施例において、
図10Fを参照すると、ベース基板11における複数の発光制御駆動サブ回路221Aのうちの少なくとも1つの発光制御駆動サブ回路221Aの正投影は、ベース基板11における複数のサブピクセル12のうちの第2部分サブピクセル12の発光素子121のアノード1211の正投影と重なっており、ベース基板11における複数のサブピクセル12のうちの他のサブピクセルの発光素子121のアノード1211の正投影と重なっていない。このような方式によって、表示均一性を可能な限り影響することなく、表示パネルのフレームのサイズを低減することができる。
【0099】
いくつかの実施例において、
図10A~
図10Fを参照すると、多段の発光制御駆動ユニット221のうちのいずれか1段の発光制御駆動ユニット221は、いずれも複数の発光制御駆動サブ回路221Aを含み、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2は、第1方向において第2組のサブピクセルP2のピクセル駆動回路122により隔離される。いずれか1段の発光制御駆動ユニット221のうちの第1発光制御駆動サブ回路221A1は、第1方向と異なる第2方向においていずれか1段の発光制御駆動ユニット221の前段の発光制御駆動ユニット221のうちの第1発光制御駆動サブ回路221A1といずれか1段の発光制御駆動ユニット221の後段の発光制御駆動ユニット221のうちの第1発光制御駆動サブ回路221A1との間に位置する。いずれか1段の発光制御駆動ユニット221のうちの第2発光制御駆動サブ回路221A2は、第2方向においていずれか1段の発光制御駆動ユニット221の前段の発光制御駆動ユニット221のうちの第2発光制御駆動サブ回路221A2といずれか1段の発光制御駆動ユニット221の後段の発光制御駆動ユニット221のうちの第2発光制御駆動サブ回路221A2との間に位置する。例えば、第2方向は、第1方向に垂直である。
【0100】
いくつかの実施例において、表示パネルは、第2組の回路接続線をさらに含む。
図10Aを参照すると、第2組の回路接続線は、第4回路接続線N4及び第5回路接続線N5を含む。第2発光制御駆動サブ回路221A2は、第4回路接続線N4及び第5回路接続線N5を介して第1発光制御駆動サブ回路221A1に電気的に接続される。ここで、ベース基板11における第4回路接続線N4及び第5回路接続線N5の正投影は、ベース基板11における第2組のサブピクセルP2のピクセル駆動回路122の正投影と重なっている。
【0101】
いくつかの実施例において、第1発光制御駆動サブ回路221A1は、第1組のトランジスタGT1と、第2コンデンサC2と、第1電源電圧を受信するように配置される第1電源ラインVGLと、第2電源電圧を受信するように配置される第2電源ラインVGHと、を含み、第2発光制御駆動サブ回路221A2は、第2組のトランジスタGT2と、第1コンデンサC1と、第3コンデンサC3と、第1クロック信号を受信するように配置される第1クロック信号線ECKと、第2クロック信号を受信するように配置される第2クロック信号線ECBと、を含む。ここで、第1組のトランジスタGT1の数は、第2組のトランジスタGT2の数よりも小さく、且つ、第1組のトランジスタGT1のうちの少なくとも1つのトランジスタのチャネルのアスペクト比は、第2組のトランジスタGT2のうちの各トランジスタのチャネルのアスペクト比よりも大きい。いくつかの実施例において、第1組のトランジスタGT1のうちの各トランジスタのチャネルのアスペクト比は、いずれも第2組のトランジスタGT2のうちの各トランジスタのチャネルのアスペクト比よりも大きい。
【0102】
上記の実施例において、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2におけるトランジスタの数及びサイズを総合的に考慮することにより、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2が占有するスペースが比較的近くなる。
【0103】
いくつかの実施例において、第2発光制御駆動サブ回路221A2は、第1電源電圧及び第2電源電圧を受信するように配置される電源ラインをさらに含むことができる。例えば、
図10Cを参照すると、第2発光制御駆動サブ回路221A2は、第1電源電圧を受信するように配置される第3電源ラインVGL’と、第2電源電圧を受信するように配置される第4電源ラインVGH’と、をさらに含むことができる。他のいくつかの実施例において、第2発光制御駆動サブ回路221A2は、第1電源電圧及び第2電源電圧を受信するように配置される電源ラインを含まなくてもよい。このような場合、第2発光制御駆動サブ回路221A2は、回路接続線を介して第1発光制御駆動サブ回路221A1における第1電源ラインVGL及び第2電源ラインVGHに電気的に接続されてもよい。
【0104】
いくつかの実施例において、
図10Aを参照すると、第1発光制御駆動サブ回路221A1は、第1サブ回路221A11及び第2サブ回路221A12を含み、第2発光制御駆動サブ回路221A2は、第3サブ回路221A21及び第4サブ回路221A22を含む。
【0105】
以下、第1サブ回路221A11、第2サブ回路221A12、第3サブ回路221A21及び第4サブ回路221A22のいくつかの具体的な実施形態を説明する。
【0106】
いくつかの実施形態において、第1サブ回路221A11は、第1発光制御線141の第2発光制御線142から離れた側に位置し、第2サブ回路221A12は、第1発光制御線141と第2発光制御線142との間に位置する。第1サブ回路221A11は、第1サブ組のトランジスタGT11を含み、第1サブ組のトランジスタGT11は、第1組のトランジスタGT1のうちの少なくとも1つのトランジスタを含む。第2サブ回路221A12は、第2サブ組のトランジスタGT12及び第2コンデンサC2を含み、第2サブ組のトランジスタGT12は、第1組のトランジスタGT1における第1サブ組のトランジスタGT11以外の他のトランジスタを含む。
【0107】
いくつかの実施形態において、第3サブ回路221A21は、第1発光制御線141の第2発光制御線142から離れた側に位置し、且つ、第4回路接続線N4を介して第1サブ回路221A11に電気的に接続される。第4サブ回路221A22は、第1発光制御線141と第2発光制御線142との間に位置し、且つ、第5回路接続線N5を介して第2サブ回路221A12に電気的に接続される。第3サブ回路221A21は、第3サブ組のトランジスタGT21を含み、第3サブ組のトランジスタGT21は、第2組のトランジスタGT2のうちの少なくとも1つのトランジスタを含む。第4サブ回路221A22は、第4サブ組のトランジスタGT22及び第1コンデンサC1を含み、第4サブ組のトランジスタGT22は、第2組のトランジスタGT2における第1サブ組のトランジスタGT11以外の他のトランジスタを含む。
【0108】
本発明の異なる実施例によれば、第3サブ回路221A21及び第4サブ回路221A22のうちの1つは、第3コンデンサC3をさらに含む。以下、異なる実施例を組み合わせて説明する。
【0109】
図12は、本発明の一実施例に係る発光制御駆動ユニットの回路模式図である。
【0110】
以下、
図12、
図10A~
図10F及び
図11A~
図11Bを組み合わせて第1組のトランジスタGT1及び第2組のトランジスタGT2のいくつかの具体的な実施形態を説明する。これらの実施形態において、第3サブ回路221A21は、第3コンデンサC3をさらに含む。また、第2発光制御駆動サブ回路221A2は、第1電源電圧を受信するように配置される第3電源ラインVGL’と、第2電源電圧を受信するように配置される第4電源ラインVGH’と、をさらに含む。
【0111】
図12を参照すると、第2組のトランジスタGT2は、線L1の左側に位置し、第1組のトランジスタGT1は、線L1の右側に位置する。第2組のトランジスタGT2は、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6、第7トランジスタT7及び第8トランジスタT8を含み、第1組のトランジスタGT1は、第9トランジスタT9及び第10トランジスタT10を含む。
【0112】
第1サブ組のトランジスタGT11は、線L1の右側及び線L2の下側に位置し、第2サブ組のトランジスタGT12は、線L1の右側及び線L2の上側に位置し、第3サブ組のトランジスタGT21は、線L1の左側及び線L2の左側に位置し、第4サブ組のトランジスタGT22は、線L1の左側及び線L2の右側に位置する。第1サブ組のトランジスタGT11は、第10トランジスタT10を含み、第2サブ組のトランジスタGT12は、第9トランジスタT9を含み、第3サブ組のトランジスタGT21は、第1トランジスタT1、第2トランジスタT2及び第5トランジスタT5を含み、第4サブ組のトランジスタGT22は、第3トランジスタT3、第4トランジスタT4、第6トランジスタT6、第7トランジスタT7及び第8トランジスタT8を含む。
【0113】
第1組のトランジスタGT1及び第2組のトランジスタGT2のうちの各トランジスタは、ゲート及び活性層を含み、活性層は、第1電極領域、第2電極領域及び第1電極領域と第2電極領域との間に位置するチャネルを含む。例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコンなどを含むことができる。例えば、第1トランジスタT1は、ゲートT10及び活性層を含み、活性層は、第1電極領域T11、第2電極領域T12及び第1電極領域T11と第2電極領域T12との間に位置するチャネルT13を含み、これによって類推する。トランジスタT2-T10の活性層は、順次にチャネルT23、チャネルT33、チャネルT43、チャネルT53、チャネルT63、チャネルT73、チャネルT83、チャネルT93及びチャネルT103を含む。
【0114】
第1トランジスタT1のゲートT10は、第1クロック信号線CKに電気的に接続され、第1トランジスタT1の第1電極領域T11は、第2入力端IN2となる。例えば、第1トランジスタT1の第1電極領域T11は、第2入力電極33に電気的に接続されることにより、第2入力信号を受信することができる。
【0115】
第2トランジスタT2のゲートT20は、第1トランジスタT1の第2電極領域T12に電気的に接続され、第2トランジスタT2の第1電極領域T21は、第1トランジスタT1のゲートT10に電気的に接続される。第2トランジスタT2のゲートT20は、
図10Cに示される接続電極64を介して第1トランジスタT1の第2電極領域T12に電気的に接続される。例えば、第2トランジスタT2の第1電極領域T21は、
図10Cに示される接続電極65を介して第1トランジスタT1のゲートT10に電気的に接続される。
【0116】
第3トランジスタT3のゲートT30は、第2トランジスタT2の第2電極領域T22に電気的に接続され、第3トランジスタT3の第1電極領域T31は、第4電源ラインVGH’に電気的に接続される。例えば、第3トランジスタT3のゲートT30は、
図10Cに示される接続電極66を介して第2トランジスタT2の第2電極領域T22に電気的に接続される。
【0117】
第4トランジスタT4のゲートT40は、第2クロック信号線ECBに電気的に接続され、第4トランジスタT4の第1電極領域T41は、第3トランジスタT3の第2電極領域T32に電気的に接続され、第4トランジスタT4の第2電極領域T42は、第2トランジスタT2のゲートT20に電気的に接続される。例えば、第4トランジスタT4の第2電極領域T42は、
図10Cに示される接続電極64を介して第2トランジスタT2のゲートT20に電気的に接続される。
【0118】
第5トランジスタT5のゲートT50は、第1トランジスタT1のゲートT10に電気的に接続され、第5トランジスタT5の第1電極領域T51は、第3電源ラインVGL’に電気的に接続され、第5トランジスタT5の第2電極領域T52は、第2トランジスタT2の第2電極領域T22に電気的に接続される。例えば、第5トランジスタT5のゲートT50と第1トランジスタT1のゲートT10は、一体に設けられている。例えば、第5トランジスタT5の第2電極領域T52は、
図10Cに示される接続電極66を介して第2トランジスタT2の第2電極領域T22に電気的に接続される。
【0119】
第6トランジスタT6のゲートT60は、第3トランジスタT3のゲートT30に電気的に接続され、第6トランジスタT6の第1電極領域T61は、第4トランジスタT4のゲートT40に電気的に接続される。例えば、第6トランジスタT6のゲートT60と第3トランジスタT3のゲートT30は、一体に設けられている。例えば、第6トランジスタT6の第1電極領域T61は、
図10Cに示される接続電極67を介して第4トランジスタT4のゲートT40に電気的に接続される。
【0120】
第7トランジスタT7のゲートT70は、第4トランジスタT4のゲートT40に電気的に接続される。例えば、第7トランジスタT7のゲートT70と第4トランジスタT4のゲートT40は、一体に設けられている。
【0121】
第8トランジスタT8の第1電極領域T81は、第4電源ラインVGH’に電気的に接続され、第8トランジスタT8の第2電極領域T82は、第7トランジスタT7の第2電極領域T72に電気的に接続される。例えば、第8トランジスタT8の第2電極領域T82は、
図10Cに示される接続電極68を介して第7トランジスタT7の第2電極領域T72に電気的に接続される。
【0122】
第9トランジスタT9のゲートT90は、第5回路接続線N5を介して第7トランジスタT7の第2電極領域T72に電気的に接続され、第9トランジスタT9の第1電極領域T91は、第2電源ラインVGHに電気的に接続され、第9トランジスタT9の第2電極領域T92は、第2出力端OUT2となる。例えば、第9トランジスタT9の第2電極領域T92は、第2出力電極34を介して第1発光制御線141及び第2発光制御線142に電気的に接続される。例えば、第9トランジスタT9のゲートT90は、
図10Cに示される接続電極69を介して第5回路接続線N5に電気的に接続され、第5回路接続線N5は、
図10Cに示される接続電極68を介して第7トランジスタT7の第2電極領域T72に電気的に接続される。
【0123】
第10トランジスタT10の第1電極領域T101は、第2出力電極34に電気的に接続され、第10トランジスタT10の第2電極領域T102は、第1電源ラインVGLに電気的に接続される。
【0124】
第1コンデンサC1の第1電極板C11は、第3トランジスタT3のゲートT30及び第6トランジスタT6のゲートT60に電気的に接続され、第1コンデンサC1の第2電極板C12は、第6トランジスタT6の第2電極領域T62及び第7トランジスタT7の第1電極領域T71に電気的に接続される。第1コンデンサC1の第1電極板C11、第3トランジスタT3のゲートT30及び第6トランジスタT6のゲートT60は、一体に設けられている。例えば、第1コンデンサC1の第2電極板C12は、
図10Cに示される接続電極70を介して第6トランジスタT6の第2電極領域T62に電気的に接続され、且つ、
図10Cに示される接続電極71を介して第7トランジスタT7の第1電極領域T71に電気的に接続される。
【0125】
第2コンデンサC2の第1電極板C21は、第9トランジスタT9のゲートT90に電気的に接続され、第2コンデンサC2の第2電極板C22は、第2電源ラインVGHに電気的に接続される。例えば、第2コンデンサC2の第1電極板C21と第9トランジスタT9のゲートT90は、一体に設けられている。
【0126】
第3コンデンサC3の第1電極板C31は、第2トランジスタT2のゲートT20、第8トランジスタT8のゲートT80及び第10トランジスタT10のゲートT100に電気的に接続され、第3コンデンサC3の第2電極板C32は、第4トランジスタT4のゲートT40に電気的に接続される。例えば、第3コンデンサC3の第1電極板C31と第2トランジスタT2のゲートT20は、一体に設けられている。例えば、第3コンデンサC3の第1電極板C31は、
図10Cに示される接続電極72を介して第4回路接続線N4及び第8トランジスタT8のゲートT80に電気的に接続され、第4回路接続線N4は、
図10Cに示される接続電極73を介して第10トランジスタT10のゲートT100に電気的に接続される。例えば、第3コンデンサC3の第2電極板C32は、
図10Cに示される接続電極67を介して第4トランジスタT4のゲートT40に電気的に接続される。
【0127】
【0128】
【0129】
図13Aを参照すると、第2組の回路接続線は、第4回路接続線N4、第5回路接続線N5、第6回路接続線N6及び第7回路接続線N7を含む。第1発光制御駆動サブ回路221A1は、第1サブ回路221A11及び第2サブ回路221A12を含み、第2発光制御駆動サブ回路221A2は、第3サブ回路221A21及び第4サブ回路221A22を含む。第3サブ回路221A21は、第6回路接続線N6を介して第1電源ラインVGLに電気的に接続され、第3サブ回路221A21は、第7回路接続線N7を介して第2電源ラインVGHに電気的に接続される。このような場合、第2発光制御駆動サブ回路221A2は、第3電源ラインVGL’及び第4電源ラインVGH’を含まないことにより、第2発光制御駆動サブ回路221A2が占有するスペースを低減し、さらに発光制御駆動ユニット221が占有するスペースを低減することができる。
【0130】
図15は、本発明の他の実施例に係る発光制御駆動ユニットの回路模式図である。
【0131】
以下、
図15、
図13A~
図13F及び
図14A~
図14Bを組み合わせて第1組のトランジスタGT1及び第2組のトランジスタGT2の他の具体的な実施形態を説明する。これらの実施形態において、第4サブ回路221A22は、第3コンデンサC3をさらに含む。
【0132】
図15を参照すると、第2組のトランジスタGT2は、線L1の左側に位置し、第1組のトランジスタGT1は、線L1の右側に位置する。第2組のトランジスタGT2は、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6及び第7トランジスタT7を含む。第1組のトランジスタGT1は、第8トランジスタT8、第9トランジスタT9及び第10トランジスタT10を含む。
【0133】
第1サブ組のトランジスタGT11は、線L1の右側及び線L2の下側に位置し、第2サブ組のトランジスタGT12は、線L1の右側及び線L2の上側に位置し、第3サブ組のトランジスタGT21は、線L1の左側及び線L2の左側に位置し、第4サブ組のトランジスタGT22は、線L1の左側及び線L2の右側に位置する。第1サブ組のトランジスタGT11は、第10トランジスタT10を含み、第2サブ組のトランジスタGT12は、第8トランジスタT8及び第9トランジスタT9を含み、第3サブ組のトランジスタGT21は、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4及び第5トランジスタT5を含み、第4サブ組のトランジスタGT22は、第6トランジスタT6及び第7トランジスタT7を含む。
【0134】
同様に、第1組のトランジスタGT1及び第2組のトランジスタGT2のうちの各トランジスタは、ゲート及び活性層を含む。活性層は、第1電極領域、第2電極領域及び第1電極領域と第2電極領域との間に位置するチャネルを含む。例えば、第1トランジスタT1は、ゲートT10及び活性層を含み、活性層は、第1電極領域T11、第2電極領域T12及び第1電極領域T11と第2電極領域T12との間に位置するチャネルT13を含み、これによって類推する。トランジスタT2-T10の活性層は、順次にチャネルT23、チャネルT33、チャネルT43、チャネルT53、チャネルT63、チャネルT73、チャネルT83、チャネルT93及びチャネルT103を含む。
【0135】
第1トランジスタT1のゲートT10は、第1クロック信号線ECKに電気的に接続され、第1トランジスタT1の第1電極領域T11は、第2入力端IN2となる。例えば、第2入力端IN2は、第2入力電極35に電気的に接続されることにより、第2入力信号を受信する。
【0136】
第2トランジスタT2のゲートT20は、第1トランジスタT1の第2電極領域T12に電気的に接続され、第2トランジスタT2の第1電極領域T21は、第1トランジスタT1のゲートT10に電気的に接続される。例えば、第2トランジスタT2のゲートT20は、
図13Cに示される接続電極74を介して第1トランジスタT1の第2電極領域T12に電気的に接続される。例えば、第2トランジスタT2の第1電極領域T21は、
図13Cに示される接続電極75を介して第1トランジスタT1のゲートT10に電気的に接続される。
【0137】
第3トランジスタT3のゲートは、第2トランジスタT2の第2電極領域T22に電気的に接続され、第3トランジスタT3の第1電極領域T31は、第7回路接続線N7を介して第2電源ラインVGHに電気的に接続される。例えば、第3トランジスタT3のゲートは、
図13Cに示される接続電極76を介して第2トランジスタT2の第2電極領域T22に電気的に接続される。例えば、第3トランジスタT3の第1電極領域T31は、
図13Cに示される接続電極77を介して第7回路接続線N7に電気的に接続され、第7回路接続線N7は、ビアホールを介して第2電源ラインVGHに電気的に接続される。
【0138】
第4トランジスタT4のゲートT40は、第2クロック信号線ECBに電気的に接続され、第4トランジスタT4の第1電極領域T41は、第3トランジスタT3の第2電極領域T32に電気的に接続され、第4トランジスタT4の第2電極領域T42は、第2トランジスタT2のゲートT20に電気的に接続される。例えば、第4トランジスタT4の第1電極領域T41及び第3トランジスタT3の第2電極領域T32は、一体に設けられている。例えば、第4トランジスタT4の第2電極領域T42は、
図13Cに示される接続電極78を介して第2トランジスタT2のゲートT20に電気的に接続される。
【0139】
第5トランジスタT5のゲートT50は、第1トランジスタT1のゲートT10に電気的に接続され、第5トランジスタT5の第1電極領域T51は、第6回路接続線N6を介して第1電源ラインVGLに電気的に接続され、第5トランジスタT5の第2電極領域T52は、第2トランジスタT2の第2電極領域T22に電気的に接続される。例えば、第5トランジスタT5のゲートT50と第1トランジスタT1のゲートT10は、一体に設けられている。例えば、第5トランジスタT5の第1電極領域T51は、
図13Cに示される接続電極79を介して第6回路接続線N6に電気的に接続され、第6回路接続線N6は、ビアホールを介して第1電源ラインVGLに電気的に接続される。例えば、第5トランジスタT5の第2電極領域T52は、
図13Cに示される接続電極76を介して第2トランジスタT2の第2電極領域T22に電気的に接続される。
【0140】
第6トランジスタT6のゲートT60は、第3トランジスタT3のゲートT30に電気的に接続される。例えば、第6トランジスタT6のゲートT60は、
図13Cに示される接続電極76を介して第3トランジスタT3のゲートT30に電気的に接続される。
【0141】
第7トランジスタT7のゲートT70は、第6トランジスタT6の第1電極領域T61及び第2クロック信号線ECBに電気的に接続され、第7トランジスタT7の第1電極領域T61は、第6トランジスタT6の第2電極領域T61に電気的に接続される。例えば、第7トランジスタT7のゲートT70は、
図13Cに示される接続電極84を介して第6トランジスタT6の第1電極領域T61に電気的に接続される。例えば、第7トランジスタT7の第2電極領域T71は、
図13Cに示される接続電極80を介して第6トランジスタT6の第1電極領域T61に電気的に接続される。
【0142】
第8トランジスタT8のゲートT80は、第4回路接続線N4を介して第2トランジスタT2のゲートT20に電気的に接続され、第8トランジスタT8の第1電極領域T81は、第2電源ラインVGHに電気的に接続され、第8トランジスタT8の第2電極領域T82は、第5回路接続線N5を介して第7トランジスタT7の第2電極領域T72に電気的に接続される。例えば、第8トランジスタT8のゲートT80と第4回路接続線N4は、一体に設けられている。例えば、第4回路接続線N4は、
図13Cに示される接続電極78を介して第2トランジスタT2のゲートT20に電気的に接続される。例えば、第8トランジスタT8の第2電極領域T82は、
図13Cに示される接続電極81を介して第5回路接続線N5に電気的に接続され、第5回路接続線N5は、
図13Cに示される接続電極82を介して第7トランジスタT7の第2電極領域T72に電気的に接続される。
【0143】
第9トランジスタT9のゲートT90は、第5回路接続線N5を介して第7トランジスタT7の第2電極領域T72に電気的に接続され、第9トランジスタT9の第1電極領域T91は、第2電源ラインVGHに電気的に接続され、第9トランジスタT9の第2電極領域T92は、第2出力電極36を介して第1発光制御線141及び第2発光制御線142に電気的に接続される。
【0144】
第10トランジスタT10のゲートT100は、第4回路接続線N4を介して第2トランジスタT2のゲートT20に電気的に接続され、第10トランジスタT10の第1電極領域T11は、第2出力電極36に電気的に接続され、第10トランジスタT10の第2電極領域T12は、第1電源ラインVGLに電気的に接続される。例えば、第10トランジスタT10のゲートT100は、
図13Cに示される接続電極83を介して第4回路接続線N4に電気的に接続される。
【0145】
第1コンデンサC1の第1電極板C11は、第6トランジスタT6のゲートT60に電気的に接続され、第1コンデンサC1の第2電極板C12は、第6トランジスタT6の第1電極領域T61及び第7トランジスタT7の第1電極領域T71に電気的に接続される。例えば、第1コンデンサC1の第1電極板C11と第6トランジスタT6のゲートT60は、一体に設けられている。例えば、第1コンデンサC1の第2電極板C12は、
図13Cに示される接続電極80を介して第6トランジスタT6の第1電極領域T61及び第7トランジスタT7の第1電極領域T71に電気的に接続される。
【0146】
第2コンデンサC2の第1電極板C21は、第9トランジスタT9のゲートT90に電気的に接続され、第2コンデンサC2の第2電極板C22は、第2電源ラインVGHに電気的に接続される。例えば、第2コンデンサC2の第1電極板C21と第9トランジスタT9のゲートT90は、一体に設けられている。
【0147】
第3コンデンサC3の第1電極板C31は、第7トランジスタT7のゲートT70に電気的に接続され、第3コンデンサC3の第2電極板C32は、第4回路接続線N4に電気的に接続される。例えば、第3コンデンサC3の第1電極板C31と第7トランジスタT7のゲートT70は、一体に設けられている。例えば、第3コンデンサC3の第2電極板C32は、
図13Cに示される接続電極78を介して第4回路接続線N4に電気的に接続される。
【0148】
以上、本発明の異なる実施例に係るゲート駆動ユニット211及び発光制御駆動ユニット221の様々な分割方式を説明する。以下の説明において、ゲート駆動ユニット211及び発光制御駆動ユニット221は、上記で説明した方式により分割されてもよい。
【0149】
本発明者は、ゲート駆動ユニット211及び発光制御駆動ユニット221が複数のサブ回路に分割される場合、異なるサブ回路の間の回路接続線は、サブピクセル12に悪影響を及ぼす可能性があることにも注目した。関連技術において、回路接続線は、ピクセル駆動回路122における活性層と重なってトランジスタを形成することにより、サブピクセル12の正常な表示に影響を与え、さらに表示パネルの表示効果に影響を与える可能性がある。
【0150】
そこで、本発明の実施例は、以下のような技術案をさらに提供する。
【0151】
図16Aは、本発明の他の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
図16Bは、本発明の一実施例に係るサブピクセルの部分断面模式図である。
【0152】
図1B、
図2、
図16A及び
図16Bを参照すると、表示パネルは、ベース基板11、複数のサブピクセル12、複数のゲート線13、複数の発光制御線14、ゲート駆動回路21及びゲート駆動サブ回路接続線23を含む。
【0153】
ベース基板11は、表示領域111及び表示領域111を取り囲む周辺領域112を含む。複数のサブピクセル12は、表示領域111に位置する。各サブピクセル12は、発光素子121及び発光素子121を駆動するように配置されるピクセル駆動回路122を含む。複数のゲート線13は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。
【0154】
ゲート駆動回路21は、表示領域111に位置し、且つ、カスケード接続された多段のゲート駆動ユニット211を含む。多段のゲート駆動ユニット211は、複数のゲート線13に電気的に接続される。例えば、多段のゲート駆動ユニット211は、複数のゲート線13に一対一に対応するように電気的に接続される。
【0155】
図16Aに示すように、多段のゲート駆動回路211のうちの1段又は多段のゲート駆動ユニット211は、複数のゲート駆動サブ回路211Aを含む。複数のゲート駆動サブ回路211Aは、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2を含み、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2は、複数のサブピクセル12のうちの第1組のサブピクセルP1のピクセル駆動回路122により隔離される。
【0156】
ゲート駆動サブ回路接続線23は、表示領域111に位置する。ゲート駆動サブ回路接続線23の一端は、第1ゲート駆動サブ回路211A1に電気的に接続され、ゲート駆動サブ回路接続線23の他端は、第2ゲート駆動サブ回路211A2に電気的に接続される。
【0157】
第1組のサブピクセルP1のうちの少なくとも1つのサブピクセル12のピクセル駆動回路122は、第1ピクセル駆動サブ回路122A及び第2ピクセル駆動サブ回路122Bを含む。第1ピクセル駆動サブ回路122Aは、ゲート駆動サブ回路接続線23の一方側に位置し、第2ピクセル駆動サブ回路122Bは、ゲート駆動サブ回路接続線23の第1ピクセル駆動サブ回路122Aから離れた側に位置する。
【0158】
第1ピクセル駆動サブ回路122Aは、駆動トランジスタM3、例えば
図1Bに示される駆動トランジスタM3を含む。
図16Bを参照すると、駆動トランジスタM3は、ベース基板11の一方側に位置する第1活性層M34を含む。例えば、第1活性層M34の材料は、ポリシリコンなどの半導体材料を含む。
【0159】
接続部材122Cの一端は、第1ピクセル駆動サブ回路122Aに電気的に接続され、接続部材122Cの他端は、第2ピクセル駆動サブ回路122A2に電気的に接続される。ベース基板11における接続部材122Cの正投影は、ベース基板11におけるゲート駆動サブ回路接続線23の正投影と重なっており、且つ、接続部材122Cと第1活性層T14は、異なる層に位置する。
【0160】
なお、本発明の実施例において、複数の部材が異なる層に位置することは、異なる材料層に対して複数回のパターニングプロセスを行うことにより複数の部材が形成されることを意味し、複数の部材が同一層に位置することは、同じ材料層に対して1回のパターニングプロセスを行うことにより複数の部材が形成されることを意味する。このため、接続部材122Cの材料は、第1活性層M34の材料と異なる。
【0161】
上記の実施例において、接続部材122Cと第1活性層M34は、異なる層に位置し、ゲート駆動サブ回路接続線23と接続部材122Cとの間には、トランジスタが形成されていない。このため、少なくともゲート駆動サブ回路接続線23と接続部材122Cとの間にトランジスタが形成されることによる表示パネルの表示効果が低下するという問題が軽減される。
【0162】
いくつかの実施例において、
図16Bを参照すると、駆動トランジスタM3は、第1活性層M34のベース基板11から離れた側に位置する第1ゲートM30と、第1ゲートM30のベース基板11から離れた側に位置する第1絶縁層123と、第1絶縁層123のベース基板11から離れた側に位置する第2絶縁層124と、第2絶縁層124のベース基板11から離れた側に位置し且つ第1活性層M34に電気的に接続される第1電極M3A(例えば、ドレイン電極)及び第2電極M3B(例えば、ソース電極)をさらに含む。いくつかの実施例において、駆動トランジスタM3は、第1活性層M34のベース基板11から離れた側に位置するゲート誘電体層122をさらに含み、第1ゲートM30は、ゲート誘電体層122のベース基板11から離れた側に位置する。例えば、第1電極M3A及び第2電極M3Bは、それぞれ第2絶縁層124、第1絶縁層123及びゲート誘電体層122を貫通するビアホールを介して第1活性層M34に電気的に接続される。
【0163】
図16Bは、発光素子121をさらに示す。例えば、発光素子121は、アノード1211と、アノード1211のベース基板11から離れた側に位置する機能層1212と、機能層1212のベース基板11から離れた側に位置するカソード1213と、を含む。例えば、発光素子121のアノード1211は、駆動トランジスタM3の第1電極M3Aに電気的に接続される。ここで、機能層1212は、少なくとも発光層、例えば有機発光層を含む。いくつかの実施例において、機能層1212は、電子輸送層、電子注入層、正孔輸送層及び正孔注入層のうちの1層又は複数層をさらに含むことができる。
【0164】
いくつかの実施例において、
図16Bを参照すると、サブピクセル12は、ベース基板11と第1活性層M34との間に位置するバッファ層120と、第1電極M3A及び第2電極M3Bを覆う平坦化層125と、複数のサブピクセル12を限定するためのピクセル定義層126と、支持層127と、封止層128と、をさらに含むことができる。例えば、発光素子121のアノード1211は、平坦化層125を貫通するビアホールを介して駆動トランジスタM3の第1電極M3Aに電気的に接続される。例えば、ピクセル定義層126は、複数のサブピクセル12に対応する複数の開口を有し、複数のサブピクセル12の発光素子121は、複数の開口に位置する。例えば、封止層128は、フィルム封止層を含むことができる。いくつかの実施例において、封止層128は、第1無機層1281、第2無機層1282及び第1無機層1281と第2無機層1282との間に位置する有機層1283を含むことができる。
【0165】
いくつかの実施形態として、第2絶縁層125、第1絶縁層124、ゲート誘電体層122、バッファ層120、平坦化層125、ピクセル定義層126、支持層127のうちの1層又は複数層は、例えばポリイミド、樹脂材料などの有機絶縁材料又はシリコン酸化物、シリコン窒化物、シリコン窒素酸化物などを含む無機絶縁材料を含むことができる。
【0166】
図16Bを参照すると、第1ピクセル駆動サブ回路122Aは、蓄積キャパシタCstをさらに含む。蓄積キャパシタCstは、第1ゲートM30と同一の層に位置する第1電極板Cst1と、第1絶縁層123と第2絶縁層124との間に位置する第2電極板Cst2と、を含む。蓄積キャパシタCstは、第1電極板Cst1と第2電極板Cst2との間に位置する第1絶縁層123をさらに含むことが理解されるべきである。
【0167】
例えば、ゲート駆動サブ回路接続線23と第1ゲートM30は、同一層に位置し、第2電極板Cst2、第1電極M3A及び第2電極M3Bのうちの少なくとも1つと接続部材122Cは、同一層に位置する。言い換えれば、ゲート駆動サブ回路接続線23と接続部材122Cとの間には、少なくとも第1絶縁層123が設けられる。
【0168】
いくつかの実施形態において、ゲート駆動サブ回路接続線23と第1ゲートM30は、同一層に位置し、第2電極板Cst2と接続部材122Cは、同一層に位置する。このような場合、ゲート駆動サブ回路接続線23と接続部材122Cとの間に第1絶縁層123を設けることにより、ゲート駆動サブ回路接続線23のサブピクセル12への悪影響が低減される。
【0169】
他の実施形態において、ゲート駆動サブ回路接続線23と第1ゲートM30は、同一層に位置し、第1電極M3A、第2電極M3B及び接続部材122Cは、同一層に位置する。このような場合、ゲート駆動サブ回路接続線23と接続部材122Cとの間に第1絶縁層123及び第2絶縁層124を設けることにより、ゲート駆動サブ回路接続線23のサブピクセル12への悪影響がさらに低減される。
【0170】
図4A~
図4Fに示される方式によりゲート駆動ユニット211が複数のゲート駆動サブ回路211Aに分割される場合、ゲート駆動サブ回路接続線23は、
図4Aに示される第2回路接続線N2であってもよい。言い換えれば、
図4Aに示される第2回路接続線N2と
図16Bに示される第1ゲートM30は、同一層に位置し、
図4Cに示される接続部材122C、
図16Bに示される第1電極M3A及び第2電極M3Bは、同一層に位置する。また、いくつかの実施例において、
図4Aに示される第1回路接続線N1と
図16Bに示される第1ゲートM30は、同一層に位置し、第1回路接続線N1と重なっている接続部材122C、
図16Bに示される第1電極M3A及び第2電極M3Bは、同一層に位置する。
【0171】
図7A~
図7Fに示される方式によりゲート駆動ユニット211が複数のゲート駆動サブ回路211Aに分割される場合、ゲート駆動サブ回路接続線23は、
図7Aに示される第1回路接続線N1であってもよい。言い換えれば、
図7Aに示される第1回路接続線N1と
図16Bに示される第1ゲートM30は、同一層に位置し、
図7Cに示される接続部材122C、
図16Bに示される第1電極M3A及び第2電極M3Bは、同一層に位置する。また、いくつかの実施例において、
図7Aに示される第2回路接続線N2、第3回路接続線N3及び
図16Bに示される第1ゲートM30は、同一層に位置し、第2回路接続線N2と重なっている接続部材122C、第3回路接続線N3と重なっている接続部材122C及び
図16Bに示される第1電極M3Aと第2電極M3Bは、同一層に位置する。
【0172】
図17Aは、本発明の一実施例に係るゲート駆動サブ回路接続線が接続部材と重なっているレイアウトを示す模式図である。
図17Bは、
図17Aに示されるA-A’に沿う断面模式図である。
【0173】
図17Aに示すように、第1ピクセル駆動サブ回路122A、第2ピクセル駆動サブ回路122B及び接続部材122Cは、第1組のサブピクセルP1のうちのいずれかのサブピクセル12を構成する。接続部材122Cの一端は、ビアホールVC1を介して第1ピクセル駆動サブ回路122Aに電気的に接続され、接続部材122Cの他端は、ビアホールVC2を介して第2ピクセル駆動サブ回路122Bに電気的に接続される。
【0174】
図17Bに示すように、ゲート駆動サブ回路接続線23と
図16Bに示される第1ゲートT10は、同一層に位置し、接続部材122Cと
図16Bに示される第1電極T1A及び第2電極T1Bは、同一層に位置する。
【0175】
いくつかの実施例において、
図17A及び
図17Bを参照すると、少なくとも1つのサブピクセル12は、シールド層129をさらに含む。例えば、
図17Aに示すように、シールド層129は、ビアホールV161を介して電源ライン16に電気的に接続されてもよい。例えば、
図17Bに示すように、シールド層129と
図16Bに示される第2電極板Cst2は、同一層に位置してもよい。また、ベース基板11における接続部材122C及びゲート駆動サブ回路接続線23の正投影とベース基板11におけるシールド層129の正投影とは、少なくとも部分的に重なっている。このような方式によって、シールド層129は、ゲート駆動サブ回路接続線23と接続部材122Cとの間の相互影響を低減することができる。
【0176】
いくつかの実施例において、ベース基板11における接続部材122Cの正投影とベース基板11におけるゲート駆動サブ回路接続線23の正投影とが重なる部分は、ベース基板11におけるシールド層129の正投影内に位置する。このような方式によって、シールド層129は、ゲート駆動サブ回路接続線23と接続部材122Cとの間の相互影響をより効果的に低減することができる。
【0177】
図18は、本発明の他の実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。
【0178】
いくつかの実施例において、
図2及び
図18を参照すると、表示パネルは、表示領域111に位置する発光制御駆動回路22及び発光制御駆動サブ回路接続線24をさらに含む。
【0179】
発光制御駆動回路22は、複数の発光制御線14に電気的に接続されるカスケード接続された多段の発光制御駆動ユニット221を含む。
図18に示すように、多段の発光制御駆動ユニット221のうちの1段又は多段の発光制御駆動ユニット221は、複数の発光制御駆動サブ回路221Aを含む。複数の発光制御駆動サブ回路221Aは、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2を含み、第1発光制御駆動サブ回路221A1及び第2発光制御駆動サブ回路221A2は、複数のサブピクセル12のうちの第2組のサブピクセルP2のピクセル駆動回路122により隔離される。発光制御駆動サブ回路接続線24の一端は、第1発光制御駆動サブ回路221A1に電気的に接続され、発光制御駆動サブ回路接続線24の他端は、第2発光制御駆動サブ回路221A2に電気的に接続される。
【0180】
第2組のサブピクセルP2のうちの少なくとも1つのサブピクセル12のピクセル駆動回路122は、第1ピクセル駆動サブ回路122A及び第2ピクセル駆動サブ回路122Bを含む。第1ピクセル駆動サブ回路122Aは、発光制御駆動サブ回路接続線24の一方側に位置し、第2ピクセル駆動サブ回路122Bは、発光制御駆動サブ回路接続線24の第1ピクセル駆動サブ回路122Aから離れた側に位置する。接続部材122Cの一端は、第1ピクセル駆動サブ回路122Aに電気的に接続され、接続部材122Cの他端は、第2ピクセル駆動サブ回路122Bに電気的に接続される。
【0181】
ベース基板11における接続部材122Cの正投影は、ベース基板11における発光制御駆動サブ回路接続線24の正投影と重なっており、且つ、接続部材122Cと第1活性層M34は、異なる層に位置する。例えば、発光制御駆動サブ回路接続線24と
図16Bに示される第1ゲートM30は、同一層に位置し、接続部材122Cと
図16Bに示される第1電極M3A及び第2電極M3Bは、同一層に位置する。
【0182】
上記の実施例によれば、発光制御駆動サブ回路接続線24のサブピクセル12への悪影響を低減し、表示パネルの表示効果を向上させることができる。
【0183】
同様に、発光制御駆動サブ回路接続線24と接続部材122Cとの間に上記のシールド層129を設けることにより、発光制御駆動サブ回路接続線24と接続部材122Cとの間の相互影響を低減することができる。
【0184】
図19は、本発明の一実施例に係るサブピクセルにおける一部の層のレイアウトを示す模式図である。
【0185】
以下、
図1B、
図2及び
図19を組み合わせて第1ピクセル駆動サブ回路122A及び第2ピクセル駆動サブ回路122Bのいくつかの具体的な実施形態を説明する。
【0186】
図2を参照すると、表示パネルは、複数の発光制御線14、複数の電源ライン16、複数の初期化線17及び複数のリセット線18をさらに含む。複数の発光制御線14、複数の電源ライン16、複数の初期化線17及び複数のリセット線18は、いずれも表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。
【0187】
図1Bを参照すると、第1ピクセル駆動サブ回路122Aは、線Lの右側に位置し、第2ピクセル駆動サブ回路122Bは、線Lの左側に位置する。
【0188】
第1ピクセル駆動サブ回路122Aは、駆動トランジスタM3、複数のトランジスタMT及び蓄積キャパシタCstを含み、複数のトランジスタMTは、第1発光制御トランジスタM6を含む。駆動トランジスタM3は、第1ゲートM30及び第1活性層M34を含む。蓄積キャパシタCstは、第1電極板Cst1及び第2電極板Cst2を含み、第1電極板Cst1は、複数の電源ライン16のうちの1つに電気的に接続される。
【0189】
第2ピクセル駆動サブ回路122Bは、第1リセットトランジスタM7を含む。第1リセットトランジスタM7及び複数のトランジスタMTのそれぞれは、第2ゲート及び第2活性層を含む。第2活性層及び第1活性層M34のそれぞれは、第1電極領域、第2電極領域及び第1電極領域と第2電極領域との間に位置するチャネルを含む。例えば、駆動トランジスタM3の第1活性層M34は、第1電極領域M31、第2電極領域M32及び第1電極領域M31と第2電極領域M32との間に位置するチャネルM33を含む。例えば、第1発光制御トランジスタM6の第2活性層M64は、第1電極領域M61、第2電極領域M62及び第1電極領域M61と第2電極領域M62との間に位置するチャネルM63を含む。例えば、第1リセットトランジスタM7の第2活性層M74は、第1電極領域M71、第2電極領域M72及び第1電極領域M71と第2電極領域M72との間に位置するチャネルM73を含む。
【0190】
駆動トランジスタM3の第1ゲートM30は、蓄積キャパシタCstの第2電極板Cst2に電気的に接続され、駆動トランジスタM3の第1電極領域M31は、複数の電源ライン16のうちの1つに電気的に接続される。第1発光制御トランジスタM6の第2ゲートM60は、複数の発光制御線14のうちの1つに電気的に接続され、第1発光制御トランジスタM6の第1電極領域M61は、駆動トランジスタM3の第2電極領域M32に電気的に接続され、第1発光制御トランジスタM6の第2電極領域M62は、接続部材122Cの一端に電気的に接続される。第1リセットトランジスタM7の第2ゲートM70は、複数のリセット線18のうちの1つに電気的に接続され、第1リセットトランジスタM7の第1電極領域M71は、複数の初期化線17のうちの1つに電気的に接続され、第1リセットトランジスタM7の第2電極領域M72は、接続部材122Cの他端に電気的に接続される。
【0191】
また、少なくとも1つのサブピクセル12の発光素子121のアノード1211は、接続部材122Cの一端に電気的に接続される。
【0192】
以下、
図1B、
図2及び
図19を組み合わせて複数のトランジスタMTのいくつかの具体的な実施形態を説明する。
【0193】
いくつかの実施例において、
図2を参照すると、表示パネルは、複数のデータ線15をさらに含む。複数のデータ線15は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。
図1Bを参照すると、複数のトランジスタMTは、データ書込みトランジスタM4、第2リセットトランジスタM1、第2発光制御トランジスタM5及び閾値補償トランジスタM2をさらに含む。
【0194】
図19を参照すると、データ書込みトランジスタM4の第2ゲートM40は、複数のゲート線13のうちの1つに電気的に接続され、データ書込みトランジスタM4の第1電極領域M41は、複数のデータ線15のうちの1つに電気的に接続され、データ書込みトランジスタM4の第2電極領域M42は、駆動トランジスタM3の第1電極領域M31に電気的に接続される。
【0195】
第2リセットトランジスタM1の第2ゲートM10は、複数のリセット線18の他方に電気的に接続され、第2リセットトランジスタM1の第1電極領域M10は、蓄積キャパシタCstの第2電極板Cst2に電気的に接続され、第2リセットトランジスタM1の第2電極領域M20は、複数の初期化線17の他方に電気的に接続される。言い換えれば、第2リセットトランジスタM1の第2ゲートM10及び第1リセットトランジスタM7の第2ゲートM70は、異なるリセット線18に電気的に接続される。第2リセットトランジスタM1の第2電極領域M20と第1リセットトランジスタM7の第1電極領域M71は、異なる初期化線17に電気的に接続される。
【0196】
第2発光制御トランジスタM5の第2ゲートM50は、複数の発光制御線14のうちの1つに電気的に接続され、第2発光制御トランジスタM5の第1電極領域M51は、複数の電源ライン16のうちの1つに電気的に接続され、第2発光制御トランジスタM5の第2電極領域M52は、駆動トランジスタM3の第1電極領域M31に電気的に接続される。例えば、第2発光制御トランジスタM5の第2ゲートM50と第1発光制御トランジスタM6の第2ゲートM60は、同じ発光制御線14に電気的に接続される。
【0197】
閾値補償トランジスタM2の第2ゲートM20は、複数のゲート線13のうちの1つに電気的に接続され、閾値補償トランジスタM2の第1電極領域M21は、第2リセットトランジスタM1の第1電極領域M11に電気的に接続され、閾値補償トランジスタM2の第2電極領域M22は、駆動トランジスタM3の第2電極領域M32に電気的に接続される。例えば、閾値補償トランジスタM2の第2ゲートM20及びデータ書込みトランジスタM4の第2ゲートM40は、同じゲート線13に電気的に接続される。
【0198】
図20は、本発明の一実施例に係るカスケード接続された2段のゲート駆動ユニットの模式図である。
【0199】
図20に示すように、1段又は多段のゲート駆動ユニット211は、カスケード接続された前段のゲート駆動ユニット211-1及び後段のゲート駆動ユニット211-2を含む。前段のゲート駆動ユニット211-1の第1ゲート駆動サブ回路211A1は、前段のゲート駆動ユニット211-1の第1入力端IN1を含み、前段のゲート駆動ユニット211-1の第2ゲート駆動サブ回路211A2は、前段のゲート駆動ユニット211-1の第1出力端OUT1を含む。後段のゲート駆動ユニット211-2の第1ゲート駆動サブ回路211A1は、後段のゲート駆動ユニット211-2の第1入力端IN1を含み、後段のゲート駆動ユニット211-2の第2ゲート駆動サブ回路211A2は、後段のゲート駆動ユニット211-2の第1出力端OUT1を含む。
【0200】
以下、
図4A~
図4Fを組み合わせてカスケード接続された前段のゲート駆動ユニット211-1及び後段のゲート駆動ユニット211-2の接続方式を説明する。
【0201】
図4Aに示すように、相対的に上側のゲート駆動ユニットは、前段のゲート駆動ユニット211-1であり、相対的に下側のゲート駆動ユニットは、後段のゲート駆動ユニット211-2である。前段のゲート駆動ユニット211-1の第1出力端OUT1は、複数のゲート線13の第1ゲート線131に電気的に接続される。例えば、前段のゲート駆動ユニット211-1の第1出力端OUT1は、出力電極32を介して第1ゲート線131に電気的に接続される。
【0202】
図4Cに示すように、表示パネルは、第1組のサブピクセルP1のピクセル駆動回路122の第2ゲート駆動サブ回路211A2から離れた側に位置する第1カスケード接続線CC1をさらに含む。第1カスケード接続線CC1の一端は、第1ゲート線131に電気的に接続され、第1カスケード接続線CC1の他端は、後段のゲート駆動ユニット211-2の第1入力端IN1に電気的に接続される。例えば、第1カスケード接続線CC1の一端は、第1ビアホールVC1を介して第1ゲート線131に電気的に接続され、第1カスケード接続線CC1の他端は、第2ビアホールVC2を介して後段のゲート駆動ユニット211-2の第1入力端IN1に電気的に接続される。
【0203】
上記の実施例において、第1ゲート線131は、第1組のサブピクセルP1のピクセル駆動回路122を横方向に通過し、第1カスケード接続線CC1は、第1ゲート線131及び後段のゲート駆動ユニット211-2の第1入力端IN1に電気的に接続される。このような方式によって、別途の横方向の接続線により前段のゲート駆動ユニット211-1の第1出力端OUT1と後段のゲート駆動ユニット211-2の第1入力端IN1とを電気的に接続する必要がなくなり、ゲート駆動回路が占有するスペースを低減し、表示パネルの解像度の向上に寄与する。
【0204】
いくつかの実施例において、
図2を参照すると、表示パネルは、複数のリセット線18をさらに含む。複数のリセット線18は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。
図4Bを参照すると、後段のゲート駆動ユニット121-2の第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2との間の第1組のサブピクセルP1のピクセル駆動回路122は、複数のリセット線18のうちの第1リセット線181に電気的に接続され、第1リセット線181は、第1カスケード接続線CC1を介して第1ゲート線131に電気的に接続される。例えば、第1リセット線181は、第3ビアホールVC3を介して第1カスケード接続線CC1に電気的に接続される。
【0205】
いくつかの実施例において、
図4Cを参照すると、表示パネルは、第1組のサブピクセルP1の第1ゲート駆動サブ回路211A1から離れた側に位置する第2カスケード接続線CC2をさらに含む。第2カスケード接続線CC2の一端は、第1ゲート線131に電気的に接続され、第2カスケード接続線CC2の他端は、第1リセット線181に電気的に接続される。例えば、第2カスケード接続線CC2の一端は、ビアホールVC4を介して第1ゲート線131に電気的に接続され、第2カスケード接続線CC2の他端は、ビアホールVC5を介して第1リセット線181に電気的に接続される。いくつかの実施例において、第2カスケード接続線CC2と第1出力電極32は、一体に設けられている。このような方式によって、第1ゲート線131上のゲート駆動信号が第1入力信号として後段のゲート駆動ユニット211-2の第1入力端IN1に入力されることを確保することができる。
【0206】
いくつかの実施例において、駆動トランジスタM3の第1電極M3A及び第2電極M3Bのうちの少なくとも1つ及び第1カスケード接続線CC1は、同一層に位置する。いくつかの実施例において、駆動トランジスタM3の第1電極M3A及び第2電極M3Bのうちの少なくとも1つ及び第2カスケード接続線CC2は、同一層に位置する。
【0207】
本発明者は、複数のゲート駆動サブ回路211Aが複数のサブピクセル12に分散される場合、ゲート駆動サブ回路211Aの両側の一部のサブピクセル12が占有するスペースを圧縮する必要があることにも注目した。このような場合、スペースが圧縮され且つ同じ色を発する一部のサブピクセル(例えば、複数の赤色サブピクセル、複数の緑色サブピクセル又は複数の青色サブピクセル)に表示の不均一の問題が存在するので、表示パネルの表示効果へ影響を与える。
【0208】
そこで、本発明の実施例は、以下のような技術案をさらに提供する。
【0209】
図21は、本発明の別の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。
図22A~22Eは、本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。
【0210】
以下、
図2、
図21、
図22A~22Eを組み合わせて本発明のいくつかの実施例に係る表示パネルを説明する。
【0211】
図2を参照すると、表示パネルは、ベース基板11、複数のサブピクセル12、複数のゲート線13及びゲート駆動回路21を含む。
【0212】
ベース基板11は、表示領域111及び表示領域111を取り囲む周辺領域112を含む。複数のサブピクセル12は、表示領域111に位置する。複数のゲート線13は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。ゲート駆動回路21は、表示領域111に位置し、且つ、カスケード接続された多段のゲート駆動ユニット211を含む。多段のゲート駆動ユニット211は、複数のゲート線13に電気的に接続される。
【0213】
図21に示すように、多段のゲート駆動回路211のうちの1段又は多段のゲート駆動ユニット211は、複数のゲート駆動サブ回路211Aを含む。複数のゲート駆動サブ回路211Aは、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2を含む。
【0214】
複数のサブピクセル12は、第1組のサブピクセルP1及び第2組のサブピクセルP2を含む。第1組のサブピクセルP1及び第2組のサブピクセルP2のうちの1組のサブピクセルのピクセル駆動回路122は、第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2との間に位置し、第1組のサブピクセルP1及び第2組のサブピクセルP2のうちの他方の組のサブピクセルのピクセル駆動回路122は、第1ゲート駆動サブ回路211A1の第2ゲート駆動サブ回路211A2から離れた側に位置する。なお、
図21は、第1組のサブピクセルP1が第1ゲート駆動サブ回路211A1と第2ゲート駆動サブ回路211A2との間に位置し、第2組のサブピクセルP2におけるピクセル駆動回路122が第1ゲート駆動サブ回路211A1の第2ゲート駆動サブ回路211A2から離れた側に位置する場合を模式的に示す。
【0215】
図22Aを参照すると、第1組のサブピクセルP1は、第1色の光を発するように配置される第1サブ組のサブピクセルP11と、第2色の光を発するように配置される第2サブ組のサブピクセルP12と、第3色の光を発するように配置される第3サブ組のサブピクセルP13と、を含む。いくつかの実施例において、第1色、第2色及び第3色は、互いに異なる。例えば、第1色は、赤色であり、第2色は、緑色であり、第3色は、青色である。
【0216】
第1サブ組のサブピクセルP11のピクセル駆動回路122は、第1組のアノード接続線GC1を介して第1サブ組のサブピクセルP11の発光素子121のアノードP11-1211に電気的に接続され、第2サブ組のサブピクセルP12のピクセル駆動回路122は、第2組のアノード接続線GC2を介して第2サブ組のサブピクセルP12の発光素子121のアノードP12-1211に電気的に接続され、第3サブ組のサブピクセルP13のピクセル駆動回路122は、第3組のアノード接続線GC3を介して第3サブ組のサブピクセルP13の発光素子121のアノードP13-1211に電気的に接続される。
【0217】
第1組のアノード接続線GC1、第2組のアノード接続線GC2及び第3組のアノード接続線GC3のうちの少なくとも1組は、複数の第1アノード接続線AC1を含む。例えば、第1組のアノード接続線GC1、第2組のアノード接続線GC2及び第3組のアノード接続線GC3のうちの各組は、複数の第1アノード接続線AC1を含む。複数の第1アノード接続線AC1は、2つの第1アノード接続線AC1を含み、且つ、この2つの第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。
【0218】
例えば、第1組のアノード接続線GC1における複数の第1アノード接続線AC1のうちの2つの第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。また、例えば、第2組のアノード接続線GC2における複数の第1アノード接続線AC1のうちの2つの第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。さらに、例えば、第3組のアノード接続線GC1における複数の第1アノード接続線AC1のうちの2つの第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。
【0219】
上記の実施例において、第1組のアノード接続線GC1、第2組のアノード接続線GC2及び第3組のアノード接続線GC3のうちの少なくとも1組における2つの第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。このような構造は、第1組のサブピクセル12の表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。
【0220】
いくつかの実施例において、第1組のアノード接続線GC1、第2組のアノード接続線GC2及び第3組のアノード接続線GC3のうちの少なくとも1組における複数の第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。言い換えれば、第1組のアノード接続線GC1、第2組のアノード接続線GC2及び第3組のアノード接続線GC3のうちの少なくとも1組におけるすべての第1アノード接続線AC1のうちの第1アノード接続線AC1が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。このような構造は、第1組のサブピクセルP1の表示均一性をさらに向上させることに寄与することにより、表示パネルの表示効果を向上させる。
【0221】
いくつかの実施例において、第1組のアノード接続線GC1、第2組のアノード接続線GC2、第3組のアノード接続線GC3のうちの少なくとも1組と発光素子121のアノード1211は、同一層に位置する。このような構造は、プロセスの実現に寄与し、プロセスの複雑さを低減する。いくつかの実施形態において、第1組のアノード接続線GC1と第1サブ組のサブピクセルP11の発光素子121のアノードP11-1211は、一体に設けられている。いくつかの実施形態において、第2組のアノード接続線GC2と第2サブ組のサブピクセルP12の発光素子121のアノードP12-1211は、一体に設けられている。いくつかの実施形態において、第3組のアノード接続線GC3と第3サブ組のサブピクセルP13の発光素子121のアノードP13-1211は、一体に設けられている。
【0222】
いくつかの実施形態において、第1組のアノード接続線GC1は、第1組のビアホールVP1を介して第1サブ組のサブピクセルP11のピクセル駆動回路122に電気的に接続される。第2組のアノード接続線GC2は、第2組のビアホールVP2を介して第2サブ組のサブピクセルP12のピクセル駆動回路122に電気的に接続される。第3組のアノード接続線GC3は、第3組のビアホールVP3を介して第3サブ組のサブピクセルP13のピクセル駆動回路122に電気的に接続される。
【0223】
次に、
図22Bを組み合わせて第2組のサブピクセルP2のいくつかの実施形態を説明する。
【0224】
図22Bを参照すると、第2組のサブピクセルP2は、第1色の光を発するように配置される第4サブ組のサブピクセルP21と、第2色の光を発するように配置される第5サブ組のサブピクセルP22と、第3色の光を発するように配置される第6サブ組のサブピクセルP23と、を含む。
【0225】
第4サブ組のサブピクセルP21のピクセル駆動回路122は、第4組のアノード接続線GC4を介して第4サブ組のサブピクセルP21の発光素子121のアノードP21-1211に電気的に接続され、第5サブ組のサブピクセルP22のピクセル駆動回路122は、第5組のアノード接続線GC5を介して第5サブ組のサブピクセルP22の発光素子121のアノードP22-1211に電気的に接続され、第6サブ組のサブピクセルP23のピクセル駆動回路122は、第6組のアノード接続線GC6を介して第6サブ組のサブピクセルP23の発光素子121のアノードP23-1211に電気的に接続される。
【0226】
第4組のアノード接続線GC4、第5組のアノード接続線GC5及び第6組のアノード接続線GC6のうちの少なくとも1組は、複数の第2アノード接続線AC2を含み、複数の第2アノード接続線AC2のうちの第2アノード接続線AC2が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。例えば、第4組のアノード接続線GC4、第5組のアノード接続線GC5及び第6組のアノード接続線GC6のうちの各組は、複数の第2アノード接続線AC2を含み、複数の第2アノード接続線AC2のうちの第2アノード接続線AC2が第1ゲート駆動サブ回路211A1に近いほど、その長さが長くなる。このような構造は、第2組のサブピクセルP2の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。
【0227】
いくつかの実施例において、
図21を参照すると、複数のサブピクセル12は、第3組のサブピクセルP3及び第4組のサブピクセルP4をさらに含む。第3組のサブピクセルP3及び第4組のサブピクセルP4のうちの1組のサブピクセルのピクセル駆動回路122は、第2ゲート駆動サブ回路211A2の第1ゲート駆動サブ回路211A1、第1組のサブピクセルP1及び第2組のサブピクセルP2に近い側に位置し、他方の組のサブピクセルのピクセル駆動回路122は、第2ゲート駆動サブ回路211A2の第1ゲート駆動サブ回路211A1から離れた側に位置する。ここで、
図21は、第4組のサブピクセルP4のピクセル駆動回路122が第2ゲート駆動サブ回路211A2の第1ゲート駆動サブ回路211A1、第1組のサブピクセルP1及び第2組のサブピクセルP2に近い側に位置し、第3組のサブピクセルP3のピクセル駆動回路122が第2ゲート駆動サブ回路211A2の第1ゲート駆動サブ回路211A1から離れた側に位置する場合を模式的に示す。
【0228】
以下、
図22Cを組み合わせて第3組のサブピクセルP3のいくつかの実施形態を説明する。
【0229】
図22Cを参照すると、第3組のサブピクセルP3は、第1色の光を発するように配置される第7サブ組のサブピクセルP31と、第2色の光を発するように配置される第8サブ組のサブピクセルP32と、第3色の光を発するように配置される第9サブ組のサブピクセルP33と、を含む。
【0230】
第7サブ組のサブピクセルP31のピクセル駆動回路122は、第7組のアノード接続線GC7を介して第7サブ組のサブピクセルP31の発光素子121のアノードP31-1211に電気的に接続され、第8サブ組のサブピクセルP32のピクセル駆動回路122は、第8組のアノード接続線GC8を介して第8サブ組のサブピクセルP32の発光素子121のアノードP32-1211に電気的に接続され、第9サブ組のサブピクセルP33のピクセル駆動回路122は、第9組のアノード接続線GC9を介して第9サブ組のサブピクセルP33の発光素子121のアノードP33-1211に電気的に接続される。
【0231】
第7組のアノード接続線GC7、第8組のアノード接続線GC8及び第9組のアノード接続線GC9のうちの少なくとも1組は、複数の第3アノード接続線AC3を含み、複数の第3アノード接続線AC3のうちのアノード接続線が第2ゲート駆動サブ回路211A2に近いほど、その長さが長くなる。例えば、第7組のアノード接続線GC7、第8組のアノード接続線GC8及び第9組のアノード接続線GC9のうちの各組は、複数の第3アノード接続線AC3を含み、複数の第3アノード接続線AC3のうちのアノード接続線が第2ゲート駆動サブ回路211A2に近いほど、その長さが長くなる。このような構造は、第3組のサブピクセルP3の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。
【0232】
以下、
図22Dを組み合わせて第4組のサブピクセルP4のいくつかの実施形態を説明する。
【0233】
図22Dを参照すると、第4組のサブピクセルP4は、第1色の光を発するように配置される第10サブ組のサブピクセルP41と、第2色の光を発するように配置される第11サブ組のサブピクセルP42と、第3色の光を発するように配置される第12サブ組のサブピクセルP43と、を含む。
【0234】
第10サブ組のサブピクセルP41のピクセル駆動回路122は、第10組のアノード接続線GC10を介して第10サブ組のサブピクセルP41の発光素子121のアノードP41-1211に電気的に接続され、第11サブ組のサブピクセルP42のピクセル駆動回路122は、第11組のアノード接続線GC11を介して第11サブ組のサブピクセルP42の発光素子121のアノードP42-1211に電気的に接続され、第12サブ組のサブピクセルP43のピクセル駆動回路122は、第12組のアノード接続線GC12を介して第12サブ組のサブピクセルP43の発光素子121のアノードP43-1211に電気的に接続される。
【0235】
第10組のアノード接続線GC10、第11組のアノード接続線GC11及び第12組のアノード接続線GC12のうちの少なくとも1組は、複数の第4アノード接続線AC4を含み、複数の第4アノード接続線AC4のうちのアノード接続線が第2ゲート駆動サブ回路211A2に近いほど、その長さが長くなる。例えば、第10組のアノード接続線GC10、第11組のアノード接続線GC11及び第12組のアノード接続線GC12のうちの各組は、複数の第4アノード接続線AC4を含み、複数の第4アノード接続線AC4のうちのアノード接続線が第2ゲート駆動サブ回路211A2に近いほど、その長さが長くなる。このような構造は、第4組のサブピクセルP4の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。
【0236】
いくつかの実施例において、
図21を参照すると、表示パネルの複数のサブピクセル12は、第5組のサブピクセルP5をさらに含む。第5組のサブピクセルP5のピクセル駆動回路122は、第1組のサブピクセルP1のピクセル駆動回路122と第4組のサブピクセルP4のピクセル駆動回路122との間に位置し、第1組のサブピクセルP1のピクセル駆動回路122は、第1ゲート駆動サブ回路211A1と第5組のサブピクセルP5のピクセル駆動回路122との間に位置し、第4組のサブピクセルP4のピクセル駆動回路122は、第5組のサブピクセルP5のピクセル駆動回路122と第2ゲート駆動サブ回路211A2との間に位置する。
【0237】
以下、
図22Dを組み合わせて第5組のサブピクセルP5のいくつかの実施形態を説明する。
【0238】
図22Dを参照すると、第5組のサブピクセルP5は、第1色の光を発するように配置される第13サブ組のサブピクセルP51と、第2色の光を発するように配置される第14サブ組のサブピクセルP52と、第3色の光を発するように配置される第15サブ組のサブピクセルP53と、を含む。
【0239】
第13サブ組のサブピクセルP51のピクセル駆動回路122は、第13組のアノード接続線GC13を介して第13サブ組のサブピクセルP51の発光素子121のアノードP51-1211に電気的に接続され、第14サブ組のサブピクセルP52のピクセル駆動回路122は、第14組のアノード接続線GC14を介して第14サブ組のサブピクセルP52の発光素子121のアノードP52-1211に電気的に接続され、第15サブ組のサブピクセルP53のピクセル駆動回路122は、第15組のアノード接続線GC15を介して第15サブ組のサブピクセルP53の発光素子121のアノードP53-1211に電気的に接続される。
【0240】
ここで、第13組のアノード接続線GC13の長さは、同じであり、第14組のアノード接続線GC14の長さは、同じであり、第15組のアノード接続線GC15の長さは、同じであり。
【0241】
表示パネルが上記の第1組のサブピクセルP1、第2組のサブピクセルP2、第3組のサブピクセルP3、第4組のサブピクセルP4及び第5組のサブピクセルP5を含む場合、第1組のサブピクセルP1、第2組のサブピクセルP2、第3組のサブピクセルP3及び第4組のサブピクセルP4のピクセル駆動回路は、第1方向においてサイズが圧縮される。言い換えれば、第1ゲート駆動サブ回路211A1の両側のサブピクセルは、第1方向においてサイズが圧縮され、第2ゲート駆動サブ回路211A2の両側のサブピクセルは、第1方向においてサイズが圧縮される。このような構造は、表示パネルの表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。
【0242】
本発明者は、表示パネルに多重化回路が使用される場合、表示パネルに表示均一性が悪いという問題が存在することにも注目した。本発明者は、検討によって、関連技術において、多重化回路に制御信号を提供する制御信号線が表示領域の縁と類似した形状を有することを見出した。例えば、表示領域は、略階段状の縁を有し、制御信号線は、同様に略階段状を有する。このような制御信号線の長さが相対的に大きいので、制御信号線の抵抗が大きくなり、制御信号線上の電圧を大幅に低下させ、さらにサブピクセルを正常にオン又はオフすることができず、表示パネルの表示効果に影響を与える。
【0243】
そこで、本発明の実施例は、以下のような技術案をさらに提供する。
【0244】
図23Aは、本発明の別の実施例に係る表示パネルの構造を示す模式図である。
図23Bは、
図23Aに示されるリングBの拡大摸式図である。
【0245】
【0246】
図23Aを参照すると、表示パネルは、ベース基板11、複数のサブピクセル12、複数のゲート線13、ゲート駆動回路21、複数の制御信号線19、複数のデータ信号入力線20及び多重化回路MXを含む。
【0247】
ベース基板11は、表示領域111及び表示領域111を取り囲む周辺領域112を含む。周辺領域112は、第1周辺領域112Aを含み、第1周辺領域112Aの表示領域11から離れた縁は、0より大きい第1曲率を有する。例えば、第1周辺領域112Aの表示領域11から離れた縁は、弧度を有し、例えば円弧などが挙げられる。ここで、周辺領域112の表示領域11から離れた縁全体が0より大きい曲率(例えば円環)を有する場合、第1周辺領域112Aは、周辺領域112の任意の部分であってもよい。周辺領域112の表示領域11から離れた縁部分が0より大きい曲率(例えばコーナー部分)を有する場合、第1周辺領域112Aは、周辺領域112のコーナー部分、例えば、4つのコーナー領域のうちの1つであってもよい。
【0248】
複数のサブピクセル12は、表示領域111に位置する。複数のゲート線13は、表示領域111に位置し、且つ複数のサブピクセル12に電気的に接続される。ゲート駆動回路21は、表示領域111に位置し、且つ、カスケード接続された多段のゲート駆動ユニット211を含む。多段のゲート駆動ユニット211は、複数のゲート線13に電気的に接続される。
【0249】
図3Aを参照すると、多段のゲート駆動回路211のうちの1段又は多段のゲート駆動ユニット211は、複数のゲート駆動サブ回路211Aを含む。複数のゲート駆動サブ回路211Aは、第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2を含む。第1ゲート駆動サブ回路211A1及び第2ゲート駆動サブ回路211A2は、複数のサブピクセル12のうちの第1組のサブピクセルP1のピクセル駆動回路122により隔離される。
【0250】
図23Bを参照すると、複数の制御信号線19、複数のデータ信号入力線20及び多重化回路MXは、少なくとも第1周辺領域112Aに位置する。複数の制御信号線19のうちの少なくとも1つの少なくとも一部は、0より大きい第2曲率を有する。例えば、複数の制御信号線19のそれぞれは、0より大きい第2曲率を有する。いくつかの実施例において、第2曲率は、第1曲率と同じである。いくつかの実施形態として、各制御信号線19は、円弧形である。
【0251】
多重化回路MXは、複数の制御信号線19と表示領域111との間に位置する。多重化回路MXは、複数の多重化ユニットMX1を含み、複数の多重化ユニットMX1のそれぞれは、複数の制御信号線19、複数のデータ信号入力線20のうちの1つのデータ信号入力線20及び複数のデータ線15のうちの少なくとも2つのデータ線15に電気的に接続される。
【0252】
上記の実施例において、複数の制御信号線19のうちの少なくとも1つの少なくとも一部は、0より大きい第2曲率を有する。このような構造は、制御信号線19の長さを低下させることに寄与し、制御信号線19の抵抗を低減することにより、表示パネルの表示均一性を向上させる。
【0253】
いくつかの実施例において、
図23Bを参照すると、表示パネルは、表示領域111の電源ライン16に電源電圧を提供するように配置される電源バスVDDをさらに含む。例えば、電源バスVDDは、複数の制御信号線19の表示領域111から離れた側に位置する。
【0254】
いくつかの実施例において、
図23Bを参照すると、複数のサブピクセル12は、第1方向において配列され且つ隣接する第1行サブピクセルC1及び第2行サブピクセルC2を含み、第1行サブピクセルC1の数は、第2行サブピクセルC2の数より大きい。複数の多重化ユニットMXのうちの少なくとも1つの少なくとも一部は、第1周辺領域112Aの第1領域112A1に位置する。ここで、第1領域112A1は、第1方向において第2行サブピクセルC2の表示領域111から離れた側に位置し、且つ第1領域112A1は、第1方向に垂直な第2方向において第1行サブピクセルC1の表示領域11から離れた側に位置する。例えば、第1領域112A1は、第1方向において第2行サブピクセルC2の左側に位置し、第1領域112A1は、第2方向において第1行サブピクセルC1の下側に位置する。
【0255】
例えば、第1行サブピクセルC1の左縁が位置する第1直線、第1行サブピクセルC1の下縁が位置する第2直線、第2行サブピクセルC2の左縁が位置する第3直線及び第2行サブピクセルC2の下縁が位置する第4直線により囲まれた密閉空間は、第1領域112A1と見なされてもよい。第1周辺領域112Aは、複数の第1領域112A1を含むことができることが理解されるべきである。
【0256】
いくつかの実施例において、
図23Bを参照すると、表示パネルは、複数の制御信号接続線19Aをさらに含み、複数の制御信号線19は、複数の制御信号接続線19Aを介して複数の多重化ユニットMXに電気的に接続される。例えば、複数の制御信号線19は、複数の制御信号接続線19Aに一対一に対応するように電気的に接続され、複数の制御信号接続線19Aは、複数の多重化ユニットMXに一対一に対応するように電気的に接続される。
【0257】
いくつかの実施例において、複数の制御信号接続線19Aの延出方向は、複数のデータ線15(
図23Aを参照する)の延出方向と同じであり、即ち、第2方向に延びる。このような方式によって、制御信号接続線19Aの長さを低下させることに寄与し、制御信号接続線19Aの抵抗を低減することにより、表示パネルの表示均一性の向上に寄与する。
【0258】
図24は、
図23Bの部分模式図である。以下、
図24を組み合わせて多重化ユニットMXの構造を示す模式図を説明する。
【0259】
図24を参照すると、複数の多重化ユニットMXのそれぞれは、複数の制御信号線19及び少なくとも2つのデータ線15に一対一に対応する複数のスイッチングトランジスタSWを含む。例として、複数の多重化ユニットMXのそれぞれは、6つのスイッチングトランジスタを含み、複数の制御信号線19の数は、6であり、少なくとも2つのデータ線15の数は、6である。例えば、6つのスイッチングトランジスタのうちの3つのスイッチングトランジスタは、ある第1領域112A1に位置し、他の3つのスイッチングトランジスタは、他の第1領域112A1に位置する。
【0260】
複数のスイッチングトランジスタSWのそれぞれのゲートSW0は、複数の制御信号線19のうちの1つの対応する制御信号線19に電気的に接続され、複数のスイッチングトランジスタSWのそれぞれの第1電極SW1は、複数のデータ信号入力線20のうちの1つの対応するデータ信号入力線20に電気的に接続され、複数のスイッチングトランジスタSWのそれぞれの第2電極SW2は、少なくとも2つのデータ線15のうちの1つの対応するデータ線15に電気的に接続される。例えば、各スイッチングトランジスタSWのゲートSW0は、1つの対応する制御信号接続線19を介して1つの対応する制御信号線19に電気的に接続される。
【0261】
なお、本発明の異なる実施例に提供される表示パネルの技術案を任意に組み合わせることにより、複数の実施例に係る表示パネルを得ることができる。
【0262】
本発明の実施例は、様々な表示パネルの製造方法をさらに提供する。
【0263】
図25は、本発明の一実施例に係る表示パネルの製造方法のフローを示す模式図である。
【0264】
ステップ252において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供する。
【0265】
ステップ254において、表示領域に複数のサブピクセル、複数のゲート線、複数の発光制御線、ゲート駆動回路及び発光制御駆動回路を形成する。
【0266】
各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含む。複数のゲート線は、複数のサブピクセルに電気的に接続され、複数の発光制御線は、複数のサブピクセルに電気的に接続される。ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路は、複数のサブピクセルのうちの第1組のサブピクセルのピクセル駆動回路により隔離される。発光制御駆動回路は、カスケード接続された多段の発光制御駆動ユニットを含み、多段の発光制御駆動ユニットは、複数の発光制御線に電気的に接続され、多段の発光制御駆動ユニットのうちの1段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、複数の発光制御駆動サブ回路は、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路を含み、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路は、複数のサブピクセルのうちの第2組のサブピクセルのピクセル駆動回路により隔離される。
【0267】
上記の実施例において、ゲート駆動回路及び発光制御駆動回路は、いずれも表示領域に位置する。ゲート駆動回路の少なくとも1段のゲート駆動ユニットは、複数のサブピクセルのピクセル駆動回路に分布される複数のゲート駆動サブ回路を含み、発光制御駆動回路の少なくとも1段の発光制御駆動ユニットは、複数のサブピクセルのピクセル駆動回路に分布される複数の発光制御駆動サブ回路を含む。このような構造は、表示パネルのフレームのサイズを低減することに寄与する。
【0268】
図26は、本発明の他の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【0269】
ステップ262において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供する。
【0270】
ステップ264において、表示領域に複数のサブピクセル、複数のゲート線、ゲート駆動回路及びゲート駆動サブ回路接続線を形成する。
【0271】
各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含み、複数のゲート線は、複数のサブピクセルに電気的に接続され、ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含む。多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路は、複数のサブピクセルのうちの第1組のサブピクセルのピクセル駆動回路により隔離される。
【0272】
ゲート駆動サブ回路接続線の一端は、第1ゲート駆動サブ回路に電気的に接続され、ゲート駆動サブ回路接続線の他端は、第2ゲート駆動サブ回路に電気的に接続される。
【0273】
第1組のサブピクセルのうちの少なくとも1つのサブピクセルのピクセル駆動回路は、第1ピクセル駆動サブ回路、第2ピクセル駆動サブ回路及び接続部材を含む。第1ピクセル駆動サブ回路は、ゲート駆動サブ回路接続線の一方側に位置し、且つ駆動トランジスタを含み、駆動トランジスタは、ベース基板の一方側に位置する第1活性層を含む。第2ピクセル駆動サブ回路は、ゲート駆動サブ回路接続線の第1ピクセル駆動サブ回路から離れた側に位置する。接続部材の一端は、第1ピクセル駆動サブ回路に電気的に接続され、接続部材の他端は、第2ピクセル駆動サブ回路に電気的に接続され、ベース基板における接続部材の正投影は、ベース基板におけるゲート駆動サブ回路接続線の正投影と重なっており、接続部材と第1活性層は、異なる層に位置する。
【0274】
上記の実施例において、接続部材と第1活性層は、異なる層に位置し、ゲート駆動サブ回路接続線と接続部材との間には、トランジスタが形成されない。このため、少なくともゲート駆動サブ回路接続線と接続部材との間にトランジスタが形成されることによる表示パネルの表示効果が低下するという問題が軽減される。
【0275】
図27は、本発明の別の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【0276】
ステップ272において、表示領域及び表示領域を取り囲む周辺領域ベース基板を提供する。
【0277】
ステップ274において、表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成する。
【0278】
各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含み、複数のゲート線は、複数のサブピクセルに電気的に接続される。ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含む。
【0279】
複数のサブピクセルは、第1組のサブピクセル及び第2組のサブピクセルを含み、第1組のサブピクセル及び第2組のサブピクセルのうちの一方の組のサブピクセルのピクセル駆動回路は、第1ゲート駆動サブ回路と第2ゲート駆動サブ回路との間に位置し、第1組のサブピクセル及び第2組のサブピクセルのうちの他方の組のサブピクセルのピクセル駆動回路は、第1ゲート駆動サブ回路の第2ゲート駆動サブ回路から離れた側に位置する。
【0280】
第1組のサブピクセルは、第1色の光を発するように配置される第1サブ組のサブピクセルと、第2色の光を発するように配置される第2サブ組のサブピクセルと、第3色の光を発するように配置される第3サブ組のサブピクセルと、を含み、第1サブ組のサブピクセルのピクセル駆動回路は、第1組のアノード接続線を介して第1サブ組のサブピクセルの発光素子のアノードに電気的に接続され、第2サブ組のサブピクセルのピクセル駆動回路は、第2組のアノード接続線を介して第2サブ組のサブピクセルの発光素子のアノードに電気的に接続され、第3サブ組のサブピクセルのピクセル駆動回路は、第3組のアノード接続線を介して第3サブ組のサブピクセルの発光素子のアノードに電気的に接続される。
【0281】
第1組のアノード接続線、第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組は、複数の第1アノード接続線を含み、複数の第1アノード接続線は、2つの第1アノード接続線を含み、2つの第1アノード接続線のうちの第1アノード接続線が第1ゲート駆動サブ回路に近いほど、その長さが長くなる。
【0282】
上記の実施例において、第1組のアノード接続線、第2組のアノード接続線及び第3組のアノード接続線のうちの少なくとも1組における2つの第1アノード接続線のうちの第1アノード接続線が第1ゲート駆動サブ回路に近いほど、その長さが長くなる。このような構造は、第1組のサブピクセルの表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。
【0283】
図28は、本発明のさらに別の実施例に係る表示パネルの製造方法のフローを示す模式図である。
【0284】
ステップ282において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供し、前記周辺領域は、第1周辺領域を含み、第1周辺領域の表示領域から離れた縁は、0より大きい第1曲率を有する。
【0285】
ステップ284において、複数のサブピクセル、複数のデータ線、複数のゲート線、ゲート駆動回路、複数の制御信号線、複数のデータ信号入力線及び多重化回路を形成する。
【0286】
各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含む。複数のデータ線は、表示領域に位置し、且つ複数のサブピクセルに電気的に接続される。複数のゲート線は、表示領域に位置し、且つ複数のサブピクセルに電気的に接続される。ゲート駆動回路は、表示領域に位置し、且つ、カスケード接続された多段のゲート駆動ユニットを含む。多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路は、複数のサブピクセルのうちの第1組のサブピクセルのピクセル駆動回路により隔離される。
【0287】
複数の制御信号線は、少なくとも第1周辺領域に位置し、複数の制御信号線のうちの少なくとも1つの少なくとも一部は、0より大きい第2曲率を有する。複数のデータ信号入力線は、少なくとも第1周辺領域に位置する。多重化回路は、少なくとも第1周辺領域に位置し、且つ、複数の制御信号線と表示領域との間に位置する。多重化回路は、複数の多重化ユニットを含み、複数の多重化ユニットのそれぞれは、複数の制御信号線、複数のデータ信号入力線のうちの1つのデータ信号入力線及び複数のデータ線のうちの少なくとも2つのデータ線に電気的に接続される。
【0288】
上記の実施例において、複数の制御信号線のうちの少なくとも1つの少なくとも一部は、0より大きい第2曲率を有する。このような構造は、制御信号線の長さを低下させることに寄与し、制御信号線の抵抗を低減することにより、表示パネルの表示均一性を向上させる。
【0289】
本発明は、上記のいずれか実施例に記載の表示パネルを含むことができる表示装置をさらに提供する。いくつかの実施例において、表示装置は、例えばウェアラブルデバイス(例えば腕時計)、携帯端末、テレビ、ディスプレイ、ノートパソコン、デジタルカメラ、ナビゲータ、電子ペーパーなどの表示機能を有する任意の製品又は部材であってもよい。
【0290】
以上、既に本発明の各実施例を詳細に説明した。本発明の概念を不明瞭にすることを避けるために、当分野で知られている一部の細部は説明されていない。当業者は、上記の説明に基づいて、本明細書に記載された技術案をどのように実施するかを完全に理解することができる。
【0291】
例示により本発明のいくつかの特定の実施形態を詳細に説明したが、当業者は、以上の例示は説明するためのものに過ぎず、本発明の範囲を制限するためのものではないことを理解すべきである。なお、本発明の範囲及び精神を逸脱しない限り、以上の実施例を修正し又は一部の技術的特徴に対して同等置換を行うことができる。本発明の範囲は、添付されている特許請求の範囲により限定される。