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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-03
(45)【発行日】2024-09-11
(54)【発明の名称】電力用半導体素子のゲート駆動装置及び電力変換装置
(51)【国際特許分類】
H02M 1/08 20060101AFI20240904BHJP
H02M 7/48 20070101ALI20240904BHJP
【ＦＩ】
H02M1/08 A
H02M7/48 S
【請求項の数】
11
(21)【出願番号】P 2023561997
(86)(22)【出願日】2021-11-17
(86)【国際出願番号】 JP2021042331
(87)【国際公開番号】W WO2023089711
(87)【国際公開日】2023-05-25
【審査請求日】2023-11-15
(73)【特許権者】
【識別番号】304021417
【氏名又は名称】国立大学法人東京工業大学
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100092624
【弁理士】
【氏名又は名称】鶴田 準一
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100153729
【弁理士】
【氏名又は名称】森本 有一
(72)【発明者】
【氏名】浦壁 隆浩
(72)【発明者】
【氏名】萩原 誠
(72)【発明者】
【氏名】檜垣 優介
(72)【発明者】
【氏名】小柳 公之
(72)【発明者】
【氏名】中嶋 純一
【審査官】安池 一貴
(56)【参考文献】
【文献】特開２００２－２０４５７８（ＪＰ，Ａ）
【文献】特開昭６１－２３７５１３（ＪＰ，Ａ）
【文献】特開２０１０－１９３５６３（ＪＰ，Ａ）
【文献】特開２００６－０４２５１２（ＪＰ，Ａ）
【文献】国際公開第２０２０／１８３７０２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／０８
Ｈ０２Ｍ ７／４８
(57)【特許請求の範囲】
【請求項1】
複数個直列に接続された電力用半導体素子のゲート駆動装置であって、前記電力用半導体素子の各々に対応して設けられ、ゲート駆動電圧を出力するゲート駆動電圧出力部と、
前記ゲート駆動電圧出力部から出力された前記ゲート駆動電圧を対応する前記電力用半導体素子の各々のゲート端子に供給するゲート線と、
前記ゲート線の各々を互いに磁気結合する磁気結合部と、
前記電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流入端子と前記ゲート端子との間に接続されるコンデンサと、
を備える、ゲート駆動装置。
【請求項2】
前記電力用半導体素子についての電流流出端子と前記ゲート端子との間の寄生容量の値をＣ1、前記電流流入端子と前記ゲート端子との間の寄生容量の値をＣ2としたとき、前記コンデンサは、
【数1】
【請求項3】
前記電力用半導体素子についての電流流出端子と前記ゲート端子との間の寄生容量の値をＣ1、前記電流流入端子と前記電流流出端子との間に印加される電圧をＶ1、前記ゲート端子と前記電流流出端子との間の最大許容印加電圧をＶmaxとしたとき、前記コンデンサは、
【数2】
【請求項4】
前記コンデンサの各々は、対応する前記電力用半導体素子に近接して配置される、請求項１～３のいずれか一項に記載のゲート駆動装置。【請求項5】
前記電力用半導体素子の各々は、同一の冷却器によって冷却される、請求項１～４のいずれか一項に記載のゲート駆動装置。【請求項6】
前記電力用半導体素子の電流流入端子は、ドレイン端子、コレクタ端子、またはアノード端子である、請求項１～５のいずれか一項に記載のゲート駆動装置。【請求項7】
前記電力用半導体素子の電流流出端子は、ソース端子、エミッタ端子、またはカソード端子である、請求項１～６のいずれか一項に記載のゲート駆動装置。【請求項8】
請求項１～７のいずれか一項に記載のゲート駆動装置と、複数個直列に接続された前記電力用半導体素子と当該電力用半導体素子に対応する前記コンデンサとが設けられたアームを２個有し、前記電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部と、
前記電力変換回路部の電力変換動作を制御する電力変換制御部と、
を備える、電力変換装置。
【請求項9】
前記電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流出端子と前記ゲート端子との間に接続されるスイッチをさらに備える、請求項８に記載の電力変換装置。【請求項10】
前記電力用半導体素子のオンオフ動作に関する１周期中における前記電力用半導体素子のオフ期間中に、当該オフ期間中にある前記電力用半導体素子が属する前記アームに設けられた前記スイッチのオン期間が少なくとも設けられるよう、前記スイッチのオンオフ動作を制御するスイッチ制御部をさらに備える、請求項９に記載の電力変換装置。【請求項11】
前記スイッチのオン期間は、当該スイッチが属する前記アームとは異なる前記アームに設けられた前記電力用半導体素子のオン期間よりも長く、当該スイッチが属する前記アームに設けられた前記電力用半導体素子のオフ期間よりも短い、請求項１０に記載の電力変換装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電力用半導体素子のゲート駆動装置及び電力変換装置に関する。
【背景技術】
【0002】
複数個直列に接続された電力用半導体素子である半導体スイッチング素子の各々をオンオフするゲート駆動装置として種々のものが提案されている。
【0003】
例えば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、前記ゲート駆動回路と前記各アーム内の各々の電圧駆動型半導体素子のゲート端子とを接続するゲート線を互いに磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置が知られている（例えば、特許文献１参照。）。
【0004】
例えば、電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子をオン・オフ駆動する駆動回路において、前記各電圧駆動型半導体素子のコレクタとゲート間に、等価回路がコンデンサと巻線との直列回路からなり、前記巻線が隣り合う駆動回路間で磁気結合されるバランス回路をそれぞれ接続し、素子電圧のばらつきを抑制することを特徴とする電圧駆動型半導体素子の電圧ばらつき抑制方式が知られている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第４３９６０３６号公報
【文献】特許第４６３９６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１（特許第４３９６０３６号公報）に記載された発明では、電圧駆動型半導体素子の各々ゲート線を磁気結合させて、電圧駆動型半導体素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイッチングタイミングのばらつきを抑制させている。しかしながら、特許文献１（特許第４３９６０３６号公報）に記載された発明は、電圧駆動型半導体素子の各々のゲート閾値電圧（電圧駆動型半導体素子がオン動作し始めるゲートの電圧）が同一である場合はゲート電圧信号の遅延等によるゲート電圧の時間差を補正しオン動作あるいはオフ動作のスイッチングタイミングを揃える効果はあるものの、ゲート閾値電圧が異なる場合はその効果は小さい。多くの場合、ゲート閾値電圧は電圧駆動型半導体素子によってバラツキがあるので、オン動作及びオフ動作のスイッチングタイミングを揃える効果は乏しく、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。
【0007】
また、特許文献２（特許第４６３９６８７号公報）に記載された発明は、電力用半導体素子の特性にバラツキがある場合にはオン動作あるいはオフ動作のスイッチングタイミングを揃える効果はあるものの、ゲート信号の伝達時間にバラツキがある場合にはオン動作及びオフ動作のスイッチングタイミングを揃える効果は乏しく、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。
【0008】
したがって、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置においては、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制する技術が望まれている。
【課題を解決するための手段】
【0009】
本開示の一態様によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置は、電力用半導体素子の各々に対応して設けられ、ゲート駆動電圧を出力するゲート駆動電圧出力部と、ゲート駆動電圧出力部から出力されたゲート駆動電圧を対応する電力用半導体素子の各々のゲート端子に供給するゲート線と、ゲート線の各々を互いに磁気結合する磁気結合部と、電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流入端子とゲート端子との間に接続されるコンデンサと、を備える。
【0010】
ここで、上記ゲート駆動装置において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1、電流流入端子とゲート端子との間の寄生容量の値をＣ2としたとき、コンデンサは、Ｃx／（Ｃ1＋Ｃ2）≧５×１０-5を満たす容量値Ｃxを有してもよい。
【0011】
また、上記ゲート駆動装置において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1、電流流入端子と電流流出端子との間に印加される電圧をＶ1、ゲート端子と電流流出端子との間の最大許容で印加電圧をＶmaxとしたとき、コンデンサは、Ｖmax／（Ｖ1－Ｖmax）×Ｃ1≧Ｃxを満たす容量値Ｃxを有してもよい。
【0012】
また、上記ゲート駆動装置において、コンデンサの各々は、対応する電力用半導体素子に近接して配置されてもよい。
【0013】
また、上記ゲート駆動装置において、電力用半導体素子の各々は、同一の冷却器によって冷却されてもよい。
【0014】
また、上記ゲート駆動装置において、電力用半導体素子の電流流入端子は、ドレイン端子、コレクタ端子、またはアノード端子であってもよい。
【0015】
また、上記ゲート駆動装置において、電力用半導体素子の電流流出端子は、ソース端子、エミッタ端子、またはカソード端子であってもよい。
【0016】
また、本開示の一態様によれば、電力変換装置は、上記ゲート駆動装置と、複数個直列に接続された電力用半導体素子と当該電力用半導体素子に対応するコンデンサとが設けられたアームを２個有し、電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部と、電力変換回路部の電力変換動作を制御する電力変換制御部と、を備える。
【0017】
ここで、上記電力変換装置において、電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流出端子とゲート端子との間に接続されるスイッチをさらに備えてもよい。
【0018】
ここで、上記電力変換装置において、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中に、当該オフ期間中にある電力用半導体素子が属するアームに設けられたスイッチのオン期間が少なくとも設けられるよう、スイッチのオンオフ動作を制御するスイッチ制御部をさらに備えてもよい。
【0019】
ここで、上記電力変換装置において、スイッチのオン期間は、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子のオン期間よりも長く、当該スイッチが属するアームに設けられた電力用半導体素子のオフ期間よりも短くてもよい。
【発明の効果】
【0020】
本開示の一態様によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置において、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
【図面の簡単な説明】
【0021】
【図1】本開示の一実施形態によるゲート駆動装置を示す回路図である。
【図2】本開示の一実施形態によるゲート駆動装置における磁気結合部を例示する図である。
【図3】本開示の一実施形態によるゲート駆動装置におけるゲート電流の流れ始めの状態を例示する図である。
【図6】本開示の一実施形態によるゲート駆動装置を備える電力変換装置を示す図である。
【図8A】２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオフ動作時の印加電圧の不均衡度の定義を説明する図である。
【図8B】２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオン動作時の印加電圧の不均衡度の定義を説明する図である。
【図9】電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【図10】電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【図11】電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【図12】ＭＯＳＦＥＴの寄生容量を説明する回路図である。
【図13】電力用半導体素子の電流容量と電力用半導体素子の寄生容量との関係を説明する図である。
【図14】異なる仕様の電力用半導体素子の電流容量と入力容量Ｃｉｓｓとの関係を例示する図である。
【図15】本開示の一実施形態によるゲート駆動装置により、ゲート閾値電圧が異なる２つの電力用半導体素子を駆動する場合において電力用半導体素子に対応して設けられるコンデンサの容量比Ｃx
*と印加電圧の不均衡度との関係を示す図である。
【図16】本開示の一実施形態による３個直列に接続された電力用半導体素子をオンオフ駆動するゲート駆動装置を示す回路図である。
【図17】本開示の一実施形態において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを示す回路図である。
【図19A】本開示の一実施形態の変形例によるゲート駆動装置を示す回路図である。
【図19B】本開示の一実施形態の変形例によるゲート駆動装置内に設けられるスイッチをＭＯＳＦＥＴで構成した場合を示す回路図である。
【図20】本開示の一実施形態の変形例において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを備える電力変換装置を示す回路図である。
【図22A】本開示の一実施形態によるゲート駆動装置におけるコンデンサの配置例を示す透過斜視図である。
【図22B】電力用半導体素子としてＩＧＢＴを有するパワーモジュールを例示する斜視図である。
【図23】本開示の一実施形態によるゲート駆動装置に設けられる冷却器を例示する斜視図である。
【発明を実施するための形態】
【0022】
以下図面を参照して、電力用半導体素子のゲート駆動装置及び電力変換装置について説明する。各図面において、同様の部材には同様の参照符号が付けられている。また、理解を容易にするために、これらの図面は縮尺を適宜変更している。図示される形態は実施をするための１つの例であり、これらの形態に限定されるものではない。
【0023】
本開示の各実施形態によるゲート駆動装置は、複数個直列に接続された電力用半導体素子をオンオフ駆動する。電力用半導体素子の例としては、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、ＧＴＯ、トランジスタなどがある。ＭＯＳＦＥＴはその端子としてゲート端子、ドレイン端子及びソース端子を有する。ＩＧＢＴはその端子としてゲート端子、コレクタ端子及びエミッタ端子を有する。トランジスタはその端子としてベース端子、コレクタ端子及びエミッタ端子を有する。サイリスタ及びＧＴＯはその端子としてゲート端子、アノード端子及びカソード端子を有する。電力用半導体素子の「電流流入端子」は、ＭＯＳＦＥＴの「ドレイン端子」、ＩＧＢＴ及びトランジスタの「コレクタ端子」、サイリスタ及びＧＴＯの「アノード端子」がそれぞれ対応する。電力用半導体素子の「電流流出端子」は、ＭＯＳＦＥＴの「ソース端子」、ＩＧＢＴ及びトランジスタの「エミッタ端子」、サイリスタ及びＧＴＯの「カソード端子」がそれぞれ対応する。電力用半導体素子の「制御端子」は、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ及びＧＴＯの「ゲート端子」、トランジスタの「ベース端子」がそれぞれ対応する。
【0024】
以下、一例として、電力用半導体素子がＭＯＳＦＥＴで構成される場合について説明するが、ＩＧＢＴ、サイリスタ、ＧＴＯ、あるいはトランジスタであっても本開示の各実施形態は適用可能である。また電力用半導体素子をＩＧＢＴで構成する場合は、電流流入端子である「ドレイン」は「コレクタ」に、電流流出端子である「ソース」は「エミッタ」にそれぞれ読み替えられて本開示の各実施形態が適用される。また電力用半導体素子をトランジスタで構成する場合は、制御端子である「ゲート」は「ベース」に、電流流入端子である「ドレイン」は「コレクタ」に、電流流出端子である「ソース」は「エミッタ」にそれぞれ読み替えられて本開示の各実施形態が適用される。また。電力用半導体素子をサイリスタあるいはＧＴＯで構成する場合は、電流流入端子である「ドレイン」は「アノード」に、電流流出端子である「ソース」は「カソード」にそれぞれ読み替えられて本開示の各実施形態が適用される。
【0025】
図１は、本開示の一実施形態によるゲート駆動装置を示す回路図である。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。
【0026】
本開示の一実施形態によるゲート駆動装置１は、複数個直列に接続された電力用半導体素子をオンオフ駆動するものであるが、ここでは、一例として、２個直列に接続された電力用半導体素子ＱA及びＱBをオンオフ駆動する例について説明する。
【0027】
電力用半導体素子ＱAにはダイオードＤAが逆並列に接続される。同様に、電力用半導体素子ＱBにはダイオードＤBが逆並列に接続される。
【0028】
ゲート駆動装置１は、ゲート駆動電圧出力部１１－Ａ及び１１－Ｂと、ゲート線１２－Ａ及び１２－Ｂと、磁気結合部１３と、コンデンサ１４－Ａ及び１４－Ｂとを備える。
【0029】
ゲート駆動電圧出力部１１－Ａは、電力用半導体素子ＱAに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖまたは負のゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｂは、電力用半導体素子ＱBに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖまたは負のゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ａおよび１１－Ｂは、入力されるオンまたはオフ信号を絶縁あるいは電圧レベルを変換して、電力用半導体素子ＱA、ＱBに対応したゲート駆動電圧を出力する。なお、説明を簡明なものとするために、これ以降、ゲート信号のオフ信号は０Ｖのゲート駆動電圧が対応するものとして説明するが、ゲート信号のオフ信号は負のゲート駆動電圧であってもよい。
【0030】
ゲート線１２－Ａは、ゲート駆動電圧出力部１１－Ａから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱAの制御端子であるゲート端子２１－Ａに供給する。電力用半導体素子ＱAのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱAはオンし、電力用半導体素子ＱAのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱAはオフする。
【0031】
ゲート線１２－Ｂは、ゲート駆動電圧出力部１１－Ｂから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱBの制御端子であるゲート端子２１－Ｂに供給する。電力用半導体素子ＱBのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱBはオンし、電力用半導体素子ＱBのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱBはオフする。
【0032】
磁気結合部１３は、ゲート線１２－Ａとゲート線１２－Ｂとを磁気結合する。図２は、本開示の一実施形態によるゲート駆動装置における磁気結合部を例示する図である。磁気結合部１３は、磁性体３０を有する。磁性体３０には、ゲート線１２－Ａ及び１２－Ｂが巻き付けられる。例えば、図２に示すようにゲート電流Ｉｇ1が流れると、磁性体３０に磁束Φ１が発生してゲート線１２－Ｂを横切る。同様に、ゲート電流Ｉｇ2が流れると磁性体３０に磁束Φ２が発生してゲート線１２－Ａを横切る。これによってゲート線１２－Ａとゲート線１２－Ｂが磁気結合される。磁性体３０へのゲート線１２－Ａの巻数Ｎ1と磁性体３０へのゲート線１２－Ｂの巻数Ｎ2を同じとして、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが等しいときに｜Φ１｜＝｜Φ２｜となるようにし、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが逆極性のときにΦ１とΦ２とが逆極性となるようにする。
【0033】
例えば電力用半導体素子ＱAと電力用半導体素子ＱBとのオフ動作のタイミングが揃わず電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオフ動作をした場合、ゲート電流Ｉｇ1がゲート電流Ｉｇ2よりも先に流れ出したときに磁束Φ１と磁束Φ２とは等しくはならないため、磁性体３０には｜Φ１－Φ２｜の磁束が発生し、磁気結合する。このときゲート線１２－ＡにはインダクタンスＬ1が発生しゲート線１２－ＢにはインダクタンスＬ2が発生し、これらインダクタンスＬ1及びＬ2は｜Φ１－Φ２｜に比例する。ゲート電流Ｉｇ1とゲート電流Ｉｇ2とのアンバランス分が大きいほど、インダクタンスＬ1と及びＬ2も大きくなる。また、インダクタンスＬ1及びＬ2が増加するほど、ゲート線１２－Ａ及び１２－Ｂのインピーダンスが増加するため、ゲート電流Ｉｇ1及びＩｇ2が流れにくくなる。これにより、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とのアンバランス分に応じてゲート線１２－Ａ及び１２－Ｂのインピーダンスが変化し、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが一致するように動作させることができる。
【0034】
このように磁気結合部１３には、電力用半導体素子ＱAと電力用半導体素子ＱBとのオフ動作のタイミングが揃わなくてもゲート電流Ｉｇ1とゲート電流Ｉｇ2とが一致するように動作させる機能があるが、本開示の実施形態では、コンデンサ１４－Ａ及び１４－Ｂを電力用半導体素子ＱA及びＱBに対応して設けることにより、電力用半導体素子ＱA及びＱBに対するゲート信号の伝達時間や２つの電力用半導体素子ＱA及びＱBの特性にバラツキがあったとしても電力用半導体素子ＱAと電力用半導体素子ＱBとのオンオフ動作のタイミングのずれをより確実に補正する。
【0035】
コンデンサ１４－Ａは、電力用半導体素子ＱAに対応して設けられ、当該電力用半導体素子ＱAについての電流流入端子であるドレイン端子２２－Ａと制御端子であるゲート端子２１－Ａとの間に接続される。コンデンサ１４－Ｂは、電力用半導体素子ＱBに対応して設けられ、当該電力用半導体素子ＱBについての電流流入端子であるドレイン端子２２－Ｂと制御端子であるゲート端子２１－Ｂとの間に接続される。
【0036】
ここで、一例として、電力用半導体素子ＱAが電力用半導体素子ＱBよりも早くオンオフの動作をしたときの磁気結合部１３並びにコンデンサ１４－Ａ及び１４－Ｂを介した電流の流れについて、図３～図５を参照して説明する。
【0037】
図３は、本開示の一実施形態によるゲート駆動装置におけるゲート電流の流れ始めの状態を例示する図であり、図４は、本開示の一実施形態によるゲート駆動装置において図３の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオン動作した場合のゲート電流の流れを例示する図であり、図５は、本開示の一実施形態によるゲート駆動装置において図４の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオフ動作した場合のゲート電流の流れを例示する図である。
【0038】
図３に示すように、例えばゲート駆動電圧出力部１１－Ａがゲート駆動電圧出力部１１－Ｂよりも先にオンのゲート信号である正のゲート駆動電圧を出力すると、ゲート駆動電圧出力部１１－Ａから出力された電流ＩA1が磁気結合部１３に流れることで電流ＩB1が誘発される。電流ＩA1により電力用半導体素子ＱAのゲート端子２１－Ａに正のゲート駆動電圧が印加されて電力用半導体素子ＱAがオンし、図４に示すようにコンデンサ１４－Ａを介して電流ＩA2が流れて磁気結合部１３により電流ＩB2がさらに誘発され、この電流ＩB2により電力用半導体素子ＱBのゲート端子２１－Ｂに正のゲート駆動電圧が印加されることで電力用半導体素子ＱBのオン動作が電力用半導体素子ＱAの動作と揃うようにアシストされる。その後、ゲート駆動電圧出力部１１－Ａがゲート駆動電圧出力部１１－Ｂよりも先にオフのゲート信号である０Ｖのゲート駆動電圧を出力すると、ゲート端子２１－Ａからゲート駆動電圧出力部１１－Ａに向かって流れる電流が磁気結合部１３に流れることで電流が誘発される。電力用半導体素子ＱAのゲート端子２１－Ａの電圧は０Ｖになって電力用半導体素子ＱAはオフし、図５に示すように電力用半導体素子ＱAのドレイン端子からコンデンサ１４－Ａを経由して磁気結合部１３に電流ＩA3が流れ、この電流ＩAにより電流ＩB3がさらに誘発されて電力用半導体素子ＱBのゲート端子２１－Ｂの電圧は０Ｖになることで電力用半導体素子ＱBのオフ動作が電力用半導体素子ＱAの動作と揃うようにアシストされる。
【0039】
上述のゲート駆動装置１は、複数個直列に接続された電力用半導体素子が設けられたアームが複数個直列に接続されて構成される電力変換装置においても、電力用半導体素子をオンオフ駆動することができる。
【0040】
図６は、本開示の一実施形態によるゲート駆動装置を備える電力変換装置を示す図である。また、図７は、図６に示す電力変換装置内に設けられるアームを示す回路図である。ここでは、一例として、２個直列接続された電力用半導体素子ＱA及びＱBにてアーム５０を構成する例について説明する。
【0041】
本開示の一実施形態による電力変換装置１００は、上述のゲート駆動装置１と、複数個直列に接続された電力用半導体素子と当該電力用半導体素子に対応するコンデンサとが設けられたアーム５０を４個有し、電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部２と、電力変換回路部２の電力変換動作を制御する電力変換制御部３と、を備える。
【0042】
図７に示すように、アーム５０は、例えば２個直列接続された電力用半導体素子ＱA及びＱBと、電力用半導体素子ＱA及びＱB の各々に対応するコンデンサ１４－Ａ及び１４－Ｂとで構成される。電力用半導体素子ＱAのドレイン端子２２－Ａとゲート端子２１－Ａとの間にコンデンサ１４－Ａが接続される。電力用半導体素子ＱBのドレイン端子２２－Ｂとゲート端子２１－Ｂとの間にコンデンサ１４－Ｂが接続される。電力用半導体素子ＱAのドレイン端子からは端子Ｐ1が引き出され、電力用半導体素子ＱBのソース端子からは端子Ｐ2が引き出されている。電力変換回路部２は、あるアーム５０の端子Ｐ2が他のアーム５０の端子Ｐ1に接続され、その接続点は負荷３００の一方の端子に接続されている。図６に示す例では、２個のアーム５０が直列に接続されて１個のレグ６０を構成し、２個のレグ６０で電力変換回路部２が構成される。
【0043】
直列に接続されたアーム５０で構成されるレグ６０には、直流電源２００が接続される。また、レグ６０内の直列に接続されたアーム５０の間にある端子Ｔ1ともう一方のレグ６０内の直列に接続されたアーム５０の間にある端子Ｔ2との間には、負荷３００が接続される。
【0044】
アーム５０に対応して、ゲート駆動装置１が設けられる。各アーム５０内の電力用半導体素子ＱAと電力用半導体素子ＱBは、対応するゲート駆動装置１によってオンオフ駆動される。すなわち、ゲート駆動電圧出力部１１－Ａ及びゲート駆動電圧出力部１１－Ｂは、ゲート駆動電圧をそれぞれ生成し、電力用半導体素子ＱA及びＱBのゲート端子への印加電圧を制御する。
【0045】
電力変換制御部３は、各ゲート駆動装置１内のゲート駆動電圧出力部１１－Ａ及び１１－Ｂから出力されるゲート駆動電圧の大きさを制御するものである。すなわち、電力変換制御部３は、例えば正側端子Ｔ1から負荷３００へ流れる電流の検出値ｉと制御目標値である電流指令ｉ*との偏差がなくなるように、各ゲート駆動装置１内のゲート駆動電圧出力部１１－Ａ及び１１－Ｂから正のゲート駆動電圧（例えば１０Ｖ）または０Ｖのゲート駆動電圧を出力するよう制御するためのゲート指令信号を生成する。生成されたゲート指令信号はゲート駆動電圧出力部１１－Ａ及び１１－Ｂへ送信される。これを受けてゲート駆動電圧出力部１１－Ａ及び１１－Ｂは、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を電力用半導体素子ＱA及びＱBのゲート端子へ出力する。ゲート端子に印加されるゲート駆動電圧の大きさに応じて電力用半導体素子ＱA及びＱBはオン動作及びオフ動作を行う。これにより、電力変換回路部２は、直流電源２００から供給される直流電力を所望の電力に変換して負荷３００へ供給する電力変換動作を行うことになる。
【0046】
電力変換装置１００内には演算処理装置（プロセッサ）が設けられる。この演算処理装置は、電力変換制御部３及び後述するスイッチ制御部４を有する。演算処理装置が有する電力変換制御部３及びスイッチ制御部４は、例えば、プロセッサ上で実行されるコンピュータプログラムにより実現される機能モジュールである。例えば、電力変換制御部３をコンピュータプログラム形式で構築する場合は、演算処理装置をこのコンピュータプログラムに従って動作させることで、当該機能を実現することができる。電力変換制御部３及びスイッチ制御部４の処理を実行するためのコンピュータプログラムは、半導体メモリ、磁気記録媒体または光記録媒体といった、コンピュータ読取可能な記録媒体に記録された形で提供されてもよい。またあるいは、電力変換制御部３及びスイッチ制御部４を、当該機能を実現するコンピュータプログラムを書き込んだ半導体集積回路として実現してもよい。
【0047】
続いて、各電力用半導体素子に対するゲート信号の伝達時間や各電力用半導体素子の特性にバラツキがある場合におけるオン動作時及びオフ動作時の印加電圧の不均衡度について説明する。
【0048】
図８Ａは、２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオフ動作時の印加電圧の不均衡度の定義を説明する図であり、図８Ｂは、２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオン動作時の印加電圧の不均衡度の定義を説明する図である。
【0049】
図８Ａに示すように、電力用半導体素子ＱA及びＱBのオフ時における現象として、電力用半導体素子ＱAのゲート電位を正のある電位から負のある電位にしたときに電力用半導体素子ＱAのドレイン－ソース間電圧が０［Ｖ］からＶｄｓA［Ｖ］になり、電力用半導体素子ＱBのゲート電位を正のある電位から負のある電位にしたときに電力用半導体素子ＱBのドレイン－ソース間電圧が０［Ｖ］からＶｄｓB［Ｖ］になったとする。このとき、オフ動作時の印加電圧の不均衡度をΔＶｄｓoff［％］を式１のように定義する。
【0050】
【数1】
【0051】
また、図８Ｂに示すように、電力用半導体素子ＱA及びＱBのゲート電位の負のある電位のときの電力用半導体素子ＱA及びＱBがオフ状態のドレイン－ソース間電圧の平均値をＶｄｓave［Ｖ］とし、電力用半導体素子ＱA及びＱBのゲート電位を負のある電位から正のある電位にして電力用半導体素子ＱA及びＱBのオンした時に発生するいずれか一方の電力用半導体素子のドレイン－ソース間電圧の跳ね上がりである最大上昇電圧とＶｄｓave［Ｖ］との差をＶｐ［Ｖ］としたとき、オン動作時の印加電圧の不均衡度をΔＶｄｓon［％］を式２のように定義する。
【0052】
【数2】
【0053】
ここで、ゲート線の磁気結合が無い場合、特許文献１（特許第４３９６０３６号公報）におけるゲート線の磁気結合がある場合、特許文献２（特許第４６３９６８７号公報）におけるゲート線の磁気結合及びコンデンサがある場合、及び本開示の一実施形態のそれぞれについての不均衡度を、図９～図１１に示すシミュレーションにて比較検討する。３．３ｋＶ耐圧のＳｉＣ－ＭＯＳＦＥＴ電力用半導体素子ＱA及びＱBを直列に接続した場合に３．６ｋＶの電圧を印加したとき７５０Ａの電流が流れたものとしてシミュレーションを行った。また、シミュレーションでは、磁気結合部を構成するトランスの１次インダクタンス及び２次インダクタンスの各値を７０μＨとし、当該トランスの結合係数ｋを０．９７とし、特許文献２（特許第４６３９６８７号公報）及び本開示の一実施形態において設けられるコンデンサの容量値Ｃxを２２０ｐＦとしている。
【0054】
図９は、電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【0055】
図９では、電力用半導体素子ＱAに対するゲート信号のオン信号が電力用半導体素子ＱBに対するゲート信号のオン信号よりも２５０ｎｓ早く出力され、電力用半導体素子ＱAに対するゲート信号のオフ信号が電力用半導体素子ＱBに対するゲート信号のオフ信号よりも２５０ｎｓ早く出力されたものとしてシミュレーションを行った。図９に示すように、電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
【0056】
図１０は、電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【0057】
図１０では、電力用半導体素子ＱAが第１のゲート閾値電圧ＶthAを有し、電力用半導体素子ＱBが第１のゲート閾値電圧よりも高い第２のゲート閾値電圧ＶthBを有する場合（すなわちＶthA＜ＶthBである場合）についてシミュレーションを行った。図１０に示すように、電力用半導体素子の特性にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
【0058】
図１１は、電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
【0059】
図１１では、電力用半導体素子ＱAが第１のゲート閾値電圧ＶthAを有し、電力用半導体素子ＱBが第１のゲート閾値電圧よりも高い第２のゲート閾値電圧ＶthBを有する場合（すなわちＶthA＜ＶthBである場合）において、電力用半導体素子ＱBに対するゲート信号のオン信号が電力用半導体素子ＱAに対するゲート信号のオン信号よりも２５０ｎｓ早く出力され、電力用半導体素子ＱBに対するゲート信号のオフ信号が電力用半導体素子ＱAに対するゲート信号のオフ信号よりも２５０ｎｓ早く出力されたものとしてシミュレーションを行った。図１１に示すように、電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
【0060】
このように、本開示の一実施形態によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置において、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
【0061】
続いて、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサについて、より詳細に説明する。
【0062】
図１２は、ＭＯＳＦＥＴの寄生容量を説明する回路図である。一般に、電力用半導体素子の各端子間には寄生容量が存在する。図１２に示すように、例えばＭＯＳＦＥＴにおいては、ソース端子とゲート端子との間に寄生容量Ｃgsが存在し、ドレイン端子とゲート端子との間に寄生容量Ｃdgが存在し、ドレイン端子とソース端子との間に寄生容量Ｃdsが存在する。
【0063】
図１３は、電力用半導体素子の電流容量と電力用半導体素子の寄生容量との関係を説明する図である。一般に、電力用半導体素子は、電流容量や耐電圧に応じて寄生容量が変化する。すなわち、電力用半導体素子の電流容量が増大すると、電力用半導体素子の半導体チップ面積は増大するので、寄生容量の値は大きくなる。例えば、電力用半導体素子の電流容量が「１」であるときの寄生容量の値を「１」としたとき、電力用半導体素子の電流容量がその４倍となると半導体チップ面積は４倍になるので寄生容量の値も４倍になる。
【0064】
電力用半導体素子であるＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値をＣx［Ｆ］とする。ＭＯＳＦＥＴのドレイン端子とソース端子との間に印加されるドレイン－ソース間電圧Ｖds［Ｖ］は分圧され、ゲート端子とのソース端子との間に式３に示すようなゲート－ソース間電圧Ｖgs1［Ｖ］が現れる。
【0065】
【数3】
【0066】
ＭＯＳＦＥＴのドレイン－ソース間電圧Ｖds［Ｖ］が大きい場合（例えば１８００Ｖ）、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］はＣx［Ｆ］と比較して小さい値となり、ドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］は、ゲート－ソース間電圧Ｖgs1［Ｖ］に影響を与える程度の大きさが必要であるため、式３の分子における値Ｃdg［Ｆ］を無視する。ゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］は、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］及びドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］と比較して大きな値となるため、式３の分母における値Ｃdg［Ｆ］及びＣx［Ｆ］は無視できる。一方で、ゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］とドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］との和は、一般にＭＯＳＦＥＴのデータシートに規定される入力容量Ｃiss［Ｆ］に相当することから、式３の分母は、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］とゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］との和とする。ゲート－ソース間電圧Ｖgs［Ｖ］は、ドレインーソース間電圧Ｖds［Ｖ］の変化に従い影響を受ける。その影響の度合いは、式３に示すＭＯＳＦＥＴの寄生容量の値とドレイン端子とゲート端子との間に設けられたコンデンサの容量値Ｃx［Ｖ］との比で決まる。したがって、本開示の実施形態では、式３に準じて、ＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］は式４で表される値Ｃx
*（以下、「容量比Ｃx
*」と称する。）に一般化する。
【0067】
【数4】
【0068】
ＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］を式４に示すように一般化された容量比Ｃx
*で表すことで、直列接続されたＭＯＳＦＥＴのオンオフ動作において、ＭＯＳＦＥＴの仕様が様々であっても、印加電圧の不均衡度ΔＶｄｓoffまたはΔＶｄｓonとドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］との関係を一意的に示すことができる。
【0069】
図１４は、異なる仕様の電力用半導体素子の電流容量と入力容量Ｃｉｓｓとの関係を例示する図である。図１４では、参考として、１．２ｋＶ－ＳｉＣダイオード／ＳｉＣ－ＭＯＳＦＥＴ及び１．２ｋＶ－ＳｉＣダイオード／Ｓｉ－ＩＧＢＴパワーモジュールの各々の電流容量とＣiss（ＩＧＢＴの場合は入力容量Ｃies）との関係を示している。ＭＯＳＦＥＴの電流容量に比例してＣissの値が変化することがわかる。電流容量の仕様によってＣissの値が異なることから、電流容量仕様の異なるＭＯＳＦＥＴは、好適なドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］が異なる。しかし、一般化された容量比Ｃx
*で表すことで、電流容量値が違うＭＯＳＦＥＴの印加電圧の不均衡度ΔＶｄｓoffまたはΔＶｄｓonとドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］との関係を統一して表すことができる。
【0070】
ここで、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサの容量値の好適な範囲について説明する。
【0071】
まず、電力用半導体素子に対応して設けられるコンデンサの容量値の下限値について、ＭＯＳＦＥＴを例にとり説明する。
【0072】
図１５は、本開示の一実施形態によるゲート駆動装置により、ゲート閾値電圧が異なる２つの電力用半導体素子を駆動する場合において電力用半導体素子に対応して設けられるコンデンサの容量比Ｃx
*と印加電圧の不均衡度との関係を示す図である。なお、図１５では、３．３ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュールに対応して設けられるコンデンサの容量比Ｃx
*に当該コンデンサの容量の値Ｃx［ｐＦ］を併記している。
【0073】
図１５より、コンデンサの容量比Ｃx
*を大きくすればするほどオフ動作時の印加電圧の不均衡度ΔＶｄｓoffを抑制することができ、コンデンサの容量比Ｃx
*が５×１０-5以上からその効果は顕著になることがわかる。よって、本開示の実施形態では、例えば式５で表されるように、印加電圧の不均衡度の抑制の顕著な効果（例えば１０％以上改善）を発揮するコンデンサの容量比Ｃx
*の下限値を５×１０-5に定めてもよい。
【0074】
【数5】
【0075】
これをコンデンサの容量値Ｃx［ｐＦ］に換算すると、例えば、３．３ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュールの場合のコンデンサの容量値Ｃxは１０ｐＦ以上、１．２ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュール（入力容量Ｃissが３４ｎＦ）の場合のＣｘは１．７ｐＦ以上に設定することで、ゲート線の磁気結合が無い従来の形態に比べて１０％以上、印加電圧の不均衡度を改善することができる。
【0076】
続いて、電力用半導体素子に対応して設けられるコンデンサの容量値の上限値について、ＭＯＳＦＥＴを例にとり説明する。
【0077】
ＭＯＳＦＥＴのドレイン-ソース間電圧Ｖds［Ｖ］が印加されている状態において、ゲート端子が不定（開放状態）になってしまった場合、ゲート端子には式６に示すような電圧Ｖgs2［Ｖ］が印加される。
【0078】
【数6】
【0079】
一般に、ＭＯＳＦＥＴのデータシートには、ゲート－ソース間電圧Ｖgs［Ｖ］が過電圧になることで故障を発生させないために上限値Ｖgsmaxが定められている。この上限値Ｖgsmaxを式６のＶgs2に設定すると式７が導き出せる。
【0080】
【数7】
【0081】
ドレイン－ソース間電圧Ｖds［Ｖ］が高い領域においてＣdg［Ｆ］は小さく、無視できるとし、式７をコンデンサの容量値Ｃx［Ｆ］について解くと式８が得られる。
【0082】
【数8】
【0083】
このようにコンデンサの容量値Ｃx［Ｆ］については式８で示されるような上限値が存在する。
【0084】
例えば、ゲート駆動装置１で駆動する電力用半導体素子を３．３ｋＶ/７５０Ａ－ＡｌｌＳｉＣのＭＯＳＦＥＴパワーモジュールで構成する場合、Ｖgsmax＝２０Ｖ、Ｖds＝１６５０Ｖ（＝３．３ｋＶ/２）、Ｃgs＝２００ｎＦ（１．６５ｋＶ）とすると、当該ＭＯＳＦＥＴに対応して設けられるコンデンサの上限値は２．４５ｎＦとなる。
【0085】
また例えば、ゲート駆動装置１で駆動する電力用半導体素子を１．２ｋＶ/４００Ａ－ＡｌｌＳｉＣのＭＯＳＦＥＴパワーモジュールで構成する場合、Ｖgsmax＝２０Ｖ、Ｖds＝６００Ｖ（＝１．２ｋＶ/２）、Ｃgs＝３２ｎＦ（６００Ｖ）とすると、当該ＭＯＳＦＥＴに対応して設けられるコンデンサの上限値は １．１０ｎＦとなる。
【0086】
このように、本開示の一実施形態においてＭＯＳＦＥＴに対応して設けられるコンデンサの容量値Ｃx［Ｆ］については、式５を満たすような下限値が存在し、式８を満たすような上限値が存在する。ＩＧＢＴ、サイリスタ、ＧＴＯ、トランジスタについてもＭＯＳＦＥＴと同様に、各端子間に寄生容量が存在する。よって、電力用半導体素子がＩＧＢＴ、サイリスタ、ＧＴＯ、あるいはトランジスタで構成される場合であっても、当該電力用半導体素子に対応して設けられるコンデンサの容量値についてはＭＯＳＦＥＴと同様に下限値及び上限値が存在する。
【0087】
ＭＯＳＦＥＴについて規定した式５を一般化すると式９となり、ＭＯＳＦＥＴについて規定した式８を一般化すると式１０となる。式９及び式１０において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1［Ｆ］（ＭＯＳＦＥＴのＣgs［Ｆ］が対応）とし、電流流入端子とゲート端子との間の寄生容量の値をＣ2［Ｆ］（ＭＯＳＦＥＴのＣdg［Ｆ］が対応）とし、電流流入端子と電流流出端子との間に印加される電圧をＶ1［Ｖ］（ＭＯＳＦＥＴのＶds［Ｖ］が対応）とし、ゲート端子と電流流出端子との間の最大許容印加電圧をＶmax［Ｖ］（ＭＯＳＦＥＴのＶgsmax［Ｖ］が対応）としている。
【0088】
【数9】
【0089】
【数10】
【0090】
このように、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサの容量値Ｃx［Ｆ］については、式９を満たすような下限値が存在し、式１０を満たすような上限値が存在する。
【0091】
以上の通り、２個直列に接続された電力用半導体素子をオンオフ駆動する例について説明したが、本開示の一実施形態によるゲート駆動装置１は、３個以上直列に接続された電力用半導体素子であってもオンオフ駆動することができる。
【0092】
図１６は、本開示の一実施形態による３個直列に接続された電力用半導体素子をオンオフ駆動するゲート駆動装置を示す回路図である。一例として、３個直列に接続された電力用半導体素子ＱA、ＱB及びＱCをオンオフ駆動する例について説明する。
【0093】
電力用半導体素子ＱAにはダイオードＤAが逆並列に接続される。同様に、電力用半導体素子ＱBにはダイオードＤBが逆並列に接続され、電力用半導体素子ＱCにはダイオードＤCが逆並列に接続される。
【0094】
ゲート駆動装置１は、ゲート駆動電圧出力部１１－Ａ、１１－Ｂ及び１１－Ｃと、ゲート線１２－Ａ、１２－Ｂ及び１２－Ｃと、磁気結合部１３と、コンデンサ１４－Ａ、１４－Ｂ及び１４－Ｃとを備える。
【0095】
ゲート駆動電圧出力部１１－Ａは、電力用半導体素子ＱAに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｂは、電力用半導体素子ＱBに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｃは、電力用半導体素子ＱCに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。
【0096】
ゲート線１２－Ａは、ゲート駆動電圧出力部１１－Ａから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱAの制御端子であるゲート端子２１－Ａに供給する。電力用半導体素子ＱAのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱAはオンし、電力用半導体素子ＱAのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱAはオフする。
【0097】
ゲート線１２－Ｂは、ゲート駆動電圧出力部１１－Ｂから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱBの制御端子であるゲート端子２１－Ｂに供給する。電力用半導体素子ＱBのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱBはオンし、電力用半導体素子ＱBのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱBはオフする。
【0098】
ゲート線１２－Ｃは、ゲート駆動電圧出力部１１－Ｃから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱCの制御端子であるゲート端子２１－Ｃに供給する。電力用半導体素子ＱCのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱCはオンし、電力用半導体素子ＱCのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱCはオフする。
【0099】
磁気結合部１３は、ゲート線１２－Ａとゲート線１２－Ｂとを磁気結合し、ゲート線１２－Ｂとゲート線１２－Ｃとを磁気結合する。
【0100】
コンデンサ１４－Ａは、電力用半導体素子ＱAに対応して設けられ、当該電力用半導体素子ＱAについての電流流入端子であるドレイン端子２２－Ａと制御端子であるゲート端子２１－Ａとの間に接続される。コンデンサ１４－Ｂは、電力用半導体素子ＱBに対応して設けられ、当該電力用半導体素子ＱBについての電流流入端子であるドレイン端子２２－Ｂと制御端子であるゲート端子２１－Ｂとの間に接続される。コンデンサ１４－Ｃは、電力用半導体素子ＱCに対応して設けられ、当該電力用半導体素子ＱCについての電流流入端子であるドレイン端子２２－Ｃと制御端子であるゲート端子２１－Ｃとの間に接続される。
【0101】
このように、本開示の一実施形態によるゲート駆動装置１は、複数個直列に接続された電力用半導体素子の個数と同じ個数のゲート駆動電圧出力部、ゲート線及びコンデンサを設け、磁気結合部にてゲート線の各々について互いに磁気結合させる構成を有する。本開示の一実施形態によれば、電力用半導体素子についてゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
【0102】
続いて、本開示の一実施形態の変形例について説明する。一例として、２個直列に接続された電力用半導体素子ＱA及びＱBをオンオフ駆動する例について説明するが、３個以上直列に接続された電力用半導体素子をオンオフ駆動する場合であっても本変形例は適用可能である。
【0103】
本変形例を説明するに先立ち、本開示の実施形態のように電力用半導体素子に対応してコンデンサを設けることにより発生し得る電源短絡の可能性について説明する。
【0104】
図１７は、本開示の一実施形態において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを示す回路図である。また、図１８Ａは、図１７に示すレグ内の各アームにおける電力用半導体素子への印加電圧を例示する図であり、図１８Ｂは、図１７に示すレグ内の各電力用半導体素子のゲート－ソース間電圧を例示する図である。
【0105】
図１７に示すように、例えば２個直列接続された電力用半導体素子ＱA及びＱBと、電力用半導体素子ＱA及びＱBの各々に対応するコンデンサ１４－Ａ及び１４－Ｂとで構成されるアームを２個直列することで構成されるレグ６０において、端子Ｔ1から負荷３００の方向に負荷電流ＩLOADが流れ出ていたとする。図１８Ａ及び図１８Ｂに示すように、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が例えば負の電圧Ｖ（－）に固定され、ダイオードＤC及びＤDを介して電流が流れている状態において、電力用半導体素子ＱA及びＱBがオン動作すると、ダイオードＤC及びＤDを介して流れる電流は減少し電力用半導体素子ＱA及びＱBを流れる電流が増加する。ダイオードＤC及びＤDを介して流れる電流がゼロになると、下アーム５０－２の印加電圧Ｖbtが上昇し、上アーム５０－１の印加電圧Ｖupが下降する。この印加電圧の変化により、コンデンサ１４－Ｃ及び１４－Ｄを介して電流が流れ込むと、磁気結合部１３の寄生インダクタンスＬrやゲート抵抗Ｒgに起電圧が発生し、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が上昇する。この電圧上昇が大きいと、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が電力用半導体素子ＱC及び電力用半導体素子ＱDのゲート閾値電圧を超えて誤ってオン動作してしまう可能性がある。この誤動作により電力用半導体素子ＱA、ＱB、ＱC及びＱDの全てがオンした状態となると、レグ６０の上側電位Ｖｐと下側電位０Ｖとが短絡する。
【0106】
そこで、本変形例では、電力用半導体素子のゲート端子とソース端子との間にスイッチを設け、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子がオンの期間そのスイッチをオンし、これにより、印加電圧の変化によるゲート－ソース間電圧の持ち上がりを防止してレグ６０の上側電位Ｖｐと下側電位０Ｖとの短絡を回避する。
【0107】
図１９Ａは、本開示の一実施形態の変形例によるゲート駆動装置を示す回路図である。図１９Ｂは、本開示の一実施形態の変形例によるゲート駆動装置内に設けられるスイッチをＭＯＳＦＥＴで構成した場合を示す回路図である。本変形例によれば、ゲート駆動装置１は、電力用半導体素子ＱAについての電流流出端子であるソース端子２３－Ａと制御端子であるゲート端子２１－Ａとの間に接続されるスイッチＳＷAと、スイッチＳＷAのオンオフを制御するスイッチ制御部４とさらに備える。図１９Ｂに示す例では、スイッチＳＷAをｎチャネル型ＭＯＳＦＥＴで構成したが、他の半導体スイッチング素子で構成してもよい。図１９Ａ及び図１９Ｂに示す例では、スイッチ制御部４をゲート駆動電圧出力部１１－Ａ内に設けたが、ゲート駆動電圧出力部１１－Ａの外部にスイッチ制御部４を設けてもよい。
【0108】
図１９Ａ及び図１９Ｂに示す例では電力用半導体素子ＱAに対応するスイッチＳＷAのみ示したが、スイッチは複数の電力用半導体素子の各々に対応して設けられる。図２０は、本開示の一実施形態の変形例において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを備える電力変換装置を示す回路図である。
【0109】
図２０に示すように、例えば２個直列接続された電力用半導体素子ＱA及びＱB並びに電力用半導体素子ＱA及びＱBの各々に対応するコンデンサ１４－Ａ及び１４－Ｂを有する上アーム５０－１と、２個直列接続された電力用半導体素子ＱC及びＱD並びに電力用半導体素子ＱC及びＱDの各々に対応するコンデンサ１４－Ｃ及び１４－Ｄを有する下アーム５０－２とが２個直列されてレグ６０が構成される。電力用半導体素子ＱAについてのソース端子２３－Ａとゲート端子２１－Ａとの間にスイッチＳＷAが接続される。電力用半導体素子ＱBについてのソース端子２３－Ｂとゲート端子２１－Ｂとの間にスイッチＳＷBが接続される。電力用半導体素子ＱCについてのソース端子２３－Ｃとゲート端子２１－Ｃとの間にスイッチＳＷCが接続される。電力用半導体素子ＱDについてのソース端子２３－Ｄとゲート端子２１－Ｄとの間にスイッチＳＷDが接続される。なお、図２０に示す例では、一例としてスイッチＳＷA、ＳＷB、ＳＷc、及びＳＷDをｎチャネル型ＭＯＳＦＥＴで構成する。ｎチャネル型ＭＯＳＦＥＴは、正の電圧（オン信号）がゲート端子に印加されるとオン動作する。
【0110】
図２０の示す例では、スイッチＳＷA、ＳＷB、ＳＷc、及びＳＷDのオンオフを制御するスイッチ制御部４は、電力変換制御部３内に設けられる。スイッチ制御部４は、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中、当該オフ期間中の電力用半導体素子が属するアームに設けられたスイッチをオンするよう制御する。具体例について図２１Ａ及び図２１Ｂを参照して説明する。
【0111】
図２１Ａは、図２０に示す電力変換器内の上アーム内の電力用半導体素子がオンして下アーム内の電力用半導体素子がオフする場合におけるスイッチ制御部の動作を説明する図である。また、図２１Ｂは、図２０に示す電力変換器内の上アーム内の電力用半導体素子がオフして下アーム内の電力用半導体素子がオンする場合におけるスイッチ制御部の動作を説明する図である。なお、電力用半導体素子のオンオフ切替え時の回路短絡を避けるため各ゲート信号にはデッドタイムが設けられる。
【0112】
スイッチ制御部４は、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中に、当該オフ期間中にある電力用半導体素子が属するアームに設けられたスイッチのオン期間が少なくとも設けられるよう、スイッチのオンオフ動作を制御する。スイッチのオン期間は、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子のオン期間よりも長く、当該スイッチが属するアームに設けられた電力用半導体素子のオフ期間よりも短くなるように制御される。
【0113】
例えば、図２１Ａに示すように、上アーム５０－１内の電力用半導体素子ＱA及びＱBに対するゲート信号Ｇａｔｅ＿１がオン期間中、下アーム５０－２内の電力用半導体素子ＱC及びＱDに対するゲート信号Ｇａｔｅ＿２がオフ期間であるとする。図２１Ａに示す例では、スイッチ制御部４は、電力用半導体素子ＱC及びＱDのオンオフ動作に関するゲート信号Ｇａｔｅ＿２の１周期中における電力用半導体素子ＱC及びＱDのオフ期間中に、当該オフ期間中にある電力用半導体素子ＱC及びＱDが属する下アーム５０－２に設けられたスイッチＳＷC及びＳＷDのオン期間が少なくとも設けられるよう、スイッチＳＷC及びＳＷDのオンオフ動作を制御する。スイッチＳＷC及びＳＷDのオン期間は、当該スイッチＳＷC及びＳＷDが属する下アーム５０－２とは異なる上アーム５０－１に設けられた電力用半導体素子ＱA及びＱBのオン期間よりも長く、当該スイッチＳＷC及びＳＷDが属する下アーム５０－２に設けられた電力用半導体素子ＱC及びＱDのオフ期間よりも短くなるように制御される。
【0114】
また例えば、図２１Ｂに示すように、下アーム５０－２内の電力用半導体素子ＱC及びＱDに対するゲート信号Ｇａｔｅ＿２がオン期間中、上アーム５０－１内の電力用半導体素子ＱA及びＱBに対するゲート信号Ｇａｔｅ＿１がオフ期間であるとする。図２１Ｂに示す例では、スイッチ制御部４は、電力用半導体素子ＱA及びＱBのオンオフ動作に関するゲート信号Ｇａｔｅ＿１の１周期中における電力用半導体素子ＱA及びＱBのオフ期間中に、当該オフ期間中にある電力用半導体素子ＱA及びＱBが属する上アーム５０－１に設けられたスイッチＳＷA及びＳＷBのオン期間が少なくとも設けられるよう、スイッチＳＷA及びＳＷBのオンオフ動作を制御する。スイッチＳＷA及びＳＷBのオン期間は、当該スイッチＳＷA及びＳＷBが属する上アーム５０－１とは異なる下アーム５０－２に設けられた電力用半導体素子ＱC及びＱDのオン期間よりも長く、当該スイッチＳＷA及びＳＷBが属する上アーム５０－１に設けられた電力用半導体素子ＱA及びＱBのオフ期間よりも短くなるように制御される。
【0115】
このように、本変形例では、電力用半導体素子のゲート端子とソース端子との間にスイッチを設け、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子がオンの期間そのスイッチをオンし、これにより、印加電圧の変化によるゲート－ソース間電圧の持ち上がりを防止してレグ６０の上側電位Ｖｐと下側電位０Ｖとの短絡を回避する。
【0116】
続いて、本開示の一実施形態及び変形例におけるＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの配置場所の例について説明する。
【0117】
コンデンサの各々は、電力用半導体素子の各々に対応して設けられるが、コンデンサの一方の端子と電力用半導体素子のゲート端子との間の接続配線や、コンデンサのもう一方の端子と電力用半導体素子のドレイン端子との間の接続配線が長いと、大きな寄生インピーダンスが発生してしまう。図３～図５を参照して説明したようにコンデンサに流れ込む電流により電力用半導体素子のオンオフ動作のタイミングを補正していることから、寄生インピーダンスが大きいとタイミング補正の効果が少なくなってしまう。そこで、コンデンサの各々は、対応する前記電力用半導体素子に近接して配置されるようにする。図２２Ａは、本開示の一実施形態によるゲート駆動装置におけるコンデンサの配置例を示す透過斜視図である。図２２Ａでは、一例として１つの電力用半導体素子を有するパワーモジュール４２を示している。例えば図２２Ａに示すように、コンデンサ１４が実装されたプリント基板４１が、電力用半導体素子を有するパワーモジュール４２に隣接して配置される。その際、コンデンサ１４を、対応するパワーモジュール４２内の電力用半導体素子に近接して配置する（例えば直上、直下、または真横に配置する）ことで、コンデンサ１４の一方の端子と電力用半導体素子のゲート端子との間の接続配線、及びコンデンサ１４のもう一方の端子と電力用半導体素子のソース端子との間の接続配線ができるだけ短くなるようにする。これにより、寄生インピーダンスを小さくすることができる。図２２Ａでは、電力用半導体素子がＭＯＳＦＥＴである場合を示したが、図２２Ｂは、電力用半導体素子としてＩＧＢＴを有するパワーモジュールを例示する斜視図である。例えば電力用半導体素子がＩＧＢＴである場合、パワーモジュール４２には、ＩＧＢＴのゲート端子２１とコレクタ端子２２とエミッタ端子２３とが設けられている。コンデンサ１４の一方の端子とＩＧＢＴのゲート端子２１との間の接続配線、及びコンデンサ１４のもう一方の端子とＩＧＢＴのコレクタ端子２２との間の接続配線ができるだけ短くなるように、コンデンサ１４を、対応するパワーモジュール４２のＩＧＢＴに近接して配置する。
【0118】
続いて、本開示の一実施形態及び変形例において電力用半導体素子に印加される電圧の抑制効果をより一層高めることができる冷却器の設置について説明する。
【0119】
図２３は、本開示の一実施形態によるゲート駆動装置に設けられる冷却器を例示する斜視図である。
【0120】
電力用半導体素子は、オンオフ動作時における自己発熱により温度が上昇する。よって、例えば設計上の制約や電力用半導体素子の配置位置によって、電力変換装置において電力用半導体素子ごとに温度差が生じる場合がある。電力用半導体素子の温度が上昇するとゲート閾値電圧が低下する。電力用半導体素子間に温度差があると、ゲート閾値電圧にバラツキが生じ、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。そこで、電力用半導体素子の各々が、同一の冷却器５によって冷却されるようにすることで、電力用半導体素子間の温度差を抑えてゲート閾値電圧にバラツキが生じないようにし、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡をより確実に抑制する。
【0121】
図２３に示す例では、コンデンサ１４－Ａが実装されたプリント基板４１－Ａが、電力用半導体素子を有するパワーモジュール４２－Ａに隣接して配置され、コンデンサ１４－Ｂが実装されたプリント基板４１－Ｂが、電力用半導体素子を有するパワーモジュール４２－Ｂに隣接して配置される。パワーモジュール４２－Ａ及び４２－Ｂは、同一の冷却器５の上に配置されており、パワーモジュール４２－Ａ及び４２－Ｂに対して冷却器５によって同様の冷却効果が得られるようにする。冷却器５の例としては、例えばヒートシンク、ヒートパイプ、風冷式熱交換器、水冷式熱交換器などがある。
【0122】
以上説明したように、本開示の一実施形態及び変形例によれば、ゲート線におけるゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあったとしても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃えることができ、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
【符号の説明】
【0123】
１ ゲート駆動装置
２ 電力変換回路部
３ 電力変換制御部
４ スイッチ制御部
５ 冷却器
１１－Ａ、１１－Ｂ、１１－Ｃ、１１－Ｄ ゲート駆動電圧出力部
１２－Ａ、１２－Ｂ。１２－Ｃ ゲート線
１３ 磁気結合部
１４、１４－Ａ、１４－Ｂ、１４－Ｃ、１４－Ｄ コンデンサ
２１、２１－Ａ、２１－Ｂ、２１－Ｃ、２１－Ｄ ゲート端子
２２ コレクタ端子
２２－Ａ、２２－Ｂ、２２－Ｃ、２２－Ｄ ドレイン端子
２３ エミッタ端子
２３－Ａ、２３－Ｂ、２３－Ｃ、２３－Ｄ ソース端子
３０ 磁性体
４１、４１－Ａ、４１－Ｂ プリント基板
４２ パワーモジュール
５０ アーム
５０－１ 上アーム
５０－２ 下アーム
６０ レグ
１００ 電力変換装置
２００ 直流電源
３００ 負荷
ＤA、ＤB、ＤC、ＤD ダイオード
Ｌr 寄生インダクタンス
Ｐ1、Ｐ2 端子
ＱA、ＱB、ＱC、ＱD 電力用半導体素子
Ｒg ゲート抵抗
ＳＷA、ＳＷB、ＳＷC、ＳＷD スイッチ
Ｔ1、Ｔ2 端子
２ 電力変換回路部
３ 電力変換制御部
４ スイッチ制御部
５ 冷却器
１１－Ａ、１１－Ｂ、１１－Ｃ、１１－Ｄ ゲート駆動電圧出力部
１２－Ａ、１２－Ｂ。１２－Ｃ ゲート線
１３ 磁気結合部
１４、１４－Ａ、１４－Ｂ、１４－Ｃ、１４－Ｄ コンデンサ
２１、２１－Ａ、２１－Ｂ、２１－Ｃ、２１－Ｄ ゲート端子
２２ コレクタ端子
２２－Ａ、２２－Ｂ、２２－Ｃ、２２－Ｄ ドレイン端子
２３ エミッタ端子
２３－Ａ、２３－Ｂ、２３－Ｃ、２３－Ｄ ソース端子
３０ 磁性体
４１、４１－Ａ、４１－Ｂ プリント基板
４２ パワーモジュール
５０ アーム
５０－１ 上アーム
５０－２ 下アーム
６０ レグ
１００ 電力変換装置
２００ 直流電源
３００ 負荷
ＤA、ＤB、ＤC、ＤD ダイオード
Ｌr 寄生インダクタンス
Ｐ1、Ｐ2 端子
ＱA、ＱB、ＱC、ＱD 電力用半導体素子
Ｒg ゲート抵抗
ＳＷA、ＳＷB、ＳＷC、ＳＷD スイッチ
Ｔ1、Ｔ2 端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】