(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-04
(45)【発行日】2024-09-12
(54)【発明の名称】レベル変換回路
(51)【国際特許分類】
H03K 19/0185 20060101AFI20240905BHJP
【ＦＩ】
H03K19/0185 240
【請求項の数】
7
(21)【出願番号】P 2023525569
(86)(22)【出願日】2021-03-24
(65)【公表番号】
(43)【公表日】2023-11-09
(86)【国際出願番号】 CN2021082553
(87)【国際公開番号】W WO2022116415
(87)【国際公開日】2022-06-09
【審査請求日】2023-04-26
(31)【優先権主張番号】202011385845.9
(32)【優先日】2020-12-01
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】520412486
【氏名又は名称】深▲セン▼市紫光同創電子有限公司
(74)【代理人】
【識別番号】100160691
【弁理士】
【氏名又は名称】田邊 淳也
(74)【代理人】
【識別番号】100205936
【弁理士】
【氏名又は名称】崔 海龍
(74)【代理人】
【識別番号】100132805
【弁理士】
【氏名又は名称】河合 貴之
(72)【発明者】
【氏名】王 先宏
(72)【発明者】
【氏名】梁 愛梅
(72)【発明者】
【氏名】温 長清
(72)【発明者】
【氏名】陸 譲天
【審査官】石田 昌敏
(56)【参考文献】
【文献】米国特許第０７３１７３３３（ＵＳ，Ｂ１）
【文献】特開２００６－２７０１３２（ＪＰ，Ａ）
【文献】特表２０１４－５３１６７３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／００２７１０９（ＵＳ，Ａ１）
【文献】特表２０１０－５３２１４２（ＪＰ，Ａ）
【文献】特開２０００－２４４３０６（ＪＰ，Ａ）
【文献】米国特許出願公開第２００７／０１８８１９３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ １９／００－１９／０９６
(57)【特許請求の範囲】
【請求項1】
レベル変換ユニットとデューティ比ユニットを含み、前記レベル変換ユニットは、入力ノード、所望のレベルを有する出力信号を出力するための出力ノードと、調整入力ノードと、出力信号デューティ比を調整するための調整出力ノードとを含み、
前記デューティ比ユニットは前記調整入力ノードと前記調整出力ノード間に結合され、
前記レベル変換ユニットは、第１ＰＭＯＳ管、第２ＰＭＯＳ管、第３ＰＭＯＳ管、第４ＰＭＯＳ管、第１ＮＭＯＳ管、第２ＮＭＯＳ管および第１インバーターを含み、
前記第１ＰＭＯＳ管のゲートは前記入力ノードにおいて第１ＮＭＯＳ管のゲートに接続され、前記第１ＰＭＯＳ管のソースは第１給電電源に接続され、前記第１ＰＭＯＳ管のドレインは第３ＰＭＯＳ管のソースに接続され、前記第３ＰＭＯＳ管のゲートは前記出力ノードに接続され、前記第３ＰＭＯＳ管のドレインは前記調整入力ノードにおいて第１ＮＭＯＳ管のドレインに接続され、前記第１ＮＭＯＳ管のソースはグランドに接続され、
前記第２ＰＭＯＳ管のゲートは逆方向入力ノードにおいて第２ＮＭＯＳ管のゲートに接続され、前記第２ＰＭＯＳ管のソースは第１給電電源に接続され、前記第２ＰＭＯＳ管のドレインは第４ＰＭＯＳ管のソースに接続され、前記第４ＰＭＯＳ管のゲートは前記調整出力ノードに接続され、前記第４ＰＭＯＳ管のドレインは前記出力ノードにおいて第２ＮＭＯＳ管のドレインに接続され、前記第２ＮＭＯＳ管のソースはグランドに接続され、
前記第１インバーターは前記入力ノードと前記逆方向入力ノード間に直列に接続され、前記第１インバーターは第２給電電源によって給電され、
前記デューティ比ユニットは、第１バッファを含み、
前記第１バッファは、前記調整入力ノードと前記第４ＰＭＯＳ管のゲート間に結合され、前記第１バッファの時間遅延により前記第４ＰＭＯＳ管のドレインに接続される出力ノードの前記出力信号の立ち上がり時間が制御され、前記出力信号のデューティ比を調整するために使用される、ことを特徴とするレベル変換回路。
【請求項2】
調整入力ノードと出力ノード間に結合された帰還ユニットをさらに備え、前記帰還ユニットは、出力信号に対しいて帰還補償を行うために使用される、ことを特徴とする請求項１に記載のレベル変換回路。
【請求項3】
出力端が前記調整入力ノードに接続されたイネーブルユニットをさらに備え、前記イネーブルユニットは、前記レベル変換ユニットの動作を制御するために使用される、ことを特徴とする請求項２に記載のレベル変換回路。
【請求項4】
第２インバーターと第３インバーターをさらに備え、前記第２インバーターの入力端は前記出力ノードに接続され、前記第２インバーターの出力端は前記第３インバーターの入力端に接続される、ことを特徴とする請求項１、２または３のいずれか１項に記載のレベル変換回路。
【請求項5】
前記帰還ユニットは、ゲートが前記調整入力ノードに接続された第５ＮＭＯＳ管を含み、第５ＮＭＯＳ管のソースはグランドに接続され、第５ＮＭＯＳ管のドレインは前記出力ノードに接続される、ことを特徴とする請求項２に記載のレベル変換回路。
【請求項6】
前記イネーブルユニットは、第７ＰＭＯＳ管を含み、前記第７ＰＭＯＳ管のゲートはレベル変換回路のイネーブル信号に接続され、第７ＰＭＯＳ管のソースは第１給電電源に接続され、第７ＰＭＯＳ管のドレインは前記調整入力ノードに接続される、ことを特徴とする請求項３に記載のレベル変換回路。
【請求項7】
前記第２インバーターと第３インバーターはいずれも、第１給電電源とグランド間に直列に接続されたＰＭＯＳ管とＮＭＯＳ管を含み、ここで、前記第２インバーターは第１給電電源とグランド間に直列に接続された第５ＰＭＯＳ管と第３ＮＭＯＳ管を含み、前記第５ＰＭＯＳ管のゲートは前記第３ＮＭＯＳ管のゲートに接続されて第２インバーターの入力端として前記出力ノードに接続され、前記第５ＰＭＯＳ管のドレインは前記第３ＮＭＯＳ管のドレインに接続されて第２インバーターの出力端として前記第３インバーターの入力端に接続され、前記第５ＰＭＯＳ管のソースは第１給電電源に接続され、前記第３ＮＭＯＳ管のソースはグランドに接続され、
前記第３インバーターは、第１給電電源とグランド間に直列に接続された第６ＰＭＯＳ管と第４ＮＭＯＳ管を含み、前記第６ＰＭＯＳ管のゲートは前記第４ＮＭＯＳ管のゲートに接続されて第３インバーターの入力端として前記第２インバーターの出力端に接続され、前記第６ＰＭＯＳ管のドレインは前記第４ＮＭＯＳ管のドレインに接続されて第３インバーターの出力端として使用され、前記第６ＰＭＯＳ管のソースは第１給電電源に接続され、前記第４ＮＭＯＳ管のソースはグランドに接続される、ことを特徴とする請求項４に記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、集積回路チップの技術分野に関し、特に、レベル変換回路に関する。
【背景技術】
【0002】
半導体集積回路では、回路信号が電源パワーアップまたはパワーダウンプロセスであまり安定せず、特に電源供給に複数の電源ドメインを使用する場合、各電源ドレインのパワーアップまたはパワーダウンのタイミングは非同期で制御不能な回路信号につながりやすく、この状況はレベル変換回路で特に顕著で、レベル変換回路の出力信号に直接エラーをもたらし、大きな漏れ問題を発生し、関連デバイスを破壊しやすい。
レベル変換回路は、高電圧レベル変換回路および低電圧レベル変換回路を含み、高電圧レベル変換回路は、低電圧信号を高電圧信号に変換して、低電圧論理の高電圧論理への制御を可能にし、低電圧レベル変換回路は、高電圧信号を低電圧信号に変換して、高電圧論理の低電圧論理への制御を可能にする。
レベル変換回路は、高電圧レベル変換回路および低電圧レベル変換回路を含み、高電圧レベル変換回路は、低電圧信号を高電圧信号に変換して、低電圧論理の高電圧論理への制御を可能にし、低電圧レベル変換回路は、高電圧信号を低電圧信号に変換して、高電圧論理の低電圧論理への制御を可能にする。
【0003】
従来技術におけるレベル変換回路は、４つの高電圧トランジスタから構成され、２つの高電圧ＰＭＯＳ管はプルアップのために使用され、２つの高電圧ＮＭＯＳ管はプルダウンに使用される。２つの高電圧ＮＭＯＳ管のゲートはレベル変換回路の２つの入力端として使用され、入力端電圧は低電圧電位であり、２つの高電圧ＰＭＯＳ管のドレインはレベル変換回路の２つの出力端として使用され、出力端電圧は高電圧電位である。２つの高電圧ＮＭＯＳ管は低電圧で動作するため、２つの高電圧ＮＭＯＳ管のプルダウン能力が弱く、低電圧値がある程度低下するとき、レベル変換回路が動作できなくなり、つまりレベル変換機能が実現できず、変換後の信号立ち上がりと立ち下がりの時間差が非常に大きくなり、ひいては変換後の信号のデューティ比が不合理になることがある。
【発明の概要】
【0004】
本出願の目的は、出力信号品質を向上させるレベル変換回路を提供することができる。
【0005】
上記目的を達成するために、本出願は、レベル変換回路を提供し、それはレベル変換ユニットとデューティ比ユニットを含み、前記レベル変換ユニットは、入力ノードと、所望のレベルを有する出力信号を出力するための出力ノードと、調整入力ノードと、出力信号デューティ比を調整するための調整出力ノードとを含み、前記デューティ比ユニットは前記調整入力ノードと前記調整出力ノード間に結合され、前記デューティ比ユニットは、出力信号のデューティ比を調整するために使用される。
【0006】
好ましくは、調整入力ノードと出力ノード間に結合された帰還ユニットをさらに含み、前記帰還ユニットは、出力信号に対して帰還補償を行うために使用される。
【0007】
好ましくは、出力端が前記調整入力ノードに接続されたイネーブルユニットをさらに含み、前記イネーブルユニットは、前記レベル変換ユニットの動作を制御するために使用される。
【0008】
好ましくは、第２インバーターと第３インバーターをさらに含み、前記第２インバーターの入力端は前記出力ノードに接続され、前記第２インバーターの出力端は前記第３インバーターの入力端に接続される。
【0009】
好ましくは、前記帰還ユニットはＮＭＯＳ管を含む。
【0010】
好ましくは、前記イネーブルユニットはＰＭＯＳ管を含む。
【0011】
好ましくは、前記第２インバーターと第３インバーターはいずれも、第１給電電源とグランド間に直列に接続されたＰＭＯＳ管とＮＭＯＳ管を含む。
【発明の効果】
【0012】
本出願は以下の有益な効果を有する。提供されるレベル変換回路では、そのレベル変換ユニットは所望のレベルを有する出力信号を出力し、レベル変換ユニットでデューティ比ユニットに結合されることにより、レベル変換ユニットのサイズ割合を変更することなく、出力信号のデューティ比を効果的に調整し、さらに出力信号品質を向上させることができる。
【図面の簡単な説明】
【0013】
【図1】本出願の一実施例のレベル変換回路の回路を示す概略図である。
【図2】本出願の別の実施例のレベル変換回路の回路を示す概略図である。
【図3】本出願の別の実施例のレベル変換回路の回路を示す概略図である。
【図4】本出願のさらなる別の実施例のレベル変換回路の回路を示す概略図である。
【発明を実施するための形態】
【0014】
本明細書の目的、技術的解決策および利点をより明確にするために、以下は、本明細書の具体的実施例および対応する添付図面と併せて、本明細書の技術的解決策を明確かつ完全に説明する。明らかに、説明された実施例は本明細書の一部の実施例に過ぎず、すべての実施例ではない。本明細書の実施例に基づいて、当業者は創造的な労働をすることなく得られた他の実施例は、すべて本明細書の保護範囲に含まれる。なお、矛盾しない限り、本出願の実施例および実施例中の特徴は互いに組み合わせることができることに留意されたい。
【0015】
本出願の明細書および特許請求の範囲並びに上記図面における「第１」、「第２」および「第３」などの用語は、異なる対象を区別するために使用され、特定の順序を記述することを意図するものではない。さらに、「含む」およびそれらのあらゆる変形は、非排他的な包含をカバーすることを意図している。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品または装置は、列挙されたステップまたはユニットに限定されず、列挙されていないステップまたはユニット、またはこれらのプロセス、方法、製品または装置に固有である他のステップまたはユニットも含む。
【0016】
本出願の実施例は、レベル変換ユニットとデューティ比ユニットを含むレベル変換回路を提供する。
【0017】
前記レベル変換ユニットは、入力ノード、所望のレベルを有する出力信号を出力するための出力ノード、調整入力ノード、出力信号デューティ比を調整するための調整出力ノードを含み、前記デューティ比ユニットは前記調整入力ノードと調整出力ノード間に結合される。
【0018】
前記デューティ比ユニットは、出力信号のデューティ比を調整するために使用される。
【0019】
本出願のレベル変換回路では、そのレベル変換ユニットは所望のレベルを有する出力信号を出力し、レベル変換ユニットでデューティ比ユニットに結合されることにより、レベル変換ユニットのサイズ割合を変更することなく、出力信号のデューティ比を効果的に調整し、さらに出力信号品質を向上させることができる。
【0020】
一実施例では、前記レベル変換ユニットは、第１ＰＭＯＳ管、第２ＰＭＯＳ管、第３ＰＭＯＳ管、第４ＰＭＯＳ管、第１ＮＭＯＳ管、第２ＮＭＯＳ管および第１インバーターを含む。
【0021】
前記第１ＰＭＯＳ管のゲートは前記入力ノードにおいて第１ＮＭＯＳ管のゲートに接続され、前記第１ＰＭＯＳ管のソースは第１給電電源に接続され、第１ＰＭＯＳ管のドレインは第３ＰＭＯＳ管のソースに接続され、第３ＰＭＯＳ管のゲートは前記出力ノードに接続され、第３ＰＭＯＳ管のドレインは前記調整入力ノードにおいて第１ＮＭＯＳ管のドレインに接続され、第１ＮＭＯＳ管のソースはグランドに接続される。
【0022】
前記第２ＰＭＯＳ管のゲートは逆方向入力ノードにおいて第２ＮＭＯＳ管のゲートに接続され、前記第２ＰＭＯＳ管のソースは第１給電電源に接続され、第２ＰＭＯＳ管のドレインは第４ＰＭＯＳ管のソースに接続され、第４ＰＭＯＳ管のゲートは前記調整出力ノードに接続され、第４ＰＭＯＳ管のドレインは前記出力ノードにおいて第２ＮＭＯＳ管のドレインに接続され、第２ＮＭＯＳ管のソースはグランドに接続される。
【0023】
前記第１インバーターは前記入力ノードと前記逆方向入力ノード間に直列に接続され、第１インバーターは第２給電電源によって給電され、ここで、前記第１インバーターは第２給電電源とグランド間に直列に接続されたＰＭＯＳ管とＮＭＯＳ管を含む。
【0024】
一実施例では、前記デューティ比ユニットは第１バッファを含み、第１バッファは時間遅延によって出力信号のデューティ比を調整する。ここで、第１バッファは第１給電電源によって給電される。
【0025】
一実施例では、レベル変換回路は出力信号に対して帰還補償を行うための帰還ユニットをさらに含み、前記帰還ユニットは前記調整入力ノードと出力ノード間に結合される。
【0026】
好ましくは、前記帰還ユニットは第５ＮＭＯＳ管を含む。前記第５ＮＭＯＳ管のゲートは前記調整入力ノードに接続され、第５ＮＭＯＳ管のソースはグランドに接続され、第５ＮＭＯＳ管のドレインは前記出力ノードに接続される。帰還ユニットを設けることで、複数の給電電源の場合、出力信号に対して帰還補償を行うことができ、出力ノードの出力のハイ・ローレベルエラーの現象を回避することができる。
【0027】
一実施例では、レベル変換回路は、前記レベル変換ユニットの動作を制御するためのイネーブルユニットをさらに含み、前記イネーブルユニットの出力端は前記調整入力ノードに接続される。前記イネーブルユニットが有効になると、前記レベル変換ユニットの入力信号が遮断され、前記レベル変換ユニットが動作できなくなる。
【0028】
好ましくは、前記イネーブルユニットは第７ＰＭＯＳ管を含む。前記第７ＰＭＯＳ管のゲートはレベル変換回路のイネーブル信号に接続され、第７ＰＭＯＳ管のソースは第１給電電源に接続され、第７ＰＭＯＳ管のドレインは前記調整入力ノードに接続される。イネーブル信号はローレベルである場合、レベル変換ユニットの入力信号が遮断され、レベル変換回路が動作できなくなり、イネーブル信号がハイレベルである場合、レベル変換回路が正常に動作する。
【0029】
上記各実施例の基に、レベル変換回路は、第２インバーターと第３インバーターをさらに含み、前記第２インバーターの入力端は出力ノードに接続され、前記第２インバーターの出力端は前記第３インバーターの入力端に接続される。２段のインバーターを追加することにより、出力信号を整形することができ、出力信号品質をさらに向上させることができる。
【0030】
好ましくは、第２インバーターは、第１給電電源とグランド間に直列に接続された第５ＰＭＯＳ管と第３ＮＭＯＳ管を含み、第５ＰＭＯＳ管のゲートは第３ＮＭＯＳ管のゲートに接続されて第２インバーターの入力端として前記出力ノードに接続され、第５ＰＭＯＳ管のドレインは第３ＮＭＯＳ管のドレインに接続されて第２インバーターの出力端として前記第３インバーターの入力端に接続され、第５ＰＭＯＳ管のソースは第１給電電源に接続され、第３ＮＭＯＳ管のソースはグランドに接続される。
【0031】
好ましくは、第３インバーターは、第１給電電源とグランド間に直列に接続された第６ＰＭＯＳ管と第４ＮＭＯＳ管を含み、第６ＰＭＯＳ管のゲートは第４ＮＭＯＳ管のゲートに接続されて第３インバーターの入力端として前記第２インバーターの出力端に接続され、第６ＰＭＯＳ管のドレインは第４ＮＭＯＳ管のドレインに接続されて第３インバーターの出力端として使用され、第６ＰＭＯＳ管のソースは第１給電電源に接続され、第４ＮＭＯＳ管のソースはグランドに接続される。
【0032】
図１に示すように、本出願の実施例が提供するレベル変換回路は、レベル変換ユニットとデューティ比ユニットを含み、前記レベル変換ユニットは、入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
前記レベル変換ユニットは、第１ＰＭＯＳ管Ｐ１、第２ＰＭＯＳ管Ｐ２、第３ＰＭＯＳ管Ｐ３、第４ＰＭＯＳ管Ｐ４、第１ＮＭＯＳ管Ｎ１、第２ＮＭＯＳ管Ｎ２と第１インバーターＩ１から構成される。
前記レベル変換ユニットは、第１ＰＭＯＳ管Ｐ１、第２ＰＭＯＳ管Ｐ２、第３ＰＭＯＳ管Ｐ３、第４ＰＭＯＳ管Ｐ４、第１ＮＭＯＳ管Ｎ１、第２ＮＭＯＳ管Ｎ２と第１インバーターＩ１から構成される。
【0033】
第１ＰＭＯＳ管Ｐ１のゲートは入力ノードＩＮにおいて第１ＮＭＯＳ管Ｎ１のゲートに接続され、第１ＰＭＯＳ管Ｐ１のソースは第１給電電源ＶＤＤＨに接続され、第１ＰＭＯＳ管Ｐ１のドレインは第３ＰＭＯＳ管Ｐ３のソースに接続され、第３ＰＭＯＳ管Ｐ３のゲートは出力ノードＯＵＴに接続され、第３ＰＭＯＳ管Ｐ３のドレインは調整入力ノードＡにおいて第１ＮＭＯＳ管Ｎ１のドレインに接続され、第１ＮＭＯＳ管Ｎ１のソースはグランドＧＮＤに接続される。
【0034】
第２ＰＭＯＳ管Ｐ２のゲートは逆方向入力ノードＩＮＢにおいて第２ＮＭＯＳ管Ｎ２のゲートに接続され、第２ＰＭＯＳ管Ｐ２のソースは第１給電電源ＶＤＤＨに接続され、第２ＰＭＯＳ管Ｐ２のドレインは第４ＰＭＯＳ管Ｐ４のソースに接続され、第４ＰＭＯＳ管Ｐ４のゲートは調整出力ノードＢに接続され、第４ＰＭＯＳ管Ｐ４のドレインは出力ノードＯＵＴにおいて第２ＮＭＯＳ管Ｐ２のドレインに接続され、第２ＮＭＯＳ管Ｎ２のソースはグランドＧＮＤに接続される。
【0035】
前記第１インバーターＩ１は前記入力ノードＩＮと逆方向入力ノードＩＮＢ間に直列に接続され、第１インバーターＩ１は第２給電電源ＶＤＤＬによって給電され、ここで、前記第１インバーターＩ１はＰＭＯＳ管とＮＭＯＳ管を含み、このＰＭＯＳ管のゲートはＮＭＯＳ管のゲートに接続されて第１インバーターＩ１の入力端として使用され、第１インバーターＩ１の入力端は入力ノードＩＮに接続され、このＰＭＯＳ管のドレインはＮＭＯＳ管のドレインに接続されて第１インバーターＩ１の出力端として使用され、第１インバーターＩ１の出力端は逆方向入力ノードＩＮＢに接続され、このＰＭＯＳ管のソースは第２給電電源ＶＤＤＬに接続され、ＮＭＯＳ管のソースはグランドＧＮＤに接続される。
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延によって出力信号のデューティ比を調整する。
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延によって出力信号のデューティ比を調整する。
【0036】
具体的に、入力ノードＩＮがハイレベルであるとき、第１ＮＭＯＳ管Ｎ１が導通し、第１ＮＭＯＳ管Ｎ１のドレインはローレベルであり、このローレベルにより第１バッファＢＵＦ１を介して第４ＰＭＯＳ管Ｐ４が導通し、また、入力ノードＩＮのハイレベルにより第１インバーターＩ１の逆方向（逆方向入力ノードがローレベル）で第２ＰＭＯＳ管Ｐ２が導通し、入力信号が第２ＰＭＯＳ管Ｐ２に到達するゲート信号伝送経路は、入力信号が第４ＰＭＯＳ管Ｐ４に到達するゲート信号伝送経路より短いため、第２ＰＭＯＳ管Ｐ２のゲートローレベル信号が第４ＰＭＯＳ管Ｐ４のゲートローレベル信号よりもはやく到達しているため、出力ノードＯＵＴの出力信号立ち上がり時間が第１バッファＢＵＦ１の時間遅延によって制御され、出力信号の立ち上がり時間がデューティ比を直接に影響し、出力信号デューティ比を調整する目的を達成し、レベル変換ユニットトランジスタのサイズを変更することなく出力信号品質を向上させることができる。
【0037】
ここで、前記レベル変換ユニットの出力ノードＯＵＴは、レベル変換回路の総出力ノードである。
【0038】
前記第１給電電源ＶＤＤＨは回路アプリケーションに応じて３．３Ｖ、５Ｖに構成可能であり、前記第２給電電源ＶＤＤＬは回路アプリケーションに応じて１．２Ｖ、１．３５Ｖ、１．５Ｖ、１．８Ｖに構成可能である。
【0039】
図２に示すように、本出願の実施例が提供するレベル変換回路は、レベル変換ユニット、デューティ比ユニットおよび帰還ユニットを含み、前記レベル変換ユニットは入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
【0040】
前記レベル変換ユニットは、第１ＰＭＯＳ管Ｐ１、第２ＰＭＯＳ管Ｐ２、第３ＰＭＯＳ管Ｐ３、第４ＰＭＯＳ管Ｐ４、第１ＮＭＯＳ管Ｎ１、第２ＮＭＯＳ管Ｎ２と第１インバーターＩ１から構成される。
【0041】
第１ＰＭＯＳ管Ｐ１のゲートは入力ノードＩＮにおいて第１ＮＭＯＳ管Ｎ１のゲートに接続され、第１ＰＭＯＳ管Ｐ１のソースは第１給電電源ＶＤＤＨに接続され、第１ＰＭＯＳ管Ｐ１のドレインは第３ＰＭＯＳ管Ｐ３のソースに接続され、第３ＰＭＯＳ管Ｐ３のゲートは出力ノードＯＵＴに接続され、第３ＰＭＯＳ管Ｐ３のドレインは調整入力ノードＡにおいて第１ＮＭＯＳ管Ｎ１のドレインに接続され、第１ＮＭＯＳ管Ｎ１のソースはグランドＧＮＤに接続される。
【0042】
第２ＰＭＯＳ管Ｐ２のゲートは逆方向入力ノードＩＮＢにおいて第２ＮＭＯＳ管Ｎ２のゲートに接続され、第２ＰＭＯＳ管Ｐ２のソースは第１給電電源ＶＤＤＨに接続され、第２ＰＭＯＳ管Ｐ２のドレインは第４ＰＭＯＳ管Ｐ４のソースに接続され、第４ＰＭＯＳ管Ｐ４のゲートは調整出力ノードＢに接続され、第４ＰＭＯＳ管Ｐ４のドレインは出力ノードＯＵＴにおいて第２ＮＭＯＳ管Ｎ２のドレインに接続され、第２ＮＭＯＳ管Ｎ２のソースはグランドＧＮＤに接続される。
【0043】
前記第１インバーターＩ１は前記入力ノードＩＮと逆方向入力ノードＩＮＢ間に直列に接続され、第１インバーターＩ１は第２給電電源ＶＤＤＬによって給電され、ここで、前記第１インバーターＩ１はＰＭＯＳ管およびＮＭＯＳ管を含み、このＰＭＯＳ管のゲートはＮＭＯＳ管のゲートに接続されて第１インバーターＩ１の入力端として使用され、第１インバーターＩ１の入力端は入力ノードＩＮに接続され、このＰＭＯＳ管のドレインはＮＭＯＳ管のドレインに接続されて第１インバーターＩ１の出力端として使用され、第１インバーターＩ１の出力端は逆方向入力ノードＩＮＢに接続され、このＰＭＯＳ管のソースは第２給電電源ＶＤＤＬに接続され、ＮＭＯＳ管のソースはグランドＧＮＤに接続される。
【0044】
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延により出力信号のデューティ比を調整する。
【0045】
前記帰還ユニットは第５ＮＭＯＳ管Ｎ５を含み、第５ＮＭＯＳ管Ｎ５のゲートは調整入力ノードＡに接続され、第５ＮＭＯＳ管Ｎ５のドレインは出力ノードＯＵＴに接続され、第５ＮＭＯＳ管Ｎ５のソースはグランドＧＮＤに接続される。
【0046】
具体的に、レベル変換ユニットの第１ＰＭＯＳ管Ｐ１、第３ＰＭＯＳ管Ｐ３、第１ＮＭＯＳ管Ｎ１は、第２ＰＭＯＳ管Ｐ２、第４ＰＭＯＳ管Ｐ４、第２ＮＭＯＳ管Ｎ２に対称であり、つまり第１ＮＭＯＳ管Ｎ１のドレインレベル、第２ＮＭＯＳ管Ｎ２のドレインレベルは反対であり、複数の電源によって給電されて電源パワーアップまたはパワーダウンのタイミングが非同期になると、前記帰還ユニットは、出力ノードＯＵＴからハイローレベル状態が決定されたレベル信号を出力するように、出力信号に対して帰還補償を行う。
図３に示すように、本出願の実施例が提供するレベル変換回路は、レベル変換ユニット、デューティ比ユニット、帰還ユニットおよびイネーブルユニットを含み、前記レベル変換ユニットは入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
図３に示すように、本出願の実施例が提供するレベル変換回路は、レベル変換ユニット、デューティ比ユニット、帰還ユニットおよびイネーブルユニットを含み、前記レベル変換ユニットは入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
【0047】
前記レベル変換ユニットは、第１ＰＭＯＳ管Ｐ１、第２ＰＭＯＳ管Ｐ２、第３ＰＭＯＳ管Ｐ３、第４ＰＭＯＳ管Ｐ４、第１ＮＭＯＳ管Ｎ１、第２ＮＭＯＳ管Ｎ２と第１インバーターＩ１から構成される。
【0048】
第１ＰＭＯＳ管Ｐ１のゲートは入力ノードＩＮにおいて第１ＮＭＯＳ管Ｎ１のゲートに接続され、第１ＰＭＯＳ管Ｐ１のソースは第１給電電源ＶＤＤＨに接続され、第１ＰＭＯＳ管Ｐ１のドレインは第３ＰＭＯＳ管Ｐ３のソースに接続され、第３ＰＭＯＳ管Ｐ３のゲートは出力ノードＯＵＴに接続され、第３ＰＭＯＳ管Ｐ３のドレインは調整入力ノードＡにおいて第１ＮＭＯＳ管Ｎ１のドレインに接続され、第１ＮＭＯＳ管Ｎ１のソースはグランドＧＮＤに接続される。
【0049】
第２ＰＭＯＳ管Ｐ２のゲートは逆方向入力ノードＩＮＢにおいて第２ＮＭＯＳ管Ｎ２のゲートに接続され、第２ＰＭＯＳ管Ｐ２のソースは第１給電電源ＶＤＤＨに接続され、第２ＰＭＯＳ管Ｐ２のドレインは第４ＰＭＯＳ管Ｐ４のソースに接続され、第４ＰＭＯＳ管Ｐ４のゲートは調整出力ノードＢに接続され、第４ＰＭＯＳ管Ｐ４のドレインは出力ノードＯＵＴにおいて第２ＮＭＯＳ管Ｎ２のドレインに接続され、第２ＮＭＯＳ管Ｎ２のソースはグランドＧＮＤに接続される。
【0050】
前記第１インバーターＩ１は前記入力ノードＩＮと逆方向入力ノードＩＮＢ間に直列に接続され、第１インバーターＩ１は第２給電電源ＶＤＤＬによって給電され、ここで、前記第１インバーターＩ１はＰＭＯＳ管とＮＭＯＳ管を含み、このＰＭＯＳ管のゲートはＮＭＯＳ管のゲートに接続されて第１インバーターＩ１の入力端として使用され、第１インバーターＩ１の入力端は入力ノードＩＮに接続され、このＰＭＯＳ管のドレインはＮＭＯＳ管のドレインに接続されて第１インバーターＩ１の出力端として使用され、第１インバーターＩ１の出力端は逆方向入力ノードＩＮＢに接続され、このＰＭＯＳ管のソースは第２給電電源ＶＤＤＬに接続され、ＮＭＯＳ管のソースはグランドＧＮＤに接続される。
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延により出力信号のデューティ比を調整する。
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延により出力信号のデューティ比を調整する。
【0051】
前記帰還ユニットは第５ＮＭＯＳ管Ｎ５を含み、第５ＮＭＯＳ管Ｎ５のゲートは調整入力ノードＡに接続され、第５ＮＭＯＳ管Ｎ５のドレインは出力ノードＯＵＴに接続され、第５ＮＭＯＳ管Ｎ５のソースはグランドＧＮＤン接続される。
【0052】
前記イネーブルユニットは第７ＰＭＯＳ管Ｐ７を含み、第７ＰＭＯＳ管Ｐ７のゲートはイネーブル信号ＥＮに接続され、第７ＰＭＯＳ管Ｐ７のソースは第１給電電源ＶＤＤＨに接続され、第７ＰＭＯＳ管Ｐ７のドレインは調整入力ノードＡに接続される。
【0053】
イネーブル信号ＥＮがローレベルである場合、第７ＰＭＯＳ管Ｐ７が導通して第５ＮＭＯＳ管Ｎ５のゲートをプルアップし、第５ＮＭＯＳ管Ｎ５のドレインがプルダウンされ、出力ノードＯＵＴがローレベルになり、２段のインバーターを経った後、レベル変換回路の出力がローレベルになり、この時点で入力ノードＩＮがハイレベルであるかローレベルであるかに関わらず、出力信号が常にローレベルであり、イネーブル信号ＥＮがハイレベルである場合、第７ＰＭＯＳ管Ｐ７がカットオフされて動作せず、入力ノードＩＮの入力信号を遮断しなくなり、この時点でレベル変換回路が正常に動作する。
【0054】
図４に示すように、本出願の実施例が提供するレベル変換回路は、レベル変換ユニット、デューティ比ユニット、帰還ユニット、イネーブルユニット、第２インバーターおよび第３インバーターを含み、
前記レベル変換ユニットは入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
前記レベル変換ユニットは入力ノードＩＮ、逆方向入力ノードＩＮＢ、出力ノードＯＵＴ、調整入力ノードＡおよび調整出力ノードＢを含む。
【0055】
前記レベル変換ユニットは第１ＰＭＯＳ管Ｐ１、第２ＰＭＯＳ管Ｐ２、第３ＰＭＯＳ管Ｐ３、第４ＰＭＯＳ管Ｐ４、第１ＮＭＯＳ管Ｎ１、第２ＮＭＯＳ管Ｎ２と第１インバーターＩ１から構成される。
【0056】
第１ＰＭＯＳ管Ｐ１のゲートは入力ノードＩＮにおいて第１ＮＭＯＳ管Ｎ１のゲートに接続され、第１ＰＭＯＳ管Ｐ１のソースは第１給電電源ＶＤＤＨに接続され、第１ＰＭＯＳ管Ｐ１のドレインは第３ＰＭＯＳ管Ｐ３のソースに接続され、第３ＰＭＯＳ管Ｐ３のゲートは出力ノードＯＵＴに接続され、第３ＰＭＯＳ管Ｐ３のドレインは調整入力ノードＡにおいて第１ＮＭＯＳ管Ｎ１のドレインに接続され、第１ＮＭＯＳ管Ｎ１のソースはグランドＧＮＤに接続される。
【0057】
第２ＰＭＯＳ管Ｐ２のゲートは逆方向入力ノードＩＮＢにおいて第２ＮＭＯＳ管Ｎ２のゲートに接続され、第２ＰＭＯＳ管Ｐ２のソースは第１給電電源ＶＤＤＨに接続され、第２ＰＭＯＳ管Ｐ２のドレインは第４ＰＭＯＳ管Ｐ４のソースに接続され、第４ＰＭＯＳ管Ｐ４のゲートは調整出力ノードＢに接続され、第４ＰＭＯＳ管Ｐ４のドレインは出力ノードＯＵＴにおいて第２ＮＭＯＳ管Ｎ２のドレインに接続され、第２ＮＭＯＳ管Ｎ２のソースはグランドＧＮＤに接続される。
【0058】
前記第１インバーターＩ１は前記入力ノードＩＮと逆方向入力ノードＩＮＢ間に直列に接続され、第１インバーターＩ１は第２給電電源ＶＤＤＬによって給電され、ここで、前記第１インバーターＩ１はＰＭＯＳ管およびＮＭＯＳ管を含み、このＰＭＯＳ管のゲートはＮＭＯＳ管のゲートに接続されて第１インバーターＩ１の入力端として使用され、第１インバーターＩ１の入力端は入力ノードＩＮに接続され、このＰＭＯＳ管のドレインはＮＭＯＳ管のドレインに接続されて第１インバーターＩ１の出力端として使用され、第１インバーターＩ１の出力端は逆方向入力ノードＩＮＢに接続され、このＰＭＯＳ管のソースは第２給電電源ＶＤＤＬに接続され、ＮＭＯＳ管のソースはグランドＧＮＤに接続される。
【0059】
前記デューティ比ユニットは第１バッファＢＵＦ１を含み、第１バッファＢＵＦ１は調整入力ノードＡと調整出力ノードＢ間に結合され、第１給電電源ＶＤＤＨによって給電され、第１バッファＢＵＦ１の時間遅延により出力信号のデューティ比を調整する。
【0060】
前記帰還ユニットは、第５ＮＭＯＳ管Ｎ５を含み、第５ＮＭＯＳ管Ｎ５のゲートは調整入力ノードＡに接続され、第５ＮＭＯＳ管Ｎ５のドレインは出力ノードＯＵＴに接続され、第５ＮＭＯＳ管Ｎ５のソースはグランドＧＮＤに接続される。
【0061】
前記イネーブルユニットは第７ＰＭＯＳ管Ｐ７を含み、第７ＰＭＯＳ管Ｐ７のゲートはイネーブル信号ＥＮに接続され、第７ＰＭＯＳ管Ｐ７のソースは第１給電電源ＶＤＤＨに接続され、第７ＰＭＯＳ管Ｐ７のドレインは調整入力ノードＡに接続される。
【0062】
前記第２インバーターの入力端は出力ノードＯＵＴに接続され、前記第２インバーターの出力端は前記第３インバーターの入力端に接続される。２段のインバーターを追加することにより、出力信号を整形することができ、出力信号品質をさらに向上させることができる。
【0063】
第２インバーターＩ２は第５ＰＭＯＳ管Ｐ５と第３ＮＭＯＳ管Ｎ３を含み、第５ＰＭＯＳ管Ｐ５のゲートは第３ＮＭＯＳ管Ｎ３のゲートに接続されて第２インバーターＩ２の入力端として前記出力ノードＯＵＴに接続され、第５ＰＭＯＳ管Ｐ５のドレインは第３ＮＭＯＳ管Ｎ３のドレインに接続されて第２インバーターＩ２の出力端として前記第３インバーターＩ３の入力端に接続され、第５ＰＭＯＳ管Ｐ５のソースは第１給電電源ＶＤＤＨに接続され、第３ＮＭＯＳ管Ｎ３のソースはグランドＧＮＤに接続される。
【0064】
第３インバーターＩ３は第６ＰＭＯＳ管Ｐ６と第４ＮＭＯＳ管Ｎ４を含み、第６ＰＭＯＳ管Ｐ６のゲートは第４ＮＭＯＳ管Ｎ４のゲートに接続されて第３インバーターＩ３の入力端として前記第２インバーターＩ２の出力端に接続され、第６ＰＭＯＳ管Ｐ６のドレインは第４ＮＭＯＳ管Ｎ４のドレインに接続されて第３インバーターＩ３の出力端として使用され、第６ＰＭＯＳ管Ｐ６のソースは第１給電電源ＶＤＤＨに接続され、第４ＮＭＯＳ管Ｎ４のソースはグランドＧＮＤに接続される。
【0065】
ここで、前記第３インバーターＩ３の出力端はレベル変換回路の総出力ノードＯＵＴ’である。
【0066】
本出願の実施例のレベル変換ユニットの動作プロセスは以下のとおりである。
入力ノードＩＮの入力信号がローレベルである場合、第１ＰＭＯＳ管Ｐ１が導通し、第１ＮＭＯＳ管Ｎ１がカットオフされ、入力信号（ローレベル）が第１インバーターＩ１を経った後ハイレベルになり、このハイレベルにより第２ＰＭＯＳ管Ｐ２がカットオフされ、第２ＮＭＯＳ管Ｎ２が導通しているため、第２ＮＭＯＳ管Ｎ２のドレインはローレベルになり（プルダウン）、さらに第３ＰＭＯＳ管Ｐ３が導通し、第３ＰＭＯＳ管Ｐ３のドレインはハイレベルになり（プルアップ）、第１バッファＢＵＦ１を経った後第４ＰＭＯＳ管Ｐ４がカットオフされ、第２ＮＭＯＳ管Ｎ２のドレインのローレベルをさらに保証し、２段のインバーター（Ｉ２、Ｉ３）を経った後、総出力ノードＯＵＴ’はローレベルになる。
入力ノードＩＮの入力信号がローレベルである場合、第１ＰＭＯＳ管Ｐ１が導通し、第１ＮＭＯＳ管Ｎ１がカットオフされ、入力信号（ローレベル）が第１インバーターＩ１を経った後ハイレベルになり、このハイレベルにより第２ＰＭＯＳ管Ｐ２がカットオフされ、第２ＮＭＯＳ管Ｎ２が導通しているため、第２ＮＭＯＳ管Ｎ２のドレインはローレベルになり（プルダウン）、さらに第３ＰＭＯＳ管Ｐ３が導通し、第３ＰＭＯＳ管Ｐ３のドレインはハイレベルになり（プルアップ）、第１バッファＢＵＦ１を経った後第４ＰＭＯＳ管Ｐ４がカットオフされ、第２ＮＭＯＳ管Ｎ２のドレインのローレベルをさらに保証し、２段のインバーター（Ｉ２、Ｉ３）を経った後、総出力ノードＯＵＴ’はローレベルになる。
【0067】
入力ノードＩＮの入力信号がハイレベルである場合、第１ＰＭＯＳ管Ｐ１がカットオフされ、第１ＮＭＯＳ管Ｎ１が導通し、入力信号（ハイレベル）が第１インバーターＩ１を経った後ローレベルになり、このローレベルにより第２ＰＭＯＳ管Ｐ２が導通し、第２ＮＭＯＳ管Ｎ２がカットオフされ、第１ＮＭＯＳ管Ｎ１が導通し、第１ＮＭＯＳ管Ｎ１のドレインがローレベルになり（プルダウン）、さらに第５ＮＭＯＳ管Ｎ５がカットオフされ、第１バッファＢＵＦ１を経って第４ＰＭＯＳ管Ｐ４が導通しているため、第４ＰＭＯＳ管Ｐ４のドレインがハイレベルになり（プルアップ）、このハイレベルにより第３ＰＭＯＳ管Ｐ３がカットオフされ、第１ＮＭＯＳ管Ｎ１のドレインのローレベル（プルダウン）を保証し、第４ＰＭＯＳ管Ｐ４のドレインハイレベルが２段のインバーター（Ｉ２、Ｉ３）を経った後、総出力ノードＯＵＴ’がハイレベルになる。
【0068】
イネーブル信号ＥＮがローレベルである場合、第７ＰＭＯＳ管Ｐ７が導通して第５ＮＭＯＳ管Ｎ５のゲートがプルアップされ、第５ＮＭＯＳ管Ｎ５のドレインがプルダウンされ、出力ノードＯＵＴがローレベルになり、２段のインバーターを経った後、レベル変換回路の出力がローレベルになり、この時点で入力ノードＩＮがハイレベルであるかローレベルであるかに関わらず、出力信号が常にローレベルであり、イネーブル信号ＥＮがハイレベルである場合、第７ＰＭＯＳ管Ｐ７がカットオフされ動作しなく、入力ノードＩＮの入力信号は遮断役割を果たさず、このときレベル変換回路は正常に動作する。
【0069】
レベル変換ユニットの第１ＰＭＯＳ管Ｐ１、第３ＰＭＯＳ管Ｐ３、第１ＮＭＯＳ管Ｎ１は、第２ＰＭＯＳ管Ｐ２、第４ＰＭＯＳ管Ｐ４、第２ＮＭＯＳ管Ｎ２に対称であり、つまり、第１ＮＭＯＳ管Ｎ１のドレインレベルと第２ＮＭＯＳ管Ｎ２のドレインレベルが逆であり、複数の電源によって給電され電源パワーアップまたはパワーダウンのタイミングと同期しない場合、前記帰還ユニットは、出力ノードＯＵＴのハイ・ロー状態が決定されたレベル信号を出力するように、出力信号に対して帰還補償を行う。
【0070】
入力ノードＩＮがハイレベルである場合、第１ＮＭＯＳ管Ｎ１が導通し、第１ＮＭＯＳ管Ｎ１のドレインがローレベルになり、このローレベルが第１バッファＢＵＦ１を経って第４ＰＭＯＳ管Ｐ４が導通し、さらに、入力ノードＩＮのハイレベルが第１インバーターＩ１で反転した後（逆方向入力ノードがローレベル）第２ＰＭＯＳ管Ｐ２が導通し、入力信号が第２ＰＭＯＳ管Ｐ２に到達するゲート信号伝送経路は、入力信号が第４ＰＭＯＳ管Ｐ４に到達するゲート信号伝送経路よりも短いため、第２ＰＭＯＳ管Ｐ２のゲートローレベル信号が第４ＰＭＯＳ管Ｐ４のゲートローレベル信号よりも早く到達しているため、出力ノードＯＵＴの出力信号の立ち上がり時間が第１バッファＢＵＦ１の時間遅延によって制御され、出力信号の立ち上がり時間がデューティ比を直接に影響し、出力信号デューティ比を調整する目的を達成し、レベル変換ユニットトランジスタのサイズを変更することなく、出力信号品質を向上させることができる。
【0071】
以上は本出願の実施形態に過ぎず、当業者にとって、本出願の創作思想から逸脱しない前提下でなされた改良は、すべて本出願の保護範囲に含まれるべきである。
【図1】
【図2】
【図3】
【図4】
