特許 7550365 パワー半導体素子及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-05

(45)【発行日】2024-09-13

(54)【発明の名称】パワー半導体素子及びその製造方法

(51)【国際特許分類】

   H01L 29/12 20060101AFI20240906BHJP

   H01L 29/78 20060101ALI20240906BHJP

   H01L 29/06 20060101ALI20240906BHJP

   H01L 21/336 20060101ALI20240906BHJP

   H01L 29/24 20060101ALI20240906BHJP

   H01L 29/16 20060101ALI20240906BHJP

   H01L 29/66 20060101ALI20240906BHJP

   H01L 21/02 20060101ALI20240906BHJP

   H01L 21/425 20060101ALI20240906BHJP

   H01L 21/265 20060101ALI20240906BHJP

   H01L 21/76 20060101ALI20240906BHJP

【ＦＩ】

H01L29/78 652T

H01L29/78 653A

H01L29/06 301V

H01L29/78 658K

H01L29/78 652J

H01L29/78 652H

H01L29/06 301D

H01L29/78 652C

H01L29/78 652G

H01L29/78 658A

H01L29/78 658E

H01L29/24

H01L29/16

H01L29/66 T

H01L21/02 B

H01L21/425

H01L21/265 J

H01L21/265 R

H01L21/265 F

H01L21/265 V

H01L21/76 R

【請求項の数】 10

(21)【出願番号】P 2021066700

(22)【出願日】2021-04-09

(62)【分割の表示】P 2020098269の分割

【原出願日】2020-06-05

(65)【公開番号】P2021192424

(43)【公開日】2021-12-16

【審査請求日】2023-05-31

(73)【特許権者】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(73)【特許権者】

【識別番号】308035117

【氏名又は名称】株式会社イオンテクノセンター

(74)【代理人】

【識別番号】100094525

【弁理士】

【氏名又は名称】土井 健二

(74)【代理人】

【識別番号】100094514

【弁理士】

【氏名又は名称】林 恒徳

(74)【代理人】

【識別番号】100105337

【弁理士】

【氏名又は名称】眞鍋 潔

(72)【発明者】

【氏名】三井田 高

(72)【発明者】

【氏名】倉知 郁生

【審査官】杉山 芳弘

(56)【参考文献】

【文献】国際公開第２０１９／２３９６３２（ＷＯ，Ａ１）

【文献】国際公開第２０１８／２２５６００（ＷＯ，Ａ１）

【文献】特表２００８－５１３９７５（ＪＰ，Ａ）

【文献】特開２０２０－０７４４４３（ＪＰ，Ａ）

【文献】TETZNER et.al，Selective area isolation of β-Ga2O3 using multiple energy nitrogen ion implantation，Appl. Phys. Lett.，米国，AIP，2018年10月22日，Vol.113, Issue 17，172104-1～172104-5，http://doi.org/10.1063/1.5046139

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／２４

Ｈ０１Ｌ ２９／１６

Ｈ０１Ｌ ２９／６６

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／４２５

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／７６

(57)【特許請求の範囲】

【請求項1】

第一導電型のドレイン層と、前記ドレイン層より不純物濃度の低い前記第一導電型のドリフト層を有する酸化ガリウム基板と、
前記ドリフト層に直接接合し、前記第一導電型と反対導電型の第二導電型のＳｉ基板とを有し、
前記Ｓｉ基板は少なくとも前記ドリフト層に達するトレンチを有し、
前記トレンチの少なくとも内側の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を埋め込むトレンチゲート電極と、
前記トレンチゲート電極の底部の前記ゲート絶縁膜の下の前記ドリフト層に窒素ドープした電流分離層を有し、そして、
前記Ｓｉ基板の前記ドリフト層との接合面とは反対側の表面側に設けられた前記第一導電型のソース領域と、
前記ソース領域に接続するソース電極と、
前記ドレイン層に接続するドレイン電極を有するパワー半導体素子。

【請求項2】

更に、前記Ｓｉ基板の前記ドリフト層との接合面とは反対側の表面側に設けられた前記第二導電型の基板コンタクト領域を有し、前記基板コンタクト領域に前記ソース電極が接続される、請求項１に記載のパワー半導体素子。

【請求項3】

前記電流分離層は前記トレンチゲート電極の底部の隅に対し０．１μｍ以上外側に広がり囲むように形成され、
前記電流分離層の深さは前記トレンチゲート電極の底部から０．２μｍ乃至０．８μｍである請求項１に記載のパワー半導体素子。

【請求項4】

前記トレンチゲート電極の先端部が前記ゲート絶縁膜を介して少なくとも前記ドリフト層に達している請求項１または請求項２に記載のパワー半導体素子。

【請求項5】

複数の前記トレンチゲート電極が前記Ｓｉ基板内に平行に設けられ、
前記トレンチゲート電極の間に挟まれた前記Ｓｉ基板の水平方向の幅が１．５μｍ以下である請求項３に記載のパワー半導体素子。

【請求項6】

第一導電型のドレイン層上に前記第一導電型の酸化ガリウムドリフト層をエピタキシャル成長させた酸化ガリウム基板の前記酸化ガリウムドリフト層側の表面と、前記第一導電型と反対導電型の第二導電型のＳｉ基板の表面を、前記酸化ガリウム基板と前記Ｓｉ基板を相対して直接接合により合体させ、
前記Ｓｉ基板に、前記酸化ガリウムドリフト層との接合面とは反対側の表面から少なくとも前記酸化ガリウムドリフト層に達するトレンチを形成し、
前記トレンチの少なくとも内側の表面にゲート絶縁膜を形成し、
前記トレンチの底部の前記ゲート絶縁膜の下の前記酸化ガリウムドリフト層に窒素をイオン注入して電流分離層を形成し、
前記トレンチの内部をトレンチゲート電極で埋め込むパワー半導体素子の製造方法。

【請求項7】

前記合体させた後で前記トレンチを形成する前に、前記Ｓｉ基板を０．５μｍ乃至１．２μｍの厚さまで研磨する、請求項６に記載のパワー半導体素子の製造方法。

【請求項8】

前記電流分離層を形成する際に、前記窒素を傾斜イオン注入する請求項６に記載のパワー半導体素子の製造方法。

【請求項9】

前記電流分離層が、前記トレンチゲート電極の底部の隅に対し０．１μｍ以上外側に広がり、且つ、前記トレンチゲート電極の底部から０．２μｍ乃至０．８μｍとなるように前記窒素を傾斜イオン注入する請求項６に記載のパワー半導体素子の製造方法。

【請求項10】

前記酸化ガリウム基板と前記Ｓｉ基板を相対して直接接合により合体させる際に、表面活性化接合もしくは水素結合を利用したプラズマ活性化接合により合体させる請求項６乃至請求項９のいずれか１項に記載のパワー半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は電力用スイッチング素子等に適したパワー半導体素子とその製造方法に関する。

【背景技術】

【0002】

パワー半導体は今後、地球温暖化防止の切り札として脱炭素社会地球を実現するための重要なテーマである。電力用半導体デバイスの分野では、現在主流であるシリコン材料（以下Ｓｉ）ではエネルギー損失が大きく、次世代半導体であるワイドバンドギャップ半導体材料の開発に注目が集まっており、Ｓｉの代替技術として発展が期待されている。しかしワイドバンドギャップ半導体は性能、コスト、及び信頼性面において技術的課題が多く、又量産が容易ではない事から、その技術向上が強く望まれている。

【先行技術文献】

【特許文献】

【0003】

【文献】特許６,６６７,７７４号

【文献】特許４,５００,５５８号

【非特許文献】

【0004】

【文献】“トレンチゲート ＭＯＳＦＥＴ”西村他、富士技報、Ｖｏｌ。７２, Ｎｏ．３ （１９９９ ）

【文献】"Current Aperture Vertical β -Ga2O3 MOSFETs Fabricated by N- and Si-Ion Implantation Doping" IEEE Electron Device Letters Vol.40 Issue:3, March, 2019

【文献】“ゲート酸化膜薄膜化の課題と展望”応用物理第６９巻 第９号 （２０００）

【文献】"Simulation Based Prediction of SiC Trench MOSFET Characteristics" Fuji Electric Review, Vol.62, No.1 (2016)

【文献】"Ga2O3/Si and Al2O3/Si Room Temperature Wafer Bonding using in-situ Deposited Si Thin Film" H.Takagi, ECS Transactions, 86, (5) pp.169-174 (2018)

【文献】“創エネ・省エネデバイスを目指す異種半導体材料の貼合わせ”, 重川直輝、Ｊ. Ｖａｃ. Ｓｏｃ. Ｊｐｎ. Ｖｏｌ. ６０, Ｎｏ.１１, ｐｐ．４２１－４２７（２０１７）

【文献】"Formation of Semi-insulating Layer on Semiconducting β-Ga2O3 Single Crystal by Thermal Oxidation" T.Oshima, et,al. Jpn. j Appl. Phys. 52 (3013)

【文献】"Selective area Isolation of β-Ga2O3 using multiple energy Nitrgen implantation" K Tetzner et.al, Appleid Physics Letters, Oct. (2018)

【文献】“ものづくりのための接合技術―第３世代の接合技術” 須賀、精密工学会誌 Ｖｏｌ．７９, Ｎｏ．８,（２０１３）

【文献】"Current Aperture Vertical β -Ga2O3 MOSFETs Fabricated by N- and Si-Ion Implantation Doping" Vol.40, Issue.3, Mar, 2019

【発明の概要】

【発明が解決しようとする課題】

【0005】

人類にとって最も重要なテーマの一つである地球温暖化防止に向けた脱炭素社会地球を実現するための切り札として、パワートランジスタは直流－交流の電力変換やインバータ等のパワーエレクトロニクス回路を構成する基本素子であり、今後実用化が強く望まれている電気自動車や再生可能エネルギーの電力電源設備等において極めて重要な基幹部品である。現在主流であるＳｉ半導体ではバンドギャップが狭いので、絶縁破壊耐圧が低く、高電圧に耐えるにはドリフト層膜厚を厚くして電界を低下させなくてはならない。しかし、それは素子抵抗を高くし、熱損失を増大させる。従ってＳｉのエネルギー効率は既に理論限界に達していると言われている。そこで高いエネルギー効率を実現するＳｉを代替できる次世代半導体であるワイドバンドギャップ半導体材料の開発に注目が集まっている。数あるワイドバンドギャップ半導体の中でも炭化ケイ素（以下ＳｉＣ）は実用化がもっとも進展した半導体材料であり、デバイスとしてはショットキーダイオードやＭＯＳトランジスタの実用化も進んでいる。しかしながら現状のＳｉＣデバイスにおいてはＳｉＣ基板の結晶欠陥密度が低減し難く、且つ極めて高温の熱工程が必要で大口径化も容易ではない等厳しい生産コスト面の課題を抱えている。更にチャネルの界面準位が多い為に酸化膜の信頼性が低い、そしてチャネル部のオン抵抗が高いといった性能、品質面の問題も抱えており、市場規模は思うように拡大していない。又、窒化ガリウム（以下ＧａＮ）においても製造面において基板コストは更に高く、欠陥密度も極めて高いレベルにある為に、高い電流密度が可能となる縦型トランジスタ構造実現への道筋は見えていない。

【0006】

その中でワイドバンドギャップ半導体の一つである酸化ガリウム結晶(以下、Ｇａ２Ｏ３）はウェハの大口径化による価格低減や4.6eV~4.9eVと広いエネルギー・バンドギャップ幅を有し、低コストで高性能なパワーデバイスの実現可能性に注目が集まっている。一般的にはエネルギー・バンドギャップが広いほど絶縁破壊への高い限界電界強度を持ち、高電圧に耐える事ができる。単結晶β－Ｇａ２Ｏ３は結晶多型の中でも最安定相であり、絶縁破壊電界強度が７～８ＭＶ／ｃｍと予想されている。それによってドリフト層と呼ばれる低濃度Ｎ型エピ層を薄くできるので、ドレイン抵抗の大幅な低下をもたらす事が出来る。その結果、直流ドレイン電流が通電するオン状態で生じる電力損失や該電流の切替わり時に生じるスイッチング電力損失を低減する事ができるので、高いエネルギー効率性能が達成できる。更に、Ｇａ２Ｏ３は結晶成長法においてもＳｉと同様の融液法が使えるので大口径化も可能になり、結晶成長条件の最適化により結晶欠陥密度を制御でき、市場普及に必須である高品質、低コスト化の実現に向けて大きく期待されている。

【0007】

しかし、Ｇａ２Ｏ３結晶はＮ型半導体しか存在していない。Ｎ型結晶はIV属のドナー不純物であるＳｉやＳｎをドープする事で可能になる。III族のＧａは４つの配位により酸素と結合しているが、Ｇａサイトがこれらの不純物原子、例えばIV属のＳｉにより置換され、伝導電子が発生しN型になる。非特許文献６によるとＧａ２Ｏ３単結晶のＮ型化については酸素の欠損と、Ｇａサイトに置換されたＳｉによる複合体の存在により生成される伝導電子の発生のメカニズムについて報告されている。又、Ｎ型Ｇａ２Ｏ３結晶を酸素アニールすると酸素原子が結晶内欠損を埋め、構造変化させればＳｉは酸素と正四面体構造を作り安定するので、ドナー電子が存在しない半絶縁層が形成される事も報告されている。一方、Ｇａ２Ｏ３にはｎ－ＭＯＳＦＥＴに必要なＰ型が存在しないので、ゲート接地状態でドレイン電流を遮断できる“ノーマリー・オフ”型ＭＯＳトランジスタを実現する事が容易ではない。更に、基板の電子移動度もＳｉＣの１０００ｃｍ／Ｖ・ｓｅｃに比べ、３００ｃｍ／Ｖ・ｓｅｃと低く、熱伝導性もＳｉより低いという性能上の難点もある。故に、この低い移動度に起因する短所を補うためには、横型プレーナ型構造よりも素子を高密度化できる縦型トレンチ型構造を採用する事により電流密度を増大させる事が必要である。

【0008】

既に縦型トレンチＭＯＳトランジスタ構造は、非特許文献１にあるようにＳｉ－ＭＯＳＦＥＴにおいて製品製造の長い実績があり、又ＳｉＣでも実用化されている。しかし一般的にワイドバンドギャップ半導体においては、逆バイアス印加の“オフ状態”では、Ｓｉに比べドリフト領域での電界強度が十倍以上高くなってしまい、特にトレンチゲート底部での電界集中によって、ゲート酸化膜が絶縁破壊のリスクにさらされる為、保護する対策が必要である。例として図２にドレインに６００Ｖが印加されたワイドバンドギャップのトレンチＭＯＳＦＥＴにおけるゲート直下のＮ型ドリフト層と酸化膜内の垂直電界強度分布をＧａｕｓｓの発散定理により計算した結果を示す。この場合ではトレンチ直下のゲート酸化膜電界が８ＭＶ／ｃｍ以上に達し、信頼性が保証出来ないレベルになっている事が分かる。このようなＳｉ酸化膜への電界集中は図３に示すように、特にゲート端のコーナー部において顕著に起こるが、その破壊のメカニズムは図４に示すように、先ずゲート電極から酸化膜にＦｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ型トンネル電流による電子注入が起こり、高エネルギー状態の電子がワイドバンドギャップ半導体側に放出される。それら電子は半導体結晶格子で散乱され衝突イオン化を起こし、高エネルギーの電子・ホール対が生成されるとホールは電界により酸化膜に逆進する（アノード・ホール注入）現象が起こる。非特許文献２によると、電界により加速されたホット・ホールはシリコンと酸素の結合を断ち切るホール捕獲の機構による絶縁膜の劣化と破壊に至る現象のメカニズムが報告されている。

【0009】

このような絶縁破壊現象を防止する為に、特許文献２ではトレンチ底面の酸化膜のみを厚くする考案もされている。しかし、この“厚底”構造では帰還（ミラー）容量を減少させる観点からは一定の効果はあるものの、絶縁破壊耐圧の観点からはゲート酸化膜の誘電率が一定である限りにおいて、酸化膜中の電界強度分布を十分に低下させる事は出来ず、酸化膜信頼性上の根本的な解決にはならない。更に製造方法においても部分的な成膜加工は容易ではなく、製品化された実施は稀有である。それに対して、ゲート絶縁膜として強誘電体材料、例えばＨｆＯ２やＡｌ２Ｏ３等を使えば絶縁膜中の電界強度は大幅に緩和される。ところが、これら強誘電率材料はゲート容量（Ｃｇ）を大幅に増大させ、静電容量Ｃｇをゲート印加電圧（Ｖｇ）にまで充電するゲート電荷量Ｑｇを増加させてしまう。これは、小さくなるべきスイッチング性能指数（ＦＯＭ：Ｆｉｇｕｒｅ Ｏｆ Ｍｅｒｉｔ）であるＱｇ×Ｒｏｎ値を増大させるので、スイッチング時のターン・オン電力損失を増大させてしまう。又、これら強誘電体材料は電子の伝導帯エネルギー差がシリコン酸化膜の３．０eVに比べ小さく、高いゲート電圧が加えられないので実用的ではない。一方、非特許文献３のように、ＳｉＣトランジスタではトレンチゲート直下にＰ＋層のウェルを配置し電界を緩和する事も行われている。但し、これは製造工程が複雑になる他、Ｎ型ドリフト層内に寄生ＪＦＥＴを形成させてしまい抵抗成分を増大してしまうという副作用もあり、Ｐ＋型層の濃度分布の最適化も難しい。

【0010】

一方、ＳｉＣやＧａ２Ｏ３等殆どのワイドバンドギャップ半導体材料の縦型トレンチＭＯＳ構造では、ドレイン電流導通状態（以下“オン状態”）においては、ゲート絶縁膜下の界面準位密度がＳｉでのＭＯＳチャネルに比べ桁違いに大きい為、反転層電子は散乱を受けチャネル移動度が大きく低下する。その結果全オン抵抗（Ｒｏｎ）の中でもＭＯＳチャネル部の抵抗成分が支配的となってしまい、損失を増大させエネルギー効率を悪化させる要因となる。従って、ワイドバンドギャップでのＭＯＳＦＥＴにおいてはチャネル電子移動度等の改善によるオン抵抗値を下げる事が重要である。このような抵抗増大を解決するデバイス構造として、特許文献１の公知例が考案されており、図７にその構造断面図を示す。当該公知例はワイドバンドギャップ材料であるＳｉＣドリフト層上にＳｉ／ＳｉＣ直接接合によりＳｉ－ＭＯＳＦＥＴを積層する構造である。当該公知例では、該ヘテロ接合面にトレンチ溝を貫通させ、移動度の高いＰ型Ｓｉ領域をｎ－ＭＯＳトランジスタをＮ型ＳｉＣドリフト層を積層した構造を具備しており、エネルギー損失の主原因となる抵抗成分の中で支配的であるチャネル抵抗を低減させる事ができ、電子輸送を大幅に促進させ抵抗を低下させる効果をもたらしている。一方、特許文献１の公知例では“オフ状態” 即ち逆バイアス状態では絶縁破壊電界が一桁異なるＳｉとＳｉＣを直接接合で積層している為、高電界におけるＳｉ内でのアバランシェ降伏やパンチスルーを防止する対策が必要である。その解決には、接地されたトレンチゲート間のＳｉメサ領域において狭チャネル化（2ミクロンメータ以下）による空間効果を作用させ、電位分布を変調させ電界緩和が図られている。ところが、該空間効果だけでは電界緩和に限界がある為、更にＳｉ基板よりも高い濃度のＰ型の“ブロック層”を設けることで更なるＳｉ基板への電界進入が十分に抑えられ、電流の突き抜けを防止できるものとしている。

【0011】

当然上記公知例の構造をＧａ２Ｏ３に適用した場合でも、オン抵抗には大幅な性能改善効果が期待でき、更にＰ型がないＧａ２Ｏ３にとっては前述の”ノーマリーオフ”型の縦型トレンチトランジスタの実現に向けた解決策となりえる。ところが、トレンチゲート底部の酸化膜に対しては、特段の電界緩和に対する対策は取られておらず、前述の既存ＳｉＣーＭＯＳＦＥＴの例に示したものと同様な高電界下での絶縁破壊のリスクを抱えている。具体的には図２の電界分布、図３のデバイス動作図、図４のエネルギーバンド図で示した状態に置かれている。該公知例ではSiが積層されたＳｉＣ基板を用いているので、Ｐ＋層をトレンチ底に配置する事は出来ない。なぜならば、Ｐ＋層を形成するには1700℃を超える活性化アニールが必要で、積層Ｓｉは溶解してしまうからだ。しかし、Ｇａ２Ｏ３においてはバンドギャップの広さの観点からＳｉＣやＧａＮ以上に絶縁破壊電界が高くなるので、トレンチ底部のゲート酸化膜における電界強度は更に増大し、絶縁破壊電界の限界を超えてしまう。従って、該構造ではトレンチ底部での絶縁破壊防止に対して、ゲート酸化膜を保護する特段の構造への対策が講じられなくてはならない。

【課題を解決するための手段】

【0012】

本願発明に係るパワー半導体素子の構造を図１に示す。本願発明においてはワイドバンドギャップ半導体であるＧａ２Ｏ３を用いて、特許文献１の公知例に準じたトレンチ型トランジスタを作製する際に、高電界でのトレンチ底部の絶縁膜破壊耐圧を向上させる手段を提供する。その方法についてはＮ型Ｇａ２Ｏ３内のトレンチ底部に形成されたゲート酸化膜の下部に窒素イオンをイオン注入し、実質的な絶縁体である“電流分離層”を形成する事で、トレンチ底部のゲート酸化膜を高電界において絶縁破壊から保護するものである。非特許文献１０では縦型プレーナトランジスタにおいて当該”電流分離層”により電流路が制御されている事が報告されている。その構造は底面側からドレイン電極、第一導電型のドレイン層及び第一導電型のドリフト層をこの順に有する第一導電型のＧａ２Ｏ３半導体基板と、その上に第一導電型と逆導電型の第二導電型のＳｉ基板が直接接合により積層された基板内において、Ｓｉ側からＧａ２Ｏ３の一部に至るまで掘られたトレンチ溝に被覆された酸化膜上に形成されたゲート電極を具備し、ドレインからの電界が集中するトレンチ下部のＧａ２Ｏ３領域に窒素イオン注入により形成された“電流分離層”を０．６ミクロンメータ程度の深さまで分布させる事を特徴とする。又、該イオン注入は傾斜角を持って打ち込まれ、電界集中が起こるトレンチ底部の端部が該“電流分離層”により包まれるように形成するものである。一方、第二導電型のＳｉ基板においては特許文献１の公知例と同様、水平方向のトレンチゲート間の底辺付近に該Ｓｉ基板よりも高濃度の第二導電型の不純物領域（以下ブロック層）を形成し、第二導電型Ｓｉ基板の表面側上部にはゲート電極配線、及びソース電極配線を有するＭＯＳＦＥＴを作製するものである。

【0013】

トレンチゲートの下端位置は第一導電型Ｇａ２Ｏ３半導体のドリフト層と第二導電型Ｓｉ基板のヘテロ接合位置或いはそれより深く、例えば、０．２μｍ以上、好適には、０．５μｍ～１μｍとする。又、深さを１μｍ以上にするとゲート電極とドレイン電極との寄生容量である帰還容量Ｃｒｓｓを増加させるので望ましくない。このようにトレンチ深さを該ドリフト層よりも下端位置にすることで、オン状態においてはＧａ２Ｏ３半導体ドリフト層のＭＯＳ界面に電界効果を及ぼし、伝導電子がＳｉ／伝導帯ヘテロ接合のエネルギー段差を容易に乗り越えるようにして円滑にドレイン電流を流すことができる。一方、オフ状態においては逆バイアス状態となる為、第一導電型のＧａ２Ｏ３ドリフト層からの高電界を第二導電型のＳｉ基板において減衰させなくてはならないが、該Ｇａ２Ｏ３ドリフト層とＳｉ基板界面をトレンチゲート間の奥方向に配置する事で電界の壁となり、Ｓｉ中への電界の進入を緩和する事ができる。

【0014】

本願発明に係るパワー半導体素子の製造方法は、第一導電型のドリフト層を形成したＧａ２Ｏ３半導体ウェハと第二導電型のＳｉウェハを、非特許文献９に報告された表面活性化接合技術やプラズマ活性化技術等の直接接合技術により合体させた後、水素イオン注入によるスマートカット若しくは研磨により薄膜化した積層基板を作製する。ここでシリコン基板の底面には基板濃度より高い濃度を有した特許文献１に示されたブロック層を形成するための第二導電型ドーピング層を有するものとする。そして該Ｓｉ積層基板側からトレンチエッチにより該Ｓｉ基板及び該Ｇａ２Ｏ３基板の一部（リセス溝）に至るまで削り、気相成長法によるゲート酸化膜を形成する。その後保護層越しに、窒素イオン注入を行い、絶縁体化された“電流分離層”を形成する。そして、多結晶Ｓｉを該トレンチに埋込みゲート電極を形成する。トレンチゲート間の第二導電型Ｓｉ基板底部には第二導電型ブロック層が形成されており、ソース領域及び基板との電気的接合の為の第一導電型拡散層及び第二導電型拡散層、及び該第一導電型拡散層及び第二導電型拡散層に接する電極を形成することを特徴とする。

【発明の効果】

【0015】

本願発明のデバイス構造、及びこれに好適な製造方法により、Ｇａ２Ｏ３ドリフト層内のトレンチゲートの底部に印加される電界ストレスによる絶縁破壊を防止する事を可能にする。本願発明において図１に示すように、窒素注入により形成される“電流分離層”がトレンチ底面部分を覆う事により、ゲート直下の電界が緩和される。非特許文献７ではＮ型Ｇａ２Ｏ３対し、窒素イオン注入を行うと結晶内部に注入欠陥が回復し、活性化された深いアクセプタ準位が生成され中性化した極めて高い抵抗を有する“電流分離層”が形成され、絶縁体領域となる事が報告されている。この“電流分離層”には極性を持った空間電荷が存在しないので、逆バイアス時でもその領域では電界は増加しない。図５に当該発明による電界強度分布示す。当該”“電流分離層””はＧａ２Ｏ３であるので比誘電率は１０と、シリコン酸化膜の約３倍ある事から“電流分離層”での電界は３ＭＶ／ｃｍ以下と非常に低いものとなる事が分かる。しかし図６のデバイス動作図に示される様に、酸化膜電界は高いのでゲート電極からＦｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ型トンネル効果により酸化膜を通して“電流分離層”に電子が注入されたとしても、イオン注入で導入された基板内結晶アクセプタ準位に起因する捕獲準位密度により、該注入電子は容易に捕獲されてエネルギーを失う。その結果、イオン衝突による熱ホールは発生せずトレンチ直下のゲート酸化膜が損傷を受ける事はない。特にゲート端のコーナー部で電界集中は大きくなるものの、“電流分離層”に該部位は包まれているので十分に電界緩和がされており絶縁破壊には至らない。又、この“電流分離層”はＰ＋型半導体ではないので非特許文献３のようにドリフト層にＪＦＥＴが形成される事もない。特許６，６６７，７７４号の公知例に示された構造ではＰ型が存在しないＧａ２Ｏ３にとっては、オン抵抗が低い縦型トレンチトランジスタを実現するデバイス構造を提供できるものの、トレンチ底部のゲート酸化膜保護については不十分であると言わざるを得ない。それに対し、本願発明ではトレンチ底部に“電流分離層”構造を付加する事により、トレンチ底のゲート酸化膜を高電界から保護し、ドレイン電圧の高電圧化を可能にするものである。

【図面の簡単な説明】

【0016】

【図1】本願発明に係るデバイスの実施例の断面構造図である。

【図2】公知例（特許６６６７７７４号）に係るトレンチゲート直下の電界強度分布図である。

【図3】公知例（特許６６６７７７４号）に係るトレンチゲート直下のホール捕獲のデバイス動作図である。

【図4】公知例（特許６６６７７７４号）に係るトレンチゲート直下のホール捕獲のエネルギーバンド図である。

【図5】本願発明による新構造に係るトレンチゲート直下の電界強度分布である。

【図6】本願発明によるデバイス動作の断面図である。

【図7】公知例（特許６６６７７７４号）に係るデバイスの断面構造図である。

【図8】本願発明の実施例の製造方法を説明するための要部工程図（１）

【図9】本願発明の実施例の製造方法を説明するための要部工程図（２）

【図10】本願発明の実施例の製造方法を説明するための要部工程図（３）

【図11】本願発明の実施例の製造方法を説明するための要部工程図（４）

【図12】公知例（特許６,６６７,７７４号）に係る電位分布図

【発明を実施するための形態】

【0017】

本願発明は特許文献１の公知例に示された第一導電型型ＳｉＣ基板上に積層された第二導電型型Ｓｉ基板にＭＯＳ反転層による電子チャネルを作り、オン状態における抵抗値を低下させる特徴を有する発明に対して、Ｇａ２Ｏ３基板を第一導電型型ＳｉＣ基板に変えた場合、オフ状態において高いドレイン電圧印加時に高電界によるトレンチ底部の酸化膜の絶縁破壊を防止する為に、トレンチゲート先端部下のＧａ２Ｏ３領域を窒素イオン注入により絶縁化された”電流分離層”とした埋込み構造にする事で、トレンチ底部のゲート酸化膜耐圧を向上させたパワーＭＯＳＦＥＴ構造が可能となる。

【実施例】

【0018】

どのワイドバンドギャップ半導体材料においても縦型トレンチＭＯＳ構造におけるドレイン電流導通状態（以下“オン状態”）では、ゲート絶縁膜の界面準位密度はＳｉでのチャネルに比べ桁違いに大きい。その為、電子は散乱を受けチャネル移動度が低下するので、全オン抵抗（Ｒｏｎ）の中でもＭＯＳチャネル部の抵抗成分が支配的となってしまう。従って、ワイドバンドギャップにおいてはチャネル電子移動度の改善はチャネル抵抗を下げる為に極めて重要である。このチャネル電子移動度の低さに起因する抵抗増加の問題を解決するデバイス構造として、特許文献１の公知例が考案されており、図７にその構造断面図を示す。当該公知例はワイドバンドギャップ材料であるＳｉＣドリフト層上にＳｉ／ＳｉＣ直接接合によりＳｉ－ＭＯＳＦＥＴを積層する構造である。

【0019】

Ｓｉ／ＳｉＣ直接接合については非特許文献５に詳しく報告されている。そこでは当該接合についてＡｒ照射を用いた表面活性化接合（以下、ＳＡＢ）を施した後に、該接合に１０００℃の熱アニールを加える事により接合部アモルファス層が修復され、ＰＮヘテロ接合の整流特性を大幅に改善された実験結果が示されており、良好なＰＮ接合が形成されている事がわかる。特許文献１の公知例では、該ヘテロ接合面１５にトレンチ溝をＰ型Ｓｉ領域を貫通させ、ｎ－ＭＯＳトランジスタにし、ゲート２３の一部はＮ型ＳｉＣ領域をドリフト層に埋め込まれた構造となる事で、エネルギー損失の主原因となる抵抗成分の中で支配的であるチャネル抵抗を低減させる事を意図している。該構造では、ドレイン電流が流れる“オン状態”において、ヘテロ接合界面１５に亘るトレンチ側面に正のゲートバイアスによる電界効果を及ぼし、Ｐ型Ｓｉ１３領域のエンハンスメント型ｎ－ＭＯＳトランジスタに電子反転層チャネルを誘起させ、且つＮ型ドリフト層１６内のデプレッション型ｎ－ＭＯＳトランジスタに多数キャリヤである蓄積層電子を誘起させる事でＭＯＳチャネルからドリフト層への電子輸送を大幅に促進させる効果をもたらす。

【0020】

ここで、Ｓｉ基板１３内に、それより高濃度の第二導電層ブロック層１４が設けられている。Ｓｉ基板１３の膜厚は研磨やスマートカット法により薄膜化され、ＣＭＰによって表面を平坦化するが、ある一定程度の仕上がり厚さのバラツキを持つ。しかしトランジスタはリニア領域で動作するので、チャネル長は当該膜厚によって決定されるのでチャネル伝導率は当然バラツキを持つ。そこで当該ブロック層はＭＯＳトランジスタのリニア領域で動作する”オン状態”においては、ブロック層の濃度が閾値を決定し、膜厚が実効チャネル長と見做す事ができる。従ってＳｉ基板１３の膜厚がバラついても一定の電流値を保つことができるので、Ｓｉ／ＳｉＣ積層基板の製造が容易になる。一方、当該ブロック層１４はドレインが逆バイアスである”オフ状態”にあった時に、Ｓｉ基板１３内の電界をトレンチゲート２３間のシリコン基板領域１３を狭くした空間効果を用いた緩和を補う高濃度化により、アバランシェ降伏やソース１０へのパンチスルーを防止する働きをする。この様子を公知例である特許文献1における図１２の電位分布図により示す。図12ではゲート間Ｓｉ基板領域幅が4.2μｍと広いケースa)では電位勾配はＳｉ中でも存在し、高い電界となっているが、当該幅をb)のように１．２μｍと狭くすると電位勾配は後退する。しかし、狭チャネルによる空間効果だけでは電界緩和には限度がある為、c)のようにＳｉ基板領域ｐ型の濃度を高くしたブロック層を設けることで、電界は更に緩和される事が示されている。このような構造にする事でＳｉ内でアバランシェ降伏を起こし、破壊を起こす事はなくなる。しかし、当該構造においてはトレンチ底部のゲート酸化膜２５に対しては、過度な電界ストレスが加わった際に起きうる絶縁破壊への対策は講じられておらず、無防備と言わざるを得ない。

【0021】

本発明の実施例について以下に詳細に説明する。図１は、本発明の実施例に係るＭＯＳＦＥＴの断面構造図である。Ｐ型Ｓｉ基板とＮ－型Ｇａ２Ｏ３結晶４１の上にエピタキシャル成長させたドリフト層３９は互いに対向するように界面３８で直接接合させる。ここで当該実施例においては“電流分離層”４０がトレンチゲート３４の底部に形成されているが、このような絶縁体領域である”電流分離層”４０はＧａ２Ｏ３の比誘電率が等価なので約１０と高。そこには空間電荷も存在しないので図５のように電界が低く一定に抑えられ、ゲート酸化膜３５の電界も抑えられる。しかし図６に示すように仮にゲート電極３４から基板方向に電子が注入されても即時に”電流分離層”内のバンドギャップ内準位に捕獲されエネルギーを失う。その結果、衝突イオン化は起こらず、酸化膜３５に損傷を与える“アノード・ホール注入”現象は起こり得ない。

【0022】

本願発明においては、“電流分離層”４０を局所的にトレンチゲート３４下端に形成する構造の製造方法を以下に述べる。実施例に示したＭＯＳＦＥＴの製造工程はＳｉ基板３６、及びＧａ２Ｏ３基板４１上ドリフト層３９を界面３８で直接接合し一体化させる。非特許文献５ではSi/SiC接合についてＡｒ照射を用いた表面活性化接合（以下、ＳＡＢ）を施した後に、該接合に１０００℃の熱アニールを加える事により接合部界面のアモルファス層が修復され、ＰＮヘテロ接合の整流特性を大幅に改善された実験結果が報告されている。直接接合技術については、非特許文献４にあるようにＳＡＢ技術によりＳｉとＧａ２Ｏ３のような酸化物半導体の直接接合を可能にする。又、非特許文献８にはプラズマ活性化接合法のような水素結合を介した直接接合法も有効で、追加熱アニールを行うと界面を損傷させずに良好な接合が可能になる。Ｓｉ基板３６を０．５μｍから１．２μｍまでの厚さまで研磨、若しくは水素イオン注入によるスマートカットで薄膜化した後、該Ｓｉ側からトレンチ幅（８００ｎｍ）の溝４３を掘る。図８に示す様にエッチングの深さについては該Ｓｉ基板（厚さ：～１μｍ）を貫通し、該Ｇａ２Ｏ３基板の一部（リセス溝：約８００ナノメータ）まで削る。そのトレンチ溝の外に残されたメサ領域の幅は狭チャネル効果を起こすように1.5μｍ以下にすべきである。その後、図９に示すようにＣＶＤ酸化膜３５（５０～１００ｎｍ）を成膜させるが、ＣＶＤ法で形成したゲート膜３５は１０００℃程度の酸素もしくはＮ２Ｏアニール等を施せば、ゲート酸化膜界面準位も低下し、酸化膜質も大幅に改善し、シリコン熱酸化膜と同等の品質とする事ができる。

【0023】

その後、図１０に示すように、トレンチをレジストもしくはハードマスクを介し垂直方向に窒素イオン注入４２を行うが、そのドーズ量は1×１Ｅ１２ｃｍ－２～１×１Ｅ１４ｃｍ－２で複数の加速エネルギー４０ＫｅＶ～５００ＫｅＶにより多重的に注入し、その後の加熱処理次第では最大～１０ＫΩ/□の超高抵抗の絶縁体に近い”電流分離層”４０がトレンチ底部のみに形成できる。その深さはトレンチ端の電流分離層の分布形状と窒素イオン注入の限界加速エネルギーにより決定されるので、０．２μｍ以上で、且つ０．８μｍ以下が望ましい。又、トレンチゲートコーナーで集中する電界を緩和させる為、イオン注入の打ち込み角度を垂直から左右双方向にそれぞれ５度から１０度の傾斜をつけ、トレンチゲート底の角部が”電流分離層”４０により0.1μｍ程度外側に囲まれるように位置する事が必要である。その後、図１１に示されるように多結晶Ｓｉ３４で該トレンチに埋込みゲート電極を形成する。最終的には図１に示すようにトレンチゲート間の第二導電型Ｓｉ基板３６底部には第二導電型ブロック層３７が絶縁膜と接するように形成されており、ソース領域３２及び基板との電気的接合の為の第一導電型拡散層及び第二導電型拡散層、及び該第一導電型拡散層及び第二導電型拡散層に接する電極３１が形成され、本願発明のトレンチ底部に“電流分離層”４０を具備した、高耐圧トレンチ構造を実現するものである。

【産業上の利用可能性】

【0024】

本発明により大電力、高効率、低損失のパワー半導体が実現し、社会インフラにおける総電力使用量の低減に貢献し、地球温暖化等の環境問題の改善にも資するものである。

【符号の説明】

【0025】

９ ｐ＋型基板コンタクト層
１０ ｎ＋型ソース領域
１１ ゲート引出電極
１２ ソース電極
１３ ｐ型Ｓｉバルク層
１４ ｐ型ブロック層
１５ Ｓｉ／ＳｉＣヘテロ接合界面
１６ ｎ－型ＳｉＣドリフト層
１７ ｎ＋型ＳｉＣドレイン層
１８ ドレイン電極
１９ 被覆絶縁膜
２２ トレンチ
２３ トレンチゲート電極
２５ ゲート酸化膜
３０ ｎ型ワイドバンドギャップ半導体基板
３１ ソース電極
３２ ｎ＋型ソース領域
３３ 被覆絶縁膜
３４ トレンチゲート電極
３５ ゲート酸化膜
３６ ｐ型Ｓｉバルク層
３７ ｐ型ブロック層
３８ Ｓｉ／Ｇａ２Ｏ３ヘテロ接合界面
３９ ｎ－型Ｇａ２Ｏ３ドリフト層
４０ “電流分離層”
４１ ｎ+型Ｇａ２Ｏ３ドレイン層
４２ 窒素イオン注入
４３ トレンチ溝

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】