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特許7550519スタティック・ランダム・アクセス・メモリのスタティック・ノイズ・マージンを測定するための直接測定試験構造
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-05
(45)【発行日】2024-09-13
(54)【発明の名称】スタティック・ランダム・アクセス・メモリのスタティック・ノイズ・マージンを測定するための直接測定試験構造
(51)【国際特許分類】
H01L 21/66 20060101AFI20240906BHJP
G11C 29/48 20060101ALI20240906BHJP
G11C 11/412 20060101ALI20240906BHJP
G01R 31/28 20060101ALI20240906BHJP
【ＦＩ】
H01L21/66 W
G11C29/48
G11C11/412
H01L21/66 F
G01R31/28 V
【請求項の数】
14
【外国語出願】
(21)【出願番号】P 2020008290
(22)【出願日】2020-01-22
(65)【公開番号】P2020170837
(43)【公開日】2020-10-15
【審査請求日】2023-01-20
(31)【優先権主張番号】16/374,355
(32)【優先日】2019-04-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500520743
【氏名又は名称】ザ・ボーイング・カンパニー
【氏名又は名称原語表記】Ｔｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(72)【発明者】
【氏名】マーク・ヤオ
(72)【発明者】
【氏名】マニュエル・エフ・カバナス－ホルメン
(72)【発明者】
【氏名】イーサン・エイチ・キャノン
【審査官】金田 孝之
(56)【参考文献】
【文献】米国特許出願公開第２００８／００６２７４６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０３０１３９５（ＵＳ，Ａ１）
【文献】特開２０１１－０６５７２８（ＪＰ，Ａ）
【文献】特開２００９－１５８０７３（ＪＰ，Ａ）
【文献】特表２０１３－５０２０２２（ＪＰ，Ａ）
【文献】特開２００７－１１５３６４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０１７６８４１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６４－２１／６６
Ｇ１１Ｃ ２９／４８
Ｇ１１Ｃ １１／４１２
Ｇ０１Ｒ ３１／２８
(57)【特許請求の範囲】
【請求項1】
集積回路（IC）デバイス内の1つまたは複数のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を直接測定するための試験構造（100、200、400、500、600、700、800、900）であって、前記SRAMセルが、第1のインバータ（136、436、536、636、736、836）、第2のインバータ（130、430、530、630、730、830）、第1のアクセストランジスタ（140）、および第2のアクセストランジスタ（142）を備え、前記試験構造（100、200、400、500、600、700、800、900）が、前記1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）の各SRAMセル（406、506）について、スタティック・ノイズ・マージン（SNM）を測定するための、前記SRAMセル（406、506）内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
スタティック・ノイズ・マージン（SNM）を測定するための、前記カットオフの第2の側に電気的に結合された第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
前記第1のTG（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第1の外部ピン（150）および前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の外部ピン（152）と、
前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合され、かつ前記インバータのうちの1つの一方の側に結合された第1の内部ノードおよび前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合され、かつ前記インバータのうちの前記1つの他方の側に結合された第2の内部ノードと、を備え、前記インバータの間に前記カットオフが配置され、
前記カットオフが、前記カットオフの前記第1の側と前記カットオフの前記第2の側との間に電気的開路を提供し、
前記第1の内部ノードが前記第1のTGを介して前記第1の外部ピン（150）に電気的に結合され、前記第2の内部ノードが前記第2のTGを介して前記第2の外部ピン（152）に電気的に結合された、試験構造（100、200、400、500、600、700、800、900）。
【請求項2】
前記ICデバイスが相補型金属酸化膜半導体（CMOS）プロセスで製作される、請求項1に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項3】
前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、および前記SRAMセル（406、506）がそれぞれ同じタイプのトランジスタ（956、964、972、980）を備える、請求項1または2に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項4】
複数の試験構造（100、200、400、500、600、700、800、900）のアレイをさらに備え、前記複数の試験構造（100、200、400、500、600、700、800、900）のそれぞれが、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちのそれぞれ1つをアドレス指定し、前記複数の試験構造（100、200、400、500、600、700、800、900）のそれぞれが、前記複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちのそれぞれ1つのスタティック・ノイズ・マージン（SNM）を測定するように動作可能である、請求項1から3のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項5】
前記1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）が、6セル（406、506）SRAMセル（406、506）、7セル（406、506）SRAMセル（406、506）、8セル（406、506）SRAMセル（406、506）、およびデュアル・インターロック・セル（DICE）SRAMセル（406、506）のうちの1つまたは複数を含む、請求項1から4のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項6】
測定回路をさらに備え、前記測定回路内の電圧降下の較正が、前記SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列マルチプレクサ（242）周辺回路を使用することを含み、
前記測定回路が、前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）をさらに含む、請求項1から5のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項7】
前記第1の内部ノードと前記第2の内部ノードとの間のフィードバックが前記カットオフで切断される、請求項1から6のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【請求項8】
集積回路（IC）デバイス内のスタティック・ランダム・アクセス・メモリ（SRAM）セル（406、506）の安定性を測定するための方法（1300）であって、前記SRAMセルが、第1のインバータ（136、436、536、636、736、836）、第2のインバータ（130、430、530、630、730、830）、第1のアクセストランジスタ（140）、および第2のアクセストランジスタ（142）を備え、前記方法は、
試験構造（100、200、400、500、600、700、800、900）の第1の側から電圧伝達曲線（1006、1106）を測定するステップであって、前記試験構造（100、200、400、500、600、700、800、900）の前記第1の側が、第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介してカットオフの第1の側の、前記インバータのうちの1つの一方の側に結合された、前記SRAMセル（406、506）の第1の内部ノードに電気的に結合される、ステップと、
前記測定された電圧伝達曲線（1006、1106）と実質的に対称である曲線をプロットすることによりバタフライ曲線（1022、1122、1220）を得るステップと、
前記バタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のそれぞれのスタティック・ノイズ・マージン（SNM）を決定するステップと、を含み、
前記カットオフが、前記カットオフの前記第1の側と前記カットオフの第2の側との間に電気的開路を提供し、
前記第1の内部ノードが、前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、
前記カットオフの前記第2の側にある、前記インバータのうちの前記1つの他方の側に結合された第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合され、前記インバータの間に前記カットオフが配置される、方法（1300）。
【請求項9】
前記ICデバイスが相補型金属酸化膜半導体（CMOS）プロセスで製作される、請求項8に記載の方法（1300）。
【請求項10】
電圧伝達曲線群（1206）を提供するために複数のSRAM SNM試験構造（100、200、400、500、600、700、800、900）を使用して複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を測定するステップと、前記電圧伝達曲線群（1206）の分布を統計的にサンプリングするステップと、
前記電圧伝達曲線群（1206）の前記統計的にサンプリングされた分布からバタフライ曲線（1022、1122、1220）を導出するステップと、
前記導出されたバタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、前記複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のスタティック・ノイズ・マージン（SNM）を決定するステップと、
をさらに含む、請求項8または9に記載の方法（1300）。
【請求項11】
前記SRAMセル（406、506）の前記カットオフの左側から得られた測定値に基づいてSNM測定値の表（1）の1つの列（1、224）を設定し、前記SRAMセル（406、506）の前記カットオフの右側から得られた測定値に基づいて前記SNM測定値の表（1）の別の列（1、224）を設定するステップをさらに含む、請求項8から10のいずれか一項に記載の方法（1300）。
【請求項12】
前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、および前記SRAMセル（406、506）がそれぞれ、同じタイプのトランジスタ（956、964、972、980）を備える、請求項8から11のいずれか一項に記載の方法（1300）。
【請求項13】
前記試験構造（100、200、400、500、600、700、800、900）の測定回路内の電圧降下を較正するステップをさらに含み、前記電圧降下を較正するステップが、前記SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列（1、224）マルチプレクサ周辺回路を使用するステップと、
前記第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を前記第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）を形成するステップと、を含む、請求項8から12のいずれか一項に記載の方法（1300）。
【請求項14】
前記第1の内部ノードと前記第2の内部ノードとの間のフィードバックが前記カットオフで切断される、請求項8から13のいずれか一項に記載の方法（1300）。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して、スタティック・ランダム・アクセス・メモリ（static random access memory）（SRAM）のスタティック・ノイズ・マージン（static noise margin）（SNM）を測定するための試験構造および方法に関する。より詳細には、本開示は、SRAMセルのSNMを直接測定するのに適した直接測定メモリセル試験構造に関する。
【背景技術】
【0002】
スタティック・ノイズ・マージン（SNM）は、スタティック・ランダム・アクセス・メモリ（SRAM）セルが、SRAMメモリセルが動揺または反転したときに同セルのバイナリ状態をどれだけ良好に維持できるかの基準である。言い換えると、SNMは、SRAMセルが状態を変えずに許容することができるスタティック電圧ノイズの最大値である。状態の変化により、SRAMセルに保存されたデータが破損することがある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
SRAMのSNMを決定するいくつかの従来の技法は、電圧を推定するためにSRAMメモリセルをシミュレーションすることを含む。しかしながら、これらのシミュレーションは、SRAMセルのすべての可能な動作条件に対して正確でないことがある。別の従来の技法は、間接的にまたはプロービング点を介してSNMを測定することであるが、これは効果的ではない。さらに、これらの現在の手法では、簡単なセットアップで短時間に多数のSRAMセルのSNMを測定することができない。
【0004】
前述の概要と以下の詳細な説明は共に例示および説明にすぎず、請求項に記載のように本教示を限定するものではないことを理解されたい。
【課題を解決するための手段】
【0005】
集積回路（IC）デバイス内の1つまたは複数のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を直接測定するための試験構造が本明細書に記載され、この試験構造は、1つまたは複数のSRAMセルの各SRAMセルについて、SRAMセル内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）と、カットオフの第2の側に電気的に結合された第2のTGと、第1のTGに電気的に結合された第1の外部ピンおよび第2のTGに電気的に結合された第2の外部ピンと、第1のTGに電気的に結合された第1の内部ノードおよび第2のTGに電気的に結合された第2の内部ノードと、を含む。第1の内部ノードと第2の内部ノードとの間のフィードバックはカットオフで切断され、第1の内部ノードは第1の外部ピンに電気的に結合され、第2の内部ノードは第2の外部ピンに電気的に結合される。
【0006】
本明細書にさらに記載されるように、集積回路（IC）内のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を測定するための方法が、試験構造の第1の側から電圧伝達曲線を測定するステップであって、試験構造の第1の側が第1のトランスミッションゲート（TG）を介してカットオフの第1の側のSRAMセルの第1の内部ノードに電気的に結合される、ステップと、測定された電圧伝達曲線と実質的に対称である曲線をプロットすることによりバタフライ曲線を得るステップと、バタフライ曲線で境界を画された領域を測定することにより、1つまたは複数のSRAMセルのそれぞれのスタティック・ノイズ・マージン（SNM）を決定するステップと、を含む。第1の内部ノードと第2の内部ノードとの間のフィードバックはカットオフで切断される。第1の内部ノードは第1のTGを介して第1の外部ピンに電気的に結合され、第2の内部ノードは第2のTGを介して第2の外部ピンに電気的に結合される。
【0007】
本明細書にさらに記載されるように、複数のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を直接測定するための試験構造のアレイが、複数レベルのトランスミッションゲート（TG）、第1のチップアナログ入力／出力（IO）、および第2のチップアナログIOを含む。複数のSRAMセルの複数の内部ノードが、複数レベルのトランスミッションゲート（TG）を介して第1のチップアナログIOおよび第2チップアナログIOの一方に電気的に結合され、試験構造のそれぞれが、複数のSRAMセルのうちの当該1つをアドレス指定するように動作可能であり、複数の試験構造のそれぞれが、複数のSRAMセルのうちの当該1つのスタティック・ノイズ・マージン（SNM）を測定するように動作可能である。
【0008】
添付の図面は、本明細書に組み込まれかつ本明細書の一部を構成するものであり、本教示の実施態様を例示するとともに、本明細書とともに本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【0009】
【図1】本開示の例による、6トランジスタ・スタティック・ランダム・アクセス・メモリ（SRAM）セルのスタティック・ノイズ・マージン（SNM）を測定するためのトランスミッションゲート（TG）を含む試験構造のブロック図である。
【図2】本開示の例による、SRAMセルのアレイのSNMを測定するための試験構造のブロック図である。
【図4】本開示の例による、7トランジスタSRAMセルのSNMを測定するための試験構造のブロック図である。
【図5】本開示の例による、7トランジスタSRAMセルのSNMを測定するための別の試験構造のブロック図である。
【図6】本開示の例による、7トランジスタSRAMセルのSNMを測定するためのさらに別の試験構造のブロック図である。
【図7】本開示の例による、8トランジスタSRAMセルのSNMを測定するための試験構造のブロック図である。
【図8】本開示の例による、8トランジスタSRAMセルのSNMを測定するための別の試験構造のブロック図である。
【図9】本開示の例による、デュアル・インターロック・セル（Dual Interlocked Cell）（DICE）SRAMセルのSNMを測定するための試験構造のブロック図である。
【図10】本開示の例による、SRAM SNM試験構造で測定された伝達曲線のグラフならびに測定された伝達曲線および対称伝達曲線を使用したバタフライ曲線のグラフである。
【図11A】本開示の例による、SRAM SNM試験構造で測定された伝達曲線のグラフである。
【図12】本開示の例による、複数のSRAM SNM試験構造で測定された伝達曲線群のグラフならびに伝達曲線群の分布を統計的にサンプリングすることによって作成されたバタフライ曲線のグラフである。
【図13】一実施態様による、試験構造を使用してSRAMセルのSNMを直接測定する方法のフローチャートである。
【発明を実施するための形態】
【0010】
図のいくつかの詳細は簡略化されており、厳密な構造の精度、詳細、および規模を維持するのではなく、本教示の理解を容易にするために描かれていることに留意されたい。
【0011】
次に、本教示の例示的な実施態様について詳細に説明し、その例が添付図面に示されている。便宜上、同じ参照番号は、添付図面を通じて同じまたは同様の部分を参照するために使用される。
【0012】
本明細書では、SRAMセルの「スタティック・ノイズ・マージン（SNM）」は、SRAMセルのバイナリ状態を反転させる（すなわち、変える）かまたは他の方法でSRAMセルの保存内容を変えることなくSRAMセルによって許容され得るスタティック電圧ノイズの最大値を指す。つまり、SNMは、SRAMセルがこのセルのバイナリ状態を変えずに許容できるスタティック電圧ノイズの最大値を意味する。特定の状況では、SNMを超えるとSRAMセルに保存されたデータが破損することがある。航空機アビオニクスなどの多くの用途、特に飛行に不可欠な構成要素では、データ破損またはデータ損失は許容されない。スタティックノイズは、少なくとも部分的には、処理および動作条件での変動に起因するオフセットおよび不一致によって引き起こされる。さらに、本開示の目的のために、特に明記しない限り、用語「電気的に結合される」（例えば、第2の点または構造に「電気的に結合される」第1の点または構造）は、第1の点または構造が第2の点または構造によって電気的に影響を受けることを示す。電気的結合は、直接的な電気接続、あるいは第1の点または構造と第2の点または構造との間に1つまたは複数の点または構造が電気的に配置された間接的な電気接続であり得る。さらに、「カットオフ」という用語は、回路内の2つの点または構造の間の箇所に形成または配置された電気的開路を指し、電気的開路では、回路の意図された使用中の回路の通常動作中に2つの点が通常は互いに電気的に短絡される。
【0013】
様々な実施態様では、試験構造は、相補型金属酸化膜半導体（CMOS）製造プロセスを使用して製作された集積回路（IC）内のスタティックメモリセルまたは複数のSRAMセルの安定性を測定するために設けられ、製造プロセス中、内部記憶装置ノード相互間のフィードバックが切断され、メモリセルの内部記憶装置ノードが外部ピンに接続される。
【0014】
いくつかのそのような実施態様では、外部ピンへの接続はトランスミッションゲート（TG）を介して行われる。いくつかのそのような実施態様によれば、TGは、SRAMセル内で使用されるものと同じトランジスタを使用する。
【0015】
いくつかのそのような実施態様によれば、試験構造は、複数のSRAMセル内のSRAMを測定するためにアドレス指定するセルアレイを含む。
【0016】
様々な実施態様では、方法は、CMOSプロセスを使用して製作されているIC内の複数のSRAMセルの安定性を測定する。この測定は、内部記憶装置ノード相互間のフィードバックが切り離され（すなわち、切断され）、内部記憶装置ノードが外部ピンに接続される試験構造の使用を含むことができる。
【0017】
いくつかのそのような実施態様では、この方法は、片側から伝達曲線を測定するステップと、伝達曲線の反対側（すなわち、測定されていない側）が対称であると仮定するステップと、を含む。
【0018】
いくつかのそのような実施態様によれば、この方法は、複数のSRAMセルのそれぞれの伝達曲線を測定するステップと、測定された伝達曲線の分布に基づいて伝達曲線の反対側を統計的に抽出または外挿するステップと、を含む。
【0019】
いくつかのそのような実施態様によれば、この方法は、例えば図1のインバータ136を含むSRAMセルの第1の側（例えば左側）を測定するために1つの列（第1の列）を使用するステップと、例えば図1のインバータ130を含むSRAMセルの第2の側（例えば右側）を測定するために別の列（第2の列）を使用するステップと、を含む。
【0020】
SRAMの安定性は、セルを読み出し、セルを保持し、セルに書き込む能力の要因であり、例えば、SRAMセルを読み出すまたは保持する安定性が高いほど、セルに書き込むのが困難になり、逆も同様である。SNM測定値は、極端な環境での、例えば、宇宙やその他の高放射線環境、低温用途、高信頼性用途、などでのSRAMの動作中に起こり得るほとんどの課題および問題に対する洞察を提供する。これらの極端な環境では、SRAMセルのSNMは、データ損失を低減または回避するために特に低くしなければならない。
【0021】
SNMシミュレーションは、SNMのためのシリコン測定がそれほど実行可能ではない、またはそれほどすぐには利用可能でない場合のSRAMセル設計時に使用される。シリコン製造資源およびプロジェクトスケジュールへのアクセスによって制限されるSRAM設計者は、通常、半導体製造工場によって提供されるトランジスタモデルに依存しており、SNMを決定するためにシミュレーションしか行わない。これは多くの場合に十分であり得るが、精度は、半導体製造工場がSRAMセルをどの程度慎重にモデル化するかに依存し得る。SRAMセルは多くの技術および用途で所要の構成要素であるため、半導体製造工場は通常、設計要件、例えば高速または高密度SRAM要件などを満たすために、様々なSRAMセルを提供する。SRAMセル製造技術の進歩により、設計者は通常、半導体製造工場によって提供されるSRAMセルを使用し、新しいデバイス設計のSNM特性評価は通常、実際のデバイスの検査ではなくデバイスのシミュレーションを使用して様々な成功度で完了する。
【0022】
SRAMセルが、宇宙やその他の高放射線環境、極低温条件など、半導体製造工場モデルによってカバーされない特別な条件で動作する必要がある場合、デバイスのシミュレーションではなく、製造されたデバイスに対してSNMを測定する必要がある。SNMの測定は、従来3つの方法で行われている。第1の手法は、SRAMセルの内部ノードに電気的にアクセスし測定をするためのプローブ点の使用を含む。第2の手法は、隔離された個別のSRAMセルの製作を含み、内部ノードは、電気的アクセスを提供し測定を可能にするために、導電性の突起に電気的に接続される。しかしながら、これらの従来の手法の両方の欠点は、両手法には高価な認定または検査機器に多くの試験時間を必要とし、したがって、ごく少数のSRAMセルに対してしか測定および／または特性評価ができないことである。第3の従来の手法は、SNMを間接的に測定することである。この手法は、書き込みSNMを測定するのには十分であり、書き込みSNMは、ワード線が電源に保持される間、SRAMセルが反転するまで接地からの立ち上がりビット線（すなわち、ビット線「BL」または負のビット線「NBL」）または通常動作電圧からの低下電力によって測定される。電気的接地とビット線との間の電圧の差は書き込み能力マージン（write ability margin）（WAM）である。あるいは、ビット線（BLおよびNBL）は電源および接地に配置され、ワード線（WL）は、SRAMセルが反転するまでランプアップすることができ、この場合、電源とWLとの間の電圧差が書き込み能力マージンである。これら2つの間接測定手法で得られた書き込み能力マージンは、書き込みSNMの間接的な指標を提供する。しかしながら、間接測定手法を使用して読み出しおよび保持SNMを測定することは容易ではない、または必ずしも実行可能ではない。
【0023】
本教示の諸実施態様により、前のSNM測定値に対する様々な技術的優位性が可能になる。例えば、図1～図13を参照して以下に記載される改良された直接SNM測定試験構造および技法は、SRAMセルのSNMを直接測定し、従来の手法の上記の課題に対処する。次の段落では、SRAM内部ノードへの柔軟で直接的なアクセスを提供するために、トランスミッションゲート（TG）を使用してSNMを測定するための試験構造および技法の例を説明する。試験構造例は、短時間で多数のSRAMビットのSNMを測定することができる。例えば、図2を参照すると、試験構造200により、単一列1～4内の各SRAMセル206、206’、206’’の連続（逐次）検査が可能になる。加えて、試験構造例のセットアップは比較的簡単である。いくつかの例では、試験構造は商用の14ナノメートル（nm）技術で実装することができる。さらに、試験構造は、いくつかの従来型SNM測定デバイスが必要とする測定セルなしに実装され、それにより本教示の実施態様での測定セルの形成および／または使用の必要性を回避することができる。
【0024】
様々な実施態様の理解を容易にするために、SRAM SNM試験構造例の一般的なアーキテクチャについて説明する。次いで、様々なタイプのSRAMメモリセルのSNMを測定するための直接試験構造の様々な代替実施態様の特定のアーキテクチャについて説明する。
【0025】
図1は、試験構造100の測定回路を含むブロック図であり、試験構造100および測定回路は、本開示の例による、6トランジスタSRAMセル106のSNMを測定するためのトランスミッションゲート（TG）102（すなわち第1のTG 102）およびTG 104（すなわち第2のTG 104）を含む。図1に示され、以下に記載されるように、6トランジスタSRAMセル106および測定回路は、カットオフ108、ビット線（BL 112およびNBL 114）、ワード線（WL 116およびWL 118として示され、WL 116およびWL 118は互いに電気的に結合される）、および内部ノード（C 120、B 122、およびNC 128）を含むことができる。
【0026】
試験構造100は、SRAMセル106のSNMを測定するために、SRAMセル106の内部ノードC 120、B 122、およびNC 128に制御可能性および観測可能性を提供する。様々な実施態様では、試験構造100の設計は、例えば、半導体製造工場提供の14nm高密度SRAMセルから始めることができる。他のタイプのSRAMセルおよび密度も考えられる。つまり、図1に示されている例では、SRAMセル106は14nm高密度SRAMセルであり得る。引き続き図1を参照すると、試験構造100はTG 102およびTG 104を含み、TG 102は内部ノードC 120に接続され、TG 104は内部ノードB 122に接続される。試験構造例100では、TG 102およびTG 104のトランジスタは、少なくとも部分的に、レイアウトが厳しいデザイン・ルール・チェック（DRC）に合格することを可能にする、SRAMセル106内のものと同じトランジスタタイプであり得る。検査中の右側インバータ130からの外乱を低減または防止するために、右側インバータ130の出力132から左側インバータ136の入力134への電気接続が除去され、図1にはカットオフ108として示されている。図1に示すように、SRAMセル106は、外部の書き込み回路または読み出し回路に接続されたビット線BL 112およびNBL 114を含み、ワード線（WL 116およびWL 118、互いに電気的に結合され、本明細書ではまとめて「ワード線」と呼ばれる）は、SRAMセル106が反転するまでランプアップすることができる。SRAMセル106への電気的アクセスは、少なくとも部分的にワード線（図1のWL 116およびWL 118）によって可能にされ、WL 116およびWL 118は第1のアクセストランジスタ140および第2のアクセストランジスタ142を制御し、第1のアクセストランジスタ140および第2のアクセストランジスタ142はSRAMセル106をビット線BL 112およびNBL 114に接続するのを制御する。いくつかの実施態様では、ビット線BL 112およびNBL 114は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。
【0027】
限られた利用可能なスペース内で機能するために、試験構造例100では、ノードB 122およびノードC 120だけがSRAMセル106の外部に接続される。図1に示すように、ノードNC 128は、SRAMセル106の外部に直接電気的に接続されてはいない。つまり、ノードNC 128は外部から接続されない、または直接アクセスすることができない。SRAMセル106は一般に対称であるため、左側トランジスタおよび右側トランジスタは、プロセス変動は別として、同じ電気的特性および動作特性を有するべきである。この仮定は、セルの左側を測定するSRAMセルの1つの列とセルの右側を測定する別の列とで検証することができる。試験構造100を使用すると、SRAMセル106の左側トランジスタからの電圧伝達特性（VTC）はSNMを計算するのに十分である。したがって、ノードNC 128は、図1に示されているSRAMセル106のSNMの計算を可能にするために制御および測定される必要はない、ただし、それにより、「NC」はノードがセルの外部に直接接続されないことを示す。
【0028】
図1は、第1の外部ピン150および第2の外部ピン152をさらに示す。図1では、内部ノードC 120は、TG 102を介して第1の外部ピン150に電気的に結合される。さらに、内部ノードB 122は、TG 104を介して第2の外部ピン152に電気的に結合される。したがって、外部ピン150、152により、内部ノードC 120、B 122のそれぞれへの電気的アクセスが可能になる。試験構造100の外部ピン150、152は、SRAMセル106に適切な試験電圧および電流を印加するように構成された試験装置160（例えば、半導体試験機器）に電気的に結合することができる。簡単にするために個別には示されていないが、内部ノードNC 128も同様に第3の外部ピンおよび試験装置160に接続されることが理解されよう。後述する実施態様の内部ノードのそれぞれも同様に、試験装置160とのインタフェースを可能にするために外部ピンに電気的に結合され得るが、簡単にするために個別には示されていない。
【0029】
図2は、本開示の例による、SRAMセルのアレイのSNMを測定するための試験構造200のブロック図である。試験構造200は、SRAMアレイ内の多数のSRAMセルを比較的簡単なセットアップで短時間に試験することができる。
【0030】
図2に示すように、各ビットからの内部ノードは、TG、TG_C、およびTG_Bを含む複数レベルのトランスミッションゲート（TG）を介して検査用のチップ入力／出力（IO）（例えば、図2にチップアナログIO 220およびチップアナログIO 222として示されている）に互いに接続される。例えば、TG 202、TG 202’、TG 202’’などはチップアナログIO 220に接続することができ、TG 204、TG 204’、TG 204’’などはチップアナログIO 222に接続することができる。列1内に描かれている構造は列2～4内にも同様に複写されるが、簡単にするために個々に描かれていないことが当業者によって理解されるであろう。さらに、図2は、列1内のSRAMセル（206、206’、206’’、および番号が付けられていないセル）の少なくとも4行と追加の行を示す省略符号とを示しているが、実際のデバイスは任意の数のSRAM行を有することができる。SRAMセルの内部ノードへのアクセスは、特定の行および列のトランスミッションゲートをイネーブルにすることにより可能になる。図2に示す試験構造例200では、各行は、多くのSRAMセルと各SRAMセルに隣接するTGとを含む（例えば、SRAMセル206、206’、206’’とこれらのセルのそれぞれの隣接するTG 202、TG 202’、TG 202’’、TG 204、TG 204’、TG 204’’とを参照のこと）。同様に、試験構造200内の各列は、チップアナログIO 220および222への接続部を含むことができる（例えば、図2の列224、226、228および230とこれらの列のチップアナログIO 220およびチップアナログIO 222へのそれぞれの接続部とを参照のこと）。試験構造200では、SRAMセル206、206’、206’’へのアクセスは、試験構造200の行復号回路を通じて迅速かつ容易に切り替えることができる。例えば、試験構造200では、ビット線BL 212およびNBL 214は、列224内のSRAMセル206、206’、206’’の読み出し、保持および書き込みSNM測定のための様々なセットアップを可能にするように、制御論理によって独立に駆動される。各SRAMセルの内部ノードには、SNM測定を実行するために個別にアクセスすることができる。列2～4のそれぞれの各SRAMセルの内部ノードは、簡単にするために個別には示されていないが、同様にアドレス指定されアクセスされる。
【0031】
チップアナログ入力／出力（IO）からSRAMセルの内部ノードまでの経路に沿った電圧降下は、SNM測定誤差を引き起こす重要な要因である。例えば、図2を参照すると、電圧降下は、チップアナログIO 220からSRAMセル206、206’および206’’の内部ノードまでの経路に沿って生じる。図2の形態によってアクセスされる内部ノードは簡単にするために示されていないが、類似の内部ノード120、122、および128は図1を参照して示され記載される。引き続き図2を参照すると、以下の構成要素は、チップアナログIO 220からチップアナログIO 222までの経路に沿った電圧降下、すなわち、1）トランスミッションゲートのドレインおよびソースの両端間（例えば、図2のTG 202、202’、202’’、204、204’、204’’のそれぞれのドレインおよびソースの両端間）の電圧、2）経路に沿った金属抵抗からもたらされる電流－抵抗（IR）降下、および3）チップアナログIO 220またはチップアナログIO 222の電圧降下に寄与し得る。
【0032】
図2に示されているような試験構造例200では、SRAMセルのそれぞれに横方向に隣接するトランスミッションゲート内の各トランジスタは、SRAMセルのそれぞれのトランジスタと同じサイズを有する。例えば、図2の列224を参照すると、SRAMセル206、206’、および206’’に隣接するTG 202、202’、202’’、204、204’、および204’’は固定サイズを有する、ただし、各TGのサイズは、そのTGの対になるSRAMセル206、206’、および206’’のサイズと同じである。さらに、図2は、列1～4（すなわち、224～230）のうちの1つの各SRAMセルの内部ノードの選択（アドレス指定またはアクセス）を可能にする第1のトランスミッションゲート232および第2のトランスミッションゲート234を示す。これらのトランスミッションゲートは、選択された（アクティブ）SRAMセルからの有効電流と他の非選択の（非アクティブ）SRAMセルからの漏れ電流の両方を処理しているので、ドレインからソースへの電圧降下が測定精度に悪影響を及ぼさない（例えば、過度に影響を受けない）くらい小型であるのに十分なサイズで設計することができる。14nm技術の実施態様例では、全レベルのトランスミッションゲート両端間電圧は、例えば電源電圧の1％未満（例えば、VDD＝0.8Vの場合8mV以下）に制限することができる。
【0033】
いくつかの実施態様では、例えば、SRAMアレイ内の各SRAMセルの各内部ノードへ行き来する電気入出力経路に沿った電気抵抗および／または電流を減らすことにより、許容できないほど大きな電圧降下を低減することができる。例えば配線相互接続の幅および／または厚さを大きくすることにより、配線相互接続の断面を増大させると、電気抵抗および電流が減少する。さらに、例えば複数の金属層および冗長導電性ビア（via）内に複数のより短い配線相互接続を使用して電気経路を形成することにより、配線相互接続の長さを短縮する。選択されたSRAMセルのアクティブ電流はSNM測定に必要であるので、各列内のより少ない行数のSRAMセルを使用することにより非選択のSRAMセルからの漏れ電流だけを低減できることが理解されよう。つまり、図2の試験構造200内の列1～4（224～230）のそれぞれのSRAMセル206、206’、206’’の数を減らすと、非選択のSRAMセルからの漏れ電流が減少して、漏れ電流に寄与するセルが減少する。特定の実施態様では、IO構造、チップアナログIO 220およびチップアナログIO 222は、試験構造200に静電放電（ESD）からの十分な保護も提供しながら、許容電圧降下を確保するように選択され構成されている。
【0034】
図2の試験構造200は、SRAMセル（例えば206、206’、206’’）のうちの1つまたは複数によって使用されるのと同じワード線（WL）デコーダ240および列マルチプレクサ（mux）242周辺回路を使用して示される測定回路における電圧降下の較正を含むことができる。4つの破線長方形内に描かれた構造は、類似または対応する構造の任意の数の構造反復にわたって複写され、各構造反復（簡単にするために個々には示されていない）は、「LINE_C1」～「LINE_CN」のラベルが付いた相互接続部のうちの1つおよび「LINE_B1」～「LINE_BN」のラベルが付いた相互接続部のうちの1つに結合されることが当業者によって理解されるであろう。
【0035】
【0036】
図3に示すように、SRAMセル例300は、C＜1＞320への出力経路およびC＜0＞321への出力経路のためのセルを含む。特に、SRAMセル300では、較正（CAL）セル336およびCALセル336’は、互いに接続され、C＜1＞320への出力経路およびC＜0＞321への出力経路にも接続される。SRAMセル300はさらに、TG 302、CALセル336、CALセル336’、およびTG302’を含む。図3はまた、SRAMセル350では、TG 302およびTG 304がCALセル356を介して互いに接続され、C＜1＞320への出力経路がTG 302、CALセル356およびTG 304を含むことも示している。図3にさらに示されているように、SRAMセル350では、入力経路B 322はTG 304およびTG 304’を含み、TG 304はCALセル356に接続することができ、CALセル356はTG 302に接続される。いくつかの実施態様では、SNM測定値は、SRAMセル300および350（例えば、CALセル336、336’、356および356’）の内部ノードへの経路（例えば、C＜1＞320およびC＜0＞321への出力経路、および入力経路B 322）に沿った電圧降下を補償する読み取り値に基づいている。
【0037】
図2を参照して上述したスキームでは、SRAMノードへの導電性経路に沿った電圧降下が測定誤差の主な理由である。電圧降下は、大型トランスミッションゲート（TG）を使用し、レイアウトを慎重に検討し、最適なIO構造を選択することにより、最小限に抑えることができるが、電圧降下は、依然としてSNM測定誤差を引き起こすほど十分に大きい可能性がある。例えば、信頼性試験、極低温条件、および放射線試験では、TGの電圧降下およびレイアウトの金属電気抵抗が劇的に増加し得る。この例では、電圧変化を監視し、SNM測定値の電圧変化を補償する必要があり得る。
【0038】
図3は、電圧降下を測定するために図2のSRAMアレイ内に形成され得るSRAMセル例300、350の2つの異なる実施態様を示す。SRAMセル300、350は、図1に示したSRAMセル106に類似しており、SRAMセル106はCALセル（例えば、図3の例でのCALセル336、336’、356、356’）に置き換えられる。図3の例に示すように、CALセル336、336’、356、356’は短絡接続部またはオープン接続部を有することができる。いくつかの実施態様によれば、CALセル336、336’、356、356’は、SRAMセル（例えば、SRAMセル300または350）で始まり金属接続部を変えて実装され得る。図3に示したSRAMセル300は、SRAM内部ノードからC＜1＞320およびC＜0＞321への出力経路を測定するために使用することができる。トランスミッションの選択を構成することにより、C＜0＞321への出力経路は、C＜1＞320への出力経路の電圧が測定される間、電圧供給源に接続することができる。電圧供給源および測定された電圧からの電圧差は、C＜1＞320およびC＜0＞321への出力経路に沿った電圧降下である。図3の実施態様例では、値の半分が、一方の出力経路（例えば、C＜1＞320への出力経路およびC＜0＞321への出力経路の一方）に沿った電圧降下である。いくつかの実施態様によれば、そのような出力経路は、SRAMセル（例えば、図1のSRAMセル106）がCALセル（例えば、図3のCAL 336または336’）に置き換えられることを除いて、SRAM内部ノードからのものと同じ経路であり得る。特定の実施態様では、C＜1＞320への出力経路に沿った電圧降下は、図3に示すSRAMセル300を使用して測定することができる。追加または代替の実施態様では、図3に示すSRAMセル350は、入力経路B 322および出力経路C＜0＞321に沿った電圧降下を測定するために使用することができる。入力経路B 322に沿った電圧降下は計算することができる。つまり、図3の2つのSRAMセル300、350は、電圧降下を測定するために使用することができる。本教示の実施態様では、SRAMセル300、350の測定回路は1つまたは複数の接続配線340、360A、360Bを含むことができ、各接続配線340、360A、360Bは、図3に示されているように、第1のTGおよび第2のTGを電気的に結合し、第1のTGから第2のTGまで延伸する。
【0039】
特定の実施態様によれば、完全な設計構造（例えば、直接測定試験構造）は商用の14 nm技術で実装することができる。このような試験構造は、半導体製造工場提供のSRAMセルの読み出し、書き込みおよび保持SNMをシミュレーションするために使用され得る。このような試験構造およびIO構造用に抽出された寄生振動を有するSRAM回路設計（すなわち、ネットリスト）の接続性の記載がシミュレーションに使用され得る。下の表1に提供されるシミュレーション結果の例から、直接測定試験構造からシミュレーションされたVTC曲線がSRAMセルから直接シミュレーションされたVTC曲線に非常に近いことが分かる。この差は小さすぎてプロットで示すことができない。つまり、直接測定試験構造からシミュレーションされたVTC曲線とSRAMセルから直接シミュレーションされたVTC曲線との差は統計的に重要ではない。したがって、計算されたSNM値だけが下の表1に記載されている。この例でのシミュレーションは、標準（TT）、低速（SS）、高速（FF）のプロセスコーナをカバーしている。電圧範囲は0.7V～0.9Vであり、標準動作電圧は0.8Vである。表1に示す結果の例では、動作温度は、27°Cの温度での中間シミュレーションで-55°C～125°Cの範囲である。直接測定試験構造からのSNMとSRAMセルからのSNMとの間の最大の、すなわち最悪の誤差または差は4.0％である。
【0040】
【表1】
【0041】
表1の結果例に示すように、本明細書に記載の直接測定試験構造は、SRAM内部ノードを直接制御し観測することにより、SRAMセルの読み出しSNM、書き込みSNM、および保持SNMを測定する手法を提供する。この手法では、SNMを比較的簡単なセットアップで迅速に測定することができる。本明細書に記載の直接測定試験構造は、比較的短時間で多数のSRAMビットのSNMの特性評価をするために有利に使用することができる。この手法は、例えば、極低温条件でのSRAM寿命にわたるSRAMのSNMを理解するために信頼性試験で、また、放射線環境でのSRAMのSNM劣化を理解するために放射線試験でSRAMのSNMの特性評価をするのに適している。表1に示した結果を参照して上述したように、直接測定試験構造例でのシミュレーションから、この手法にはシミュレーションしたSRAMセルからの結果と比較して最大で4.0％の誤差があることが分かる。
【0042】
様々なタイプのSRAMセルのSNMを測定するための追加の直接測定試験構造については、図4～図9に示されている実施態様例を参照して以下の段落で説明する。図4～図9の試験構造400、500、600、700、800、および900は、様々なタイプのSRAMセルの内部ノードに接続される外部TGを参照して説明される。試験構造400～900は、図1を参照して上述した6トランジスタSRAMセルの例106以外の追加のタイプのSRAMセルのSNMを直接測定するように構成されている。簡潔にするために、一般に、図4～図9の前または後の図と比較して、図4～図9内で生じる違いのみ以下に記載される。
【0043】
図4は、本開示の例による、7トランジスタSRAMセル406のSNMを測定するためのTG 402およびTG 404を含む試験構造400のブロック図である。図4に示され、以下に記載されるように、7トランジスタSRAMセル406は、カットオフ408と、ワード線（ワード線WL 416およびWL 418として示され、WL 416およびWL 418は互いに電気的に結合され、本明細書ではまとめて「ワード線」と呼ばれる）と、負の読み出しワード線（NRWL）424と、ビット線BL 412およびNBL 414と、内部ノードB 420、C 422、およびNC 428と、を含むことができる。
【0044】
試験構造400は、SRAMセル406のSNMを測定するのに重要である7トランジスタSRAMセル406の内部ノードに制御可能性および可観測性を提供する。図4に示す実施態様例では、TG 402は内部ノードC 422に接続され、TG 404は内部ノードB 420に接続される。試験構造例400では、TG 402およびTG 404のトランジスタは、少なくとも部分的に、レイアウトが厳しいDRCに合格することを可能にするSRAMセル406と同じトランジスタタイプであり得る。検査中の右側インバータ430からの外乱を低減または防止するために、右側インバータ430の出力432から左側インバータ436の入力434への電気接続が除去され、図4にカットオフ408として示されている。図4に示すように、SRAMセル406は、外部の書き込みまたは読み出し回路に電気的に結合されるビット線BL 412およびNBL 414を含み、ワード線（WL 416およびWL 418、互いに電気的に結合され、本明細書ではまとめて「ワード線」と呼ばれる）は、SRAMセル406が反転するまでランプアップすることができる。電源とワード線との間の電圧差は書き込み能力マージンである。SRAMセル406への電気的アクセスは、少なくとも部分的にワード線（図4のWL 416およびWL 418）によって可能にされ、WL 416およびWL 418は第1のアクセストランジスタBL 412および第2のアクセストランジスタNBL 414を制御し、BL 412およびNBL 414はセル406をビット線BL 412およびNBL 414に接続するのを制御する。いくつかの実施態様では、ビット線BL 412およびNBL 414は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。図4にさらに示すように、SRAMセル406は内部ノードNC 428も含む。読み出し動作中、NRWL 424は、フィードバックを切断し、それによって読み出し動作中のセル反転を防ぐために接地に設定される。
【0045】
図5は、本開示の例による、7トランジスタSRAMセル506のSNMを測定するための別の試験構造500のブロック図である。図5に示され、以下に記載されるように、7トランジスタSRAMセル506は、カットオフ508と、ワード線（例えばWL 516およびWL 518、互いに電気的に結合され、本明細書では「ワード線」と呼ばれる）と、NRWL 524と、ビット線BL 512およびNBL 514と、内部ノードB 520、C 522、およびNC 528と、を含むことができる。
【0046】
図5に示す実施態様例では、試験構造500はTG 502およびTG 504を含み、TG 502は内部ノードC 522に接続され、TG 504は7トランジスタSRAMセル506の内部ノードB 520に接続される。試験構造例500では、TG 502およびTG 504のトランジスタは、レイアウトが厳しいDRCに合格することを可能にするために、SRAMセル506内のものと同じトランジスタタイプであり得る。右側インバータ530からの外乱を防止するために、内部ノードB 520付近の右側インバータ530の出力532から左側インバータ536の入力534への電気接続は、図5にカットオフ508として示されているように除去される。
【0047】
図5にさらに示すように、SRAMセル506は、外部の書き込みまたは読み出し回路に電気的に結合されるビット線BL 512およびNBL 514と、SRAMセル506が反転するまでランプアップされ得るWL 516およびWL 518を含むワード線と、を含む。電源とワード線との間の電圧差は書き込み能力マージンである。SRAMセル506へのアクセスはワード線（WL 516およびWL 518）によって可能にされ、WL 516およびWL 518は、BL 512およびNBL 514にある2つのアクセストランジスタを制御し、BL 512およびNBL 514はセル506をビット線BL 512およびNBL 514に接続するのを制御する。特定の実施態様によれば、ビット線BL 512およびNBL 514は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。読み出し動作中、NRWL 524は、フィードバックを切断し、それによって読み出し動作中のセル反転を防ぐために接地に設定される。
【0048】
図6は、本開示の例による、7トランジスタSRAMセル606のSNMを測定するための別の試験構造600のブロック図である。図6に示され、以下に詳述されるように、7トランジスタSRAMセル606は、カットオフ608と、ワード線（WL 616およびWL 618、互いに電気的に結合され、本明細書では「ワード線」と呼ばれる）と、NRWL 624と、ビット線BL 612およびNBL 614と、内部ノードB 620、C 622、およびNC 628と、を含むことができる。
【0049】
図6に示されている実施態様例では、試験構造600はTG 602およびTG 604を含み、TG 602は内部ノードC 622に接続され、TG 604は7トランジスタSRAMセル606の内部ノードB 620に接続される。試験構造例600では、TG 602およびTG 604のトランジスタは、レイアウトが厳しいDRCに合格することを可能にするために、SRAMセル606内のものと同じトランジスタタイプであり得る。図4および図5に示す試験構造400および500を参照して上述したように、右側インバータ630からの外乱を防止するために、試験構造600では、右側インバータ630の出力632から左側インバータ636の入力634への内部ノードB 620付近の接続は、図6にカットオフ608として示されているように除去される。
【0050】
図6にさらに示すように、SRAMセル606は、外部の書き込みまたは読み出し回路に電気的に結合されるビット線BL 612およびNBL 614と、SRAMセル606が反転するまでランプアップされ得るWL 616およびWL 618を含むワード線と、を含む。電源とワード線との間の電圧差は書き込み能力マージンである。SRAMセル606へのアクセスはワード線WL 616およびWL 618によって可能にされ、WL 616およびWL 618は、BL 612およびNBL 614にある2つのアクセストランジスタを制御し、BL 612およびNBL 614はSRAMセル606をビット線BL 612およびNBL 614に接続するのを制御する。特定の実施態様では、ビット線BL 612およびNBL 614は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。
【0051】
図7は、本開示の例による、8トランジスタSRAMセル706のSNMを測定するための試験構造700のブロック図である。図7に示され、以下に記載されるように、8トランジスタSRAMセル706は、カットオフ708と、ワード線（互いに電気的に結合され、本明細書ではまとめて「ワード線」と呼ばれるWL 715、WL 716、および読み出しワード線（RWL）718を含む）と、RBL 726、BL 712およびNBL 714を含むビット線と、内部ノードB 720、C 722、およびNC 728と、を含むことができる。
【0052】
図7の実施態様例では、試験構造700はTG 702およびTG 704を含み、TG 702は内部ノードC 722に接続され、TG 704は8トランジスタSRAMセル706の内部ノードB 720に接続される。試験構造例700では、TG 702およびTG 704のトランジスタは、レイアウトが厳しいDRCに合格することを可能にするために、SRAMセル706内のものと同じトランジスタタイプであり得る。右側インバータ730からの外乱を防止するために、内部ノードNC 728付近の右側インバータの出力732から左側インバータ736の入力734への接続は、図7にカットオフ708として示されているように除去される。
【0053】
図7にさらに示されているように、SRAMセル706は、外部の書き込みまたは読み出し回路に電気的に結合され得るビット線BL 712およびNBL 714と、接地に電気的に結合され得る読み出しワード線718と、SRAMセル706が反転するまでランプアップされ得るワード線WL 715およびWL 716と、を含む。RBL 726の電圧を設定するために、RBL 726は、読み出しサイクルの前にプリチャージすることができる。読み出し中、RBL 726を通る電圧は、プルダウンするかハイに保つことができる。SRAMセル706への書き込みはワード線WL 715およびWL 716によって可能にされ、ワード線WL 715およびWL 716はビット線BL 712およびNBL 714への接続を制御する。読み出し動作中、RWL 718は、RBL 726をSRAM内部ノードに接続するためにハイに設定される。SRAMセル706への書き込みはワード線WL715およびWL716を使用して可能にされ、ワード線WL715およびWL716はビット線BL 712およびNBL 714への接続を制御する。読み出し動作中、RWL 718は、RBL 726をSRAM内部ノードに接続するためにハイに設定される。いくつかの実施態様では、ビット線BL 712およびNBL 714は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。
【0054】
図8は、本開示の例による、8トランジスタSRAMセル806のSNMを測定するための別の試験構造800のブロック図である。図8に示され、以下に記載されるように、8トランジスタSRAMセル806は、カットオフ808と、ワード線（電気的に互いに結合され、本明細書ではまとめて「ワード線」と呼ばれるWL 815、WL 816、およびRWL 818を含む）と、ビット線RBL 826、BL 812およびNBL 814と、内部ノードB 820、C 822、およびNC 828と、を含むことができる。
【0055】
図8の実施態様例では、試験構造800はTG 802およびTG 804を含み、TG 802は内部ノードNC 828に接続され、TG 804は内部ノードB 822に接続される。試験構造例800では、TG 802およびTG 804のトランジスタは、レイアウトが厳しいDRCを合格することを可能にするために、SRAMセル806内のものと同じトランジスタタイプであり得る。右側インバータ830からの外乱を防止するために、右側インバータ830の入力832から左側インバータ836の出力834への電気的接続が除去され、図8にカットオフ808として示されている。
【0056】
図8にさらに示されているように、SRAMセル806は、外部の書き込みまたは読み出し回路に電気的に結合され得るビット線BL 812およびNBL 814と、SRAMセル806が反転するまでランプアップされ得るワード線WL 815、WL 816およびRWL 818と、を含む。RBL 826の電圧を設定するために、RBL 826は、読み出しサイクルの前にプリチャージすることができる。読み出し中、RBL 826を通る電圧は、プルダウンするかハイに保つことができる。SRAMセル806への書き込みはワード線WL 815、WL 816、およびRWL 818によって可能にされ、ワード線WL 815、WL 816、およびRWL 818はビット線BL 812およびNBL 814への接続を制御する。読み出し動作中、RWL 818は、RBL 826をSRAM内部ノードに接続するためにハイに設定される。SRAMセル806への書き込みはワード線WL 815、WL 816、およびRWL 818を使用して可能にされ、ワード線WL 815、WL 816、およびRWL 818はビット線BL 812およびNBL 814への接続を制御する。読み出し動作中、RWL 818は、RBL 826をSRAM内部ノードに接続するためにハイに設定される。いくつかの実施態様では、ビット線BL 812およびNBL 814は、読み出し動作と書き込み動作の両方のためのデータを転送するために使用され得る。
【0057】
図9は、本開示の例による、デュアル・インターロック・セル（Dual Interlocked Cell）（DICE）SRAMセル906のSNMを測定するための試験構造900のブロック図である。図9に示すように、DICE SRAMセル906の試験構造900は、カットオフ908、908’、908’’および908’’’と、ワード線（例えば、WL 916を含む）と、ビット線BL 912およびBLB 914と、TG 902、902’、904、904’と、内部ノードB1、C1、B2、およびC2と、を含むように実装することができる。
【0058】
図9の実施態様例では、左側のDICE SRAMセル906内の内部ノードB1、C1、B2、およびC2は、電気的に、図9の右側の内部ノードB1、C1、B2、およびC2と同じ点であり、簡単にするために別々に描かれている。TG 902は、カットオフ908と908’との間の内部ノードB1に電気的に結合され、TG 902’は、カットオフ908’’と908’’’との間の内部ノードB2に電気的に結合され、TG 904は内部ノードC1に電気的に結合され、TG 904’は内部ノードC2に電気的に結合される。試験構造例900では、TG 902、902’、904、および904’のトランジスタは、レイアウトが厳しいDRCに合格することを可能にするために、SRAMセル906内のものと同じトランジスタタイプであり得る。
【0059】
図9は、内部ノードB1とカットオフ908および908’とが、インバータ952の出力950とトランジスタ956の入力954との間に配置されることを示している。さらに、内部ノードB2とカットオフ908’’および908’’’とは、インバータ960の出力958とトランジスタ964の入力962との間に配置される。C1は、インバータ968の出力966とトランジスタ972の入力970との間に配置される。C2は、インバータ976の出力974とトランジスタ980の入力978との間に配置される。図9はさらに、WL 916、BL 912、およびBLB 914に電気的に結合されたトランジスタ982、984、986、および988を示している。
【0060】
図9にさらに示すように、SRAMセル906は、ビット線BL 912、その論理補数、ビット線バー（BLB）914、およびワード線WL 916を含む。BL 912は電源に電気的に結合されてもよく、BL 912の補数BLB 914は接地に電気的に結合されてもよく、ワード線WL 916はSRAMセル906が反転するまでランプアップされてもよい。SRAMセル906へのアクセスはワード線WL 916によって可能にされる。DICE SRAMセルは当技術分野で知られており、図9のデバイス、および同様のデバイスの形成、実装、および使用は当業者によって理解されるであろう。
【0061】
図10は、本開示の例による、SRAM SNM試験構造で測定された伝達曲線1006を示すグラフ1000ならびに測定された伝達曲線1006および対称伝達曲線1008を使用したバタフライ曲線1022を示すグラフ1020である。図10では、伝達曲線1006は、SRAMセルの半分の電圧伝達特性（VTC）から得られる。グラフ1000およびグラフ1020のそれぞれにおいて、横軸1004は第1の電圧を表し、縦軸1002は第2の電圧を表す。グラフ1020は、2つのVTC曲線、すなわち測定された伝達曲線1006および対称伝達曲線1008を示し、2つのVTC曲線は互いにバタフライ曲線1022を形成する。グラフ1020では、領域1010はSNMを示し、領域1010は、測定された伝達曲線1006と伝達曲線1006の対称伝達曲線1008との間に含まれ得る最大正方形を表す。
【0062】
いくつかの実施態様では、グラフ1020に示されるバタフライ曲線1022は、図1に示す試験構造（右インバータのVTCを測定する）と図1に示す試験構造の対称バージョン（左インバータのVTCを測定する）とを使用してSRAMセルの各側（左右の側または左右のインバータ）のVTCを直接測定することによって得ることができる。図10では、バタフライ曲線1022は、横軸1004から45度で原点を通る線に対してVTCの片側をミラーリングすることによって形成される。SNMは、領域1010の対角線の長さによって与えられる。測定された伝達曲線1006および対称伝達曲線1008が互いに完全に（または実質的に）対称である図10の例では、バタフライ曲線1022の上部にある領域1010はSNMを表し、バタフライ曲線1022の下部に適合する。
【0063】
図11Aは、本開示の例による、SRAM SNM試験構造で測定された伝達曲線のグラフ1100およびグラフ1101を示す。図11Aは、SRAM SNM試験構造で測定された伝達曲線1106のグラフ1100と対称伝達曲線1108のグラフ1101とを示す。図11Aでは、伝達曲線1106は、SRAMセルの半分のVTCから得られる。グラフ1100およびグラフ1101のそれぞれにおいて、横軸1104は第1の電圧を表し、縦軸1102は第2の電圧を表す。グラフ1100およびグラフ1101は、2つのVTC曲線、すなわち測定された伝達曲線1106および対称伝達曲線1108を示し、2つのVTC曲線は互いに図11Bに示すバタフライ曲線1122を形成する（後述）。
【0064】
図11Bは、本開示の例による、図11Aの測定された伝達曲線1106および対称伝達曲線1108を使用したバタフライ曲線1122のグラフ1120を示す。グラフ1120では、領域1110はSNMを示し、領域1110は、測定された伝達曲線1106と伝達曲線1106の対称伝達曲線1108との間に含まれ得る最大正方形を表す。
【0065】
図11Bでは、バタフライ曲線1122は、横軸1104から45度で原点を通る線に対してVTCの片側をミラーリングすることによって形成される。SNMは、領域1110の対角線の長さによって与えられる。測定された伝達曲線1106および対称伝達曲線1108が互いに完全に（または実質的に）対称である図11Bの例では、バタフライ曲線1122の上部にある領域1110はSNMを表し、バタフライ曲線1122の下部に適合する。
【0066】
図12は、電圧伝達曲線群1206のグラフ1200を示す。伝達曲線群の個々の要素は、上述したようにSRAM SNM試験構造を使用してSRAMセルを測定することによって提供され、伝達曲線は各SRAMセルに対して提供され、それによって伝達曲線群1206が提供される。言い換えると、伝達曲線群1206を提供するために、複数のSRAMセルの複数の測定値が複数のSRAM SNM試験構造を使用して測定される。次いで、バタフライ曲線1220は、伝達曲線群1206の分布を統計的にサンプリングしプロットすることによって作成または導出される。
【0067】
グラフ1200において、曲線群1206の各電圧伝達曲線について、横軸1204は第1の電圧を表し、縦軸1202は第2の電圧を表す。グラフ1200は、複数のSRAM SNM試験セルから測定された伝達曲線を表すVTC曲線として伝達曲線群1206を示す。特定の実施態様では、グラフ1200に示す曲線群1206およびバタフライ曲線1220は、図2に示す試験構造を使用してSRAMセルのアレイの各側（左右の側または左右のインバータ）のVTCを直接測定することにより取得および導出することができる。図12では、バタフライ曲線1220を形成するために、曲線群1206の統計的にサンプリングされたVTC 1206’が対称伝達曲線1208とともに使用される。バタフライ曲線1220では、領域1210はSNMを示し、領域1210は、曲線群1206の統計的にサンプリングされたVTC 1206’とVTC 1206’の対称伝達曲線1208との間に含まれ得る最大正方形を表す。図12では、バタフライ曲線1220は、横軸1204から45度で原点を通る線に対してVTCの片側をミラーリングすることによって形成される。サンプリングされたSRAMセルのSNMは、領域1210の対角線の長さによって与えられる。他の実施態様では、曲線群1206の統計的にサンプリングされたVTC 1206’は第2の統計的にサンプリングされたVTCとともに使用され、第2の統計的にサンプリングされたVTCは、横軸1204から45度で原点を通る線に対して第2のVTCの片側をミラーリングすることによって形成される。領域1210はSNMを示し、領域1210は、曲線群1206の統計的にサンプリングされたVTC1206’と第2のサンプリングされた伝達曲線1208との間に含まれ得る最大の正方形を表す。
【0068】
図13は、一実施形態による、試験構造を使用してSRAMセルのSNMを直接測定する方法1300のフローチャートを示す。様々な実施態様では、図1～図9を参照して上述した試験構造のうちの1つまたは複数が方法1300を実行するために使用され得る。
【0069】
ブロック1302で、方法1300は、1つまたは複数の直接測定試験構造に電源電圧を印加することから開始する。図13に示すように、ブロック1302は、1つまたは複数の直接測定試験構造に接地（VSS）および電源（VDD）を印加するステップを含むことができる。図13にさらに示すように、1つまたは複数の試験構造（例えば、図1のような単一の試験構造100または図2のような試験構造のアレイ）は、1つまたは複数のSRAMセルのSNMを測定するように動作可能である。
【0070】
ブロック1304で、方法1300は、1つまたは複数の試験構造のそれぞれの第1の側から電圧伝達曲線を測定するステップを含む。図13に示すように、1つまたは複数の試験構造のそれぞれの第1の側は、1つまたは複数のSRAMセルのうちのそれぞれのSRAMセル（すなわち、SNMが測定されるべきSRAMセル）の内部ノードに接続され得る。図13にさらに示すように、各試験構造の第1の側は、SNMが測定されるべきSRAMセルのカットオフの第1の側にあってもよく、カットオフの第1の側は、そのSRAMセルの電圧伝達曲線を測定するために使用されている1つまたは複数の試験構造のうちの1つの試験構造のトランスミッションゲート（TG）に接続される。
【0071】
次に、ブロック1306で、方法1300は、ブロック1304を完了することによって生じる測定された電圧伝達曲線と実質的に対称である曲線をプロットすることによりバタフライ曲線を得るステップも含む。
【0072】
次に、ブロック1308で、方法1300は、ブロック1306を完了することによって生じるバタフライ曲線で境界を画された領域を測定することにより、1つまたは複数のSRAMセルのそれぞれのスタティック・ノイズ・マージン（SNM）を決定するステップをさらに含む。
【0073】
図1～図13の直接測定試験構造、伝達曲線、および方法の説明図は、例示的な実施形態が実施され得る方法に対する物理的または構造的制限を含意するものではない。例示される構成要素に加えてまたはその代わりに他の構成要素が使用されてもよい。いくつかの構成要素は任意選択でよい。また、図1～図12に示されている項目は、SRAMセルのSNMを測定するための試験構造例のいくつかの機能的構成要素、および得られる測定値を例示すために提示されている。これらの構成要素のうちの1つまたは複数が、例示的な実施形態で実施されるときに組み合わされる、分割される、または組み合わされ分割されて異なる構成要素にすることができる。
【0074】
本教示の広い範囲を示す数値範囲およびパラメータは近似値であるにもかかわらず、特定の例に記載の数値は可能な限り正確に報告されている。しかしながら、いずれの数値にも、特定の例のそれぞれの検査測定値に見られる標準偏差から必然的にもたらされる一定の誤差が本質的に含まれる。さらに、本明細書に開示されるすべての範囲は、その範囲に包含されるすべての部分範囲を網羅すると理解されるべきである。例えば、「10未満」の範囲は、最小値ゼロと最大値10との間の（かつ両方の値を含む）すべての部分範囲、すなわち、ゼロ以上の最小値と10以下の最大値、例えば1～5を有するすべての部分範囲を含むことができる。場合によっては、パラメータとして記載されている数値は負の値をとることができる。この場合、「10未満」と記載されている範囲の値の例は、負の値、例えば-1、-2、-3、-10、-20、-30、などを仮定することができる。
【0075】
さらに、本開示は下記条項による諸実施形態を含む。
【0076】
条項1．集積回路（IC）デバイス内の1つまたは複数のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を直接測定するための試験構造（100、200、400、500、600、700、800、900）であって、試験構造（100、200、400、500、600、700、800、900）が、1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）の各SRAMセル（406、506）について、
SRAMセル（406、506）内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
カットオフの第2の側に電気的に結合された第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
第1のTG（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第1の外部ピン（150）および第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の外部ピン（152）と、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第1の内部ノードおよび第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の内部ノードと、を備え、
カットオフが、カットオフの第1の側とカットオフの第2の側との間に電気的開路を提供し、
第1の内部ノードが第1の外部ピン（150）に電気的に結合され、第2の内部ノードが第2の外部ピン（152）に電気的に結合される、試験構造（100、200、400、500、600、700、800、900）。
SRAMセル（406、506）内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
カットオフの第2の側に電気的に結合された第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
第1のTG（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第1の外部ピン（150）および第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の外部ピン（152）と、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第1の内部ノードおよび第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の内部ノードと、を備え、
カットオフが、カットオフの第1の側とカットオフの第2の側との間に電気的開路を提供し、
第1の内部ノードが第1の外部ピン（150）に電気的に結合され、第2の内部ノードが第2の外部ピン（152）に電気的に結合される、試験構造（100、200、400、500、600、700、800、900）。
【0077】
条項2．ICデバイスが相補型金属酸化膜半導体（CMOS）プロセスで製作される、条項1に記載の試験構造（100、200、400、500、600、700、800、900）。
【0078】
条項3．第1の内部ノードが、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合される、条項1または2に記載の試験構造（100、200、400、500、600、700、800、900）。
【0079】
条項4．第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、およびSRAMセル（406、506）がそれぞれ同じトランジスタ（956、964、972、980）タイプを備える、条項1から3のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【0080】
条項5．複数の試験構造（100、200、400、500、600、700、800、900）のアレイをさらに備え、複数の試験構造（100、200、400、500、600、700、800、900）のそれぞれが、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちのそれぞれ1つをアドレス指定し、複数の試験構造（100、200、400、500、600、700、800、900）のそれぞれが、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちの1つのスタティック・ノイズ・マージン（SNM）を測定するように動作可能である、条項1から4のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【0081】
条項6．1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）が、6セル（406、506）SRAMセル（406、506）、7セル（406、506）SRAMセル（406、506）、8セル（406、506）SRAMセル（406、506）、およびデュアル・インターロック・セル（DICE）SRAMセル（406、506）のうちの1つまたは複数を含む、条項1から5のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【0082】
条項7．測定回路をさらに備え、測定回路内の電圧降下の較正が、
SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列マルチプレクサ（242）周辺回路を使用することを含み、
測定回路が、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）をさらに含む、条項1から6のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列マルチプレクサ（242）周辺回路を使用することを含み、
測定回路が、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）をさらに含む、条項1から6のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【0083】
条項8．第1の内部ノードと第2の内部ノードとの間のフィードバックがカットオフで切断される、条項1から7のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）。
【0084】
条項9．集積回路（IC）デバイス内のスタティック・ランダム・アクセス・メモリ（SRAM）セル（406、506）の安定性を測定するための方法（1300）であって、
試験構造（100、200、400、500、600、700、800、900）の第1の側から電圧伝達曲線（1006、1106）を測定するステップであって、試験構造（100、200、400、500、600、700、800、900）の第1の側が、第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介してカットオフの第1の側のSRAMセル（406、506）の第1の内部ノードに電気的に結合される、ステップと、
測定された電圧伝達曲線（1006、1106）と実質的に対称である曲線をプロットすることによりバタフライ曲線（1022、1122、1220）を得るステップと、
バタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のそれぞれのスタティック・ノイズ・マージン（SNM）を決定するステップと、を含み、
カットオフが、カットオフの第1の側とカットオフの第2の側との間に電気的開路を提供し、
第1の内部ノードが、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、
カットオフの第2の側にある第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合される、方法（1300）。
試験構造（100、200、400、500、600、700、800、900）の第1の側から電圧伝達曲線（1006、1106）を測定するステップであって、試験構造（100、200、400、500、600、700、800、900）の第1の側が、第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介してカットオフの第1の側のSRAMセル（406、506）の第1の内部ノードに電気的に結合される、ステップと、
測定された電圧伝達曲線（1006、1106）と実質的に対称である曲線をプロットすることによりバタフライ曲線（1022、1122、1220）を得るステップと、
バタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、1つまたは複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のそれぞれのスタティック・ノイズ・マージン（SNM）を決定するステップと、を含み、
カットオフが、カットオフの第1の側とカットオフの第2の側との間に電気的開路を提供し、
第1の内部ノードが、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、
カットオフの第2の側にある第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合される、方法（1300）。
【0085】
条項10．ICデバイスが相補型金属酸化膜半導体（CMOS）プロセスで製作される、条項9に記載の方法（1300）。
【0086】
条項11．電圧伝達曲線群（1206）を提供するために複数のSRAM SNM試験構造（100、200、400、500、600、700、800、900）を使用して複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を測定するステップと、
電圧伝達曲線群（1206）の分布を統計的にサンプリングするステップと、
電圧伝達曲線群（1206）の統計的にサンプリングされた分布からバタフライ曲線（1022、1122、1220）を導出するステップと、
導出されたバタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のスタティック・ノイズ・マージン（SNM）を決定するステップと、
をさらに含む、条項9または10に記載の方法（1300）。
電圧伝達曲線群（1206）の分布を統計的にサンプリングするステップと、
電圧伝達曲線群（1206）の統計的にサンプリングされた分布からバタフライ曲線（1022、1122、1220）を導出するステップと、
導出されたバタフライ曲線（1022、1122、1220）で境界を画された領域（1010、1110、1210）を測定することにより、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のスタティック・ノイズ・マージン（SNM）を決定するステップと、
をさらに含む、条項9または10に記載の方法（1300）。
【0087】
条項12．SRAMセル（406、506）のカットオフの左側から得られた測定値に基づいてSNM測定値の表（1）の1つの列（1、224）を設定し、SRAMセル（406、506）のカットオフの右側から得られた測定値に基づいてSNM測定値の表（1）の別の列（1、224）を設定するステップをさらに含む、条項9から11のいずれか一項に記載の方法（1300）。
【0088】
条項13．第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）、およびSRAMセル（406、506）がそれぞれ、同じトランジスタ（956、964、972、980）タイプを備える、条項9から12のいずれか一項に記載の方法（1300）。
【0089】
条項14．試験構造（100、200、400、500、600、700、800、900）の測定回路内の電圧降下を較正するステップをさらに含み、電圧降下を較正するステップが、
SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列（1、224）マルチプレクサ周辺回路を使用するステップと、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）を形成するステップと、を含む、条項9から13のいずれか一項に記載の方法（1300）。
SRAMセル（406、506）のワード線（WL）（116、118、416、418、516、518、616、618、715、716、718、815、816、916）デコーダおよび列（1、224）マルチプレクサ周辺回路を使用するステップと、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合する接続配線（340、360A、360B）を形成するステップと、を含む、条項9から13のいずれか一項に記載の方法（1300）。
【0090】
条項15．第1の内部ノードと第2の内部ノードとの間のフィードバックがカットオフで切断される、条項9から14のいずれか一項に記載の方法（1300）。
【0091】
条項16．複数のスタティック・ランダム・アクセス・メモリ（SRAM）セルの安定性を直接測定するための複数の試験構造（100、200、400、500、600、700、800、900）を備える試験構造（100、200、400、500、600、700、800、900）のアレイであって、試験構造（100、200、400、500、600、700、800、900）のアレイが、
複数レベルのトランスミッションゲート（TG）（202、202’、202’’、204、204’、204’、902、902’、904、904’）と、
第1のチップアナログ入力（134、434、534、634、734、832、954、962、970、978）／出力（132、432、532、632、732、834、950、958、966、974）（IO）と、
第2のチップアナログIO（220、222）と、を備え、
複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）の複数の内部ノードが、複数レベルのトランスミッションゲート（TG）（202、202’、202’’、204、204’、204’’、902、902’、904、904’）を介して第1のチップアナログIO（220、222）および第2のチップアナログIO（220、222）の一方に電気的に結合され、
複数の試験構造（100、200、400、500、600、700、800、900）の各試験構造（100、200、400、500、600、700、800、900）が、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちのそれぞれ1つをアドレス指定するように動作可能であり、複数の試験構造（100、200、400、500、600、700、800、900）の各試験構造（100、200、400、500、600、700、800、900）が、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちの1つのスタティック・ノイズ・マージン（SNM）を測定するように動作可能である、試験構造（100、200、400、500、600、700、800、900）のアレイ。
複数レベルのトランスミッションゲート（TG）（202、202’、202’’、204、204’、204’、902、902’、904、904’）と、
第1のチップアナログ入力（134、434、534、634、734、832、954、962、970、978）／出力（132、432、532、632、732、834、950、958、966、974）（IO）と、
第2のチップアナログIO（220、222）と、を備え、
複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）の複数の内部ノードが、複数レベルのトランスミッションゲート（TG）（202、202’、202’’、204、204’、204’’、902、902’、904、904’）を介して第1のチップアナログIO（220、222）および第2のチップアナログIO（220、222）の一方に電気的に結合され、
複数の試験構造（100、200、400、500、600、700、800、900）の各試験構造（100、200、400、500、600、700、800、900）が、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちのそれぞれ1つをアドレス指定するように動作可能であり、複数の試験構造（100、200、400、500、600、700、800、900）の各試験構造（100、200、400、500、600、700、800、900）が、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のうちの1つのスタティック・ノイズ・マージン（SNM）を測定するように動作可能である、試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0092】
条項17．複数の試験構造（100、200、400、500、600、700、800、900）の各試験構造（100、200、400、500、600、700、800、900）が、複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）のSRAMセル（406、506）について、
SRAMセル（406、506）内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
カットオフの第2の側に電気的に結合された第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）および第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の外部ピン（152）に電気的に結合された第1の外部ピン（150）と、を備え、
SRAMセルの内部ノード（406、506）の間のフィードバックがカットオフで切断され、
複数の内部ノードのうちの第1の内部ノードが、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、
複数の内部ノードのうちの第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合される、条項16に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
SRAMセル（406、506）内のカットオフの第1の側に電気的に結合された第1のトランスミッションゲート（TG）（102、104、232、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
カットオフの第2の側に電気的に結合された第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）と、
第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）および第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）に電気的に結合された第2の外部ピン（152）に電気的に結合された第1の外部ピン（150）と、を備え、
SRAMセルの内部ノード（406、506）の間のフィードバックがカットオフで切断され、
複数の内部ノードのうちの第1の内部ノードが、第1のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第1の外部ピン（150）に電気的に結合され、
複数の内部ノードのうちの第2の内部ノードが、第2のTG（102、104、302、302’、304、304’、402、404、502、504、602、604、702、704、802、804、902、902’、904、904’）を介して第2の外部ピン（152）に電気的に結合される、条項16に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0093】
条項18．複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）の複数の内部ノードが較正（CAL）（336、336’）セルを含む、条項16または17に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0094】
条項19．複数のSRAMセル（106、206、206’、206’、300、350、406、506、606、706、806、906）が6セル（406、506）SRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を含む、条項16から18のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0095】
条項20．複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）が7セル（406、506）SRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を含む、条項16から19のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0096】
条項21．複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）が8セル（406、506）SRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を含む、条項16から20のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0097】
条項22．複数のSRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）がデュアル・インターロック・セル（DICE）SRAMセル（106、206、206’、206’’、300、350、406、506、606、706、806、906）を含む、条項16から21のいずれか一項に記載の試験構造（100、200、400、500、600、700、800、900）のアレイ。
【0098】
本教示は、1つまたは複数の実施態様に関して例示されてきたが、添付の特許請求の範囲の思想および範囲から逸脱することなく、例示された例に対して変更および／または修正を行うことができる。例えば、プロセスは一連の行為または事象として記載されているが、本教示はそのような行為または事象の順序付けによって限定されないことが理解されよう。いくつかの行為は、異なる順序でかつ／または本明細書に記載のもの以外の他の行為または事象と同時に行われる可能性がある。また、本教示の1つまたは複数の態様または実施態様に従って方法論を実施するためにすべてのプロセス段階が必要とされるわけではない。構造構成要素および／または処理段階を追加することができる、または既存の構造構成要素および／または処理段階を削除または修正することができることが理解されよう。さらに、本明細書に示されている行為の1つまたは複数は、1つまたは複数の別個の行為および／または段階で実行され得る。さらに、「含む（including）」、「含む（includes）」、「有する（having）」、「有する（has）」、「有する（with）」という用語、またはそれらの用語の変形は、詳細な説明および特許請求の範囲のいずれかで使用される限りにおいて、そのような用語は、「備える（comprising）」という用語と同様の態様で含むことを意図している。「～の少なくとも1つ（at least one of）」という用語は、列挙された項目の1つまたは複数が選択され得ることを意味する。本明細書では、例えば、AおよびB、などの項目の列挙に関する「～の1つまたは複数」という用語は、A単独、B単独、またはAおよびBを意味する。さらに、本明細書での議論および特許請求の範囲において、一方が他方「上にある（on）」、2つの材料に関して使用される「～上（on）」という用語は材料相互間の少なくとも一部の接触を意味し、「～の上（over）」という用語は材料が近接していることを意味するが、場合により接触が可能であるが必須ではないように、1つまたは複数の追加の介在材料を有することを意味する。「～上（on）」も「～の上（over）」」も、本明細書で使用されている方向性を含意するものではない。「コンフォーマル（conformal）」という用語は、下にある材料の角度がコンフォーマル材
料によって保持されるコーティング材料を表す。「約（about）」という用語は、変更によりプロセスまたは構造が図示の実施態様に不適合にならない限り、列挙される値がいくらか変更され得ることを示す。最後に、「例示的（exemplary）」は、本明細書が理想であることを含意するのではなく、例として使用されることを示す。本教示の他の実施態様は、本明細書での開示の仕様および実施を考慮することにより、当業者には明らかとなるであろう。本明細書および例は例示としてのみ考慮されることが意図されており、本教示の真の範囲および精神は添付の特許請求の範囲によって示される。
料によって保持されるコーティング材料を表す。「約（about）」という用語は、変更によりプロセスまたは構造が図示の実施態様に不適合にならない限り、列挙される値がいくらか変更され得ることを示す。最後に、「例示的（exemplary）」は、本明細書が理想であることを含意するのではなく、例として使用されることを示す。本教示の他の実施態様は、本明細書での開示の仕様および実施を考慮することにより、当業者には明らかとなるであろう。本明細書および例は例示としてのみ考慮されることが意図されており、本教示の真の範囲および精神は添付の特許請求の範囲によって示される。
【符号の説明】
【0099】
100 試験構造
102 第1のトランスミッションゲート（TG）
104 第2のTG
106 6トランジスタ・スタティック・ランダム・アクセス・メモリ（SRAM）セル
108 カットオフ
112 ビット線BL
114 ビット線NBL
116 ワード線WL
118 ワード線WL
120 内部ノードC
122 内部ノードB
128 内部ノードNC
130 インバータ
132 出力
134 入力
136 インバータ
140 第1のアクセストランジスタ
142 第2のアクセストランジスタ
150 第1の外部ピン
152 第2の外部ピン
160 試験装置
200 試験構造
202 TG
202’ TG
202’’ TG
204 TG
204’ TG
204’’ TG
206 SRAMセル
206’ SRAMセル
206’’ SRAMセル
212 ビット線BL
214 負のビット線NBL
220 チップアナログ入力／出力（I／O）
222 チップアナログ入力／出力（I／O）
224 列1
226 列2
228 列3
230 列4
232 第1のトランスミッションゲート
234 第2のトランスミッションゲート
240 ワード線（WL）デコーダ
242 列マルチプレクサ（mux）
300 SRAMセル
302 TG
302’ 第1のトランスミッションゲート（TG）
304 TG
304’ 第1のトランスミッションゲート（TG）
320 C＜1＞への出力経路
321 C＜0＞への出力経路
322 入力経路B
336 較正（CAL）セル
336’ 較正（CAL）セル
340 接続配線
350 SRAMセル
356 CALセル
360A 接続配線
360B 接続配線
400 試験構造
402 TG
404 TG
406 7トランジスタSRAMセル
408 カットオフ
412 ビット線BL
414 ビット線NBL
416 ワード線WL
418 ワード線WL
420 内部ノードB
422 内部ノードC
424 負のリードワード線NRWL
428 内部ノードNC
430 右側インバータ
432 出力
434 入力
436 左側インバータ
500 試験構造
502 TG
504 TG
506 7トランジスタSRAMセル
508 カットオフ
512 ビット線BL
514 ビット線NBL
516 ワード線WL
518 ワード線WL
520 内部ノードB
522 内部ノードC
524 ワード線NRWL
528 内部ノードNC
530 右側インバータ
532 出力
534 入力
536 左側インバータ
600 試験構造
602 TG
604 TG
606 7トランジスタSRAMセル
608 カットオフ
612 ビット線BL
614 負のビット線NBL
616 ワード線WL
618 ワード線WL
620 内部ノードB
622 内部ノードC
624 負の読み出しワード線NRWL
628 内部ノードNC
630 右側インバータ
632 出力
634 入力
636 左側インバータ
700 試験構造
702 TG
704 TG
706 8トランジスタSRAMセル
708 カットオフ
712 ビット線BL
714 ビット線NBL
716 ワード線WL
718 リードワード線RWL
720 内部ノードB
722 内部ノードC
726 ビット線RBL
728 内部ノードNC
730 右側インバータ
732 出力
734 入力
736 左側インバータ
800 試験構造
802 TG
804 TG
806 8トランジスタSRAMセル
812 ビット線RBL
814 ビット線NBL
815 ワード線WL
816 ワード線WL
818 ワード線RWL
820 内部ノードB
822 内部ノードC
826 ビット線RBL
828 内部ノードNC
830 右側インバータ
832 入力
834 出力
836 左側インバータ
900 試験構造
902 TG
902’ TG
904 TG
904’ TG
906 デュアル・インターロック・セル（DICE）SRAMセル
908 カットオフ
908’ カットオフ
908’’ カットオフ
908’’’ カットオフ
912 ビット線BL
914 ビット線BLB、ビット線バーBLB
916 ワード線WL
950 出力
952 インバータ
954 入力
956 トランジスタ
958 出力
960 インターロック
962 入力
964 トランジスタ
966 出力
968 インバータ
970 入力
972 トランジスタ
974 出力
976 トランジスタ
978 入力
980 トランジスタ
982 トランジスタ
984 トランジスタ
986 トランジスタ
988 トランジスタ
1000 グラフ
1002 縦軸
1004 横軸
1006 伝達曲線
1008 対称伝達曲線
1010 領域
1020 グラフ
1022 バタフライ曲線
1100 グラフ
1101 グラフ
1102 グラフ
1104 グラフ
1106 測定された伝達曲線
1108 対称伝達曲線
1110 領域
1120 グラフ
1122 バタフライ曲線
1200 グラフ
1202 縦軸
1204 横軸
1206 電圧伝達曲線群
1206’ 統計的にサンプリングされたVTC
1208 対称伝達曲線
1210 領域
1220 バタフライ曲線
1300 方法
102 第1のトランスミッションゲート（TG）
104 第2のTG
106 6トランジスタ・スタティック・ランダム・アクセス・メモリ（SRAM）セル
108 カットオフ
112 ビット線BL
114 ビット線NBL
116 ワード線WL
118 ワード線WL
120 内部ノードC
122 内部ノードB
128 内部ノードNC
130 インバータ
132 出力
134 入力
136 インバータ
140 第1のアクセストランジスタ
142 第2のアクセストランジスタ
150 第1の外部ピン
152 第2の外部ピン
160 試験装置
200 試験構造
202 TG
202’ TG
202’’ TG
204 TG
204’ TG
204’’ TG
206 SRAMセル
206’ SRAMセル
206’’ SRAMセル
212 ビット線BL
214 負のビット線NBL
220 チップアナログ入力／出力（I／O）
222 チップアナログ入力／出力（I／O）
224 列1
226 列2
228 列3
230 列4
232 第1のトランスミッションゲート
234 第2のトランスミッションゲート
240 ワード線（WL）デコーダ
242 列マルチプレクサ（mux）
300 SRAMセル
302 TG
302’ 第1のトランスミッションゲート（TG）
304 TG
304’ 第1のトランスミッションゲート（TG）
320 C＜1＞への出力経路
321 C＜0＞への出力経路
322 入力経路B
336 較正（CAL）セル
336’ 較正（CAL）セル
340 接続配線
350 SRAMセル
356 CALセル
360A 接続配線
360B 接続配線
400 試験構造
402 TG
404 TG
406 7トランジスタSRAMセル
408 カットオフ
412 ビット線BL
414 ビット線NBL
416 ワード線WL
418 ワード線WL
420 内部ノードB
422 内部ノードC
424 負のリードワード線NRWL
428 内部ノードNC
430 右側インバータ
432 出力
434 入力
436 左側インバータ
500 試験構造
502 TG
504 TG
506 7トランジスタSRAMセル
508 カットオフ
512 ビット線BL
514 ビット線NBL
516 ワード線WL
518 ワード線WL
520 内部ノードB
522 内部ノードC
524 ワード線NRWL
528 内部ノードNC
530 右側インバータ
532 出力
534 入力
536 左側インバータ
600 試験構造
602 TG
604 TG
606 7トランジスタSRAMセル
608 カットオフ
612 ビット線BL
614 負のビット線NBL
616 ワード線WL
618 ワード線WL
620 内部ノードB
622 内部ノードC
624 負の読み出しワード線NRWL
628 内部ノードNC
630 右側インバータ
632 出力
634 入力
636 左側インバータ
700 試験構造
702 TG
704 TG
706 8トランジスタSRAMセル
708 カットオフ
712 ビット線BL
714 ビット線NBL
716 ワード線WL
718 リードワード線RWL
720 内部ノードB
722 内部ノードC
726 ビット線RBL
728 内部ノードNC
730 右側インバータ
732 出力
734 入力
736 左側インバータ
800 試験構造
802 TG
804 TG
806 8トランジスタSRAMセル
812 ビット線RBL
814 ビット線NBL
815 ワード線WL
816 ワード線WL
818 ワード線RWL
820 内部ノードB
822 内部ノードC
826 ビット線RBL
828 内部ノードNC
830 右側インバータ
832 入力
834 出力
836 左側インバータ
900 試験構造
902 TG
902’ TG
904 TG
904’ TG
906 デュアル・インターロック・セル（DICE）SRAMセル
908 カットオフ
908’ カットオフ
908’’ カットオフ
908’’’ カットオフ
912 ビット線BL
914 ビット線BLB、ビット線バーBLB
916 ワード線WL
950 出力
952 インバータ
954 入力
956 トランジスタ
958 出力
960 インターロック
962 入力
964 トランジスタ
966 出力
968 インバータ
970 入力
972 トランジスタ
974 出力
976 トランジスタ
978 入力
980 トランジスタ
982 トランジスタ
984 トランジスタ
986 トランジスタ
988 トランジスタ
1000 グラフ
1002 縦軸
1004 横軸
1006 伝達曲線
1008 対称伝達曲線
1010 領域
1020 グラフ
1022 バタフライ曲線
1100 グラフ
1101 グラフ
1102 グラフ
1104 グラフ
1106 測定された伝達曲線
1108 対称伝達曲線
1110 領域
1120 グラフ
1122 バタフライ曲線
1200 グラフ
1202 縦軸
1204 横軸
1206 電圧伝達曲線群
1206’ 統計的にサンプリングされたVTC
1208 対称伝達曲線
1210 領域
1220 バタフライ曲線
1300 方法
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】