特許 7550705 バタフライ演算回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-05

(45)【発行日】2024-09-13

(54)【発明の名称】バタフライ演算回路

(51)【国際特許分類】

   G06F 17/14 20060101AFI20240906BHJP

   G06J 1/00 20060101ALI20240906BHJP

【ＦＩ】

G06F17/14 510

G06J1/00 650

【請求項の数】 4

(21)【出願番号】P 2021066960

(22)【出願日】2021-04-12

(65)【公開番号】P2022162245

(43)【公開日】2022-10-24

【審査請求日】2023-12-11

(73)【特許権者】

【識別番号】591036457

【氏名又は名称】三菱電機エンジニアリング株式会社

(74)【代理人】

【識別番号】100110423

【弁理士】

【氏名又は名称】曾我 道治

(74)【代理人】

【識別番号】100111648

【弁理士】

【氏名又は名称】梶並 順

(74)【代理人】

【識別番号】100147566

【弁理士】

【氏名又は名称】上田 俊一

(74)【代理人】

【識別番号】100161171

【弁理士】

【氏名又は名称】吉田 潤一郎

(74)【代理人】

【識別番号】100188514

【弁理士】

【氏名又は名称】松岡 隆裕

(72)【発明者】

【氏名】永田 力也

(72)【発明者】

【氏名】高見 和弘

【審査官】坂東 博司

(56)【参考文献】

【文献】国際公開第２０１３／０４２２４９（ＷＯ，Ａ１）

【文献】特開昭６１－０５６８２３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００３／０２１２７２１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１４

Ｇ０６Ｊ １／００

(57)【特許請求の範囲】

【請求項1】

Ｎ点高速フーリエ変換に用いられるバタフライ演算回路であって、
第１信号入力部、第２信号入力部、第１信号出力部、第２信号出力部、係数入力部、加算器、減算器、及び乗算器を有し、前記第１信号入力部に入力される第１入力値と、前記第２信号入力部に入力される第２入力値と、前記係数入力部に入力される係数との間で行われるバタフライ演算の演算結果を前記第１信号出力部及び前記第２信号出力部から出力する演算ユニットと、
取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、前記第１信号入力部に、前記Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第１シフトレジスタと、
前記取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、前記シフトトリガ信号により、前記第２信号入力部に、前記Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第２シフトレジスタと、
前記シフトトリガ信号により、前記係数入力部に前記係数を入力する第３シフトレジスタと、
前記取込トリガ信号により、前記第１信号出力部からの出力信号及び前記第２信号出力部からの出力信号を格納するＭ組の格納レジスタと、
前記取込トリガ信号により、前記第１信号出力部からの出力信号及び前記第２信号出力部からの出力信号を前記Ｎ点高速フーリエ変換の結果として外部に出力する出力レジスタと、
前記第１シフトレジスタ及び前記第２シフトレジスタに対して、前記シフトトリガ信号及び前記取込トリガ信号を出力し、前記第３シフトレジスタに対して、前記シフトトリガ信号を出力し、前記Ｍ組の格納レジスタに対して、前記取込トリガ信号をそれぞれ出力し、前記出力レジスタに対して、前記取込トリガ信号を出力するタイミング制御部と
を備え、
前記Ｍは非負の整数であり、前記Ｎは２以上の自然数であり、
前記Ｍ組の格納レジスタは、Ｎ／２個の出力信号をそれぞれ格納する一対の格納レジスタを有し、
前記第１シフトレジスタ及び前記第２シフトレジスタは、前記Ｎ点高速フーリエ変換に対するＮ個の入力信号をそれぞれＮ／２個ずつ取り込んだ後、前記Ｍ組の格納レジスタにおける前記一対の格納レジスタにそれぞれ格納されたＮ／２個の信号について、第１組の格納レジスタに格納された信号から第Ｍ組の格納レジスタに格納された信号までを順に取り込む
バタフライ演算回路。

【請求項2】

前記Ｍと前記Ｎとの間には、
Ｍ＝ｌｏｇ_２Ｎ－１
の関係がある
請求項１に記載のバタフライ演算回路。

【請求項3】

Ｎ点高速フーリエ変換に用いられるバタフライ演算回路であって、
第１信号入力部、第２信号入力部、第１信号出力部、第２信号出力部、係数入力部、加算器、減算器、及び乗算器を有し、前記第１信号入力部に入力される第１入力値と、前記第２信号入力部に入力される第２入力値と、前記係数入力部に入力される係数との間で行われるバタフライ演算の演算結果を前記第１信号出力部及び前記第２信号出力部から出力する演算ユニットと、
取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、前記第１信号入力部に、前記Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第１シフトレジスタと、
前記取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、前記シフトトリガ信号により、前記第２信号入力部に、前記Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第２シフトレジスタと、
前記シフトトリガ信号により、複数の前記係数入力部に前記係数を入力する第３シフトレジスタと
を有するＬ組の演算セットと、
前記取込トリガ信号により、Ｌ組目の前記演算セットの中の前記演算ユニットの前記第１信号出力部からの出力信号及び前記第２信号出力部からの出力信号を前記Ｎ点高速フーリエ変換の結果として出力する出力レジスタと、
前記複数の第１シフトレジスタ及び前記複数の第２シフトレジスタに対して、前記シフトトリガ信号及び前記取込トリガ信号をそれぞれ出力し、前記複数の第３シフトレジスタに対して、前記シフトトリガ信号をそれぞれ出力し、前記出力レジスタに対して、前記取込トリガ信号を出力するタイミング制御部と
を備え、
前記Ｌは自然数であり、前記Ｎは２以上の自然数であり、
前記Ｌ組の演算セットが直列に接続されている
バタフライ演算回路。

【請求項4】

前記Ｌと前記Ｎとの間には、
Ｌ＝ｌｏｇ_２Ｎ
の関係がある
請求項３に記載のバタフライ演算回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、バタフライ演算回路に関する。

【背景技術】

【0002】

従来の乗算装置では、乗算器の前段に時分割回路が配置され、単位演算時間内に乗算器へ入力される信号が切り替えられる。これにより、１つの乗算器において、単位演算時間内に複数回の演算が実施される（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特公昭６１－５６８２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のような従来の乗算装置では、単位演算時間内の演算回数を増加させることにより乗算器の個数を減らすことができる一方で、時分割回路の規模が増大してしまい、結果的にハードウェアリソースを大きく削減することができないという問題があった。

【0005】

本開示は、上記のような課題を解決するために為されたものであり、ハードウェアリソースをより削減することができるバタフライ演算回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係るバタフライ演算回路は、Ｎ点高速フーリエ変換に用いられるバタフライ演算回路であって、第１信号入力部、第２信号入力部、第１信号出力部、第２信号出力部、係数入力部、加算器、減算器、及び乗算器を有し、第１信号入力部に入力される第１入力値と、第２信号入力部に入力される第２入力値と、係数入力部に入力される係数との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する演算ユニットと、取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、第１信号入力部に、Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第１シフトレジスタと、取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、第２信号入力部に、Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第２シフトレジスタと、シフトトリガ信号により、係数入力部に係数を入力する第３シフトレジスタと、取込トリガ信号により、第１信号出力部からの出力信号及び第２信号出力部からの出力信号を格納するＭ組の格納レジスタと、取込トリガ信号により、第１信号出力部からの出力信号及び第２信号出力部からの出力信号をＮ点高速フーリエ変換の結果として外部に出力する出力レジスタと、第１シフトレジスタ及び第２シフトレジスタに対して、シフトトリガ信号及び取込トリガ信号を出力し、第３シフトレジスタに対して、シフトトリガ信号を出力し、Ｍ組の格納レジスタに対して、取込トリガ信号をそれぞれ出力し、出力レジスタに対して、取込トリガ信号を出力するタイミング制御部とを備え、Ｍは非負の整数であり、Ｎは２以上の自然数であり、Ｍ組の格納レジスタは、Ｎ／２個の出力信号をそれぞれ格納する一対の格納レジスタを有し、第１シフトレジスタ及び第２シフトレジスタは、Ｎ点高速フーリエ変換に対するＮ個の入力信号をそれぞれＮ／２個ずつ取り込んだ後、Ｍ組の格納レジスタにおける一対の格納レジスタにそれぞれ格納されたＮ／２個の信号について、第１組の格納レジスタに格納された信号から第Ｍ組の格納レジスタに格納された信号までを順に取り込む。

【0007】

また、本開示に係るバタフライ演算回路は、Ｎ点高速フーリエ変換に用いられるバタフライ演算回路であって、第１信号入力部、第２信号入力部、第１信号出力部、第２信号出力部、係数入力部、加算器、減算器、及び乗算器を有し、第１信号入力部に入力される第１入力値と、第２信号入力部に入力される第２入力値と、係数入力部に入力される係数との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する演算ユニットと、取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、第１信号入力部に、Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第１シフトレジスタと、取込トリガ信号により、Ｎ／２個の入力信号を並列に取り込み、シフトトリガ信号により、第２信号入力部に、Ｎ／２個の入力信号を時分割多重化した多重信号を入力する第２シフトレジスタと、シフトトリガ信号により、複数の係数入力部に係数を入力する第３シフトレジスタとを有するＬ組の演算セットと、取込トリガ信号により、Ｌ組目の演算セットの中の演算ユニットの第１信号出力部からの出力信号及び第２信号出力部からの出力信号をＮ点高速フーリエ変換の結果として出力する出力レジスタと、複数の第１シフトレジスタ及び複数の第２シフトレジスタに対して、シフトトリガ信号及び取込トリガ信号をそれぞれ出力し、複数の第３シフトレジスタに対して、シフトトリガ信号をそれぞれ出力し、出力レジスタに対して、取込トリガ信号を出力するタイミング制御部とを備え、Ｌは自然数であり、Ｎは２以上の自然数であり、Ｌ組の演算セットが直列に接続されている。

【発明の効果】

【0008】

本開示に係るバタフライ演算回路によれば、ハードウェアリソースをより削減することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１に係るバタフライ演算回路を示す回路図である。

【図2】図１の演算ユニットを示す回路図である。

【図3】一般的な８点高速フーリエ変換回路を示す回路図である。

【図4】実施の形態２に係るバタフライ演算回路を示す回路図である。

【発明を実施するための形態】

【0010】

以下、実施の形態について、図面を参照して説明する。
実施の形態１．
図１は、実施の形態１に係るバタフライ演算回路を示す回路図である。実施の形態１に係るバタフライ演算回路１０は、３組の演算セット１１、１２、及び１３と、出力レジスタ４０と、タイミング制御部５０とを備えている。

【0011】

１組目の演算セット１１は、第１シフトレジスタ２１と、第２シフトレジスタ２２と、第３シフトレジスタ３１と、演算ユニット１００とを有している。

【0012】

第１シフトレジスタ２１は、４段のシフトレジスタである。第１シフトレジスタ２１は、４つのＦＦ（Flip-Flop）２１ａ、２１ｂ、２１ｃ、及び２１ｄを有している。ＦＦ２１ａのデータ入力端子には、信号Ｐｏｉｎｔ＿０が入力される。ＦＦ２１ｂのデータ入力端子には、信号Ｐｏｉｎｔ＿１が入力される。ＦＦ２１ｃのデータ入力端子には、信号Ｐｏｉｎｔ＿２が入力される。ＦＦ２１ｄのデータ入力端子には、信号Ｐｏｉｎｔ＿３が入力される。

【0013】

ＦＦ２１ａ～２１ｄの各ロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬが入力される。第１シフトレジスタ２１のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ１が入力される。

【0014】

入力された信号Ｐｏｉｎｔ＿０～Ｐｏｉｎｔ＿３は、取込トリガ信号ＴＲＧ－ＤＬの立上りエッジのタイミングで、並列に第１シフトレジスタ２１に取り込まれる。取り込まれた４ビットの信号は、シフトトリガ信号ＴＲＧ－Ｓ１の立上りエッジのタイミングで、１ビットずつ順次出力される。これにより、第１シフトレジスタ２１からは、４つの信号を時分割多重化した多重信号が出力される。

【0015】

第２シフトレジスタ２２は、第１シフトレジスタ２１と同様に、４段のシフトレジスタである。第２シフトレジスタ２２は、４つのＦＦ２２ａ、２２ｂ、２２ｃ、及び２２ｄを有している。ＦＦ２２ａのデータ入力端子には、信号Ｐｏｉｎｔ＿４が入力される。ＦＦ２２ｂのデータ入力端子には、信号Ｐｏｉｎｔ＿５が入力される。ＦＦ２２ｃのデータ入力端子には、信号Ｐｏｉｎｔ＿６が入力される。ＦＦ２２ｄのデータ入力端子には、信号Ｐｏｉｎｔ＿７が入力される。

【0016】

ＦＦ２２ａ～２２ｄの各ロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬが入力される。第２シフトレジスタ２２のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ１が入力される。

【0017】

入力された信号Ｐｏｉｎｔ＿４～Ｐｏｉｎｔ＿７は、取込トリガ信号ＴＲＧ－ＤＬの立上りエッジのタイミングで、並列に第２シフトレジスタ２２に取り込まれる。取り込まれた４つの信号は、シフトトリガ信号ＴＲＧ－Ｓ１の立上りエッジのタイミングで、１つずつ順次出力される。これにより、第２シフトレジスタ２２からは、４つの信号を時分割多重化した多重信号が出力される。

【0018】

第３シフトレジスタ３１は、演算ユニット１００におけるバタフライ演算に用いられる係数を格納している。この係数は、回転因子とも呼ばれている。第３シフトレジスタ３１のシフトトリガ入力端子Ｓｈｉｆｔには、シフトトリガ信号ＴＲＧ－Ｓ２が入力される。第３シフトレジスタ３１は、シフトトリガ信号ＴＲＧ－Ｓ２の立上りエッジのタイミングで、係数Ｗ_８（ｋ）を順に出力する。シフトトリガ信号ＴＲＧ－Ｓ２の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0019】

図２は、図１の演算ユニット１００を示す回路図である。演算ユニット１００は、第１信号入力部、第２信号入力部、第１信号出力部、第２信号出力部、係数入力部、加算器２００、減算器３００、及び乗算器４００を有している。

【0020】

演算ユニット１００は、第１信号入力部に入力される第１入力値と、第２信号入力部に入力される第２入力値と、係数入力部に入力される係数との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する。

【0021】

より具体的に述べると、第１信号入力部への第１入力値をａ、第２信号入力部への第２入力値をｂ、第１信号出力部からの第１出力値をＡ、第２信号出力部からの第２出力値をＢ、係数をＷ_８（ｋ）とすると、演算ユニット１００では、以下の（１）式の演算が行われる。なお、実施の形態１に係るバタフライ演算回路１０では、所謂周波数間引き法が採用されている。

【0022】

Ａ＝ａ＋ｂ，Ｂ＝（ａ－ｂ）×Ｗ_８（ｋ） ・・・（１）

【0023】

第１信号入力部には、第１シフトレジスタ２１から信号が入力される。第２信号入力部には、第２シフトレジスタ２２から信号が入力される。係数入力部には、第３シフトレジスタ３１から係数Ｗ_８（ｋ）が入力される。

【0024】

２組目の演算セット１２は、第１シフトレジスタ２３と、第２シフトレジスタ２４と、第３シフトレジスタ３２と、演算ユニット１０１とを有している。

【0025】

第１シフトレジスタ２３は、第１シフトレジスタ２１と同様に、４つのＦＦ２３ａ、２３ｂ、２３ｃ、及び２３ｄを有している。

【0026】

ＦＦ２３ａのデータ入力端子及びＦＦ２３ｂのデータ入力端子は、１組目の演算セット１１における演算ユニット１００の第１信号出力部と接続されている。ＦＦ２３ｃのデータ入力端子及びＦＦ２３ｄのデータ入力端子は、演算ユニット１００の第２信号出力部と接続されている。ＦＦ２３ａのロード端子Ｌｏａｄ及びＦＦ２３ｃのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０１が入力される。ＦＦ２３ｂのロード端子Ｌｏａｄ及びＦＦ２３ｄのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０２が入力される。

【0027】

第１シフトレジスタ２３のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ３が入力される。シフトトリガ信号ＴＲＧ－Ｓ３の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0028】

第２シフトレジスタ２４は、第１シフトレジスタ２３と同様に、４つのＦＦ２４ａ、２４ｂ、２４ｃ、及び２４ｄを有している。

【0029】

ＦＦ２４ａのデータ入力端子及びＦＦ２４ｂのデータ入力端子は、１組目の演算セット１１における演算ユニット１００の第１信号出力部と接続されている。ＦＦ２４ｃのデータ入力端子及びＦＦ２４ｄのデータ入力端子は、演算ユニット１００の第２信号出力部と接続されている。ＦＦ２４ａのロード端子Ｌｏａｄ及びＦＦ２４ｃのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０３が入力される。ＦＦ２４ｂのロード端子Ｌｏａｄ及びＦＦ２４ｄのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０４が入力される。

【0030】

第２シフトレジスタ２４のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ３が入力される。

【0031】

第３シフトレジスタ３２は、第３シフトレジスタ３１と同様に、バタフライ演算に用いられる係数を格納している。第３シフトレジスタ３２が格納している係数の組み合わせは、第３シフトレジスタ３１が格納している係数の組み合わせとは異なっている。第３シフトレジスタ３２のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０から、シフトトリガ信号ＴＲＧ－Ｓ４が入力される。シフトトリガ信号ＴＲＧ－Ｓ４の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0032】

演算ユニット１０１は、第１信号入力部に入力される第１入力値ａと、第２信号入力部に入力される第２入力値ｂと、係数入力端子に入力される係数Ｗ_８（ｋ）との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する。演算ユニット１０１の構成は、演算ユニット１００の構成と同様であるため、詳細な説明は省略される。

【0033】

３組目の演算セット１３は、第１シフトレジスタ２５と、第２シフトレジスタ２６と、第３シフトレジスタ３３と、演算ユニット１０２とを有している。

【0034】

第１シフトレジスタ２５は、第１シフトレジスタ２１と同様に、４つのＦＦ２５ａ、２５ｂ、２５ｃ、及び２５ｄを有している。

【0035】

ＦＦ２５ａのデータ入力端子及びＦＦ２５ｃのデータ入力端子は、２組目の演算セット１２における演算ユニット１０１の第１信号出力部と接続されている。ＦＦ２５ｂのデータ入力端子及びＦＦ２５ｄのデータ入力端子は、演算ユニット１０１の第２信号出力部と接続されている。ＦＦ２５ａのロード端子Ｌｏａｄ及びＦＦ２５ｂのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０５が入力される。ＦＦ２５ｃのロード端子Ｌｏａｄ及びＦＦ２５ｄのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０７が入力される。

【0036】

第１シフトレジスタ２５のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ５が入力される。シフトトリガ信号ＴＲＧ－Ｓ５の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0037】

第２シフトレジスタ２６は、第１シフトレジスタ２５と同様に、４つのＦＦ２６ａ、２６ｂ、２６ｃ、及び２６ｄを有している。

【0038】

ＦＦ２６ａのデータ入力端子及びＦＦ２６ｃのデータ入力端子は、２組目の演算セット１２における演算ユニット１０１の第１信号出力部と接続されている。ＦＦ２６ｂのデータ入力端子及びＦＦ２６ｄのデータ入力端子は、演算ユニット１０１の第２信号出力部と接続されている。ＦＦ２６ａのロード端子Ｌｏａｄ及びＦＦ２６ｂのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０６が入力される。ＦＦ２６ｃのロード端子Ｌｏａｄ及びＦＦ２６ｄのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０８が入力される。

【0039】

第２シフトレジスタ２６のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ５が入力される。

【0040】

第３シフトレジスタ３３は、第３シフトレジスタ３１及び第３シフトレジスタ３２と同様に、バタフライ演算に用いられる係数を格納している。第３シフトレジスタ３３が格納している係数の組み合わせは、第３シフトレジスタ３１が格納している係数の組み合わせ及び第３シフトレジスタ３２が格納している係数の組み合わせとは異なっている。第３シフトレジスタ３３のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０から、シフトトリガ信号ＴＲＧ－Ｓ６が入力される。シフトトリガ信号ＴＲＧ－Ｓ６の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0041】

演算ユニット１０２は、第１信号入力部に入力される第１入力値ａと、第２信号入力部に入力される第２入力値ｂと、係数入力端子に入力される係数Ｗ_８（ｋ）との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する。演算ユニット１０２の構成は、演算ユニット１００の構成と同様であるため、詳細な説明は省略される。

【0042】

出力レジスタ４０は、８個のＦＦ４０ａ～４０ｈを有している。ＦＦ４０ａのデータ入力端子、ＦＦ４０ｃのデータ入力端子、ＦＦ４０ｅのデータ入力端子、及びＦＦ４０ｇのデータ入力端子は、演算ユニット１０２の第１信号出力部に接続されている。ＦＦ４０ｂのデータ入力端子、ＦＦ４０ｄのデータ入力端子、ＦＦ４０ｆのデータ入力端子、及びＦＦ４０ｈのデータ入力端子は、演算ユニット１０２の第２信号出力部に接続されている。

【0043】

ＦＦ４０ａのロード端子Ｌｏａｄ及びＦＦ４０ｂのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０９が入力される。ＦＦ４０ｃのロード端子Ｌｏａｄ及びＦＦ４０ｄのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１０が入力される。ＦＦ４０ｅのロード端子Ｌｏａｄ及びＦＦ４０ｆのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１１が入力される。ＦＦ４０ｇのロード端子Ｌｏａｄ及びＦＦ４０ｈのロード端子Ｌｏａｄには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１２が入力される。

【0044】

ＦＦ４０ａのデータ出力端子からは、信号Ｐｏｉｎｔ＿０が出力される。ＦＦ４０ｂのデータ出力端子からは、信号Ｐｏｉｎｔ＿４が出力される。ＦＦ４０ｃのデータ出力端子からは、信号Ｐｏｉｎｔ＿２が出力される。ＦＦ４０ｄのデータ出力端子からは、信号Ｐｏｉｎｔ＿６が出力される。ＦＦ４０ｅのデータ出力端子からは、信号Ｐｏｉｎｔ＿１が出力される。ＦＦ４０ｆのデータ出力端子からは、信号Ｐｏｉｎｔ＿５が出力される。ＦＦ４０ｇのデータ出力端子からは、信号Ｐｏｉｎｔ＿３が出力される。ＦＦ４０ｈのデータ出力端子からは、信号Ｐｏｉｎｔ＿７が出力される。

【0045】

タイミング制御部５０は、取込トリガ信号ＴＲＧ－ＤＬ、取込トリガ信号ＴＲＧ－Ｌ０１～ＴＲＧ－Ｌ１２、及びシフトトリガ信号ＴＲＧ－Ｓ１～ＴＲＧ－Ｓ６の各出力タイミングを制御する。

【0046】

次に、図１のバタフライ演算回路１０の動作を説明する。まず、取込トリガ信号ＴＲＧ－ＤＬにより、８ビットの信号Ｐｏｉｎｔ＿０～Ｐｏｉｎｔ＿７が１組目の第１シフトレジスタ２１及び第２シフトレジスタ２２に取り込まれる。

【0047】

取り込まれた信号Ｐｏｉｎｔ＿０～Ｐｏｉｎｔ＿７は、第１シフトレジスタ２１及び第２シフトレジスタ２２において、それぞれ４ビットずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１００に入力される。

【0048】

演算ユニット１００には、まず、ＦＦ２１ａに取り込まれたデータＰ０と、ＦＦ２２ａに取り込まれたデータＰ４と、係数Ｗ_８（０）とが入力され、演算ユニット１００において、式（１）に従って、１回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０１により、ＦＦ２３ａに１回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２３ｃに１回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0049】

次いで、演算ユニット１００には、ＦＦ２１ｂに取り込まれたデータＰ１と、ＦＦ２２ｂに取り込まれたデータＰ５と、係数Ｗ_８（１）とが入力され、演算ユニット１００において、２回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０２により、ＦＦ２３ｂに２回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２３ｄに２回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0050】

次いで、演算ユニット１００には、ＦＦ２１ｃに取り込まれたデータＰ２と、ＦＦ２２ｃに取り込まれたデータＰ６と、係数Ｗ_８（２）とが入力され、演算ユニット１００において、３回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０３により、ＦＦ２４ａに３回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２４ｃに３回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0051】

次いで、演算ユニット１００には、ＦＦ２１ｄに取り込まれたデータＰ３と、ＦＦ２２ｄに取り込まれたデータＰ７と、係数Ｗ_８（３）とが入力され、演算ユニット１００において、４回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０４により、ＦＦ２４ｂに４回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２４ｄに４回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0052】

第１シフトレジスタ２３及び第２シフトレジスタ２４に取り込まれたデータは、第１シフトレジスタ２３及び第２シフトレジスタ２４において、それぞれ４つずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１０１に入力される。

【0053】

演算ユニット１０１には、ＦＦ２３ａに取り込まれたデータａ１と、ＦＦ２４ａに取り込まれたデータａ３と、係数Ｗ_８（０）とが入力され、演算ユニット１０１において、５回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０５により、ＦＦ２５ａに５回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２５ｂに５回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0054】

次いで、演算ユニット１０１には、ＦＦ２３ｂに取り込まれたデータａ２と、ＦＦ２４ｂに取り込まれたデータａ４と、係数Ｗ_８（２）とが入力され、演算ユニット１０１において、６回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０６により、ＦＦ２６ａに６回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２６ｂに６回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0055】

次いで、演算ユニット１０１には、ＦＦ２３ｃに取り込まれたデータｂ１と、ＦＦ２４ｃに取り込まれたデータｂ３と、係数Ｗ_８（０）とが入力され、演算ユニット１０１において、７回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０７により、ＦＦ２５ｃに７回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２５ｄに７回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0056】

次いで、演算ユニット１０１には、ＦＦ２３ｄに取り込まれたデータｂ２と、ＦＦ２４ｄに取り込まれたデータｂ４と、係数Ｗ_８（２）とが入力され、演算ユニット１０１において、８回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０８により、ＦＦ２６ｃに８回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ２６ｄに８回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0057】

第１シフトレジスタ２５及び第２シフトレジスタ２６に取り込まれたデータは、第１シフトレジスタ２５及び第２シフトレジスタ２６において、それぞれ４つずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１０２に入力される。

【0058】

演算ユニット１０２には、ＦＦ２５ａに取り込まれたデータａ１と、ＦＦ２６ａに取り込まれたデータａ２と、係数Ｗ_８（０）とが入力され、演算ユニット１０２において、９回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０９により、ＦＦ４０ａに９回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｂに９回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0059】

次いで、演算ユニット１０２には、ＦＦ２５ｂに取り込まれたデータｂ１と、ＦＦ２６ｂに取り込まれたデータｂ２と、係数Ｗ_８（０）とが入力され、演算ユニット１０２において、１０回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１０により、ＦＦ４０ｃに１０回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｄに１０回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0060】

次いで、演算ユニット１０２には、ＦＦ２５ｃに取り込まれたデータａ３と、ＦＦ２６ｃに取り込まれたデータａ４と、係数Ｗ_８（０）とが入力され、演算ユニット１０２において、１１回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１１により、ＦＦ４０ｅに１１回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｆに１１回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0061】

次いで、演算ユニット１０２には、ＦＦ２５ｄに取り込まれたデータｂ３と、ＦＦ２６ｄに取り込まれたデータｂ４と、係数Ｗ_８（０）とが入力され、演算ユニット１０２において、１２回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１２により、ＦＦ４０ｇに１２回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｈに１２回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0062】

その後、ＦＦ４０ａ～ＦＦ４０ｈに取り込まれたデータが外部へ出力される。図１のバタフライ演算回路１０がこの一連の動作を繰り返すことにより、８点高速フーリエ変換が実現される。

【0063】

以上のように、実施の形態１に係るバタフライ演算回路１０は、３組の演算セット１１，１２，１３と、出力レジスタ４０と、タイミング制御部５０とを備えている。３組の演算セット１１，１２，１３は、それぞれ、演算ユニット１００，１０１，１０２と、第１シフトレジスタ２１，２３，２５と、第２シフトレジスタ２２，２４，２６と、第３シフトレジスタ３１，３２，３３とを有している。３組の演算セット１１，１２，１３は、直列に接続されている。

【0064】

このような構成により、８点高速フーリエ変換の演算が実現される。ここで、実施の形態１に係るバタフライ演算回路１０と、一般的な８点高速フーリエ変換回路との比較のため、以下、図３を参照しながら説明する。

【0065】

図３は、一般的な８点高速フーリエ変換回路を示す回路図である。図３から理解されるように、一般的な８点高速フーリエ変換回路９０では、１２個の演算ユニットが必要である。図３において、演算ユニット１００ａ、１００ｂ、１００ｃ、及び１００ｄが行うバタフライ演算は、図１の演算ユニット１００が行う１回目のバタフライ演算、２回目のバタフライ演算、３回目のバタフライ演算、及び４回目のバタフライ演算にそれぞれ相当する。

【0066】

演算ユニット１００ｅ、１００ｆ、１００ｇ、及び１００ｈが行うバタフライ演算は、図１の演算ユニット１０１が行う５回目のバタフライ演算、６回目のバタフライ演算、７回目のバタフライ演算、及び８回目のバタフライ演算にそれぞれ相当する。

【0067】

演算ユニット１００ｉ、１００ｊ、１００ｋ、及び１００ｌが行うバタフライ演算は、図１の演算ユニット１０２が行う９回目のバタフライ演算、１０回目のバタフライ演算、１１回目のバタフライ演算、及び１２回目のバタフライ演算にそれぞれ相当する。

【0068】

従って、実施の形態１に係るバタフライ演算回路１０によれば、８点高速フーリエ変換の演算を実現するために、従来、１２個必要であった演算ユニットを、３個にまで削減することができる。これにより、使用される乗算器の個数を削減することができる。

【0069】

乗算器の個数の削減によるハードウェアリソースの低減効果は高い。従って、１つの乗算器を含んでいる演算ユニットの数を削減することにより、ハードウェアリソースを低減することができる。

【0070】

このように、実施の形態１に係るバタフライ演算回路１０によれば、一般的な高速フーリエ変換回路にくらべて演算ユニットの個数を削減できるため、ハードウェアリソースを低減することができる。

【0071】

また、実施の形態１に係るバタフライ演算回路１０は、８点高速フーリエ変換に用いられる回路であったが、Ｎ点高速フーリエ変換に適用される回路にも拡張可能である。この場合、第１シフトレジスタ及び第２シフトレジスタは、Ｎ／２段のシフトレジスタとすればよい。なお、Ｎは、２以上の自然数である。また、Ｎとしては、２の冪乗の数が用いられることが多い。

【0072】

また、実施の形態１に係るバタフライ演算回路１０は、３組の演算セットを有していたが、Ｎ点高速フーリエ変換に適用される回路では、Ｌ組の演算セットが用いられればよい。ここで、Ｌは以下の式（２）により求められる。なお、Ｌは、自然数である。

【0073】

Ｌ＝ｌｏｇ_２Ｎ ・・・（２）

【0074】

また、図３に示した一般的なＮ点高速フーリエ変換回路の場合、演算ユニットの個数Ｕは、以下の式（３）により求められる。

【0075】

Ｕ＝（Ｎ／２）×ｌｏｇ_２Ｎ ・・・（３）

【0076】

これに対し、実施の形態１に係るバタフライ演算回路１０をＮ点高速フーリエ変換に適用される回路に拡張した場合、演算ユニットの個数は、演算セットの個数と等しく、Ｌ個となる。つまり、一般的なＮ点高速フーリエ変換回路に比べて、演算ユニットの個数を２／Ｎにすることができる。従って、Ｎが大きくなるほど、ハードウェアリソースの低減効果が高くなると考えられる。

【0077】

実施の形態２．
次に、実施の形態２に係るバタフライ演算回路について説明する。図３は、実施の形態２に係るバタフライ演算回路を示す回路図である。実施の形態２に係るバタフライ演算回路１０Ａでは、格納レジスタを設けて、演算ユニットによる演算結果を一時格納しておくことにより、演算ユニットを１つまで削減させる点が実施の形態１に係るバタフライ演算回路１０と異なる。その他の構成及び機能は、実施の形態１と同様である。

【0078】

実施の形態２に係るバタフライ演算回路１０Ａは、第１シフトレジスタ２７と、第２シフトレジスタ２８と、第３シフトレジスタ３０と、演算ユニット１００と、２組の格納レジスタ６０Ａ及び６０Ｂと、出力レジスタ４０と、タイミング制御部５０Ａとを備えている。

【0079】

第１シフトレジスタ２７は、４段のシフトレジスタである。第１シフトレジスタ２７は、４つのＦＦ２７ａ、２７ｂ、２７ｃ、及び２７ｄを有している。ＦＦ２７ａの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿０が入力される。ＦＦ２７ｂの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿１が入力される。ＦＦ２７ｃの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿２が入力される。ＦＦ２７ｄの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿３が入力される。

【0080】

各ＦＦ２７ａ～２７ｄの第１ロード端子Ｌ１には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ０がそれぞれ入力される。各ＦＦ２７ａ～２７ｄの第２ロード端子Ｌ２には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ１がそれぞれ入力される。各ＦＦ２７ａ～２７ｄの第３ロード端子Ｌ３には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ２がそれぞれ入力される。第１シフトレジスタ２７のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ１が入力される。

【0081】

第２シフトレジスタ２８は、第１シフトレジスタ２７と同様に、４段のシフトレジスタである。第２シフトレジスタ２８は、４つのＦＦ２８ａ、２８ｂ、２８ｃ、及び２８ｄを有している。ＦＦ２８ａの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿４が入力される。ＦＦ２８ｂの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿５が入力される。ＦＦ２８ｃの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿６が入力される。ＦＦ２８ｄの第１データ入力端子ＬＤ１には、信号Ｐｏｉｎｔ＿７が入力される。

【0082】

各ＦＦ２８ａ～２８ｄの各第１ロード端子Ｌ１には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ０が入力される。各ＦＦ２８ａ～２８ｄの各第２ロード端子Ｌ２には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ１が入力される。各ＦＦ２８ａ～２８ｄの第３ロード端子Ｌ３には、タイミング制御部５０から取込トリガ信号ＴＲＧ－ＤＬ２がそれぞれ入力される。第１シフトレジスタ２７のシフトトリガ入力端子Ｓｈｉｆｔには、タイミング制御部５０からシフトトリガ信号ＴＲＧ－Ｓ１が入力される。

【0083】

第３シフトレジスタ３０は、演算ユニット１００のバタフライ演算に用いられる係数を格納している。第３シフトレジスタ３０のシフトトリガ入力端子Ｓｈｉｆｔには、シフトトリガ信号ＴＲＧ－Ｓ２が入力される。第３シフトレジスタ３０は、シフトトリガ信号ＴＲＧ－Ｓ２の立上りエッジのタイミングで、係数Ｗ_８（ｋ）を、順次出力する。シフトトリガ信号ＴＲＧ－Ｓ２の速度は、シフトトリガ信号ＴＲＧ－Ｓ１の速度と等しい。

【0084】

演算ユニット１００は、図２を参照しながら説明したように、第１信号入力部に入力される第１入力値ａと、第２信号入力部に入力される第２入力値ｂと、係数入力端子に入力される係数Ｗ_８（ｋ）との間で行われるバタフライ演算の演算結果を第１信号出力部及び第２信号出力部から出力する。

【0085】

第１信号入力部には、第１シフトレジスタ２７から信号が入力される。第２信号入力部には、第２シフトレジスタ２８から信号が入力される。係数入力端子には、第３シフトレジスタ３０から係数Ｗ_８（ｋ）が入力される。

【0086】

１組目の格納レジスタ６０Ａは、一対の格納レジスタ６１及び６２を有している。一対の格納レジスタ６１及び６２は、４段のレジスタである。１組目の格納レジスタ６０Ａのうち、一方の格納レジスタ６１は、４つのＦＦ６１ａ、６１ｂ、６１ｃ、及び６１ｄを有している。また、他方の格納レジスタ６２は、４つのＦＦ６２ａ、６２ｂ、６２ｃ、及び６２ｄを有している。

【0087】

ＦＦ６１ａのデータ入力端子Ｄ、ＦＦ６１ｂのデータ入力端子Ｄ、ＦＦ６２ａのデータ入力端子Ｄ、及びＦＦ６２ｂのデータ入力端子Ｄは、演算ユニット１００の第１信号出力部と接続されている。ＦＦ６１ｃのデータ入力端子Ｄ、ＦＦ６１ｄのデータ入力端子Ｄ、ＦＦ６２ｃのデータ入力端子Ｄ、及びＦＦ６２ｄのデータ入力端子Ｄは、演算ユニット１００の第２信号出力部と接続されている。

【0088】

ＦＦ６１ａのイネーブル端子Ｅ及びＦＦ６１ｃのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０１が入力される。ＦＦ６１ｂのイネーブル端子Ｅ及びＦＦ６１ｄのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０２が入力される。ＦＦ６２ａのイネーブル端子Ｅ及びＦＦ６２ｃのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０３が入力される。ＦＦ６２ｂのイネーブル端子Ｅ及びＦＦ６２ｄのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０４が入力される。

【0089】

ＦＦ６１ａのデータ出力端子は、ＦＦ２７ａの第２データ入力端子ＬＤ２に接続されている。ＦＦ６１ｂのデータ出力端子は、ＦＦ２７ｂの第２データ入力端子ＬＤ２に接続されている。ＦＦ６１ｃのデータ出力端子は、ＦＦ２７ｃの第２データ入力端子ＬＤ２に接続されている。ＦＦ６１ｄのデータ出力端子は、ＦＦ２７ｄの第２データ入力端子ＬＤ２に接続されている。図４において、これらの接続は、破線矢印により表されている。

【0090】

ＦＦ６２ａのデータ出力端子は、ＦＦ２８ａの第２データ入力端子ＬＤ２に接続されている。ＦＦ６２ｂのデータ出力端子は、ＦＦ２８ｂの第２データ入力端子ＬＤ２に接続されている。ＦＦ６２ｃのデータ出力端子は、ＦＦ２８ｃの第２データ入力端子ＬＤ２に接続されている。ＦＦ６２ｄのデータ出力端子は、ＦＦ２８ｄの第２データ入力端子ＬＤ２に接続されている。図４において、これらの接続は、破線矢印により表されている。

【0091】

２組目の格納レジスタ６０Ｂは、一対の格納レジスタ６３及び６４を有している。一対の格納レジスタ６３及び６４は、４段のレジスタである。２組目の格納レジスタ６０Ｂのうち、一方の格納レジスタ６３は、４つのＦＦ６３ａ、６３ｂ、６３ｃ、及び６３ｄを有している。また、他方の格納レジスタ６４は、４つのＦＦ６４ａ、６４ｂ、６４ｃ、及び６４ｄを有している。

【0092】

ＦＦ６３ａのデータ入力端子Ｄ、ＦＦ６３ｃのデータ入力端子Ｄ、ＦＦ６４ａのデータ入力端子Ｄ、及びＦＦ６４ｃのデータ入力端子Ｄは、演算ユニット１００の第１信号出力部と接続されている。ＦＦ６３ｂのデータ入力端子Ｄ、ＦＦ６３ｄのデータ入力端子Ｄ、ＦＦ６４ｂのデータ入力端子Ｄ、及びＦＦ６４ｄのデータ入力端子Ｄは、演算ユニット１００の第２信号出力部と接続されている。

【0093】

ＦＦ６３ａのイネーブル端子Ｅ及びＦＦ６３ｂのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０５が入力される。ＦＦ６３ｃのイネーブル端子Ｅ及びＦＦ６３ｄのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０７が入力される。ＦＦ６４ａのイネーブル端子Ｅ及びＦＦ６４ｂのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０６が入力される。ＦＦ６４ｃのイネーブル端子Ｅ及びＦＦ６４ｄのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０８が入力される。

【0094】

ＦＦ６３ａのデータ出力端子は、ＦＦ２７ａの第３データ入力端子ＬＤ３に接続されている。ＦＦ６３ｂのデータ出力端子は、ＦＦ２７ｂの第３データ入力端子ＬＤ３に接続されている。ＦＦ６３ｃのデータ出力端子は、ＦＦ２７ｃの第３データ入力端子ＬＤ３に接続されている。ＦＦ６３ｄのデータ出力端子は、ＦＦ２７ｄの第３データ入力端子ＬＤ３に接続されている。図４において、これらの接続は、破線矢印により表されている。

【0095】

ＦＦ６４ａのデータ出力端子は、ＦＦ２８ａの第３データ入力端子ＬＤ３に接続されている。ＦＦ６４ｂのデータ出力端子は、ＦＦ２８ｂの第３データ入力端子ＬＤ３に接続されている。ＦＦ６４ｃのデータ出力端子は、ＦＦ２８ｃの第３データ入力端子ＬＤ３に接続されている。ＦＦ６４ｄのデータ出力端子は、ＦＦ２８ｄの第３データ入力端子ＬＤ３に接続されている。図４において、これらの接続は、破線矢印により表されている。

【0096】

出力レジスタ４０は、８個のＦＦ４０ａ～４０ｈを有している。ＦＦ４０ａのデータ入力端子Ｄ、ＦＦ４０ｃのデータ入力端子Ｄ、ＦＦ４０ｅのデータ入力端子Ｄ、及びＦＦ４０ｇのデータ入力端子Ｄは、演算ユニット１００の第１信号出力部に接続されている。ＦＦ４０ｂのデータ入力端子Ｄ、ＦＦ４０ｄのデータ入力端子Ｄ、ＦＦ４０ｆのデータ入力端子Ｄ、及びＦＦ４０ｈのデータ入力端子Ｄは、演算ユニット１００の第２信号出力部に接続されている。

【0097】

ＦＦ４０ａのイネーブル端子Ｅ及びＦＦ４０ｂのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ０９が入力される。ＦＦ４０ｃのイネーブル端子Ｅ及びＦＦ４０ｄのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１０が入力される。ＦＦ４０ｅのイネーブル端子Ｅ及びＦＦ４０ｆのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１１が入力される。ＦＦ４０ｇのイネーブル端子Ｅ及びＦＦ４０ｈのイネーブル端子Ｅには、タイミング制御部５０から取込トリガ信号ＴＲＧ－Ｌ１２が入力される。

【0098】

ＦＦ４０ａのデータ出力端子からは、信号Ｐｏｉｎｔ＿０が出力される。ＦＦ４０ｂのデータ出力端子からは、信号Ｐｏｉｎｔ＿４が出力される。ＦＦ４０ｃのデータ出力端子からは、信号Ｐｏｉｎｔ＿２が出力される。ＦＦ４０ｄのデータ出力端子からは、信号Ｐｏｉｎｔ＿６が出力される。ＦＦ４０ｅのデータ出力端子からは、信号Ｐｏｉｎｔ＿１が出力される。ＦＦ４０ｆのデータ出力端子からは、信号Ｐｏｉｎｔ＿５が出力される。ＦＦ４０ｅのデータ出力端子からは、信号Ｐｏｉｎｔ＿３が出力される。ＦＦ４０ｆのデータ出力端子からは、信号Ｐｏｉｎｔ＿７が出力される。

【0099】

タイミング制御部５０Ａは、取込トリガ信号ＴＲＧ－ＤＬ０～ＴＲＧ－ＤＬ２、取込トリガ信号ＴＲＧ－Ｌ０１～ＴＲＧ－Ｌ１２、及びシフトトリガ信号ＴＲＧ－Ｓ１～ＴＲＧ－Ｓ２の各出力タイミングを制御する。

【0100】

次に、図４のバタフライ演算回路１０Ａの動作を説明する。まず、取込トリガ信号ＴＲＧ－ＤＬ０により、８ビットの信号Ｐｏｉｎｔ＿０～Ｐｏｉｎｔ＿７が第１シフトレジスタ２７及び第２シフトレジスタ２８に取り込まれる。

【0101】

取り込まれた信号Ｐｏｉｎｔ＿０～Ｐｏｉｎｔ＿７は、第１シフトレジスタ２７及び第２シフトレジスタ２８において、それぞれ４つずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１００に入力される。

【0102】

演算ユニット１００には、まず、ＦＦ２７ａに取り込まれたデータと、ＦＦ２８ａに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、１回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０１により、ＦＦ６１ａに１回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６１ｃに１回目のバタフライ演算による第２出力値Ｂが格納される。

【0103】

次いで、演算ユニット１００には、ＦＦ２７ｂに取り込まれたデータと、ＦＦ２８ｂに取り込まれたデータと、係数Ｗ_８（１）とが入力され、演算ユニット１００において、２回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０２により、ＦＦ６１ｂに２回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６１ｄに２回目のバタフライ演算による第２出力値Ｂが格納される。

【0104】

次いで、演算ユニット１００には、ＦＦ２７ｃに取り込まれたデータと、ＦＦ２８ｃに取り込まれたデータと、係数Ｗ_８（２）とが入力され、演算ユニット１００において、３回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０３により、ＦＦ６２ａに３回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６２ｃに３回目のバタフライ演算による第２出力値Ｂが格納される。

【0105】

次いで、演算ユニット１００には、ＦＦ２７ｄに取り込まれたデータと、ＦＦ２８ｄに取り込まれたデータと、係数Ｗ_８（３）とが入力され、演算ユニット１００において、４回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０４により、ＦＦ６２ｂに４回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６２ｄに４回目のバタフライ演算による第２出力値Ｂが格納される。

【0106】

ＦＦ６１ａ、６１ｂ、６１ｃ、６１ｄ、６２ａ、６２ｂ、６２ｃ、及び６２ｄに格納されたデータは、４回目のバタフライ演算が終了した後、取込トリガ信号ＴＲＧ－ＤＬ１により、第１シフトレジスタ２７及び第２シフトレジスタ２８に取り込まれる。

【0107】

第１シフトレジスタ２７及び第２シフトレジスタ２８に取り込まれた各データは、第１シフトレジスタ２７及び第２シフトレジスタ２８において、それぞれ４つずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１００に入力される。

【0108】

演算ユニット１００には、まず、ＦＦ２７ａに取り込まれたデータと、ＦＦ２８ａに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、５回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０５により、ＦＦ６３ａに５回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６３ｂに５回目のバタフライ演算による第２出力値Ｂが格納される。

【0109】

次いで、演算ユニット１００には、ＦＦ２７ｂに取り込まれたデータと、ＦＦ２８ｂに取り込まれたデータと、係数Ｗ_８（２）とが入力され、演算ユニット１００において、６回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０６により、ＦＦ６４ａに６回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６４ｂに６回目のバタフライ演算による第２出力値Ｂが格納される。

【0110】

次いで、演算ユニット１００には、ＦＦ２７ｃに取り込まれたデータと、ＦＦ２８ｃに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、７回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０７により、ＦＦ６３ｃに７回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６３ｄに７回目のバタフライ演算による第２出力値Ｂが格納される。

【0111】

次いで、演算ユニット１００には、ＦＦ２７ｄに取り込まれたデータと、ＦＦ２８ｄに取り込まれたデータと、係数Ｗ_８（２）とが入力され、演算ユニット１００において、８回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０８により、ＦＦ６４ｃに８回目のバタフライ演算による第１出力値Ａが格納されるとともに、ＦＦ６４ｄに８回目のバタフライ演算による第２出力値Ｂが格納される。

【0112】

ＦＦ６３ａ、６３ｂ、６３ｃ、６３ｄ、６４ａ、６４ｂ、６４ｃ、及び６４ｄに格納されたデータは、８回目のバタフライ演算が終了した後、取込トリガ信号ＴＲＧ－ＤＬ２により、第１シフトレジスタ２７及び第２シフトレジスタ２８に取り込まれる。

【0113】

第１シフトレジスタ２７及び第２シフトレジスタ２８に取り込まれた各データは、第１シフトレジスタ２７及び第２シフトレジスタ２８において、それぞれ４つずつ時分割多重化される。時分割多重化された多重信号は、演算ユニット１００に入力される。

【0114】

演算ユニット１００には、まず、ＦＦ２７ａに取り込まれたデータと、ＦＦ２８ａに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、９回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ０９により、ＦＦ４０ａに９回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｂに９回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0115】

次いで、演算ユニット１００には、ＦＦ２７ｂに取り込まれたデータと、ＦＦ２８ｂに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、１０回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１０により、ＦＦ４０ｃに１０回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｄに１０回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0116】

次いで、演算ユニット１００には、ＦＦ２７ｃに取り込まれたデータと、ＦＦ２８ｃに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、１１回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１１により、ＦＦ４０ｅに１１回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｆに１１回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0117】

次いで、演算ユニット１００には、ＦＦ２７ｄに取り込まれたデータと、ＦＦ２８ｄに取り込まれたデータと、係数Ｗ_８（０）とが入力され、演算ユニット１００において、１２回目のバタフライ演算が行われる。このとき、取込トリガ信号ＴＲＧ－Ｌ１２により、ＦＦ４０ｇに１２回目のバタフライ演算による第１出力値Ａが取り込まれるとともに、ＦＦ４０ｈに１２回目のバタフライ演算による第２出力値Ｂが取り込まれる。

【0118】

その後、ＦＦ４０ａからＦＦ４０ｈに取り込まれたデータが外部へ出力される。図４のバタフライ演算回路１０Ａがこの一連の動作を繰り返すことにより、８点高速フーリエ変換が実現される。

【0119】

以上のように、実施の形態２に係るバタフライ演算回路１０Ａは、演算ユニット１００と、第１シフトレジスタ２７と、第２シフトレジスタ２８と、第３シフトレジスタ３０と、２組の格納レジスタ６０Ａ，６０Ｂと、出力レジスタ４０と、タイミング制御部５０Ａとを備えている。格納レジスタ６０Ａは、一対の格納レジスタ６１及び６２を有している。格納レジスタ６０Ｂは、一対の格納レジスタ６３及び６４を有している。

【0120】

第１シフトレジスタ２７及び第２シフトレジスタ２８は、８ビットの入力信号をそれぞれ４ビットずつ取り込む。次に、第１シフトレジスタ２７及び第２シフトレジスタ２８は、２組の格納レジスタ６０Ａ，６０Ｂの一対の格納レジスタに格納された４ビットの信号について、１組目の格納レジスタに格納された信号と、２組目の格納レジスタに格納された信号とを順に取り込む。

【0121】

このような構成により、８点高速フーリエ変換の演算が実現される。実施の形態２に係るバタフライ演算回路１０Ａによれば、８点高速フーリエ変換の演算を実現するために、従来、１２個必要であった演算ユニットを、１個に削減することができる。これにより、使用される乗算器の個数をより削減することができる。

【0122】

従って、実施の形態２に係るバタフライ演算回路によれば、ハードウェアリソースをより低減することができる。

【0123】

また、実施の形態２に係るバタフライ演算回路１０Ａは、８点高速フーリエ変換に用いられる回路であったが、Ｎ点高速フーリエ変換に適用される回路にも拡張可能である。この場合、第１シフトレジスタ及び第２シフトレジスタは、Ｎ／２段のシフトレジスタとすればよい。

【0124】

また、実施の形態２に係るバタフライ演算回路１０Ａは、２組の格納レジスタを有していたが、Ｎ点高速フーリエ変換に適用される回路では、Ｍ組の格納レジスタが用いられればよい。ここで、Ｍは以下の式（４）により求められる。なお、Ｍは、非負の整数である。

【0125】

Ｍ＝ｌｏｇ_２Ｎ－１ ・・・（４）

【0126】

実施の形態２に係るバタフライ演算回路１０ＡをＮ点高速フーリエ変換に適用される回路に拡張した場合も、演算ユニットを１個とすることができるので、ハードウェアリソースの低減効果は、より高くなる。

【0127】

なお、実施の形態１，２において、バタフライ演算には、周波数間引き法が用いられていたが、バタフライ演算には、時間間引き法が用いられてもよい。バタフライ演算に時間間引き法を用いた場合、演算ユニットの第１入力値ａ、第２入力値ｂ、第１出力値Ａ、第２出力値Ｂとの間には、以下の式（５）の関係が成り立つ。

【0128】

Ａ＝ａ＋ｂ×Ｗ_８（ｋ），Ｂ＝ａ－ｂ×Ｗ_８（ｋ） ・・・（５）

【0129】

なお、時間間引き法を用いた場合、例えば、バタフライ演算回路の取込トリガ信号の配線の順序は、バタフライ演算回路１０及び１０Ａとは異なるが、演算ユニットの個数及びシフトレジスタの個数は、変わらない。

【符号の説明】

【0130】

１０，１０Ａ バタフライ演算回路、１１，１２，１３ 演算セット、２１，２３，２５，２７ 第１シフトレジスタ、２２，２４，２６，２８ 第２シフトレジスタ、３０，３１，３２，３３ 第３シフトレジスタ、４０ 出力レジスタ、５０，５０Ａ タイミング制御部、６０Ａ，６０Ｂ，６１，６２，６３，６４ 格納レジスタ、１００，１０１，１０２ 演算ユニット、２００ 加算器、３００ 減算器、４００ 乗算器。

【図1】

【図2】

【図3】

【図4】