特許 7551032 バイアス回路、パワーオンリセット回路、及び、監視システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-05

(45)【発行日】2024-09-13

(54)【発明の名称】バイアス回路、パワーオンリセット回路、及び、監視システム

(51)【国際特許分類】

   H03K 17/22 20060101AFI20240906BHJP

【ＦＩ】

H03K17/22 Z

【請求項の数】 15

(21)【出願番号】P 2024510817

(86)(22)【出願日】2022-03-29

(86)【国際出願番号】 JP2022015606

(87)【国際公開番号】W WO2023188023

(87)【国際公開日】2023-10-05

【審査請求日】2024-06-25

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】小島 友和

【審査官】柳下 勝幸

(56)【参考文献】

【文献】米国特許出願公開第２００６／０１４５７３９（ＵＳ，Ａ１）

【文献】米国特許第６７５９８５２（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２００２／０００５７４０（ＵＳ，Ａ１）

【文献】特開平１１－１３６１１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／２２

(57)【特許請求の範囲】

【請求項1】

少なくとも１個のバイアス回路ユニットを備え、
前記バイアス回路ユニットは、
電源電圧を供給する電源ノードと第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードとグランドとの間にダイオード接続された第１のＮ型トランジスタと、
前記電源ノードと接続されたドレインと、バイアス電圧を出力するための第２ノードと接続されたソースと、前記第１ノードと接続されたゲートとを有する第２のＮ型トランジスタと、
前記第２ノード及び第３ノードの間に接続される第２抵抗素子と、
前記第３ノード及び前記グランドとの間に接続されて電流源を構成する第３のＮ型トランジスタとを含む、バイアス回路。

【請求項2】

前記バイアス回路ユニットを複数段備え、
２段目以降の前記バイアス回路ユニットでは、前段の前記バイアス回路ユニットの前記第２ノードが前記電源ノードとされて、前記第１抵抗素子と、前記第２のＮ型トランジスタのドレインとが接続される、請求項１記載のバイアス回路。

【請求項3】

前記バイアス回路ユニットは２段備えられ、
２段目の前記バイアス回路ユニットでは、１段目の前記バイアス回路ユニットの前記第２ノードが前記電源ノードとされて、前記第１抵抗素子と、前記第２のＮ型トランジスタのドレインとが接続される、請求項２記載のバイアス回路。

【請求項4】

前記第１ノードに流れる電流をコピーするための第１直列回路と、
前記第２ノードに流れる電流をコピーするための第２直列回路と、
一定電圧を前記バイアス電圧として出力する出力段とを更に備え、
前記第１直列回路は、
前記電源ノード及び前記グランドの間に直列接続された、第１のＰ型トランジスタ、及び、前記第１のＮ型トランジスタとカレントミラーを構成する第４のＮ型トランジスタを含み、
前記第２直列回路は、
前記電源ノード及び前記グランドの間に直列接続された、前記第２抵抗素子と同等の電気抵抗値を有する第３抵抗素子、及び、前記第３のＮ型トランジスタとカレントミラーを構成する第５のＮ型トランジスタを含み、
前記出力段は、
前記電源ノードと前記一定電圧の出力ノードとの間に接続されて、前記第１のＰ型トランジスタとカレントミラーを構成する第２のＰ型トランジスタと、
前記グランドと接続されたドレインを有するとともに、前記第３ノードと接続されたゲートを有する第３のＰ型トランジスタと、
前記出力ノードと前記第３のＰ型トランジスタのソースとの間に接続されて、前記第１抵抗素子と同等の電気抵抗値を有する第４抵抗素子とを含む、請求項１記載のバイアス回路。

【請求項5】

前記バイアス回路ユニットが前記第２ノードに出力したバイアス電圧を増幅して出力ノードに出力するための増幅回路を更に備え、
前記増幅回路は、前記バイアス回路ユニットの前記第２ノードに流れるバイアス電流に比例した電流を供給されて動作する、請求項１記載のバイアス回路。

【請求項6】

前記バイアス回路は、
前記２段目のバイアス回路ユニットが前記第２ノードに出力した前記バイアス電圧を増幅して出力ノードに出力するための増幅回路を更に備え、
前記増幅回路は、
前記バイアス電圧と前記出力ノードの電圧との電圧差を増幅する差動増幅部と、
前記差動増幅部及び前記出力ノードに対して、前記２段目のバイアス回路ユニットの前記第２ノードに流れるバイアス電流に比例する電流を供給する電流供給部と、
前記差動増幅部の出力電圧に応じて、前記出力ノードから前記グランドに流れる電流量を制御する制御部とを含む、請求項３記載のバイアス回路。

【請求項7】

前記制御部は、
前記出力ノードと接続されたドレインと、前記グランドと接続されたソースと、前記差動増幅部の出力電圧が入力されるゲートとを有する第６のＮ型トランジスタと、
前記出力ノードと、前記第６のＮ型トランジスタのゲートとの間に接続されたキャパシタとを有する、請求項６記載のバイアス回路。

【請求項8】

前記第２のＮ型トランジスタは、ネイティブトランジスタで構成される、請求項１～７のいずれか１項に記載のバイアス回路。

【請求項9】

請求項１記載のバイアス回路と、
前記電源電圧が予め定められた電圧よりも低い状態から高い状態に遷移する際に制御信号の論理レベルを変化させる信号生成部とを備え、
前記信号生成部は、前記バイアス回路内の前記第２ノードを流れるバイアス電流に比例する電流によって抵抗素子で生じる電圧降下量に従って前記制御信号の論理レベルを設定する様に構成される、パワーオンリセット回路。

【請求項10】

請求項２記載のバイアス回路と、
前記電源電圧が予め定められた電圧よりも低い状態から高い状態に遷移する際に制御信号の論理レベルを変化させる信号生成部とを備え、
前記信号生成部は、最終段のバイアス回路ユニット内の前記第２ノードを流れるバイアス電流に比例する電流によって抵抗素子で生じる電圧降下量に従って前記制御信号の論理レベルを設定する様に構成される、パワーオンリセット回路。

【請求項11】

前記信号生成部は、
前記電源ノード及び第４ノードの間に接続された第４のＰ型トランジスタと、
前記第４ノード及び前記グランドの間に接続された、前記バイアス回路内の前記第３のＮ型トランジスタとカレントミラーを構成する第７のＮ型トランジスタと、
前記電源ノードと前記制御信号が生成される第５ノードとの間に接続されて、前記第４のＰ型トランジスタとカレントミラーを構成する第５のＰ型トランジスタとを有し、
前記第５ノードは、前記抵抗素子を介して前記グランドと接続される、請求項９又は１０記載のパワーオンリセット回路。

【請求項12】

前記バイアス回路内の前記第２のＮ型トランジスタは、ネイティブトランジスタで構成される、請求項９～１１のいずれか１項に記載のパワーオンリセット回路。

【請求項13】

監視システムであって、
請求項１～８のいずれか１項に記載のバイアス回路と、
電源配線に供給された電圧を前記監視システムの内部回路の動作電源電圧に変換する電力変換器とを備え、
前記内部回路は、
監視対象に設けられた検出器と、
前記検出器の出力信号に基づいて前記監視対象の異常状態を検知すると、当該異常状態の報知フラグを生成する信号処理を実行するための制御器と、
前記制御器が前記報知フラグを生成したときに、当該報知フラグを前記監視システムから出力するための通信機とを含み、
前記バイアス回路の前記電源ノードは、前記電源配線と接続され、
前記内部回路の少なくとも一部は、前記バイアス回路によって生成された前記バイアス電圧を用いて動作し、
前記電源配線に供給される電力の少なくとも一部は、エナジーハーベスト電源による発電電力である、監視システム。

【請求項14】

監視システムであって、
請求項５～７のいずれか１項に記載のバイアス回路と、
電源配線に供給された電圧を前記監視システムの内部回路の動作電源電圧に変換する電力変換器を備え、
前記内部回路は、
監視対象に設けられた検出器と、
前記検出器の出力信号に基づいて前記監視対象の異常状態を検知すると、当該異常状態の報知フラグを生成する信号処理を実行するための制御器と、
前記制御器が前記報知フラグを生成したときに、当該報知フラグを前記監視システムから出力するための通信機とを含み、
前記バイアス回路の前記電源ノードは、前記電源配線と接続され、
前記電源配線に供給される電力の少なくとも一部は、エナジーハーベスト電源による発電電力であり、
前記制御器は、前記バイアス回路の前記出力ノードから電源供給を受けて動作する、監視システム。

【請求項15】

監視システムであって、
請求項９～１２のいずれか１項に記載のパワーオンリセット回路と、
電源配線に供給された電圧を前記監視システムの内部回路の動作電源電圧に変換する電力変換器を備え、
前記内部回路は、
監視対象に設けられた検出器と、
前記検出器の出力信号に基づいて前記監視対象の異常状態を検知すると、当該異常状態の報知フラグを生成する信号処理を実行するための制御器と、
前記制御器が前記報知フラグを生成したときに、当該報知フラグを前記監視システムから出力するための通信機とを含み、
前記パワーオンリセット回路の前記電源ノードは、前記電源配線と接続され、
前記内部回路の少なくとも一部は、前記パワーオンリセット回路が生成する前記制御信号の論理レベルの遷移に応じてリセット動作を実行する様に構成され、
前記電源配線に供給される電力の少なくとも一部は、エナジーハーベスト電源による発電電力である、監視システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、バイアス回路、並びに、それを備える、パワーオンリセット回路、及び、監視システムに関する。

【背景技術】

【0002】

二酸化炭素（ＣＯ₂）等の温室効果ガスの排出量を実質ゼロにする「脱炭素化」の流れが世界中で加速している。なかでも大きな転換期を迎え、低消費電力化、省消費電力化が期待される中、バッテリを用いないバッテリレス化技術やバッテリ寿命の延命のために、自然エネルギから創電する、エナジーハーベスト技術が注目を集めている。

【0003】

同時に、エナジーハーベスト技術で創電した電源電圧を用いて、従来以上に、人手をかけずに、見守る技術やセキュリティ技術、ＩｏＴ（Internet of Things）技術と組み合わせて、ワイヤレスセンサネットワークの技術ニーズが高まってきている。こういったシステムを実現するためには、自然エネルギから創電する技術が重要になる。

【0004】

一般的なバッテリや電源プラグを用いた機器では、安定な電源電圧が供給されるため、電源電圧の立ち上がり特性もほぼ一定である。このため、急激な電源電圧変動に対して一定の考慮はするものの、基本的には、電源電圧は安定で、かつ、ほぼ一定ということを前提として回路及びシステムが設計されている。

【0005】

このため、国際公開第２０１６／０６３５９７号（特許文献１）に記載される様に、プロセスばらつきや温度変動に対して、一定の基準電圧を高精度に供給するためのバンドギャップリファレンス回路は、一定の電圧変動は考慮しているものの、基本的には、トランジスタが飽和領域で動作する電圧範囲での動作を前提として、フィードバック回路で構成される。

【0006】

特許文献１には、基準電圧を発生するとともに、基準電圧よりも電圧の立ち上がりが遅いノードの電圧である制御電圧を用いて電源電圧に応じた比較電圧を生成し、比較電圧と基準電圧との比較によって、パワーオンリセット信号を出力することが記載されている。

【先行技術文献】

【特許文献】

【0007】

【文献】国際公開第２０１６／０６３５９７号

【非特許文献】

【0008】

【文献】Sub-threshold Design for Ultra Low-Power Systems, Alice Wang, Springer, 2006, Page, 157

【発明の概要】

【発明が解決しようとする課題】

【0009】

特許文献１の回路構成は、一定以上のレベルの電源電圧を確実に得ることができ、かつ、起動するための時間が予め事前に想定できる場合には、フィードバック回路の構築により高精度に基準電圧を生成できる点で有用である。

【0010】

一方、上述したエナジーハーベスト技術では、自然エネルギから創電する。このため、例えば、ソーラーセル又は振動素子等のエナジーハーベスト電源の出力電圧は、０［Ｖ］から１．５［Ｖ］程度までの電圧上昇が１０［ｎｓ］オーダーで発生する等、急峻に変化する。この様な急峻な電圧変動を生じる不安定な電源電圧に対して、特許文献１に記載される基準電圧の発生回路（バンドギャップリファレンス回路）が安定的かつ高速に動作することは困難である。

【0011】

フィードバック回路は、出力電圧を入力回路にフィードバックすることで高精度な電圧が発生できる。反面、フィードバック系が安定するまでの、ループの安定時間を設ける必要があるため、当該安定時間を経過するまでは、十分な安定した電圧や信号を発生させることが困難である。

【0012】

従って、エナジーハーベスト技術の適用により、電源電圧の変化が急峻で、ループ安定時間の経過よりも早く電源電圧が立ち上がる場合には、適切なタイミングで一定の基準電圧を発生することが困難となることが懸念される。

【0013】

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、急峻に上昇する電源電圧の起動時において、高精度かつ高速に一定のバイアス電圧を発生するためのバイアス回路の構成を提供することである。

【課題を解決するための手段】

【0014】

本発明のある局面によれば、バイアス回路が提供される。バイアス回路は、第１抵抗素子、第１のＮ型トランジスタ、第２のＮ型トランジスタ、第２抵抗素子、及び、第３のＮ型トランジスタを含む、バイアス回路ユニットを少なくとも１個備える。第１抵抗素子は、電源電圧を供給する電源ノードと第１ノードとの間に接続される。第１のＮ型トランジスタは、第１ノードとグランドとの間にダイオード接続される。第２のＮ型トランジスタは、電源ノードと接続されたドレインと、バイアス電圧を出力するための第２ノードと接続されたソースと、第１ノードと接続されたゲートとを有する。第２抵抗素子は、第２ノード及び第３ノードの間に接続される。第３のＮ型トランジスタは、第３ノード及びグランドとの間に接続されて電流源を構成する。

【発明の効果】

【0015】

本開示によれば、電源電圧の起動時に、第１ノード及び第３ノードの電圧が第１のＮ型トランジスタ及び第３のＮ型トランジスタのしきい値電圧よりもそれぞれ上昇すると、第２ノードに、電源電圧に直接依存しないバイアス電圧及びバイアス電流を生成できるので、急峻に上昇する電源電圧の起動時において、フィードフォワード構成により、高精度かつ高速に一定のバイアス電圧を発生することができる。

【図面の簡単な説明】

【0016】

【図1】実施の形態１に係るバイアス回路の構成を説明する回路図である。

【図2】図１に示されたバイアス回路の動作を説明する概念的な波形図である。

【図3】実施の形態１の変形例１に係るバイアス回路の構成を説明する回路図である。

【図4】実施の形態１の変形例２に係るバイアス回路の構成を説明する回路図である。

【図5】実施の形態１の変形例３に係るバイアス回路の構成を説明する回路図である。

【図6】実施の形態２に係るパワーオンリセット回路の構成を説明する回路図である。

【図7】実施の形態２に係るパワーオンリセット回路の動作を説明する概念的な波形図である。

【図8】実施の形態２の変形例に係るパワーオンリセット回路の構成を説明する回路図である。

【図9】実施の形態３に係る監視システムの構成例を説明するブロック図である。

【図10】実施の形態３の変形例に係るマイコンの電源系の構成例を説明するブロック図である。

【発明を実施するための形態】

【0017】

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

【0018】

実施の形態１．
図１は、実施の形態１に係るバイアス回路１０ａの構成を説明する回路図である。本実施の形態に係るバイアス回路は、予め定められた一定電圧をバイアス電圧として発生する。バイアス電圧は、例えば、同一システム内の他回路の動作、又は、特許文献１の様に、パワーオンリセット信号の生成に用いられる。

【0019】

図１に示される様に、バイアス回路１０ａは、電圧発生部５と、Ｎ型トランジスタＮＡ１と、抵抗素子Ｒ１と、電流源を構成するＮ型トランジスタＭＮ１とを備える。電圧発生部５は、抵抗素子Ｒ０及びダイオード接続されたＮ型トランジスタＭＮ０を有する。

【0020】

以下に説明する様に、本実施の形態に係るバイアス回路は、図１に示されたバイアス回路１０ａを基本ユニット（以下、「バイアス回路ユニット」と称する）として、少なくとも１個のバイアス回路ユニットを備える様に構成される。実施の形態１に係るバイアス回路１０ａは、最も基本的な構成として、１個のバイアス回路ユニットを備えるものである。

【0021】

電圧発生部５において、抵抗素子Ｒ０は、電源電圧ＡＶＤＤを供給する電源ノードＮＰと、ノードＮ１の間に接続される。Ｎ型トランジスタＭＮ０は、ノードＮ１と「グランド」に相当する接地ノードＮＧとの間に接続される。Ｎ型トランジスタＭＮ０のゲートはノードＮ１と接続される。即ち、Ｎ型トランジスタＭＮ０は、ソースが接地されるとともに、ダイオード接続されている。

【0022】

Ｎ型トランジスタＮＡ１は、電源ノードＮＰと接続されたドレインと、ノードＮ２と接続されたソースと、電圧発生部５のノードＮ１と接続されたゲートとを有する。Ｎ型トランジスタＮＡ１は、例えば、しきい値電圧が０［Ｖ］のネイティブトランジスタで構成される。

【0023】

抵抗素子Ｒ１は、ノードＮ２及びノードＮ３の間に接続される。抵抗素子Ｒ１は、トリミング等によって電気抵抗値を調整可能に構成されることが好ましい。尚、以下では、抵抗素子Ｒ０及びＲ１の電気抵抗値についても、Ｒ０及びＲ１と表記する。

【0024】

Ｎ型トランジスタＭＮ１は、ノードＮ３と接続されたドレインと、接地ノードＮＧと接続されたソースを有する。更に、Ｎ型トランジスタＭＮ１のゲートは、ノードＮ３と接続されており、図１の例では、Ｎ型トランジスタＭＮ１は、ソースが接地されるとともに、ダイオード接続されて、電流源として動作する。

【0025】

電圧発生部５において、電源電圧ＡＶＤＤが０［Ｖ］から立ち上がる際には、Ｎ型トランジスタＭＮ０のリーク電流によってノードＮ１の電圧ＶＢＮ０が上昇する。電圧ＶＢＮ０が、Ｎ型トランジスタＭＮ０のしきい値電圧ＶＴＨＭＮ０（例えば、０．８［Ｖ］程度）よりも高くなると、Ｎ型トランジスタＭＮ０が飽和領域、又は、弱反転領域で動作し始める。これにより、Ｎ型トランジスタＭＮ０のドレインと接続されたノードＮ１の電圧ＶＢＮ０は、Ｎ型トランジスタＭＮ１のしきい値電圧（例えば、０．８［Ｖ］）程度となる。その後、電源電圧ＡＶＤＤが更に上昇しても、抵抗素子Ｒ０の電圧降下量が増加する一方で、ノードＮ１の電圧ＶＢＮ０の上昇は抑制されることになる。

【0026】

バイアス回路１０ａにおいて、電源電圧ＡＶＤＤの上昇に応じて上昇する電圧ＶＢＮ０（ノードＮ１）と、Ｎ型トランジスタＮＡ１のゲートソース間電圧ＶＧＳＮＡ１を用いると、Ｎ型トランジスタＮＡ１（ネイティブトランジスタ）のソース電圧であるバイアス電圧ＶＢＰ１との関係は、下記の式（１）で示される。

【0027】

ＶＢＰ１＝ＶＢＮ０－ＶＧＳＮＡ１ …（１）
Ｎ型トランジスタＮＡ１がネイティブトランジスタで構成される場合には、ゲートソース間電圧ＶＧＳＮＡ１は、ほぼ０［Ｖ］であるので、ＶＢＰ１＝ＶＢＮ０とできる。

【0028】

図２は、図１に示されたバイアス回路１０ａの動作を説明する概念的な波形図である。
図２には、電源ノードＮＰの電源電圧ＡＶＤＤが、０からＶ２（例えば、数［Ｖ］程度）まで一定レートで上昇する際の、バイアス回路１０ａから出力されるバイアス電圧ＶＢＰ１の波形例が符号１０１で示される。更に、比較例として、特許文献１の様な、フィードバック型の電圧発生回路によって発生されるバイアス電圧の波形例が符号１０２で示される。

【0029】

符号１０２に示される様に、フィードバック回路においては、出力電圧であるバイアス電圧を入力回路にフィードバックするので、バイアス電圧を高精度に維持できる。反面、フィードバック系が安定するまでの安定時間を設ける必要があり、当該ループの安定時間を経過するまでは、十分に安定したバイアス電圧を発生させることが困難である。例えば、オペアンプの位相補償容量をＣとすると、バイアス電流ＩＢＩＡＳに対して、安定時間は、最低でも（Ｃ／ＩＢＩＡＳ）は必要である。

【0030】

このため、フィードバック回路によって発生されるバイアス電圧は、当該安定時間が経過する時刻ｔｓまでは、定常的な一定電圧Ｖ１に整定しない。一方で、時刻ｔｓ以降では、フィードバック制御により、高精度にバイアス電圧をＶ１に一定化できることが期待できる。

【0031】

一方で、図２に符号１０１で示される様に、バイアス回路１０ａからのバイアス電圧ＶＢＰ１は、フィードバック系を構成することなく、電源電圧ＡＶＤＤの上昇に応じて変化する。具体的には、時刻ｔ１において、Ｎ型トランジスタＭＮ０，ＭＮ１の特性によって決まる電圧Ｖ１まで上昇すると、時刻ｔ１以降では、電源電圧ＡＶＤＤが更に上昇してもＶ１近傍に維持されることになる。

【0032】

この様に、バイアス回路１０ａは、フィードフォワード構成によって、電源電圧ＡＶＤＤに依存したバイアス電圧ＶＢＰ１を生成することができる。フィードフォワード回路で構成することで、フィードバック回路で配置される位相補償器が不要となるので、高速な電源電圧の起動に対しても、バイアス電圧ＶＢＰ１を高速に収束させることが可能である。

【0033】

又、バイアス回路１０ａの最低動作電圧は、Ｎ型トランジスタＭＮ０又はＭＮ１のしきい値電圧に相当するので、例えば、電源電圧ＡＶＤＤが０．８［Ｖ］程度まで上昇すると、バイアス回路１０ａは、バイアス電圧ＶＢＰ１を発生することができる。

【0034】

又、バイアス回路１０ａにおいて、ノードＮ２及び抵抗素子Ｒ１を流れるバイアス電流ＩＲＥＦ１は、ノードＮ３の電圧ＶＢＮ１を用いると、下記の式（２）で示すことができる。尚、ＶＢＮ１は、Ｎ型トランジスタＭＮ１のゲートソース間電圧ＶＧＳＭＮ１に相当する。

【0035】

ＩＲＥＦ１＝（ＶＢＰ１－ＶＢＮ１）／Ｒ１ …（２）
Ｎ型トランジスタＮＡ１がネイティブトランジスタの場合には、上述の通り、ＶＢＰ１＝ＶＢＮ０となるので、式（２）は式（３）に変形できる。即ち、電源電圧ＡＶＤＤに直接依存しない様に、バイアス電流ＩＲＥＦ１を生成することができる。

【0036】

ＩＲＥＦ１＝（ＶＢＮ０－ＶＢＮ１）／Ｒ１ …（３）
尚、電圧発生部５内のノードＮ１の電圧ＶＢＮ０は、非特許文献１に記載される様に、電源電圧ＡＶＤＤに対して、（１／２）乗（即ち、√（ＡＶＤＤ））、又は、自然対数ｌｎ（ＡＶＤＤ）で変化する依存性を有する。従って、図２の時刻ｔ１以降では、電源電圧ＡＶＤＤの変動に対して、バイアス電圧ＶＢＰ１は、√（ＡＶＤＤ）、又は、ｌｎ（ＡＶＤＤ）のオーダーで変動することになる。このため、フィードバック回路を構成しないにもかかわらず、電源立上がり後の定常時における電源電圧ＡＶＤＤの変動に対する、バイアス電圧ＶＢＰ１の変動を抑制できることが理解される。

【0037】

以上説明した様に、実施の形態１に係るバイアス回路１０ａは、Ｎ型トランジスタＭＮ０，ＭＮ１のしきい値電圧程度まで電源電圧ＡＶＤＤが上昇すると速やかに動作を開始することができ、かつ、電源電圧ＡＶＤＤの急激な変化に対しても、バイアス電圧ＶＢＰ１をほぼ一定に維持することができる。特に、フィードフォワード構成のため、フィードバック回路における位相補償が不要であるため、バイアス電圧ＶＢＰ１は、図１の符号１０１に示す様な、電源立上げ時における高速な収束が可能である。

【0038】

尚、式（３）より、抵抗素子Ｒ１によってバイアス電流ＩＲＥＦ１を微調整できるので、抵抗素子Ｒ１をトリミング等による可変抵抗素子で構成すれば、Ｎ型トランジスタＭＮ０，ＭＮ１，ＮＡ１（ネイティブトランジスタ）の製造ばらつきに対応させて、バイアス電圧ＶＢＰ１を微調整することが可能である。

【0039】

図１において、ノードＮ１、ノードＮ２、及び、ノードＮ３は、「第１ノード」、「第２ノード」及び「第３ノード」にそれぞれ対応し、抵抗素子Ｒ０及びＲ１は「第１抵抗素子」及び「第２抵抗素子」の一実施例に対応する。更に、Ｎ型トランジスタＭＮ０は「第１のＮ型トランジスタ」、Ｎ型トランジスタＮＡ１は「第２のＮ型トランジスタ」、Ｎ型トランジスタＭＮ１は「第３のＮ型トランジスタ」の一実施例にそれぞれ対応する。

【0040】

実施の形態１の変形例１．
実施の形態１の変形例１では、バイアス回路ユニット（図１のバイアス回路１０ａ）を複数段多重接続した構成例を説明する。

【0041】

図３は、実施の形態１の変形例１に係るバイアス回路１０ｂの構成を説明する回路図である。

【0042】

図３を参照して、バイアス回路１０ｂは、実施の形態１に係るバイアス回路１０ａの後段に、バイアス回路ユニット１１を更に備える。バイアス回路１０ａの構成は、図１と同様であり、バイアス回路１０ａは、ノードＮ２にバイアス電圧ＶＢＰ１を発生する。

【0043】

バイアス回路ユニット１１は、バイアス回路１０ａの抵抗素子Ｒ０，Ｒ１、及び、Ｎ型トランジスタＭＮ０，ＭＮ１，ＮＡ１（ネイティブトランジスタ）にそれぞれ対応する、抵抗素子Ｒ２，Ｒ３、及び、Ｎ型トランジスタＭＮ２，ＭＮ３，ＮＡ２（ネイティブトランジスタ）を有する。

【0044】

抵抗素子Ｒ２は、ノードＮ２及びノードＮ１ｂの間に接続され、Ｎ型トランジスタＭＮ２は、ノードＮ１ｂと接続されたドレインと、接地ノードＮＧと接続されたソースとを有する。Ｎ型トランジスタＭＮ２は、ゲートがドレイン（ノードＮ１ｂ）と接続されることで、ダイオード接続されている。

【0045】

又、Ｎ型トランジスタＮＡ２（ネイティブトランジスタ）は、ノードＮ２と接続されたドレインと、ノードＮ２ｂと接続されたソースと、ノードＮ１ｂと接続されたゲートとを有する。抵抗素子Ｒ３は、ノードＮ２ｂ及びノードＮ３ｂの間に接続される。Ｎ型トランジスタＭＮ３は、ノードＮ３ｂと接続されたドレインと、接地ノードＮＧと接続されたソースとを有する。Ｎ型トランジスタＭＮ３のゲートは、ドレイン（ノードＮ３ｂ）と接続される。即ち、Ｎ型トランジスタＭＮ２，ＭＮ３は、バイアス回路１０ａのＮ型トランジスタＭＮ０，ＭＮ１と同様にダイオード接続される。

【0046】

この様に、バイアス回路ユニット１１の抵抗素子Ｒ２，Ｒ３、及び、Ｎ型トランジスタＭＮ２，ＭＮ３，ＮＡ２は、バイアス回路１０ａからバイアス電圧ＶＢＰ１が出力されるノードＮ２と、接地ノードＮＧとの間に、バイアス回路１０ａでの抵抗素子Ｒ０，Ｒ１、及び、Ｎ型トランジスタＭＮ０，ＭＮ１，ＮＡ１と同様の配置関係で接続される。即ち、バイアス回路１０ｂは、バイアス回路１０ａ相当のバイアス回路ユニットが２段接続された構成を有することが理解される。

【0047】

従って、バイアス回路ユニット１１は、バイアス回路１０ａにおいて、電源電圧ＡＶＤＤがバイアス回路１０ａからのバイアス電圧ＶＢＰ１に置換された構成で動作する。実施の形態１の変形例１に係るバイアス回路１０ｂは、バイアス回路ユニット１１のノードＮ２ｂからバイアス電圧ＶＢＰ２を出力する。ノードＮ１ｂには、バイアス電流ＩＲＥＦ２が流れるとともに、ノードＮ２ｂには、バイアス電流ＩＲＥＦ１と同様に、バイアス電流ＩＲＥＦ３が生じる。

【0048】

実施の形態１で説明した様に、ノードＮ２の電圧ＶＢＰ１は、電源電圧ＡＶＤＤの変動に対して、√（ＡＶＤＤ）、又は、ｌｎ（ＶＤＤ）のオーダーで変動する。更に、バイアス回路ユニット１１において、ノードＮ２ｂの電圧ＶＢＰ２は、ノードＮ２の電圧ＶＢＰ１は、電圧ＶＢＰ１の変動に対して、√（ＶＢＰ１）、又は、ｌｎ（ＶＢＰ１）のオーダーで変動する。この結果、バイアス回路１０ｂから出力されるバイアス電圧ＶＢＰ２は、電源電圧ＡＶＤＤの変動に対しては、√（√（ＡＶＤＤ））、又は、ｌｎ（ｌｎ（ＡＶＤＤ））のオーダーで変動することが理解される。

【0049】

従って、実施の形態１の変形例１に係るバイアス回路１０ｂによれば、図１での時刻ｔ１以降、即ち、電源立上がり後の定常時における、電源電圧ＡＶＤＤの変動に対するバイアス電圧ＶＢＰ２の変動を、実施の形態１と比較して抑制することができる。これにより、フィードフォワード回路の採用による電源立ち上げ時の高速な収束性の実現とともに、フィードバック回路を用いることなく、電源電圧ＡＶＤＤの急激な変化に対するバイアス電圧ＶＢＰ２の変動を抑制することができる。

【0050】

尚、図３では、バイアス回路１０ａに相当するバイアス回路ユニットを２段接続する構成例を説明したが、当該バイアス回路ユニットを３以上の複数段に亘って多重接続する構成とすることも可能である。この場合には、２段目以降のバイアス回路ユニットでは、順次、前段のバイアス回路ユニットのノードＮ２が電源ノードＮＰとされて、抵抗素子Ｒ０及びＮ型トランジスタＮＡ１のドレイン（図１）が接続される。尚、段数が多い程、電源電圧ＡＶＤＤの変動に対する電源電圧ＡＶＤＤの変動は抑制される一方で、回路規模が増大する。

【0051】

実施の形態１の変形例２．
実施の形態１及びその変形例１では、電源電圧ＡＶＤＤの変動に対するバイアス電圧の変動抑制効果について説明した。実施の形態１の変形例２では、電源電圧ＡＶＤＤの変動に加えて、温度変動に対してもバイアス電圧の変動を抑制するための回路構成について説明する。

【0052】

図４は、実施の形態１の変形例２に係るバイアス回路１０ｃの構成を説明する回路図である。

【0053】

図４を参照して、バイアス回路１０ｃは、バイアス回路ユニット１０Ｘと、電流コピーのための直列回路１２ａ，１２ｂと、一定電圧（バイアス電圧）の出力段１２ｃとを備える。

【0054】

バイアス回路ユニット１０Ｘは、実施の形態１に係るバイアス回路１０ａと同様に構成されて、抵抗素子Ｒ０，Ｒ１、及び、Ｎ型トランジスタＭＮ０，ＭＮ１，ＮＡ１（ネイティブトランジスタ）を有する。図１と同様に、Ｎ型トランジスタＭＮ０は、ゲートがノードＮ１と接続されることで、ダイオード接続されるとともに、Ｎ型トランジスタＮＡ１のゲートは、ノードＮ１と接続される。一方で、電流源を構成するためのＮ型トランジスタＭＮ１のゲートは、ノードＮ３ではなく、後述する、直列回路１２ｂ内のＮ型トランジスタＭＮＢ０のゲートと接続される。

【0055】

図４では、ノードＮ１の電圧を図１と同様にＶＢＮ０と表記する一方で、ノードＮ２の電圧をＶＡ（図１でのＶＢＰ１）、ノードＮ３の電圧をＶＢ（図１でのＶＢＮ１）と表記する。又、抵抗素子Ｒ０、ノードＮ１、及び、Ｎ型トランジスタＭＮ０を流れる電流をＩ１と表記し、Ｎ型トランジスタＮＡ１，ＭＮ１及びノードＮ２，Ｎ３を流れる電流をＩ２と表記する。

【0056】

直列回路１２ａは、電源ノードＮＰ及び接地ノードＮＧの間に、ノードＮ４を介して直列接続される、Ｐ型トランジスタＭＰ０及びＮ型トランジスタＭＮＢ１を有する。Ｐ型トランジスタＭＰ０は、ゲートがノードＮ４と接続されることで、ダイオード接続される。Ｎ型トランジスタＭＮＢ１は、バイアス回路ユニット１０ＸのＮ型トランジスタＭＮ０とゲートが共通接続される。これにより、Ｎ型トランジスタＭＮＢ１及びＭＮ０がカレントミラーを構成するので、直列回路１２ａにおいて、電源ノードＮＰから接地ノードＮＧへ電流Ｉ１が流れる。又、以下では、直列回路１２ａのノードＮ４の電圧を、ＶＢＰ０と表記する。

【0057】

直列回路１２ｂは、電源ノードＮＰ及び接地ノードＮＧの間に、ノードＮ５を介して直列接続される、抵抗素子Ｒ２及びＮ型トランジスタＭＮＢ０を有する。抵抗素子Ｒ２は、バイアス回路ユニット１０Ｘ内の抵抗素子Ｒ１と同等の電気抵抗値を有する。Ｎ型トランジスタＭＮＢ０は、ゲートがノードＮ５と接続されることで、ダイオード接続される。更に、Ｎ型トランジスタＭＮＢ０は、バイアス回路ユニット１０ＸのＮ型トランジスタＭＮ１とゲートが共通接続される。これにより、Ｎ型トランジスタＭＮＢ０及びＭＮ１がカレントミラーを構成するので、直列回路１２ｂにおいて、電源ノードＮＰから接地ノードＮＧへ電流Ｉ２が流れる。又、以下では、直列回路１２ｂのノードＮ５の電圧を、ＶＮＢＮ０と表記する。

【0058】

出力段１２ｃは、電源ノードＮＰ及び間に直列接続される、Ｐ型トランジスタＭＰＢ１，ＭＰＢ０、及び、抵抗素子Ｒ３を有する。Ｐ型トランジスタＭＰＢ１は、電源ノードＮＰ及びノードＮ２ｘの間に接続される。Ｐ型トランジスタＭＰＢ０は、接地ノードＮＧと接続されたドレインとを有する。抵抗素子Ｒ３は、ノードＮ２ｘと、Ｐ型トランジスタＭＰＢ０のソースとの間に接続される。抵抗素子Ｒ３の電気抵抗値は、バイアス回路ユニット１０Ｘ内の抵抗素子Ｒ０と同等である。バイアス回路１０ｃは、ノードＮ２ｘに一定電圧（バイアス電圧）ＶＢＧＲを生成する。

【0059】

Ｐ型トランジスタＭＰＢ１のゲートは、直列回路１２ａのＰ型トランジスタＭＰ０のゲートと接続される。これにより、Ｐ型トランジスタＭＰＢ１及びＭＰ０がカレントミラーを構成するので、出力段１２ｃにおいて、電源ノードＮＰからノードＮ２ｘへ電流Ｉ１が流れる。Ｐ型トランジスタＭＰＢ０のゲートは、バイアス回路ユニット１０ＸのノードＮ３（Ｎ型トランジスタＭＮ１のドレイン）と接続される。

【0060】

次に、バイアス回路１０ｃの回路動作を詳細に説明する。
電圧発生部５において、電流Ｉ１は、Ｎ型トランジスタＭＮ０のゲートソース間電圧ＶＧＳＭＮ０（ＶＢＮ０＝ＶＧＳＭＮ０）及び抵抗素子Ｒ０の電気抵抗値（Ｒ０）を用いて、下記の式（４）で示される。

【0061】

Ｉ１＝（ＡＶＤＤ－ＶＧＳＭＮ０）／Ｒ０ …（４）
直列回路１２ｂにおいて、電流Ｉ２は、Ｎ型トランジスタＭＮＢ０のゲートソース間電圧ＶＧＳＭＮＢ０（ＶＮＢＮ０＝ＶＧＳＭＮＢ０）及び抵抗素子Ｒ２の電気抵抗値（Ｒ１）を用いて、下記の式（５）で示される。

【0062】

Ｉ２＝（ＡＶＤＤ－ＶＧＳＭＮＢ０）／Ｒ１ …（５）
又、バイアス回路ユニット１０Ｘにおいて、ノードＮ２の電圧ＶＡは、ネイティブトランジスタで構成されたＮ型トランジスタＮＡ１のしきい値電圧を０［Ｖ］とすると、抵抗素子Ｒ０の電気抵抗値（Ｒ０）を用いて下記の式（６）で示すことができる。同様に、ノードＮ３の電圧ＶＢは、式（７）で示すことができる。

【0063】

ＶＡ＝ＡＶＤＤ－Ｉ１×Ｒ０ …（６）
ＶＢ＝ＶＡ－Ｉ２×Ｒ１ …（７）
式（４）～式（７）を整理すると、電圧ＶＢは、式（８）で示すことができる。

【0064】

ＶＢ＝ＶＧＳＭＮＢ０－Ｉ１×Ｒ０ …（８）
出力段１２ｃにおいて、ノードＮ２ｘに生成されるバイアス電圧ＶＢＧＲは、Ｐ型トランジスタＭＰＢ０のゲートソース間電圧ＶＧＳＭＰＢ０及び抵抗素子Ｒ３の電気抵抗値（Ｒ０）を用いて、下記の式（９）で示される。

【0065】

ＶＢＧＲ＝ＶＢ＋ＶＧＳＭＰＢ０＋Ｉ１×Ｒ０ …（９）
式（８）及び式（９）から、バイアス電圧ＶＢＧＲは、下記の式（１０）で表すことができる。

【0066】

ＶＢＧＲ＝ＶＧＳＭＮＢ０＋ＶＧＳＭＰＢ０ …（１０）
ここで、Ｎ型トランジスタＭＮＢ０（しきい値電圧ＶＴＨＭＮＢ０）及びＰ型トランジスタＭＰＢ０（しきい値電圧ＶＴＨＭＰＢ０）がサブスレッショルド領域で動作しているとすると、サブスレッショルド係数η、熱電圧ＶＴ、Ｐ型トランジスタＭＰＢ０及びＮ型トランジスタＭＮＢ０のゲート幅Ｗ及びゲート長Ｌの比Ｋ（Ｋ＝Ｗ／Ｌ）を用いて、式（１０）は、式（１１）に変形することができる。尚、熱電圧ＶＴは、ボルツマン定数ｋ、温度Ｔ［Ｋ］、及び、電荷素量ｑを用いて、ＶＴ＝ｋ・Ｔ／ｑで示される。

【0067】

ＶＢＧＲ＝ＶＴＨＭＮＢ０＋ＶＴＨＭＰＢ０＋η・ＶＴ・ｌｎ（Ｋ） …（１１）
式（１１）中において、（ＶＴＨＭＮＢ０＋ＶＴＨＭＰＢ０）の項は、周囲温度（Ｔ）に対して、負の温度係数（ＣＴＡＴ：Complementary To Absolute Temperature）で変化することが知られている。即ち、∂ＶＴＨＭＮＢ０／∂Ｔ＜０、かつ、∂ＶＴＨＭＰＢ０／∂Ｔ＜０である。

【0068】

これに対して、式（１１）中のη・ＶＴ・ｌｎ（Ｋ）の項は、周囲温度（Ｔ）に対して、正の温度係数（ＰＴＡＴ：Proportional To Absolute Temperature）で変化する。即ち、∂（η・ＶＴ・ｌｎ（Ｋ））／∂Ｔ＞０である。従って、回路定数、代表的には、トランジスタのサイズ比率Ｋを調整することで、周囲温度の変化に対するバイアス電圧ＶＢＧＲの変化を０、即ち、∂ＶＢＧＲ／∂Ｔ＝０とすることができる。

【0069】

この様に、実施の形態１の変形例２に係るバイアス回路１０ｃによれば、直列回路１２ａ，１２ｂ及び出力段１２ｃを更に配置することで、実施の形態１に係るバイアス回路の効果に加えて、周囲温度の変化に対するバイアス電圧の変動を抑制することが可能となる。尚、電源電圧ＡＶＤＤの変動に対するバイアス回路１０ｃのバイアス電圧の変動は、実施の形態１に係るバイアス回路１０ａと同等である。

【0070】

図４において、直列回路１２ａ及び１２ｂは、「第１直列回路」及び「第２直列回路」の一実施例にそれぞれ対応し、抵抗素子Ｒ２及びＲ３は「第３抵抗素子」及び「第４抵抗素子」の一実施例にそれぞれ対応する。更に、Ｎ型トランジスタＭＮＢ１は「第４のＮ型トランジスタ」、Ｎ型トランジスタＭＮＢ０は「第５のＮ型トランジスタ」、Ｐ型トランジスタＭＰ０は「第１のＰ型トランジスタ」、Ｐ型トランジスタＭＰＢ１は「第２のＰ型トランジスタ」、Ｐ型トランジスタＭＰＢ０は「第３のＰ型トランジスタ」の一実施例にそれぞれ対応する。

【0071】

実施の形態１の変形例３．
実施の形態１の変形例３では、増幅回路を更に組み合わせることで、低インピーダンスの一定電圧を更に得ることが可能なバイアス回路について説明する。

【0072】

図５は、実施の形態１の変形例３に係るバイアス回路の構成を説明する回路図である。
図５を参照して、実施の形態１の変形例３に係るバイアス回路１０ｄは、実施の形態１の変形例１に係るバイアス回路１０ｂの後段に、電流供給部１４、差動増幅部１５、及び、制御部１６を有する増幅回路２０が接続された構成を有する。

【0073】

バイアス回路１０ｂは、図３で説明した様に、バイアス回路１０ａ（バイアス回路ユニット）を複数段（ここでは２段）接続した構成となっており、ノードＮ２に、バイアス電圧ＶＢＰ１を生成するとともに、ノードＮ２ｂにバイアス電圧ＶＢＰ２を生成する。これらのバイアス電圧ＶＢＰ１，ＶＢＰ２は、バイアス回路１０ｂの外部の他回路に対して出力されて、当該他回路の動作に用いることが可能である。

【0074】

差動増幅部１５は、Ｐ型トランジスタＭＰＬ１，ＭＰＬ４と、Ｎ型トランジスタＭＮＬ３，ＭＮＬ４とを有する。差動増幅部１５は、バイアス回路１０ａからバイアス電圧ＶＢＰ１が出力されるノードＮ２を電源ノードＮＰ＊として動作する。即ち、差動増幅部１５は、バイアス回路１０ｂからのバイアス電圧及びバイアス電流の供給によって動作する。

【0075】

具体的には、差動対を形成するＰ型トランジスタＭＰＬ１及びＭＰＬ４は、ノードＮ１１とノードＮ１２との間、及び、ノードＮ１１とノードＮ１３との間にそれぞれ接続される。Ｐ型トランジスタＭＰＬ１のゲートは、増幅回路２０の出力ノードＮ０と接続され、Ｐ型トランジスタＭＰＬ４のゲートには、バイアス回路１０ｂのバイアス電圧ＶＢＰ２が入力される。

【0076】

Ｎ型トランジスタＭＮＬ３及びＭＮＬ４は、ノードＮ１２と接地ノードＮＧとの間、及び、ノードＮ１３と接地ノードＮＧとの間にそれぞれ接続される。Ｎ型トランジスタＭＮＬ３及びＭＮＬ４のゲートは、ノードＮ１２と接続される。

【0077】

制御部１６は、位相補償キャパシタＣＣ０及びＮ型トランジスタＭＮＬ２を有する。Ｎ型トランジスタＭＮＬ２は、出力ノードＮ０と接続されたドレインと、接地ノードＮＧと接続されたソースと、ノードＮ１３と接続されたゲートとを有する。位相補償キャパシタＣＣ０は、ノードＮ１３（即ち、Ｎ型トランジスタＭＮＬ２のゲート）と、出力ノードＮ０との間に接続される。

【0078】

電流供給部１４は、Ｎ型トランジスタＭＮＬ０と、Ｐ型トランジスタＭＰＬ０～ＭＰＬ２とを有する。Ｎ型トランジスタＭＮ０は、ノードＮ１４及び接地ノードＮＧの間に接続されて、ノードＮ３ｂ（バイアス回路１０ｂ）と接続されたゲートを有する。Ｐ型トランジスタＭＰＬ０は、電源ノードＮＰ＊（ノードＮ２）及びノードＮ１４の間に接続される。

【0079】

Ｐ型トランジスタＭＰＬ１は、電源ノードＮＰ＊と、差動増幅部１５のノードＮ１１の間に接続される。Ｐ型トランジスタＭＰＬ２は、電源ノードＮＰ＊と、出力ノードＮ０との間に接続される。Ｐ型トランジスタＭＰＬ０～ＭＰＬ２のゲートは、ノードＮ１４に共通接続される。

【0080】

電流供給部１４において、Ｎ型トランジスタＭＮＬ０は、バイアス回路１０ｂのＮ型トランジスタＭＮ３とカレントミラーを構成するので、ノードＮ１４には、バイアス回路１０ｂのノードＮ２ｂに生じる一定のバイアス電流ＩＲＥＦ３に比例する電流が流れる。ここでは、カレントミラー比を１：１として説明するので、ノードＮ１４には、ノードＮ２ｂと同等のバイアス電流ＩＲＥＦ３が生じる。

【0081】

更に、Ｐ型トランジスタＭＰＬ０～ＭＰＬ２がカレントミラー（ここでも、カレントミラー比１：１とする）を構成するので、ノードＮ１１（即ち、差動増幅部１５）及び出力ノードＮ０に対しても、バイアス電流ＩＲＥＦ３が供給される。

【0082】

従って、差動増幅部１５は、Ｐ型トランジスタＭＰＬ１を介して供給されるバイアス電流ＩＲＥＦ３をテール電流とし、カレントミラーを構成するＮ型トランジスタＭＮＬ３，ＮＭＬ４を能動負荷とした、Ｐ型トランジスタＭＰＬ１及びＭＰＬ４を差動対とする差動増幅動作を実行する。これにより、差動増幅部１５は、Ｐ型トランジスタＭＰＬ１及びＭＰＬ４のゲート電圧差、即ち、バイアス電圧ＶＢＰ２と、出力ノードＮ０の電圧（ＶＯＵＴ）との電圧差を増幅した電圧をノードＮ１３に出力する。

【0083】

制御部１６は、Ｐ型トランジスタＭＰＬ２によってバイアス電流ＩＲＥＦ３が供給される出力ノードＮ０から、ノードＮ１３の電圧、即ち、差動増幅部１５の出力に応じた電流を、Ｎ型トランジスタＭＮＬ２によって接地ノードＮＧに流出させる。これにより、制御部１６は、出力ノードＮ０の電圧をバイアス電圧ＶＢＰ２に維持しようと動作する。この結果、出力ノードＮ０には、バイアス回路１０ｂが発生したバイアス電圧ＶＢＰ２を増幅した、安定で低インピーダンスな出力電圧ＶＯＵＴが生成されることになる。出力電圧ＶＯＵＴは、他ブロック、他システム、又は、チップ外の任意の回路に対して供給可能である。図５の構成において、Ｎ型トランジスタＭＮＬ２は「第６のＮ型トランジスタ」の一実施例に対応する。

【0084】

実施の形態１の変形例３に係るバイアス回路１０ｄでは、実施の形態１及びその変形例１で説明した安定的なバイアス電圧ＶＢＰ１，ＶＢＰ２に加えて、バイアス電圧ＶＢＰ２を増幅した低インピーダンスの出力電圧ＶＯＵＴを更に外部出力することができる。

【0085】

この際に、増幅回路２０は、電源電圧ＡＶＤＤの高速な起動及び電圧変動に対して安定的である、バイアス回路１０ｂのバイアス電圧ＶＰＢ２を電源電圧として用いている。このため、出力電圧ＶＯＵＴについても、電源電圧ＡＶＤＤの高速な起動及び電圧変動に対する電圧変動を抑制することができる。

【0086】

又、増幅回路２０の動作電流についても、電源電圧ＡＶＤＤの変動と直接リンクしない、バイアス回路１０ｂのバイアス電流ＩＲＥＦ３に比例した電流を用いるので、差動増幅部１５は非常に安定的に動作可能である。

【0087】

更に、電源電圧ＡＶＤＤよりも低電圧で、かつ、安定的なバイアス電圧を電源電圧とすることにより、差動増幅部１５を構成するトランジスタの耐圧を低下することができる。低耐圧のトランジスタを用いることで、更に、出力電圧ＶＯＵＴの高精度化を図ることができる。

【0088】

尚、図５の構成において、バイアス回路１０ｂに代えて、バイアス回路１０ａ，１０ｃの後段、又は、バイアス回路ユニット（１０ａ）が３段以上多段接されたバイアス回路の後段に、増幅回路２０を接続する構成とすることも可能である。

【0089】

実施の形態２．
実施の形態２では、実施の形態１で説明したバイアス回路を用いたパワーオンリセット（ＰＯＲ）回路を説明する。

【0090】

図６は、実施の形態２に係るパワーオンリセット回路の構成例を示す回路図である。
図６を参照して、実施の形態２に係るパワーオンリセット回路５０は、実施の形態１に係るバイアス回路１０ａと、信号生成部１７とを備える。バイアス回路１０ａの構成及び動作は、実施の形態１と同様であり、ノードＮ２には、バイアス電圧ＶＢＰ１が生成される。信号生成部１７は、電源電圧ＡＶＤＤが予め定められた電圧よりも低い状態から高い状態に遷移する際に、論理レベルが変化する信号ＶＰＯＲ１をノードＮ２１に生成する。即ち、信号ＶＰＯＲ１は、電源電圧ＡＶＤＤの立上がりに応じて、論理レベルが変化する。

【0091】

信号生成部１７は、Ｐ型トランジスタＭＰ５，ＭＰ６、Ｎ型トランジスタＭＮ４、及び、抵抗素子Ｒ４を有する。Ｐ型トランジスタＭＰ５は、電源ノードＮＰ及びノードＮ２０の間に接続され、Ｎ型トランジスタＭＮ４は、ノードＮ２０及び接地ノードＮＧの間に接続される。Ｐ型トランジスタＭＰ６は、電源ノードＮＰ及びノードＮ２１の間に接続され、抵抗素子Ｒ４は、ノードＮ２１及び接地ノードＮＧの間に接続される。

【0092】

Ｐ型トランジスタＭＰ５及びＭＰ６は、それぞれのゲートがノードＮ２０と接続されることでカレントミラーを構成する。Ｎ型トランジスタＭＮ４は、ゲートがノードＮ３と接続されることで、バイアス回路１０ａ内のＮ型トランジスタＭＮ１とカレントミラーを構成する。

【0093】

次に、パワーオンリセット回路５０の回路動作について説明する。
バイアス回路１０ａのＮ型トランジスタＭＮ０を流れる電流Ｉ０を用いて、下記の式（１２）の回路方程式が成立する。又、電流Ｉ０については、Ｎ型トランジスタＭＮ０のドレイン電流に相当するので、下記の式（１３）も成立する。式（１３）中のβは、トランジスタの利得係数であり、平均表面移動度μ、単位面積当たりのゲート容量Ｃｏｘ、及び、ゲート幅及びゲート長の比（Ｗ／Ｌ）を用いて、β＝μ・Ｃｏｘ・（Ｗ／Ｌ）で示される。

【0094】

Ｉ０＝（ＡＶＤＤ－ＶＧＳＭＮ０）／Ｒ０ …（１２）
Ｉ０＝（１／２）・β・（ＶＧＳＭＮ０－ＶＴＨＭＮ０）² …（１３）
上記式（１２）及び（１３）から、ＶＧＳＭＮ０は、√（ＡＶＤＤ）に比例することが理解されるため、定数Ｋを用いて、ＶＧＳＭＮ０＝Ｋ・√（ＡＶＤＤ）と示すことができる。

【0095】

次に、ノードＮ２を流れるバイアス電流ＩＲＥＦ１については、下記の式（１４）の回路方程式が成立する。

【0096】

ＩＲＥＦ１＝（ＶＧＳＭＮ０－ＶＧＳＭＮ１）／Ｒ１ …（１４）
ここで、上述の様に、Ｎ型トランジスタＭＮ１及びＭＮ４がカレントミラーを構成し、Ｐ型トランジスタＭＰ５及びＭＰ６がカレントミラーを構成している。両者のカレントミラー比を１：１とすると、抵抗素子Ｒ４の電気抵抗値（Ｒ４）を用いて、ノードＮ２１に生成される電圧ＶＰＯＲ１は、式（１４）で示される。即ち、ＶＰＯＲ１は、バイアス電流ＩＲＥＦ１に比例する電流ＩＲＥＦ４によって抵抗素子Ｒ４で生じる電圧降下量に従って設定されることが理解される。

【0097】

ＶＰＯＲ１＝ＩＲＥＦ１×Ｒ４ …（１５）
式（１４）及び式（１５）より、式（１６）を得ることができる。

【0098】

ＶＰＯＲ１＝（ＶＧＳＭＮ０－ＶＧＳＭＮ１）×（Ｒ４／Ｒ１） …（１６）
式（１６）において、ＶＧＳＭＮ０＝Ｋ・√（ＡＶＤＤ）と表し、Ｋ＝１であるとすると、ＶＧＳＭＮ１＝０．５［Ｖ］、（Ｒ４／Ｒ１）＝２としたとき、式（１６）は、式（１７）に変形される。

【0099】

ＶＰＯＲ１＝２・（√（ＡＶＤＤ）－０．５） …（１７）
式（１７）より、√（ＡＶＤＤ）－０．５＜０、即ち、ＡＶＤＤが約０．７［Ｖ］より低いときには、ＶＰＯＲ１は接地電圧ＡＧＮＤ（０［Ｖ］）に設定される（即ち、論路ローレベルを出力）。これに対して、√（ＡＶＤＤ）－０．５＞０、即ち、ＡＶＤＤが約０．７［Ｖ］より高いときには、ＶＰＯＲ１＝ＡＶＤＤに設定される（即ち、論路ハイレベルを出力）。

【0100】

一方で、図６に示されたパワーオンリセット回路５０が動作できる最低動作電源電圧ＶＯＰｍｉｎ１は、Ｎ型トランジスタＮＡ１（ネイティブトランジスタ）のゲートソース間電圧ＶＧＳＮＡ１、抵抗素子Ｒ１で生じる電圧降下（ＩＲＥＦ１×Ｒ１）、及び、Ｎ型トランジスタＭＮ１のゲートソース間電圧ＶＧＳＭＮ１の和となる。即ち、電源電圧ＡＶＤＤが、ＶＯＰｍｉｎ１＝（ＶＧＳＮＡ１＋ＩＲＥＦ１×Ｒ１＋ＶＧＳＭＮ１）よりも高くなることで、回路動作が可能となる。Ｎ型トランジスタＭＮ０，ＭＮ４及びＰ型トランジスタＭＰ５，ＭＰ６は、ＡＶＤＤ＜ＶＯＰｍｉｎ１の領域でも動作できるためである。

【0101】

例えば、ネイティブトランジスタのゲートソース間電圧（ＶＧＳＮＡ１）＝０．１［Ｖ］、ＩＲＥＦ１×Ｒ１＝０．１［Ｖ］、エンハンスメントトランジスタのゲートソース間電圧（ＶＧＳＭＮ１）＝０．６［Ｖ］とすると、これらの総和である、ＶＯＰｍｉｎ１＝０．８［Ｖ］となる。

【0102】

パワーオンリセット回路５０が動作するためには、電源電圧ＡＶＤＤが、式（１６）での√（ＡＶＤＤ）－０．５＞０、及び、ＡＶＤＤ＞ＶＯＰｍｉｎ１の両方を満たす必要がある。

【0103】

図７には、パワーオンリセット回路５０の動作を説明するための、電源電圧ＡＶＤＤの立上がりに対するＶＰＯＲ１の推移を示す概念的な波形図が点線で示されている。

【0104】

上述した様に、ＶＰＯＲ１は、電源電圧ＡＶＤＤが、√（ＡＶＤＤ）－０．５＞０、及び、ＡＶＤＤ＞ＶＯＰｍｉｎ１の両方を満たす領域、上記の例では、ＡＶＤＤ＞０．８［Ｖ］の領域では、論理ハイレベル（ＶＰＯＲ１＝ＡＶＤＤ）に設定される。

【0105】

一方で、ＡＶＤＤ＜０．８［Ｖ］の領域では、ＶＰＯＲ１は、論理ローレベル（ＶＰＯＲ１＝ＡＧＮＤ＝０［Ｖ］）に設定される。

【0106】

従って、電源電圧ＡＶＤＤが、０［Ｖ］から５．５［Ｖ］まで立ち上がる場合に、電源電圧ＡＶＤＤが０．８［Ｖ］に達する時刻ｔａまでは、ＶＰＯＲ１がローレベル（０［Ｖ］）に設定される一方で、時刻ｔａ以降では、ＶＰＯＲ１はハイレベル（ＡＶＤＤ）に設定されることになる。

【0107】

この様に、実施の形態２に係るパワーオンリセット回路によれば、フィードフォワード構成のバイアス回路１０ａの出力を用いて、電源電圧ＡＶＤＤの起動に対応して論理レベルが変化するパワーオンリセット信号（ＶＰＯＲ１）を生成することができる。特に、信号生成部１７が電源電圧ＡＶＤＤの変動に対して安定的に維持されるバイアス電流ＩＲＥＦ１に比例する電流を用いることで、電源電圧ＡＶＤＤの急激な変動に対しても、確実にパワーオンリセット信号を発生することができる。

【0108】

図６の信号生成部１７において、ノードＮ２０は「第４ノード」に対応し、ノードＮ２１は「第５ノード」に対応する。又、Ｐ型トランジスタＭＰ５及びＭＰ６は「第４のＰ型トランジスタ」及び「第５のＰ型トランジスタ」の一実施例にそれぞれ対応し、Ｎ型トランジスタＭＮ４は「第７のＮ型トランジスタ」に対応する。又、ＶＰＯＲ１は「制御信号」の一実施例に相当する。

【0109】

実施の形態２の変形例．
図８は、実施の形態２の変形例に係るパワーオンリセット回路の構成例を示す回路図である。

【0110】

図８を参照して、実施の形態２の変形例に係るパワーオンリセット回路５１は、実施の形態２に係るバイアス回路１０ｂと、図６と同様の信号生成部１７とを備える。バイアス回路１０ｂの構成及び動作は、実施の形態１の変形例１と同様であり、ノードＮ２には、バイアス電圧ＶＢＰ１が生成されるとともに、ノードＮ２ｂには、バイアス電圧ＶＢＰ２が生成される。

【0111】

信号生成部１７は、ノードＮ２を電源ノードＮＰ＊として、電源電圧ＡＶＤＤの立上がりに応じて論理レベルが変化する信号ＶＰＯＲ２をノードＮ２１に生成する。即ち、図８に示された信号生成部１７は、Ｐ型トランジスタＭＰ５，ＭＰ６のソースが、電源ノードＮＰではなく、ノードＮ２に相当する電源ノードＮＰ＊と接続される点で、図６に示された信号生成部１７と異なる。図８の信号生成部１７のこれ以外の構成は、図６と同様であるので、詳細な説明は繰り返さない。

【0112】

図８の構成では、バイアス電圧ＶＢＰ１及びＶＢＰ２を生成する動作が再帰的に繰り返されるので、Ｎ型トランジスタＭＮ２のゲートソース間電圧ＶＧＳＭＮ２については、ノードＮ２ｂのバイアス電流ＩＲＥＦ２及びノードＮ２０の信号ＶＰＯＲ２を用いて、上述の式（１２）～（１３）と同様の式を立てることで、ＶＧＳＭＮ０＝Ｋ・（ＡＶＤＤ）^1/4で表すことができる。更に、式（１７）と同様に、ＶＰＯＲ２について、下記の式（１８）を得ることができる。即ち、ＶＰＯＲ２は、バイアス電流ＩＲＥＦ２に比例する電流ＩＲＥＦ５によって抵抗素子Ｒ４で生じる電圧降下量に従って設定されることが理解される。

【0113】

ＶＰＯＲ２＝２・（（ＡＶＤＤ）^1/4－０．５） …（１８）
従って、（ＡＶＤＤ）^1/4－０．５＜０、即ち、ＡＶＤＤが、（０．５）^1/4≒０．８４［Ｖ］より低いときには、ＶＰＯＲ２は接地電圧ＡＧＮＤ（０［Ｖ］）に設定される（即ち、論路ローレベルを出力）。これに対して、（ＡＶＤＤ）^1/4－０．５＞０、即ち、ＡＶＤＤが約０．８４［Ｖ］より高いときには、ＶＰＯＲ２＝ＶＢＰ２に設定される（即ち、論路ハイレベルを出力）。

【0114】

又、図８に示されたパワーオンリセット回路５１が動作できる最低動作電源電圧ＶＯＰｍｉｎ２は、Ｎ型トランジスタＮＡ１及びＮＡ２（ネイティブトランジスタ）のゲートソース間電圧ＶＧＳＮＡ１及びＶＧＳＮＡ２、抵抗素子Ｒ３で生じる電圧降下（ＩＲＥＦ３×Ｒ３）、及び、Ｎ型トランジスタＭＮ３のゲートソース間電圧ＶＧＳＭＮ３の和となる。即ち、電源電圧ＡＶＤＤが、ＶＯＰｍｉｎ２＝（ＶＧＳＮＡ１＋ＶＧＳＮＡ２＋ＩＲＥＦ３×Ｒ３＋ＶＧＳＭＮ３）よりも高くなることで、回路動作が可能となる。

【0115】

上述の様に、ネイティブトランジスタのゲートソース間電圧（ＶＧＳＮＡ１，ＶＧＳＮＡ２）＝０．１［Ｖ］、ＩＲＥＦ３×Ｒ３＝０．１［Ｖ］、エンハンスメントトランジスタのゲートソース間電圧（ＶＧＳＭＮ３）＝０．６［Ｖ］とすると、これらの総和である、ＶＯＰｍｉｎ２＝０．９［Ｖ］となる。

【0116】

従って、パワーオンリセット回路５１が動作するためには、電源電圧ＡＶＤＤが、式（１７）での（ＡＶＤＤ）^1/4－０．５＞０、及び、ＡＶＤＤ＞ＶＯＰｍｉｎ２の両方を満たす必要がある。

【0117】

再び図７を参照して、パワーオンリセット回路５１の動作を説明するための、電源電圧ＡＶＤＤの立上がりに対するＶＰＯＲ２の推移を示す概念的な波形図が、実線で示されている。

【0118】

ＶＰＯＲ２は、電源電圧ＡＶＤＤが、ＡＶＤＤ）^1/4－０．５＞０、及び、ＡＶＤＤ＞ＶＯＰｍｉｎ２の両方を満たす領域、上記の例では、ＡＶＤＤ＞０．９［Ｖ］の領域では、論理ハイレベル（ＶＰＯＲ２＝ＶＢＰ２＝０．９［Ｖ］）に設定される。

【0119】

一方で、ＡＶＤＤ＜０．９［Ｖ］の領域では、ＶＰＯＲ２は、論理ローレベル（ＶＰＯＲ２＝ＡＧＮＤ＝０［Ｖ］）に設定される。

【0120】

従って、電源電圧ＡＶＤＤが、０［Ｖ］から５．５［Ｖ］まで立ち上がる場合に、電源電圧ＡＶＤＤが０．９［Ｖ］に達する時刻ｔｂまでは、ＶＰＯＲ２がローレベル（０［Ｖ］）に設定される一方で、時刻ｔｂ以降では、ＶＰＯＲ２はハイレベル（ＶＢＰ２）に設定されることになる。

【0121】

この様に、実施の形態２の変形例に係るパワーオンリセット回路によれば、実施の形態２での効果に加えて、電源電圧ＡＶＤＤの変動に対する変動量が抑制されたバイアス電圧ＶＢＰ２を用いてパワーオンリセット信号（ＰＯＲ２）を生成することができる。この結果、電源電圧ＡＶＤＤの急激な変動に対するパワーオンリセット信号の安定性を更に向上することができる。

【0122】

尚、実施の形態１及び２，並びに、それらの変形例において、Ｎ型トランジスタＮＡ１，ＮＡ２はネイティブトランジスタで構成される例を説明したが、エンハンスメント型のトランジスタによって、Ｎ型トランジスタＮＡ１，ＮＡ２を構成することも可能である。この場合には、Ｎ型トランジスタＮＡ１，ＮＡ２のゲートソース間電圧が大きくなるので、バイアス電圧の生成が開始可能となる電源電圧ＡＶＤＤのレベルが上昇する。即ち、図２において、バイアス電圧が安定化されるタイミングが、時刻ｔ１よりも後になってしまう。一方で、エンハンスメント型を用いることでＮ型トランジスタＮＡ１，ＮＡ２の電流駆動力が上昇するので、ある程度の電流消費を伴ったバイアス電圧の供給が可能となる。

【0123】

実施の形態３．
実施の形態３では、実施の形態１及びその変形例で説明したバイアス回路の出力、又は、実施の形態２及びその変形例で説明したパワーオンリセット回路の出力を用いた、エナジーハーベスト技術で創電した電源電圧によって動作するシステムの構成例を説明する。

【0124】

災害時の支援装置、見守り装置、セキュリティ装置、送電線等の監視装置等、監視対象の万一の異常状態の発生をセンサ等によって検知する監視システムが用いられている。この様な、監視システムは、当該異常状態を検知するために、長期間継続的に動作することが必要であるため、動作電源の確保が課題となる。

【0125】

このため、自然エネルギ源を活用したエナジーハーベスト技術によって、動作電源を確保することが効率的である。又、監視対象の設置位置によっては、商用系統からの給電が困難な状況も想定され、この様なケースでも、エナジーハーベスト技術の適用が有望である。

【0126】

図９は、実施の形態３に係る監視システムの構成例を説明するブロック図である。
図９を参照して、監視システム１００は、発電要素１１０と、電力管理回路１２０とを備える。電力管理回路１２０は、例えば、ＰＭＩＣ（Power Management Integrated Circuit）で構成することができる。電力管理回路１２０は、発電要素１１０からの電力を変換する電力変換器（ＤＣ－ＤＣコンバータ）１２１と、電源制御部１２２とを含む。電力変換器１２１は、発電要素１１０からの電力による電源ラインＮＰＬの電圧を、監視システム１００を構成する内部回路の電源電圧（出力電圧ＶＯＵＴ）に変換する。内部回路には、人、建造物、電線等に代表される監視対象ＴＲＧに対して設けられる検出器１４０、マイクロコンピュータ（以下、単に「マイコン」と称する）１５０、通信機１６０、及び、他の回路群１７０が含まれる。電源制御部１２２は、電力変換器１２１の安定化制御、及び、蓄電要素１１５を用いた電力管理を実行する。

【0127】

検出器１４０は、監視対象ＴＲＧの状態を検出するためのセンサ群１４１を含む。センサ群１４１は、光を検知する光電センサ及びファイバセンサ、及び／又は、物体の位置を検出するための、近接センサ、超音波センサ、過電流式変位センサ等によって構成することができる。

【0128】

マイコン１５０は、監視システム１００のコントローラとして機能し、センサ群１４１の検出信号を受ける。マイコン１５０は、センサ信号処理部１５１と、送信回路１５２とを有する。センサ信号処理部１５１は、センサ群１４１による検出値に基づき、監視対象ＴＲＧの異常状態を検知すると、当該異常状態の発生を報知するためのアラームフラグを生成する。送信回路１５２は、生成されたアラームフラグを通信機１６０に対して送信する。

【0129】

通常、マイコン１５０は、図示しないＣＰＵ（Central Processing Unit）がメモリ（図示せず）に格納されたプログラムを実行することで、予め定められた機能を実現する様に構成される。例えば、センサ信号処理部１５１の機能、及び、送信回路１５２の制御機能は、当該プログラムの実行によって実現することが可能である。

【0130】

尚、マイコン１５０は、センサ信号処理部１５１及び送信回路１５２による、アラームフラグの生成及び送信以外にも種々の機能を実行可能であり、これらの機能を実現するためのプログラム及び回路群（ハードウェア）を更に搭載しているものとする。

【0131】

通信機１６０は、マイコン１５０（送信回路１５２）からのアラームフラグを受信するための受信回路１６１と、無線通信ユニット１６２とを含む。無線通信ユニット１６２は、受信回路１６１がマイコン１５０からアラームフラグを受信すると、監視対象ＴＲＧに異常状態が発生したことを報知する信号を無線通信によって出力する。これにより、遠隔地に配置された監視対象ＴＲＧについても異常状態の発生を報知することが可能となる。

【0132】

次に、監視システム１００の電源系について更に説明する。
発電要素１１０は、少なくとも１つの発電素子によって構成される。各発電素子は、自然エネルギを電力に変換する機能を有する。例えば、太陽光又は室内光からの光エネルギを電力に変換する太陽電池、車両等からの振動エネルギを電力に変換する圧電素子、エンジン、エアコン、又は、ビル配管等からの熱エネルギを電力に変換する熱電変換素子、及び、電波塔等からの電磁波エネルギを電力に変換するレクテナ等の少なくともいずれかによって、各発電素子を構成することができる。発電要素１１０による発電電力は、電源ラインＮＰＬへ供給される。

【0133】

又、監視システム１００には、キャパシタ及び／又はバッテリで構成される蓄電要素１１５が更に設けられてもよい。電源制御部１２２は、発電要素１１０から供給される入力電流Ｉｉｎよりも、電力変換器１２１からの出力電流Ｉｏｕｔが小さい場合には、余剰電流Ｉｓｒｐ（Ｉｓｒｐ＝Ｉｉｎ－Ｉｏｕｔ）で蓄電要素１１５を充電する様に、電力変換器１２１の動作を制御する。出力電流Ｉｏｕｔは、内部回路での消費電流の合計に相当する。

【0134】

これにより、発電要素１１０による発電電力が監視システム１００の消費電力を上回る場合には、蓄電要素１１５を用いて余剰電力を蓄積することが可能である。一方で、発電要素１１０の発電電力が不足する場合（即ち、Ｉｉｎ＜Ｉｏｕｔのとき）には、蓄電要素１１５からの電力を用いて、監視システム１００の作動を確保することが可能となる。

【0135】

電力変換器（ＤＣ－ＤＣコンバータ）１２１は、電源ラインＮＰＬの直流電圧を、監視システム１００の各回路の動作電源電圧に相当する出力電圧ＶＯＵＴに変換する。電力管理回路１２０は、実施の形態１及びその変形例で説明したバイアス回路１０（バイアス回路１０ａ～１０ｄを包括的に表記するもの）を含む。

【0136】

電力管理回路１２０では、バイアス回路１０が生成したバイアス電圧を、出力電圧ＶＯＵＴのフィードバック制御における目標電圧や目標電圧の分圧として用いることができる。或いは、当該バイアス電圧は、差動増幅回路等の種々の回路を動作させるための定電流源や定電圧源の制御に用いることができる。

【0137】

バイアス回路１０（１０ａ～１０ｄ）の電源ノードＮＰは、電源ラインＮＰＬと接続されており、バイアス回路１０の電源電圧ＡＶＤＤは、エナジーハーベスト電源を用いて生成される。上述の様に、バイアス回路１０は、エナジーハーベスト電源による急激に立ち上がる電源電圧ＡＶＤＤに対しても、バイアス電圧を速やかに生成し、かつ、安定的に一定に維持することができる。

【0138】

従って、エナジーハーベスト電源による発電電力を用いる監視システム１００においても、電力変換器１２１の出力電圧ＶＯＵＴを安定化することができるので、監視システム１００を安定的に継続動作させることが可能となる。

【0139】

又、マイコン１５０の内部にも、電源ノードＮＰが電源ラインＮＰＬと接続されたバイアス回路１０が配置されてもよい。これにより、マイコン１５０内の各回路において、エナジーハーベスト電源による電源電圧ＡＶＤＤの立上がり時に、バイアス回路１０によって速やかに生成され、かつ、安定的に維持されるバイアス電圧を用いることができるので、回路動作が安定化される。

【0140】

又、バイアス回路１０に加えて、実施の形態２及びその変形例で説明したパワーオンリセット回路５０，５１を更に配置することも可能である。上述の様に、パワーオンリセット回路５０，５１は、実施の形態１及びその変形例に係るバイアス回路１０の出力を用いて動作するので、急峻に立ち上がる電源電圧ＡＶＤＤに対しても確実にパワーオンリセット信号を生成することができる。このため、発電要素１１０による発電が停止された状態から発電が開始されて電源電圧ＡＶＤＤが立上がる際に、監視システム１００内の回路において、確実に回路のリセット動作を実行することが可能になる。

【0141】

この様に、実施の形態３に係る監視システムでは、バイアス回路１０（１０ａ～１０ｄ）によって生成されたバイアス電圧、及び／又は、パワーオンリセット回路５０，５１によって生成されたパワーオンリセット信号を用いて内部の回路動作を行うことにより、エナジーハーベスト電源からの電源電圧ＡＶＤＤによっても安定的に動作できる。即ち、バイアス回路１０の導入により、エナジーハーベスト技術への適合性を向上することができる。

【0142】

これにより、バッテリ等の蓄電要素１１５の電力使用量が減少することで、発電要素１１０及び蓄電要素１１５の組み合わせによって、監視システム１００の長時間の継続可動が可能となる。特に、監視対象ＴＲＧの設置個所によっては、設置可能なバッテリの容量やバッテリ交換頻度に制約が生じるケースが想定されるが、この様なケースに対しても、エナジーハーベスト技術の適用によって、監視システム１００が長期間継続して動作することができる。

【0143】

図９の構成において、マイコン１５０については、電源電圧ＡＶＤＤの立上がり時に早期に動作を開始するために、電源系を図１０に示す様に変形してもよい。

【0144】

図１０は、実施の形態３の変形例に係るマイコンの電源系の構成例を説明するブロック図である。

【0145】

図１０を参照して、マイコン１５０は、実施の形態１の変形例３に係るバイアス回路１０ｄから動作電源電圧を供給される。

【0146】

バイアス回路１０ｄは、図５で説明した様に、実施の形態１及びその変形例に係るバイアス回路１０ａ～１０ｃの後段に、電流供給部１４、差動増幅部１５、及び、制御部１６（図４）によって構成される増幅回路２０を接続することによって構成される。

【0147】

増幅回路２０は、バイアス回路１０ａ～１０ｃから出力されたバイアス電圧を増幅した、低インピーダンスの出力電圧ＶＯＵＴをノードＮｏに生成する。図１０では、センサ信号処理部１５１、送信回路１５２等のマイコン１５０内の電源電圧は、図９の電力変換器（ＤＣ－ＤＣコンバータ）１２１の出力電圧ではなく、バイアス回路１０ｄの出力電圧（出力ノードＮ０）によって供給される。

【0148】

これにより、特に、電源電圧ＡＶＤＤの立上がり時、即ち、発電要素１１０による発電が開始される際に、マイコン１５０の起動の早期化が期待できる。

【0149】

尚、以上で説明した複数の実施の形態及びその変形例について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。

【0150】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0151】

５ 電圧発生部、１０，１０ａ～１０ｄ バイアス回路、１０Ｘ，１１ バイアス回路ユニット、１２ａ，１２ｂ 直列回路、１２ｃ 出力段、１４ 電流供給部、１５ 差動増幅部、１６ 制御部、１７ 信号生成部、２０ 増幅回路、５０，５１，５２ パワーオンリセット回路、１００ 監視システム、１０１，１０２ 符号、１１０ 発電要素、１１５ 蓄電要素、１２０ 電力管理回路、１２１ 電力変換器（ＤＣ－ＤＣコンバータ）、１２２ 電源制御部、１４０ 検出器、１４１ センサ群、１５０ マイコン、１５１ センサ信号処理部、１５２ 送信回路、１６０ 通信機、１６１ 受信回路、１６２ 無線通信ユニット、１７０ 回路群、ＡＧＮＤ 接地電圧、ＡＶＤＤ 電源電圧、ＣＣ０ 位相補償キャパシタ、ＩＲＥＦ１，ＩＲＥＦ２，ＩＲＥＦ３ バイアス電流、Ｎ０ 出力ノード、ＮＧ 接地ノード、ＮＰ 電源ノード、ＮＰＬ 電源ライン、Ｒ０～Ｒ４ 抵抗素子、ＴＲＧ 監視対象、ＶＯＵＴ 出力電圧（増幅回路）、ＶＰＯＲ１，ＶＰＯＲ２ パワーオンリセット信号。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】